JPS6220198A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6220198A JPS6220198A JP60159346A JP15934685A JPS6220198A JP S6220198 A JPS6220198 A JP S6220198A JP 60159346 A JP60159346 A JP 60159346A JP 15934685 A JP15934685 A JP 15934685A JP S6220198 A JPS6220198 A JP S6220198A
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- voltage
- memory cell
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- capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明は、電圧昇圧回路が設けられ、メモリセルの選
択時にはこの電圧昇圧回路でＮ源電圧よりも高められた
電圧をメモリセルの選択線に供給するようにした半導体
記憶装置に関する。
択時にはこの電圧昇圧回路でＮ源電圧よりも高められた
電圧をメモリセルの選択線に供給するようにした半導体
記憶装置に関する。
［発明の技術的背景］
半導体記憶装置、特にダイナミックＲＡＭ （ランダム
アクセスメモリ）では、動作速度の高速化、データの読
み出しマージンを高めるため、メモリセルの書き込み電
圧を電源電圧に十分近付ける、等の理由により、電圧昇
圧回路を設けて電源電圧以上に昇圧された電圧を選択さ
れたワード線に出力するようなものがある。
アクセスメモリ）では、動作速度の高速化、データの読
み出しマージンを高めるため、メモリセルの書き込み電
圧を電源電圧に十分近付ける、等の理由により、電圧昇
圧回路を設けて電源電圧以上に昇圧された電圧を選択さ
れたワード線に出力するようなものがある。
このような電圧昇圧回路が設けられた従来の半導体記憶
装置の構成を第７図のブロック図に示す。
装置の構成を第７図のブロック図に示す。
図において、１０は例えばそれぞれ選択用のＭＯＳトラ
ンジスタとデータ記憶用のキャパシタからなる複数のダ
イナミック型メモリセルが設けられたメモリセルアレイ
である。このメモリセルアレイ１０内に設けられている
メモリセルは複数のワード線１１のいずれかに接続され
ており、そのワード線が駆動されるとこれに接続された
全てのメモリセルが同時に選択されるようになっている
。１２はアドレス信号に応じて上記ワード線１１を選択
するロウデコーダである。ロウデコーダ１２には電圧昇
圧回路１３で電源電圧以上に昇圧された出力信号ＯＵＴ
が供給されており、このロウデコーダ１２はアドレス信
号に応じて選択したワード線１１をこの信号０ｔＪＴで
駆動する。上記電圧昇圧回路１３には入力信号ＩＮとし
てＲＡＳ （ロウアドレス・ストローブ信号）やオート
リフレッシュ動作のための制御信号等が供給されており
、電圧昇圧回路１３は入力信号ＩＮのレベルが変化した
際に電源電圧以上に昇圧された信号ＯＵＴを出力する。
ンジスタとデータ記憶用のキャパシタからなる複数のダ
イナミック型メモリセルが設けられたメモリセルアレイ
である。このメモリセルアレイ１０内に設けられている
メモリセルは複数のワード線１１のいずれかに接続され
ており、そのワード線が駆動されるとこれに接続された
全てのメモリセルが同時に選択されるようになっている
。１２はアドレス信号に応じて上記ワード線１１を選択
するロウデコーダである。ロウデコーダ１２には電圧昇
圧回路１３で電源電圧以上に昇圧された出力信号ＯＵＴ
が供給されており、このロウデコーダ１２はアドレス信
号に応じて選択したワード線１１をこの信号０ｔＪＴで
駆動する。上記電圧昇圧回路１３には入力信号ＩＮとし
てＲＡＳ （ロウアドレス・ストローブ信号）やオート
リフレッシュ動作のための制御信号等が供給されており
、電圧昇圧回路１３は入力信号ＩＮのレベルが変化した
際に電源電圧以上に昇圧された信号ＯＵＴを出力する。
また図示していないが、上記メモリセルアレイ１０内の
メモリセルは各一対のビット線を介して各ワード線単位
でセンスアンプ回路に接続され、さらにこのセンスアン
プ回路はカラムデコーダに接続されており、選択された
ワード線１１に接続されたメモリセルの記憶データがセ
ンスアンプ回路でセンスされ、このうちのいくつかのデ
ータがカラムデコーダで選択される。そしてデータの読
み出しはこのカラムデコーダで選択されたデータが外部
に出力され、データの書き込みはカラムデコーダに新た
に書き込みデータを供給することによって行われる。
メモリセルは各一対のビット線を介して各ワード線単位
でセンスアンプ回路に接続され、さらにこのセンスアン
プ回路はカラムデコーダに接続されており、選択された
ワード線１１に接続されたメモリセルの記憶データがセ
ンスアンプ回路でセンスされ、このうちのいくつかのデ
ータがカラムデコーダで選択される。そしてデータの読
み出しはこのカラムデコーダで選択されたデータが外部
に出力され、データの書き込みはカラムデコーダに新た
に書き込みデータを供給することによって行われる。
このようにして、選択されたワード線１１に昇圧された
高い電圧を供給することにより、選択されたメモリセル
からデータを読み出す際の速度を高めることができ、あ
るいはメモリセルの選択用トランジスタのインピーダン
スを低下させて記憶用キャパシタに対して電源電圧に十
分近い電圧を充電することができる。
高い電圧を供給することにより、選択されたメモリセル
からデータを読み出す際の速度を高めることができ、あ
るいはメモリセルの選択用トランジスタのインピーダン
スを低下させて記憶用キャパシタに対して電源電圧に十
分近い電圧を充電することができる。
第８図は上記第７図の半導体記憶装置で使用される電圧
昇圧回路の具体的構成を示す回路図であり、第９図はそ
のタイミングチャートである。この回路において、予め
ノードＮ１は負荷ＭＯＳトランジスタとしてのＮチャネ
ルＭＯ８ｔ−ランジスタ２０を介して、電源電圧ｖＤＤ
よりもＮチャネルＭＯＳトランジスタの閾値電圧ＶＴＨ
だけ低い電位に充電されている。そして入力信号ＩＮが
低電位（Ｖｓｓ）のとき、ノードＮ１はキャパシタ２１
により昇圧され、ＶＤＤ＋ΔＶ２（ただし、Δｖ２はＮ
チャネルＭＯＳトランジスタの閾値電圧ＶＴＨよりも十
分大きな電圧）にされている。
昇圧回路の具体的構成を示す回路図であり、第９図はそ
のタイミングチャートである。この回路において、予め
ノードＮ１は負荷ＭＯＳトランジスタとしてのＮチャネ
ルＭＯ８ｔ−ランジスタ２０を介して、電源電圧ｖＤＤ
よりもＮチャネルＭＯＳトランジスタの閾値電圧ＶＴＨ
だけ低い電位に充電されている。そして入力信号ＩＮが
低電位（Ｖｓｓ）のとき、ノードＮ１はキャパシタ２１
により昇圧され、ＶＤＤ＋ΔＶ２（ただし、Δｖ２はＮ
チャネルＭＯＳトランジスタの閾値電圧ＶＴＨよりも十
分大きな電圧）にされている。
このノードＮ１の電位によりＮチャネルＭＯＳトランジ
スタ２２がオンしており、ノードＮ２がＮ源電位ＶＤＤ
になるまでキャパシタ２３がこのトランジスタ２２を介
して充電される。またこのとき、出力制御信号Ｃ０ＮＴ
１ はＶｓ ｓ 、Ｃ０ＮＴ２はＶＤＤにされ、信号Ｃ
０ＮＴｌによりＮチャネルＭＯＳトランジスタ２４がオ
フ、信号Ｃ０ＮＴ２によりＮチャネルＭＯＳトランジス
タ２５がオンしているので、出力ノードＮ３の信号０１
ＪＴの電位はＶｓｓになっている。
スタ２２がオンしており、ノードＮ２がＮ源電位ＶＤＤ
になるまでキャパシタ２３がこのトランジスタ２２を介
して充電される。またこのとき、出力制御信号Ｃ０ＮＴ
１ はＶｓ ｓ 、Ｃ０ＮＴ２はＶＤＤにされ、信号Ｃ
０ＮＴｌによりＮチャネルＭＯＳトランジスタ２４がオ
フ、信号Ｃ０ＮＴ２によりＮチャネルＭＯＳトランジス
タ２５がオンしているので、出力ノードＮ３の信号０１
ＪＴの電位はＶｓｓになっている。
入力信号ＩＮがＶｓｓからｖＤＤに立上がるとインバー
タ２６の出力がＶＤＤからＶｓｓに反転し、これにより
ノードＮ１がキャパシタ２１によるカップリングで■Ｄ
Ｄ＋△ｖ２からＶＤＤ−ＶｒＨｋ：低下する。これによ
りトランジスタ２２がオフする。
タ２６の出力がＶＤＤからＶｓｓに反転し、これにより
ノードＮ１がキャパシタ２１によるカップリングで■Ｄ
Ｄ＋△ｖ２からＶＤＤ−ＶｒＨｋ：低下する。これによ
りトランジスタ２２がオフする。
さらにインバータ２７の出力がＶｓｓからＶＤＤになり
、ノードＮ２がキャパシタ２３によるカップリングでｖ
ＤＤからＶＤＤ＋Δｖ１に昇圧される。
、ノードＮ２がキャパシタ２３によるカップリングでｖ
ＤＤからＶＤＤ＋Δｖ１に昇圧される。
入力信号ＩＮの立ち上がりに伴い、出力制御信号Ｃ０Ｎ
ＴｌはＶｓｓからＶｎｏになり次に高インピーダンス状
態になる。これによりトランジスタ２４がまずオンし、
ノードＮ２の電位が出力信号○Ｕ丁として出力ノードＮ
３から出力される。次に信号Ｃ０ＮＴ１が高インピーダ
ンス状態になると、トランジスタ２４のゲートと出力ノ
ードＮ３との間に挿入されているキャパシタ２８による
カップリングにより、トランジスタ２４のゲート電位が
昇圧される。これによりトランジスタ２４が三＃Ａ管動
作し、昇圧されたノードＮ２の電位■Ｉ）Ｄ十ΔＶ１が
そのまま出力ノードＮ３に出力される。出力制御信号Ｃ
０ＮＴ２は、入力信号ＩＮの立ち上がりに伴ってＶＤＤ
からＶｓｓに変化し、これによりトランジスタ２５はオ
フする。
ＴｌはＶｓｓからＶｎｏになり次に高インピーダンス状
態になる。これによりトランジスタ２４がまずオンし、
ノードＮ２の電位が出力信号○Ｕ丁として出力ノードＮ
３から出力される。次に信号Ｃ０ＮＴ１が高インピーダ
ンス状態になると、トランジスタ２４のゲートと出力ノ
ードＮ３との間に挿入されているキャパシタ２８による
カップリングにより、トランジスタ２４のゲート電位が
昇圧される。これによりトランジスタ２４が三＃Ａ管動
作し、昇圧されたノードＮ２の電位■Ｉ）Ｄ十ΔＶ１が
そのまま出力ノードＮ３に出力される。出力制御信号Ｃ
０ＮＴ２は、入力信号ＩＮの立ち上がりに伴ってＶＤＤ
からＶｓｓに変化し、これによりトランジスタ２５はオ
フする。
次に入力信号ＩＮがｖＤＤからＶｓｓに変化すると、出
力制御信号Ｃ０ＮＴ１はＶ ｓ ｓ 、出力制御信号Ｃ
０ＮＴ２はｖＤＤになり、これによりトランジスタ２４
がオフ、トランジスタ２５がオンし、出力ノードＮ３は
トランジスタ２５によってＶｓｓまで放電される。他方
、インバータ２６の出力はＶＤＤ１インバータ２７の出
力はＶｓｓになり、ノードＮ１が再びＶＤＤ＋ΔＶ２に
昇圧され、これによりトランジスタ２２がオンしてキャ
パシタ２３が充電される。
力制御信号Ｃ０ＮＴ１はＶ ｓ ｓ 、出力制御信号Ｃ
０ＮＴ２はｖＤＤになり、これによりトランジスタ２４
がオフ、トランジスタ２５がオンし、出力ノードＮ３は
トランジスタ２５によってＶｓｓまで放電される。他方
、インバータ２６の出力はＶＤＤ１インバータ２７の出
力はＶｓｓになり、ノードＮ１が再びＶＤＤ＋ΔＶ２に
昇圧され、これによりトランジスタ２２がオンしてキャ
パシタ２３が充電される。
ここで、キャパシタ２３の放電の後、ノードＮ２の電位
は１／２ｖＤＤないし２／３ｖＤＤ程度まで低下する。
は１／２ｖＤＤないし２／３ｖＤＤ程度まで低下する。
この電位をＶＤＤ程度まで充電するために必要な時間ｔ
１はトランジスタ２２の素子寸法（ディメンジョン）に
もよるが、通常、速くても２０ｎ秒ないし３０ｎ秒程度
である。
１はトランジスタ２２の素子寸法（ディメンジョン）に
もよるが、通常、速くても２０ｎ秒ないし３０ｎ秒程度
である。
［背景技術の問題点コ
ところで、第７図のような従来の記憶装置において、連
続してデータの読み出し、または書き込み動作を行なう
ような場合、それぞれの動作の間には少なくとも上記キ
ャパシタ２３の充電を行なうための２０ｎ秒ないし３Ｏ
ｎ秒の時間が必要である。
続してデータの読み出し、または書き込み動作を行なう
ような場合、それぞれの動作の間には少なくとも上記キ
ャパシタ２３の充電を行なうための２０ｎ秒ないし３Ｏ
ｎ秒の時間が必要である。
仮にこのような時間間隔を取らずに、充電が不十分な状
態で次の動作を開始すると、ワード線電位が低い状態と
なり、メモリセルの選択用トランジスタのコンダクタン
スが小さくなり、ビット線に十分な電位差が生じる前に
センスアンプ回路が動作し、これにより誤動作が生じた
り、記憶用キャパシタの書き込み電圧が小さくなること
によりデータ保持時間の短縮によるデータの消失および
ソフトエラー率の増大が起こる。このため、この充電時
間中は伯の回路が動作可能であっても次の動作に移るこ
とはできない。従って、サイクル時間は上記キャパシタ
２３における充電時間分だけ長くなってしまうという欠
点がある。
態で次の動作を開始すると、ワード線電位が低い状態と
なり、メモリセルの選択用トランジスタのコンダクタン
スが小さくなり、ビット線に十分な電位差が生じる前に
センスアンプ回路が動作し、これにより誤動作が生じた
り、記憶用キャパシタの書き込み電圧が小さくなること
によりデータ保持時間の短縮によるデータの消失および
ソフトエラー率の増大が起こる。このため、この充電時
間中は伯の回路が動作可能であっても次の動作に移るこ
とはできない。従って、サイクル時間は上記キャパシタ
２３における充電時間分だけ長くなってしまうという欠
点がある。
また、最近、ダイナミックＲＡＭでは内部にアドレスカ
ウンタを持ち、外部からアドレスを与えずにリフレッシ
ュを行なわせるオートリフレッシュ機能を持つものがで
きてきている。このようなＲＡＭでは、通常のデータ書
き込みおよび読み出し動作（以下、このよな動作をノー
マル動作と称する）とリフレッシュ動作とをそれぞれ別
の動作して行なわせることができる。そこで、リフレッ
シュ時間短縮のため、メモリセルアレイをカラム分前し
、ノーマル動作時よりも多（のワード線を同時に駆動す
ることが考えられる。しかしながら、従来の記憶装置で
使用されている電圧昇圧回路では、実際にワード線に印
加される昇圧電位は、前記第８図のキャパシタ２３の容
量と出力ノードＮ３からワード線までの経路に存在する
奇生寝過との比率で決まるため、リフレッシュ動作時に
ノーマル動作時よりも多くのワード線を駆動しようとす
ると、キャパシタ２３の容量をノーマル動作に合せたと
きにはリフレッシュ動作時はワード線電位が不十分にな
り、データの消失およびソフトエラー率の増大等が生じ
る。他方、キャパシタ２３の容量をリフレッシュ動作に
合せたときにはノーマル動作時のワード線電位が必要以
上に高くなり、メモリセル内の選択用ＭＯＳトランジス
タのゲート酸化膜もしくはロウデコーダ内のＭＯＳトラ
ンジスタの信頼性が著しく悪化する。
ウンタを持ち、外部からアドレスを与えずにリフレッシ
ュを行なわせるオートリフレッシュ機能を持つものがで
きてきている。このようなＲＡＭでは、通常のデータ書
き込みおよび読み出し動作（以下、このよな動作をノー
マル動作と称する）とリフレッシュ動作とをそれぞれ別
の動作して行なわせることができる。そこで、リフレッ
シュ時間短縮のため、メモリセルアレイをカラム分前し
、ノーマル動作時よりも多（のワード線を同時に駆動す
ることが考えられる。しかしながら、従来の記憶装置で
使用されている電圧昇圧回路では、実際にワード線に印
加される昇圧電位は、前記第８図のキャパシタ２３の容
量と出力ノードＮ３からワード線までの経路に存在する
奇生寝過との比率で決まるため、リフレッシュ動作時に
ノーマル動作時よりも多くのワード線を駆動しようとす
ると、キャパシタ２３の容量をノーマル動作に合せたと
きにはリフレッシュ動作時はワード線電位が不十分にな
り、データの消失およびソフトエラー率の増大等が生じ
る。他方、キャパシタ２３の容量をリフレッシュ動作に
合せたときにはノーマル動作時のワード線電位が必要以
上に高くなり、メモリセル内の選択用ＭＯＳトランジス
タのゲート酸化膜もしくはロウデコーダ内のＭＯＳトラ
ンジスタの信頼性が著しく悪化する。
従って、従来の記憶装置では、ノーマル動作とリフレッ
シュ動作で異なる本数のワード線を駆動することができ
ないという問題がある。
シュ動作で異なる本数のワード線を駆動することができ
ないという問題がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、連続してデータの古き込みもしくは読
み出し動作を行なう場合にこれを高速で行なうことがで
き、あるいはリフレッシュ動作を行なう場合にはこのリ
フレッシュに要する時間を従来に比べて短縮することが
できる半導体記ｍ装置を提供することにある。
ありその目的は、連続してデータの古き込みもしくは読
み出し動作を行なう場合にこれを高速で行なうことがで
き、あるいはリフレッシュ動作を行なう場合にはこのリ
フレッシュに要する時間を従来に比べて短縮することが
できる半導体記ｍ装置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、電圧昇圧
回路を二つ用意し、この二つの電圧昇圧回路を交互に動
作させることにより、連続してデータの書き込みもしく
は読み出しを行なう場合にこれを高速に行なうことがで
き、また二つの電圧昇圧回路の一方をデータの書き込み
および読み出し動作の時に使用し、他方をリフレッシュ
動作の時に使用するようにしてリフレッシュに要する時
間を短縮するようにしている。
回路を二つ用意し、この二つの電圧昇圧回路を交互に動
作させることにより、連続してデータの書き込みもしく
は読み出しを行なう場合にこれを高速に行なうことがで
き、また二つの電圧昇圧回路の一方をデータの書き込み
および読み出し動作の時に使用し、他方をリフレッシュ
動作の時に使用するようにしてリフレッシュに要する時
間を短縮するようにしている。
［発明の実施例コ
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置のブロック図で
ある。
ある。
第１図において、１０は従来と同様に複数のダイナミッ
ク型メモリセルが設けられたメモリセルアレイである。
ク型メモリセルが設けられたメモリセルアレイである。
このメモリセルアレイ１０内に設けられているメモリセ
ルは複数のワード線１１のいずれかに接続されている。
ルは複数のワード線１１のいずれかに接続されている。
１２はアドレス信号に応じて上記ワード線１１を選択す
るロウデコーダである。
るロウデコーダである。
このロウデコーダ１２には第１の電圧昇圧回路１３Ａお
よび第２の電圧昇圧回路１３Ｂのいずれか一方で電源電
圧以上に昇圧された信号ＯＵＴが供給されており、この
ロウデコーダ１２はアドレス信号に応じて選択したワー
ド線１１をこの昇圧信号ＯＵＴで駆動する。上記第１の
電圧昇圧回路１３Ａおよび第２の電圧昇圧回路１３Ｂに
は入力信号切換回路１４を介して入力信号ＩＮがＩＮＩ
もしくはＩＮ２として入力されるようになっている。上
記入力信号切換回路１４の入力信号ＩＮとしては、ＲＡ
Ｓ （ロウアドレス・ストローブ信号）やオートリフレ
ッシュ動作のための制御信号等が供給される。上記第１
および第２の電圧昇圧回路１３Ａ、１３Ｂはそれぞれ、
入力信号ＩＮ１もしくはＩＮ２のレベルが変化した際に
それぞれ電源電圧を昇圧して信号ＯＵＴとして出力する
。
よび第２の電圧昇圧回路１３Ｂのいずれか一方で電源電
圧以上に昇圧された信号ＯＵＴが供給されており、この
ロウデコーダ１２はアドレス信号に応じて選択したワー
ド線１１をこの昇圧信号ＯＵＴで駆動する。上記第１の
電圧昇圧回路１３Ａおよび第２の電圧昇圧回路１３Ｂに
は入力信号切換回路１４を介して入力信号ＩＮがＩＮＩ
もしくはＩＮ２として入力されるようになっている。上
記入力信号切換回路１４の入力信号ＩＮとしては、ＲＡ
Ｓ （ロウアドレス・ストローブ信号）やオートリフレ
ッシュ動作のための制御信号等が供給される。上記第１
および第２の電圧昇圧回路１３Ａ、１３Ｂはそれぞれ、
入力信号ＩＮ１もしくはＩＮ２のレベルが変化した際に
それぞれ電源電圧を昇圧して信号ＯＵＴとして出力する
。
第２図は上記第１および第２の電圧昇圧回路１３Ａ、１
３３の具体的構成を示す回路図である。この第１および
第２の電圧昇圧回路１３Ａ、１３３それぞれは、ＭＯＳ
トランジスタ２５を除いて前記第８図に示す電圧昇圧回
路と同様に構成されており、第１の電圧昇圧回路１３Ａ
において第８図回路と対応する部分にはその符号の末尾
にアルファベットのＡを付加し、同様に第２の電圧昇圧
回路１３Ｂにおいて第８図回路と対応する部分にはその
符号の末尾にアルファベットのＢを付加する。そして第
１および第２の電圧昇圧回路１３Ａ、１３Ｂにおいて、
信号ＯＵＴを得るための出力ノードＮ３Ａ、Ｎ３Ｂどう
しが共通接続され、この共通接続された出力ノードＮ３
ＣにＭＯＳトランジスタ２５が接続されている。このＭ
ＯＳ トランジスタ２５のゲートには前記入力信号ＩＮ
と逆相関係にある出力制御信号Ｃ０ＮＴ２が供給される
ようになっている。ざらに上記第１の電圧昇圧回路１３
Ａのトランジスタ２４Ａのゲートには出力制御信号Ｃ０
ＮＴ１１が、第２の電圧昇圧回路１３３のトランジスタ
２４Ｂのゲートには出力制御信号Ｃ０ＮＴ２２がそれぞ
れ供給されるようになっており、第１の電圧昇圧回路１
３Ａのインバータ２６Ａには入力信号としてＩＮＩが、
第２の電圧昇圧回路１３Ｂのインバータ２６Ｂには入力
信号としてＩＮ２がそれぞれ供給されるようになってい
る。
３３の具体的構成を示す回路図である。この第１および
第２の電圧昇圧回路１３Ａ、１３３それぞれは、ＭＯＳ
トランジスタ２５を除いて前記第８図に示す電圧昇圧回
路と同様に構成されており、第１の電圧昇圧回路１３Ａ
において第８図回路と対応する部分にはその符号の末尾
にアルファベットのＡを付加し、同様に第２の電圧昇圧
回路１３Ｂにおいて第８図回路と対応する部分にはその
符号の末尾にアルファベットのＢを付加する。そして第
１および第２の電圧昇圧回路１３Ａ、１３Ｂにおいて、
信号ＯＵＴを得るための出力ノードＮ３Ａ、Ｎ３Ｂどう
しが共通接続され、この共通接続された出力ノードＮ３
ＣにＭＯＳトランジスタ２５が接続されている。このＭ
ＯＳ トランジスタ２５のゲートには前記入力信号ＩＮ
と逆相関係にある出力制御信号Ｃ０ＮＴ２が供給される
ようになっている。ざらに上記第１の電圧昇圧回路１３
Ａのトランジスタ２４Ａのゲートには出力制御信号Ｃ０
ＮＴ１１が、第２の電圧昇圧回路１３３のトランジスタ
２４Ｂのゲートには出力制御信号Ｃ０ＮＴ２２がそれぞ
れ供給されるようになっており、第１の電圧昇圧回路１
３Ａのインバータ２６Ａには入力信号としてＩＮＩが、
第２の電圧昇圧回路１３Ｂのインバータ２６Ｂには入力
信号としてＩＮ２がそれぞれ供給されるようになってい
る。
第３図は上記入力信号切換回路１４の具体的構成を示す
回路図である。この回路１４は一対のアンドゲート回路
３１．３２とトグルフリップフロップ回路３３とから構
成されている。上記アンドゲート回路３１．３２それぞ
れの一方の入力端には上記入力信号ＩＮが並列に供給さ
れている。アンドゲート回路３１の他方の入力端には上
記フリップフロップ回路３３の口出力が供給されている
。アンドゲート回路３２の他方の入力端には上記フリッ
プフロップ回路３３の口出力が供給されている。フリッ
プフロップ回路３３のトグル入力（Ｔ＞としては゛′１
′°レベル（ＶＤＤ）が常時供給されており、クロック
入力（ＣＰ）としては１回のデータの古き込み動作期間
もしくは読み出し動作期間に対応した周期を持つクロッ
クパルスφが供給されるようになっている。
回路図である。この回路１４は一対のアンドゲート回路
３１．３２とトグルフリップフロップ回路３３とから構
成されている。上記アンドゲート回路３１．３２それぞ
れの一方の入力端には上記入力信号ＩＮが並列に供給さ
れている。アンドゲート回路３１の他方の入力端には上
記フリップフロップ回路３３の口出力が供給されている
。アンドゲート回路３２の他方の入力端には上記フリッ
プフロップ回路３３の口出力が供給されている。フリッ
プフロップ回路３３のトグル入力（Ｔ＞としては゛′１
′°レベル（ＶＤＤ）が常時供給されており、クロック
入力（ＣＰ）としては１回のデータの古き込み動作期間
もしくは読み出し動作期間に対応した周期を持つクロッ
クパルスφが供給されるようになっている。
このように構成された記憶装置はデータの書込みもしく
は読み出し動作を連続して行なう場合にその動作の高速
化を図るようにしたものであり、動作を第４図のタイミ
ングチャートを用いて説明する。まず、第３図の回路で
はクロックパルスφが供給される毎にフリップフロップ
回路３３の口出力および口出力が交互に゛１″レベルに
される。
は読み出し動作を連続して行なう場合にその動作の高速
化を図るようにしたものであり、動作を第４図のタイミ
ングチャートを用いて説明する。まず、第３図の回路で
はクロックパルスφが供給される毎にフリップフロップ
回路３３の口出力および口出力が交互に゛１″レベルに
される。
このため、一対のアンドゲート回路３１．３２を介して
入力信号ＩＮが交互に切換えられ、信号ＩＮ１とＩＮ２
が交互に゛°１″レベルに設定される。そして例えば、
あるタイミングにおいて入力信号ＩＮが゛１″レベルに
立ち上がり、これにより一方の信号ＩＮＩが°“１″レ
ベルにされたとすると、この信号ＩＮ１により第１の電
圧昇圧回路１３△が動作してその内部ノードＮ２Ａには
前記したようにＶｏｏ＋ΔＶ１に昇圧された電俯が得ら
れる。
入力信号ＩＮが交互に切換えられ、信号ＩＮ１とＩＮ２
が交互に゛°１″レベルに設定される。そして例えば、
あるタイミングにおいて入力信号ＩＮが゛１″レベルに
立ち上がり、これにより一方の信号ＩＮＩが°“１″レ
ベルにされたとすると、この信号ＩＮ１により第１の電
圧昇圧回路１３△が動作してその内部ノードＮ２Ａには
前記したようにＶｏｏ＋ΔＶ１に昇圧された電俯が得ら
れる。
入力信号ＩＮの立ち上がりに伴い、出力制御信号Ｃ０Ｎ
Ｔ１１がＶｓｓからＶＤＤになり次に高インピーダンス
状態になる。これによりトランジスタ２４Ａがまずオン
し、ノードＮ２Ａの電位が共通出カッ〜ドＮ３Ｃから出
力される。次に信号Ｃ０ＮＴ１１が高インピーダンス状
態になると、キャパシタ２８Ａによるカップリングによ
り、トランジスタ２４Ａのゲート電位が昇圧され、これ
によりトランジスタ２４Ａが三極管動作して、昇圧され
たノードＮ２Ａの電位ＶＤＤ＋ΔＶ１がそのまま共通出
力ノードＮ３Ｇに出力される。出力制御信号Ｃ０ＮＴ２
は、入力信号ＩＮの立ち上がりに伴ってＶｏｏからＶｓ
ｓに変化し、これによりトランジスタ２５がオフする。
Ｔ１１がＶｓｓからＶＤＤになり次に高インピーダンス
状態になる。これによりトランジスタ２４Ａがまずオン
し、ノードＮ２Ａの電位が共通出カッ〜ドＮ３Ｃから出
力される。次に信号Ｃ０ＮＴ１１が高インピーダンス状
態になると、キャパシタ２８Ａによるカップリングによ
り、トランジスタ２４Ａのゲート電位が昇圧され、これ
によりトランジスタ２４Ａが三極管動作して、昇圧され
たノードＮ２Ａの電位ＶＤＤ＋ΔＶ１がそのまま共通出
力ノードＮ３Ｇに出力される。出力制御信号Ｃ０ＮＴ２
は、入力信号ＩＮの立ち上がりに伴ってＶｏｏからＶｓ
ｓに変化し、これによりトランジスタ２５がオフする。
次に入力信号ＩＮが“０”レベルに下がると、トランジ
スタ２４Ａがオフし、トランジスタ２５がオンするので
、その後、共通出力ノードＮ３Ｇの電位はＶｓｓに低下
する。このとき、インバータ２７Ａの出力がＶｓｓに反
転するので、ノードＮ２Ａの電位はｖＤＤ＋Δｖ１から
１ ／ ２ Ｖ ｏ ｏなイシ２／３Ｖｎｏまで低下し
、このノードＮ２Ａはトランジスタ２４Ａによって充電
状態に入る。
スタ２４Ａがオフし、トランジスタ２５がオンするので
、その後、共通出力ノードＮ３Ｇの電位はＶｓｓに低下
する。このとき、インバータ２７Ａの出力がＶｓｓに反
転するので、ノードＮ２Ａの電位はｖＤＤ＋Δｖ１から
１ ／ ２ Ｖ ｏ ｏなイシ２／３Ｖｎｏまで低下し
、このノードＮ２Ａはトランジスタ２４Ａによって充電
状態に入る。
次に入力信号ＩＮが“１′ルベルに立ち上がると、今度
は他方の信号ＩＮ２が″１゛レベルにされる。従ってこ
の信号ＩＮ２により、今度は第２の電圧昇圧回路１３Ｂ
が動作し、その後、ノードＮ２Ｂには前記したようにＶ
ｏｏ＋ΔＶ１に昇圧された電位が得られ、この電位が共
通出力ノードＮＳＣから出力される。この期間、第１の
電圧昇圧回路１３Ａではキャパシタ１３Ａに対する充電
が続けられており、第２の電圧昇圧回路１３３の動作中
にその充電が完了する。以下、同様に第１、第２の電圧
昇圧回路１３Ａ、１３Ｂを交互に動作させることによっ
て、第１、第２の電圧昇圧回路１３Ａ、１３の共通出力
ノードＮ３Ｃで得られる昇圧された信号（ＯＵＴ＞の周
期は、前記第９図に示す信号に比較して約半分程度に短
縮することができる。
は他方の信号ＩＮ２が″１゛レベルにされる。従ってこ
の信号ＩＮ２により、今度は第２の電圧昇圧回路１３Ｂ
が動作し、その後、ノードＮ２Ｂには前記したようにＶ
ｏｏ＋ΔＶ１に昇圧された電位が得られ、この電位が共
通出力ノードＮＳＣから出力される。この期間、第１の
電圧昇圧回路１３Ａではキャパシタ１３Ａに対する充電
が続けられており、第２の電圧昇圧回路１３３の動作中
にその充電が完了する。以下、同様に第１、第２の電圧
昇圧回路１３Ａ、１３Ｂを交互に動作させることによっ
て、第１、第２の電圧昇圧回路１３Ａ、１３の共通出力
ノードＮ３Ｃで得られる昇圧された信号（ＯＵＴ＞の周
期は、前記第９図に示す信号に比較して約半分程度に短
縮することができる。
このように、第１および第２の電圧昇圧回路１３Ａ、１
３Ｂのうち一方が動作中に他方でキャパシタ２３が充電
されているので、電圧昇圧回路１３Ａ、１３Ｂにおける
従来のような充電のための待ち時間は必要ない。従って
、従来と比べてサイクル時間が短縮化され、より高速に
動作させることができる。
３Ｂのうち一方が動作中に他方でキャパシタ２３が充電
されているので、電圧昇圧回路１３Ａ、１３Ｂにおける
従来のような充電のための待ち時間は必要ない。従って
、従来と比べてサイクル時間が短縮化され、より高速に
動作させることができる。
第５図はこの発明の他の実施例に係る入力信号切換回路
１４の具体的構成を示す回路図である。この切換回路は
、この発明の記憶装置でリフレッシュ動作に要する時間
の短縮化を図る際に、前記第３図のり換回路の代わりに
使用されるものである。
１４の具体的構成を示す回路図である。この切換回路は
、この発明の記憶装置でリフレッシュ動作に要する時間
の短縮化を図る際に、前記第３図のり換回路の代わりに
使用されるものである。
そしてこの回路は一対のアンドゲート回路４１．４２と
インバータ４４とから構成されている。上記アンドゲー
ト回路４１．４２それぞれの一方の入力端には入力信号
ＩＮが並列に供給されている。上記アンドゲート回路４
１の他方の入力端には、ノーマル動作時には゛１″レベ
ルに、リフレッシュ動作時には゛Ｏ″レベルにされる切
換信号Ｎ／ｌ’２が直接に供給され、アンドゲート回路
４２の他方の入力端にはこの切換信号Ｎ ／ Ｒが上記
インバータ４３ヲ介シて供給されるようになっている。
インバータ４４とから構成されている。上記アンドゲー
ト回路４１．４２それぞれの一方の入力端には入力信号
ＩＮが並列に供給されている。上記アンドゲート回路４
１の他方の入力端には、ノーマル動作時には゛１″レベ
ルに、リフレッシュ動作時には゛Ｏ″レベルにされる切
換信号Ｎ／ｌ’２が直接に供給され、アンドゲート回路
４２の他方の入力端にはこの切換信号Ｎ ／ Ｒが上記
インバータ４３ヲ介シて供給されるようになっている。
すなわち、このような入力信号切換回路を使用すれば・
ノーマル動作時にはアンドゲート回路４１を介して入力
信号ＩＮが信号ＩＮ１として出力され、リフレッシュ動
作時にはアンドゲート回路４２を介して入力信号ＩＮが
信号ＩＮ２として出力される。従って、この場合には第
１の電圧昇圧回路１３Ａをノーマル動作専用の電圧昇圧
回路として、第２の電圧昇圧回路ｉ３３をリフレッシュ
動作専用の電圧昇圧回路として使用することができる。
ノーマル動作時にはアンドゲート回路４１を介して入力
信号ＩＮが信号ＩＮ１として出力され、リフレッシュ動
作時にはアンドゲート回路４２を介して入力信号ＩＮが
信号ＩＮ２として出力される。従って、この場合には第
１の電圧昇圧回路１３Ａをノーマル動作専用の電圧昇圧
回路として、第２の電圧昇圧回路ｉ３３をリフレッシュ
動作専用の電圧昇圧回路として使用することができる。
ここで第２の電圧昇圧回路１３Ｂ内のキャパシタ２３Ｂ
の容量を第１の電圧昇圧回路１３Ａ内のキャパシタ２３
Ａよりも大きく設定しておけば、リフレッシュ動作時に
はノーマル動作時のときよりも多くのワード線を同時に
駆動することができる。これにより、カラム分割された
ＲＡＭの場合に、１回のリフレッシュ動作でより多くの
メモリセルのリフレッシュが行なえるため、リフレッシ
ュに要する時間を短縮することができる。
の容量を第１の電圧昇圧回路１３Ａ内のキャパシタ２３
Ａよりも大きく設定しておけば、リフレッシュ動作時に
はノーマル動作時のときよりも多くのワード線を同時に
駆動することができる。これにより、カラム分割された
ＲＡＭの場合に、１回のリフレッシュ動作でより多くの
メモリセルのリフレッシュが行なえるため、リフレッシ
ュに要する時間を短縮することができる。
また、ノーマル動作を行なう場合、必要最低限である１
本のワード線のみが駆動できればよいので、ノーマル動
作専用の第１の電圧昇圧回路１３Ａではキャパシタ２３
Ａの容量として小さなものが使用でき、消費電力が少な
くなるという効果もある。
本のワード線のみが駆動できればよいので、ノーマル動
作専用の第１の電圧昇圧回路１３Ａではキャパシタ２３
Ａの容量として小さなものが使用でき、消費電力が少な
くなるという効果もある。
このように信号切換回路１４で、ノーマル動作時とリフ
レッシュ動作時とで入力信号ＩＮを切換えるようにすれ
ば、第１、第２の電圧昇圧回路１３Ａ、１３３をノーマ
ル動作とリフレッシュ動作それぞれに対して最適に設計
することができる。
レッシュ動作時とで入力信号ＩＮを切換えるようにすれ
ば、第１、第２の電圧昇圧回路１３Ａ、１３３をノーマ
ル動作とリフレッシュ動作それぞれに対して最適に設計
することができる。
ところで、上記実施例のように第１、第２の電圧昇圧回
路１３Ａ、 １３Ｂをノーマル動作とリフレッシュ動作
それぞれで専用に使用したときに、リフレッシュ動作の
みが行なわれ、ノーマル動作が長時間行われないような
場合には、ノーマル動作用の第１の電圧昇圧回路１３Ａ
内のノードＮ１Ａが長時間放置されたままになる。この
とき、このノードＮ１Ａの電位がリーク電流によって順
次低下してＶＤＤ以下になると、ノードＮ２Ａの電位は
ＶＤＤ−ＶＴＲまでしか充電されなくなる。このような
電位状態で第１の電圧昇圧回路１３Ａが動作すると、出
力ノードＮ３Ａでは十分な昇圧電圧が得られず、この発
明の効果を十分に発揮させることができなくなる場合が
ある。そこで、このような場合には第６図の実施例回路
に示すように、ノーマル動作用の第１の電圧昇圧回路１
３ＡのノードＮ１Ａに対してキャパシタ２９の一端を接
続し、このキャパシタ２９の他端には第２の電圧昇圧回
路１３Ｂに供給される入力信号ＩＮ２を供給するように
している。
路１３Ａ、 １３Ｂをノーマル動作とリフレッシュ動作
それぞれで専用に使用したときに、リフレッシュ動作の
みが行なわれ、ノーマル動作が長時間行われないような
場合には、ノーマル動作用の第１の電圧昇圧回路１３Ａ
内のノードＮ１Ａが長時間放置されたままになる。この
とき、このノードＮ１Ａの電位がリーク電流によって順
次低下してＶＤＤ以下になると、ノードＮ２Ａの電位は
ＶＤＤ−ＶＴＲまでしか充電されなくなる。このような
電位状態で第１の電圧昇圧回路１３Ａが動作すると、出
力ノードＮ３Ａでは十分な昇圧電圧が得られず、この発
明の効果を十分に発揮させることができなくなる場合が
ある。そこで、このような場合には第６図の実施例回路
に示すように、ノーマル動作用の第１の電圧昇圧回路１
３ＡのノードＮ１Ａに対してキャパシタ２９の一端を接
続し、このキャパシタ２９の他端には第２の電圧昇圧回
路１３Ｂに供給される入力信号ＩＮ２を供給するように
している。
このような構成によれば、ノーマル動作が長時間行われ
ず、ノーマル動作用の第１の電圧昇圧回路１３Ａ内のノ
ードＮ１Ａが長時間放置されたままでも、リフレッシュ
動作が行われるときには信号ＩＮ２によってノードＮＩ
Ａの電位がキャパシタ２９によるカップリングによって
その都度上昇する。
ず、ノーマル動作用の第１の電圧昇圧回路１３Ａ内のノ
ードＮ１Ａが長時間放置されたままでも、リフレッシュ
動作が行われるときには信号ＩＮ２によってノードＮＩ
Ａの電位がキャパシタ２９によるカップリングによって
その都度上昇する。
これによりトランジスタ２２Ａがオンし、キャパシタ２
３Ａがこのトランジスタ２２Ａを介して充電され、上記
のような不都合は生じない。
３Ａがこのトランジスタ２２Ａを介して充電され、上記
のような不都合は生じない。
［発明の効果］
以上説明したようにこの発明によれば、連続してデータ
の書き込みもしくは読み出し動作を行なう場合にこれを
高速で行なうことができ、あるいはリフレッシュ動作を
行なう場合にはこのリフレッシュに要する時間を従来に
比べて短縮することができる半導体記憶装置を提供する
ことができる。
の書き込みもしくは読み出し動作を行なう場合にこれを
高速で行なうことができ、あるいはリフレッシュ動作を
行なう場合にはこのリフレッシュに要する時間を従来に
比べて短縮することができる半導体記憶装置を提供する
ことができる。
第１図はこの発明の一実施例に係る構成を示すブロック
図、第２図および第３図はそれぞれ上記実施例回路の一
部を具体的に示す回路図、第４図は上記実施例回路のタ
イミングチャート、第５図はこの発明の他の実施例に係
る回路図、第６図はこの発明のさらに他の実施例に係る
回路図、第７図は従来の半導体記憶装置のブロック図、
第８図は上記第７図の半導体記憶装置で使用される電圧
昇圧回路の具体的構成を示す回路図、第９図は上記第７
図回路のタイミングチャートである。 １０・・・メモリセルアレイ、１１・・・ワード線、１
２・・・ロウデコーダ、１３Ａ、 １３Ｂ・・・電圧昇
圧回路、１４・・・信号切換回路。
図、第２図および第３図はそれぞれ上記実施例回路の一
部を具体的に示す回路図、第４図は上記実施例回路のタ
イミングチャート、第５図はこの発明の他の実施例に係
る回路図、第６図はこの発明のさらに他の実施例に係る
回路図、第７図は従来の半導体記憶装置のブロック図、
第８図は上記第７図の半導体記憶装置で使用される電圧
昇圧回路の具体的構成を示す回路図、第９図は上記第７
図回路のタイミングチャートである。 １０・・・メモリセルアレイ、１１・・・ワード線、１
２・・・ロウデコーダ、１３Ａ、 １３Ｂ・・・電圧昇
圧回路、１４・・・信号切換回路。
Claims (5)
- （１）複数のメモリセルが設けられたメモリセルアレイ
と、上記メモリセルアレイ内のメモリセルを選択するワ
ード線と、上記ワード線を選択駆動するワード線選択回
路と、入力信号に応じて電源電圧を昇圧し上記ワード線
選択回路に供給する第１および第２の電圧昇圧回路とを
具備したことを特徴とする半導体記憶装置。 - （２）前記第１および第２の電圧昇圧回路が交互に動作
するように構成された特許請求の範囲第１項に記載の半
導体記憶装置。 - （３）前記メモリセルがリフレッシュを必要とするダイ
ナミック型メモリセルで構成され、前記第１の電圧昇圧
回路はこのメモリセルの通常のデータ書き込みおよび読
み出し時に動作するように制御され、前記第２の電圧昇
圧回路はこのメモリセルのリフレッシュ時に動作するよ
うに制御される特許請求の範囲第１項に記載の半導体記
憶装置。 - （４）前記第１および第２の電圧昇圧回路それぞれは少
なくとも、前記入力信号が供給される第１の反転回路と
、この第１の反転回路の出力端に一端が接続される第１
の容量と、この第１の容量の他端が接続された第１のノ
ードと、この第１のノードと電源との間に挿入される負
荷トランジスタと、上記第１の反転回路の出力端に入力
端が接続される第２の反転回路と、この第２の反転回路
の出力端に一端が接続される第２の容量と、この第２の
容量の他端が接続され、昇圧された電圧を得るための第
２のノードと、電流通路がこの第２のノードと電源との
間に挿入され、制御端が上記第１のノードに続点に接続
されたトランジスタとから構成された特許請求の範囲第
３項に記載の半導体記憶装置。 - （５）前記第２の電圧昇圧回路の入力信号が容量を介し
て前記第１の電圧昇圧回路の第１のノードに供給されて
いる特許請求の範囲第４項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159346A JPS6220198A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159346A JPS6220198A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220198A true JPS6220198A (ja) | 1987-01-28 |
| JPH0520838B2 JPH0520838B2 (ja) | 1993-03-22 |
Family
ID=15691834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159346A Granted JPS6220198A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07220498A (ja) * | 1995-02-06 | 1995-08-18 | Toshiba Corp | 半導体記憶装置 |
| US6307796B1 (en) | 1990-12-26 | 2001-10-23 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117784A (ja) * | 1982-12-24 | 1984-07-07 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1985
- 1985-07-19 JP JP60159346A patent/JPS6220198A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117784A (ja) * | 1982-12-24 | 1984-07-07 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307796B1 (en) | 1990-12-26 | 2001-10-23 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| US6317366B1 (en) | 1990-12-26 | 2001-11-13 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| US6381186B1 (en) | 1990-12-26 | 2002-04-30 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| JPH07220498A (ja) * | 1995-02-06 | 1995-08-18 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520838B2 (ja) | 1993-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |