CN100481264C - 存储器及操作存储器的方法 - Google Patents

存储器及操作存储器的方法 Download PDF

Info

Publication number
CN100481264C
CN100481264C CNB2005800264742A CN200580026474A CN100481264C CN 100481264 C CN100481264 C CN 100481264C CN B2005800264742 A CNB2005800264742 A CN B2005800264742A CN 200580026474 A CN200580026474 A CN 200580026474A CN 100481264 C CN100481264 C CN 100481264C
Authority
CN
China
Prior art keywords
section
bit line
memory unit
storer
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005800264742A
Other languages
English (en)
Other versions
CN1993766A (zh
Inventor
詹姆士·M·斯比格特罗丝
乔治·L·埃斯皮纳
布鲁斯·L·莫顿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nxp American Corp
Vlsi Technology Co ltd
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN1993766A publication Critical patent/CN1993766A/zh
Application granted granted Critical
Publication of CN100481264C publication Critical patent/CN100481264C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

单一的存储器阵列(10)具有隔离电路，用于使相同的位线的段(Seg1 BL0、Seg2 BL0)相互隔离。隔离电路(16)允许在擦除阵列的一个段(14)的存储器单元的同时，读取位于阵列的另一个段(12)中的存储器单元。在一个示例中，在读取或编程位于第二段(Seg2 BL0)上的存储器单元的过程中，隔离电路(16)使段电气耦合。当擦除单一的存储器阵列的一部分时，存储在相同阵列中的编程信息总是可存取的。当使用多个隔离电路产生多于两个阵列段时，出现了隔离位线段的尺寸的动态变化。

Description

存储器及操作存储器的方法
技术领域
本发明涉及存储器，更具体地，涉及非易失存储器。
背景技术
在不同的存储器模式中发生了存储器中的读取、编程和擦除操作。结果，当存储器被擦除或编程时，对于读取操作，该存储器不是可存取的。当存储器存储编程和数据信息时，对于码执行，该存储器是不可用的。该存储器的不可用性将使相关联的处理器缺乏至关重要的信息。对于该问题的一个已知的解决方案是，实现具有多个分立的存储器阵列的存储器系统。因此，当一个存储器阵列被编程或擦除时，其他的存储器阵列独立可用。然而，存在该类型的存储器系统的显著缺陷。由于需要额外的存储器解码器、驱动器和控制电路，因此分立的存储器阵列的使用导致了关于存储器系统的更大的尺寸和更多的电路。该额外的电路还导致了更加昂贵的存储器系统。例如，实现分立的EEPROM块或者用于确保对编程存储器的存取的小扇区FLASH的成本是令人生畏的。该限制的结果是减少的系统性能。当编程存储器不可用时，在存储器系统中不会发生中断服务。结果，出现了系统延时，并且系统延时取决于存储器的擦除时间，对于非易失存储器其典型地是慢的。
发明内容
为解决以上问题，本发明提供了一种存储器及操作存储器的方法。
根据本发明的一个方面，提供一种存储器，包括：位线，其包括第一段和第二段；第一存储器单元，其连接到第一段中的位线；第二存储器单元，其连接到第二段中的位线；和隔离电路，所述第一段经由所述隔离电路选择性地耦合到所述第二段，当擦除第二存储器单元并且读取第一存储器单元时，所述隔离电路将所述第一段与所述第二段进行去耦分离，当读取第二存储器单元时，所述隔离电路将所述第一段与所述第二段进行耦合。
根据本发明的另一个方面，提供一种操作存储器的方法，所述存储器包括位线，所述位线包括第一段和第二段，所述存储器包括位于所述第一段上的第一存储器单元和位于所述第二段上的第二存储器单元，所述方法包括：所述第一段与所述第二段电气隔离；当所述第一段与所述第二段隔离时，擦除所述第二存储器单元；在所述擦除过程中读取所述第一存储器单元；以及所述第一段电气耦合到所述第二段，以读取所述第二存储器单元。
通过以上的技术方案，解决了现有技术中存在的技术问题。
附图说明
通过结合附图参考下文的本发明的优选实施例的详细描述，对于本领域的技术人员，本发明的前面的以及进一步的和更多的具体目的和优点将是显而易见的：
图1是根据本发明的存储器系统的框图；
图2是图1的存储器系统的分段阵列和隔离电路的示意图；并且
图3是根据本发明的存储器系统的另一形式的框图。
具体实施方式
图1说明了存储器系统10，其具有单一的存储器阵列，其中可以在读取第一段的同时，擦除同第一段共用位线的第二段。这样，不必实现两个分立的非易失存储器阵列用于确保擦除操作过程中的编程存取。
在所说明的形式中，存储器系统10具有第一阵列段12和第二阵列段14，其由隔离电路16分隔。第一阵列段12和第二阵列段14通过隔离电路16共用相同的位线连接，并且由各自的控制和驱动器电路控制。第一阵列段12和第二阵列段14可被实现为任何非易失存储器，诸如FLASH或者EEPROM。此外，可以使用任何多种已知类型的存储器单元电路。字线驱动器18连接到第一阵列段12的每个字线(未示出)。字线驱动器20连接到第二阵列段14的每个字线(未示出)。位线选择器22连接到第一阵列段12和第二阵列段14的每个位线。读出放大器24连接到位线选择器22。可以使用任何类型的读出放大器实现读出放大器24。位线编程电路26连接到由位线选择器22选择的第一阵列段中的位线。应当理解，位线编程电路26直接连接到位线选择器22，并且未通过读出放大器24同位线选择器22隔离。位线编程电路26具有标为“Data In”(数据输入)的数据输入，用于接收输入数据。源线(SL)驱动器28连接到第一阵列段12的源线(未示出)。源线(SL)驱动器30连接到第二阵列段14的源线(未示出)。源线(SL)电压控制电路32具有连接到SL驱动器28的第一输出端和连接到SL驱动器30的第二输出端。控制器40提供对存储器系统10的控制。控制器40具有用于接收存储器地址的第一输入端和用于接收控制信息的第二输入端。控制器40具有连接到位线编程电路26的第一输出端。控制器40具有连接到位线(SL)解码器42的第二输出端。BL解码器42的输出端连接到位线选择器的控制输入端，用于控制选择哪个位线。控制器40具有标为“Segment 1”(段1)的第三输出端，其连接到字线(WL)解码器44的输入端。字线解码器44的输出端连接到字线驱动器18的第一控制输入端。控制器40的第四输出端提供了隔离(ISO)控制信号，其连接到隔离电路16的输入端。控制器40的第五输出端被标为“Segment 2”(段2)，并且连接到字线解码器48的输入端。字线解码器48的输出端连接到字线驱动器20的输入端。控制器40的第六输出端连接到开关56的控制输入端，并且控制器40的第七输出端连接到开关58的控制输入端。字线擦除电源50具有连接到开关56的第一输入端和开关58的第一输入端的输出端。字线编程电源52具有连接到开关56的第二输入端和开关58的第二输入端的输出端。字线读取电源54具有连接到开关56的第三输入端和开关58的第三输入端的输出端。开端56的输出端连接到字线驱动器18的字线电压(WLV)输入端。开端58的输出端连接到字线驱动器20的字线电压(WLV)输入端。
在操作中，施加地址和控制信号，以将存储器系统10推送到擦除操作模式中。在擦除模式中，一个或多个字线驱动器将向一个或多个字线施加高电压。存储器单元的本质在于，在该偏置条件保持延长的时间周期之后，完成该擦除。在该时间周期中，通常不可以自正在擦除的阵列读取数据。因此，在存储执行码的阵列是包含正在擦除的元件的同一阵列的系统中，在擦除操作过程中须使执行暂停。存储器系统10用于允许擦除一个阵列段，诸如段2，同时在读取模式中存取其他的阵列段中的执行码，诸如段1。通常，编程操作也会禁止存取执行码。然而，编程是相对快速的操作，并且因此执行码的可用性的中断是比较可容忍的。存储器系统10未被设计为在编程的同时实现读取操作。该折衷导致了相对于实现能够在所有模式中独立操作的两个完全独立的阵列的极大的成本节约。
控制器40接收存储器地址，其被部分解码以选择段1或段2。因此，选择WL解码器44或WL解码器48，或者此两者。控制器40还向BL解码器42提供位线信息，其解码位线信息并且提供解码位线选择信号。作为响应，位线选择器22选择位线连接到各自的一个读出放大器24。控制器40还接收控制信息，其通知控制器40存储器系统处于什么样的操作模式。例如，可以存在自段1读取同时自阵列段2擦除的指令。在该情况中，控制器40将使开关56能够向字线驱动器18传递等于字线读取电源电平的字线电压。控制器40将使开关58能够向字线驱动器20传递字线擦除电压。其还使ISO控制信号有效，由此隔离电路16使阵列段2中的位线同阵列段1中的位线隔离。位线偏置控制电路34被激活，用于编程操作。当读取或擦除时，位线偏置电压约处于电源电压VDD处。当编程时，位线偏置电压可以处于VDD处或者用于编程操作的更高的电压处。SL电压控制电路32向两个SL驱动器28和30提供SL电压。在编程模式中，SL电压是高电压，诸如10伏特。然而，该电压值取决于工艺和技术。SL电压控制电路32可以在读取和擦除操作过程中提供较低的电压，诸如VDD。为了避免重复，在下面的示例中将不再重复对SL电压生成和位线偏置生成的描述。
在另一示例中，可以存在自阵列段1或阵列段2读取同时不激活编程或擦除电路的指令。在该情况中，开关56和58均输出字线读取电源电压，并且控制器40激活阵列段1或阵列段2中的一个字线。其还使ISO控制信号无效，由此隔离电路16处于导通状态，由此连接阵列段1和阵列段2的位线。无论活跃的字线处于阵列段1还是2中，读出放大器24将能够读取选定的字线上的数据。
在另一示例中，可以存在对阵列段1或阵列段2中的字线上的比特编程的指令。在该示例中，控制器40使开关56和58选择字线(WL)编程电源，并且将该电压分别施加到字线驱动器18和20。控制器40还使ISO控制信号无效，由此阵列段1和阵列段2的位线连接。控制器40使位线编程电路26能够在阵列段1的一侧施加适当的编程偏置，并且相同的偏置条件通过隔离电路传递到阵列段2。这允许将数据编程到阵列段1或阵列段2中。
在另一示例中，可以存在擦除仅包含在阵列段1中的比特的指令。在该情况中，可以在擦除段1的同时读取阵列段2中的比特。控制器40使开关56能够向字线驱动器18传递等于字线擦除电源电平的字线电压。当不能读取阵列段2时，控制器40使开关58向字线驱动器20传递较低的电压，其具有字线读取电压的形式。因此，优选地没有高电压施加到字线驱动器20，以改善字线驱动器20的寿命操作。在该操作模式中，ISO控制信号的状态是“不关心”状态，并且ISO控制信号是否有效与输出无关。
在另一示例中，接收同时擦除存储器系统10的两个段中的所有字线的指令。控制器40使开关56和58均输出字线擦除电源电压，并且控制器40激活阵列段1和阵列段2中的所有字线。控制器40可以使ISO控制信号有效或无效，其处于“不关心”状态。
因此，由此处提供的示例，应当认识到，存储器系统10用于允许在擦除连接到某一位线的第二存储器单元段的同时，读取连接到相同位线的第一存储器单元段。由于存储器中的擦除操作相对于读取操作或者编程典型地是长的，因此该功能允许在发生擦除的同时连续存取编程信息。相反地，编程操作是相对快速的。当存储器系统10不允许同时的读取和编程操作时，在处于编程模式时隔离阵列段对于系统性能并不重要。通过使单一的存储器阵列的具有编程存储的部分与相同的存储器阵列的被频繁擦除的部分隔离，增强了存储器系统的性能。
图2中说明了存储器70的一个形式的示意图，其说明了图1的两个选择性隔离的第一阵列段12和第二阵列段14的存储器阵列。出于简便的目的，与图1中的元件相同的图2中的元件具有相似的编号。P沟晶体管71具有连接到用于接收位线偏置电压的导线的源极。晶体管71的栅极连接到电流镜控制信号。晶体管71的漏极连接到第一位线，其标为BL0。位线BL0连接到图1的位线选择器22。位线BL0连接到第一阵列段12中的特定的存储器单元晶体管。在所说明的形式中，存储器单元晶体管是浮栅存储器存储器件。可以使用多种已知的浮栅器件的实现方案实现该存储器单元。位线BL0由隔离电路16分开。隔离电路16具有第一P沟晶体管74，其具有连接到位线BL0的源极。晶体管74的漏极连接到第一位线BL0的第二段。晶体管74的阱连接到用于接收位线(BL)偏置的导线。N沟晶体管76具有连接到位线0的第一段的漏极。晶体管76的栅极连接到标为ISO的隔离控制信号。晶体管76的源极连接到位线0的第二段。ISO控制信号连接到反相器72的输入端。反相器72的输出端连接到晶体管74的栅极和N沟晶体管78的栅极。反相器72的功率接线端连接到BL偏置电压。反相器72以电源电压VSS为参考。晶体管78的漏极连接到位线0的第二段，并且晶体管78的源极连接到参考电压接线端，其标为VSS。位线0的第二段连接到第二阵列段14，其也包含浮栅存储器存储晶体管。第二阵列段14接收两个字线信号，其被标为WL N和WL N+1，以及源线信号，其被标为SL M。应当认识到，在每个第一段和第二段中可以实现许多个存储器单元。例如，许多个存储器单元可以连接到第一阵列段12中的位线BL0，并且许多个存储器单元可以连接到第二阵列段14中的位线BL0。
P沟晶体管73具有连接到位线偏置导线的源极、用于接收电流镜控制信号的栅极、和连接到标为BL1的第一位线的漏极。第一位线BL1连接到图1的位线选择器22。晶体管73的阱也连接到位线偏置导线。晶体管73的源极连接到第一段的多个浮栅存储器存储器件。隔离电路16的P沟晶体管80具有连接到BL1的第一段的源极、连接到反相器72的输出端的栅极、和连接到第一位线的第二段Seg2BL1的漏极。多个浮栅存储器单元晶体管连接到位线BL1。在所说明的形式中，示出了两个浮栅存储器单元晶体管连接到第二段中的位线BL1，但是在第二阵列段14中可以实现许多个浮栅存储器单元晶体管。隔离电路16的N沟晶体管82具有连接到位线BL1的第一段的漏极、连接到ISO控制信号的栅极、和连接到晶体管80的漏极和位线BL1的第二段的源极。N沟晶体管84具有连接到位线BL1的第二段的漏极、用于接收ISO控制信号的反相形式的连接到反相器72的输出端的栅极、和连接到电源电压VSS的源极。
在操作中，通过具有互补传导性的晶体管实现隔离电路16，应当良好地理解，可以使用其他的形式。例如，可以使用单一传导性的晶体管开关。晶体管74、76和晶体管80、82用作传输栅极或开关。当晶体管74和76不导通时，晶体管78和84用于偏置阵列段2中的位线。然而，在其他的技术中，该功能可以不是基本的。此外，所参考的偏置电平可以不是VSS，而是其他的D.C.电压电平。反相器72被设计为，其输出在位线所暴露的最大和最小电压之间摆动，以便于在需要时确保晶体管74是完全不导通的。ISO控制信号还可能需要依赖于反相器72的实现方式而电平漂移。
晶体管71和73是位线编程电路26的一部分。晶体管71和73由控制器40提供的电流镜控制信号偏置。当偏置在使能状态时，这些晶体管71和73用作恒流源。控制器40中的电流参考被镜像到每个位线中。位线编程电路26的另外的元件(未示出)使用晶体管71和73提供的电流。
出于简化的目的，第一阵列段12仅说明了四个存储器单元。每个存储器单元由晶体管(未编号)表示。源线SL0由源线(SL)驱动器28偏置。SL0提供的偏置在读取过程中是低电压，并且在编程过程中处于较高的电压，用于适当偏置和连接存储器单元的目的。
图3中说明了具有位线段隔离的存储器另一形式。存储器90被说明为具有三个阵列段，每个阵列段具有预定的尺寸，由隔离电路分隔。在任何时间点处，仅有一个隔离电路是操作的，将存储器90分为两个阵列段。然而，两个阵列段的相对尺寸可由存储器90的用户动态改变。第一阵列段92具有与之连接的字线WL驱动器101和源线SL驱动器102。第二阵列段94具有与之连接的字线WL驱动器103和源线SL驱动器104。第三阵列段96具有与之连接的字线WL驱动器106和源线SL驱动器107。字线WL驱动器101接收标为WLV1的字线电压。字线WL驱动器103接收标为WLV2的字线电压。字线WL驱动器106接收标为WLV3的字线电压。第一隔离电路98连接在第一阵列段92和第二阵列段94之间，并且由标为“ISO Control 0”(ISO控制0)的隔离控制信号控制。第二隔离电路99连接在第二阵列段94和第三阵列段96之间，并且由标为“ISO Control 1”(ISO控制1)的隔离控制信号控制。位线选择器电路110连接到第一阵列段92、第二阵列段94和第三阵列段96的每个位线。多个读出放大器112连接到位线选择器电路110，用于选择性地感应每个位线相对于参考信号的状态。读出放大器112可以用于感应电流或电压。位线(BL)编程电路114连接到BL编程电路114。存储器90可以直接替换图1的存储器系统10。因此，为了易于解释，未示出针对存储器90的其他连接，诸如用于接收输入数据的关于BL编程电路114的输入端等。
当隔离电路98和99用于将存储器90的存储器分为两个段时，存储器10的前面的示例同样适用于存储器90的操作。例如，第一段将仅包含阵列段1，或者包含阵列段1和阵列段2。相反地，第二段将包含阵列段2和阵列段3，或者仅包含阵列段3。存储器90向用户提供了适应性，用于基于在特定的示例中使用的编程信息的多少，选择使用分段的位线读取和擦除相同的存储器阵列。由于此处提供的存储器结构允许在擦除存储器的一个部分的同时读取另外的编程信息的连续能力，因此用户可以动态地改变存储器的组织机构。除了一次性的永久的设置之外，ISO控制信号还可以在操作过程中基于特定的操作模式而动态改变。
在一个形式中，提供了一种具有包括第一段和第二段的位线的存储器。第一存储器单元位于第一段上。第二存储器单元位于第二段上。提供了隔离电路，其中第一段经由隔离电路选择性地耦合到第二段。在一个示例中，当读取第一存储器单元并且擦除第二存储器单元时，隔离电路使第一段与第二段隔离。在一个示例中，当读取第二存储器单元时，第一段经由隔离电路电气耦合到第二段。该存储器进一步具有读出放大器。第一存储器单元由读出放大器读取，并且第二存储器单元由读出放大器读取。第二存储器单元经由第一段和隔离电路由读出放大器读取。在另一示例中，当读取第一存储器单元时，第一段经由隔离电路电气耦合到第二段。在另一形式中，隔离电路包括开关，其具有耦合到第一段的第一电路接线端和耦合到第二段的第二电路接线端。在一个形式中，该开关包括P沟晶体管，并且在另一形式中，该开关被表述为CMOS传输门。在一个形式中，第一存储器单元和第二存储器单元被表述为非易失存储器单元。在另一形式中，第一存储器单元和第二存储器单元被表述为闪速存储器单元。在一个形式中，当第二存储器单元被编程时，第一段经由隔离电路电气耦合到第二段。
在另一形式中，该存储器进一步包括位于第一段上的第一多个存储器单元，第一多个存储器单元中的每一个存储器单元位于分立的字线上。第二多个存储器单元位于第二段上，第二多个存储器单元中的每一个存储器单元位于分立的字线上。在另一形式中，位线包括第三段。在该形式中，存储器进一步包括位于第三段上的第三存储器单元。提供第二隔离电路，其中第三段经由第二隔离电路选择性地耦合到第二段。在一个示例中，当读取第三存储器单元时，第二段经由第二隔离电路电气耦合到第三段。在另一示例中，当读取第二存储器单元或者第一存储器单元中的一个并且擦除第三存储器单元时，第二隔离电路使第三段与第二段隔离。
在另一形式中，此处提供了一种操作存储器的方法。该存储器包括位线，其中位线包括第一段和第二段。该存储器包括位于第一段上的第一存储器单元和位于第二段上的第二存储器单元。通过与第二段隔离的第一段擦除第二存储器单元。在擦除过程中读取第一存储器单元。在另一示例中，在第一段电气耦合到第二段的时间过程中读取第二存储器单元。在另一形式中，第一存储器单元和第二存储器单元是非易失存储器单元。在另一形式中，第一存储器单元和第二存储器单元是闪速存储器单元。在另一形式中，使开关是不导通的，以使第一段与第二段隔离，其中开关包括耦合到第一段的第一电路接线端和耦合到第二段的第二电路接线端。在一个形式中，开关包括P沟晶体管，并且在另一形式中，开关包括CMOS传输门。在另一形式中，在第一段电气耦合到第二段的时间过程中，对第二存储器单元编程。在另一示例中，在第一段电气耦合到第二段的时间过程中，读取第一存储器单元。在另一示例中，当第二段与第一段电气隔离时，将第二段偏置到D.C.电压。在一个形式中，D.C.电压是系统地电平。
在另一形式中，提供了一种具有包括第一段和第二段的位线的存储器。第一多个存储器单元位于第一段上，并且第二多个存储器单元位于第二段上。当擦除第二多个存储器单元中的任何存储器单元并且读取第一多个存储器单元中的存储器单元时，第一段与第二段隔离。当读取第二多个存储器单元中的任何存储器单元时，第一段电气耦合到第二段。第一多个存储器单元和第二多个存储器单元是非易失存储器单元。在一个形式中，第一多个存储器单元和第二多个存储器单元是闪速(flash)存储器单元。
在另一形式中，提供了一种具有包括第一段和第二段的位线的存储器。第一多个存储器单元位于第一段上。第二多个存储器单元位于第二段上。提供了隔离电路，其中第一段经由隔离电路选择性地耦合到第二段。当擦除第二多个存储器单元中的任何存储器单元并且读取第一多个存储器单元中的存储器单元时，隔离电路使第一段与第二段隔离。当读取第二多个存储器单元中的任何存储器单元时，第一段经由隔离电路电气耦合到第二段。
对于本领域的技术人员，将易于想到针对此处出于说明目的而选择的实施例的多种变化方案和修改方案。例如，利用所公开的存储器结构，可以实现任何数据路径宽度。例如，其可以容纳8比特、16比特或更大的数据路径或者用于特定应用的其他的特定的数据路径，诸如例如检错和纠错(ECC)。尽管在示例中说明了一个和两个隔离电路，但是应当认识到，可以实现许多个隔离电路，用于提供所需的多个阵列段。所使用的隔离电路的数目同添加到位线的附加阻抗的量之间存在折衷关系。为了不使该修改方案和变化方案偏离本发明的精神，其应涵盖于仅由所附权利要求的公平解释所限定的本发明的范围内。
上文已针对具体的实施例描述了益处、其他优点和对问题的解决方案。然而，该益处、优点、对问题的解决方案、以及可以使任何益处、优点或解决方案出现或变得更加显著的任何要素，不应被解释为任何或所有权利要求的关键的、所需的或基本的特征或要素。如此处使用的，术语“包括”或其任何其他的变化形式，目的在于涵盖非排他性的内含物，因此包括一系列要素的工艺、方法、物体或装置不仅包括这些要素，而且可以包括未明确列出的或者对于该工艺、方法、物体或装置是固有的其他的要素。如此处使用的术语“一”，被定义为一个或不止一个。如此处使用的术语“多个”，被定义为两个或者多于两个。如此处使用的术语“另一”，被定义为至少第二个或更多。如此处使用的术语“包括”和/或“具有”，被定义为包括(即，开放性语言)。如此处使用的术语“耦合”，被定义为连接，尽管没有必要是直接连接，并且没有必要是机械连接。

Claims (10)

1.一种存储器，包括：
位线，其包括第一段和第二段；
第一存储器单元，其连接到第一段中的位线；
第二存储器单元，其连接到第二段中的位线；和
隔离电路，所述第一段经由所述隔离电路选择性地耦合到所述第二段，当擦除第二存储器单元并且读取第一存储器单元时，所述隔离电路将所述第一段与所述第二段进行去耦分离，当读取第二存储器单元时，所述隔离电路将所述第一段与所述第二段进行耦合。
2.权利要求1的存储器，进一步包括：
读出放大器，其中所述第一存储器单元由所述读出放大器读取，并且所述第二存储器单元由所述读出放大器读取。
3.权利要求1的存储器，其中所述隔离电路包括开关，所述开关具有耦合到所述第一段的第一电路接线端和耦合到所述第二段的第二电路接线端。
4.权利要求1的存储器，进一步包括：
包括所述第一存储器单元的第一多个存储器单元，其连接到所述第一段中的位线，所述第一多个存储器单元中的每一个存储器单元连接到各自不同的字线；以及
包括所述第二存储器单元的第二多个存储器单元，其连接到所述第二段中的位线，所述第二多个存储器单元中的每一个存储器单元连接到各自不同的字线。
5.权利要求1的存储器，其中所述位线包括第三段，所述存储器进一步包括：
第三存储器单元，其连接到所述第三段中的位线；和
第二隔离电路，所述第三段经由所述第二隔离电路选择性地耦合到所述第二段。
6.一种操作存储器的方法，所述存储器包括位线，所述位线包括第一段和第二段，所述存储器包括位于所述第一段上的第一存储器单元和位于所述第二段上的第二存储器单元，所述方法包括：
所述第一段与所述第二段电气隔离；
当所述第一段与所述第二段隔离时，擦除所述第二存储器单元；
在所述擦除过程中读取所述第一存储器单元；以及
所述第一段电气耦合到所述第二段，以读取所述第二存储器单元。
7.权利要求6的方法，进一步包括：
使开关在导通和不导通状态之间转换，以根据存储器的操作模式来使所述第一段与所述第二段隔离，其中所述开关包括耦合到所述第一段的第一电路接线端和耦合到所述第二段的第二电路接线端。
8.权利要求6的方法，进一步包括：
在所述第一段电气耦合到所述第二段的过程中，对所述第二存储器单元编程。
9.权利要求6的方法，进一步包括：
在所述第一段电气耦合到所述第二段的过程中，读取所述第一存储器单元。
10.权利要求6的方法，进一步包括：
当所述第二段与所述第一段电气隔离时，将所述第二段偏置到直流电压。
CNB2005800264742A 2004-08-06 2005-06-24 存储器及操作存储器的方法 Expired - Fee Related CN100481264C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/912,824 2004-08-06
US10/912,824 US7042765B2 (en) 2004-08-06 2004-08-06 Memory bit line segment isolation

Publications (2)

Publication Number Publication Date
CN1993766A CN1993766A (zh) 2007-07-04
CN100481264C true CN100481264C (zh) 2009-04-22

Family

ID=35757220

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800264742A Expired - Fee Related CN100481264C (zh) 2004-08-06 2005-06-24 存储器及操作存储器的方法

Country Status (7)

Country Link
US (1) US7042765B2 (zh)
EP (1) EP1776705A4 (zh)
JP (1) JP2008509505A (zh)
KR (1) KR20070042543A (zh)
CN (1) CN100481264C (zh)
TW (1) TW200629295A (zh)
WO (1) WO2006019870A1 (zh)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594280B1 (ko) * 2004-06-23 2006-06-30 삼성전자주식회사 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) * 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7623373B2 (en) * 2006-12-14 2009-11-24 Intel Corporation Multi-level memory cell sensing
KR101406604B1 (ko) 2007-01-26 2014-06-11 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
KR20080086152A (ko) * 2007-03-22 2008-09-25 주식회사 하이닉스반도체 반도체 메모리장치
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US7532509B2 (en) * 2007-06-30 2009-05-12 Intel Corporation Segmented bit line for flash memory
US8194487B2 (en) * 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8130528B2 (en) * 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
KR101780422B1 (ko) * 2010-11-15 2017-09-22 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US9299439B2 (en) 2012-08-31 2016-03-29 Micron Technology, Inc. Erasable block segmentation for memory
US9093161B2 (en) * 2013-03-14 2015-07-28 Sillicon Storage Technology, Inc. Dynamic programming of advanced nanometer flash memory
US9934827B2 (en) 2015-12-18 2018-04-03 Intel Corporation DRAM data path sharing via a split local data bus
US9965415B2 (en) 2015-12-18 2018-05-08 Intel Corporation DRAM data path sharing via a split local data bus and a segmented global data bus
US10083140B2 (en) * 2015-12-18 2018-09-25 Intel Corporation DRAM data path sharing via a segmented global data bus
US9721645B1 (en) 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same
CN111758131B (zh) * 2020-05-19 2022-03-15 长江存储科技有限责任公司 用于存储器的程序暂停和恢复的控制方法与控制器
CN111724847A (zh) * 2020-06-03 2020-09-29 厦门半导体工业技术研发有限公司 一种半导体集成电路器件及其使用方法
CN112885385B (zh) * 2021-02-23 2022-07-29 长江存储科技有限责任公司 非易失性存储器及其读取方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69033262T2 (de) * 1989-04-13 2000-02-24 Sandisk Corp., Santa Clara EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
US5563823A (en) * 1993-08-31 1996-10-08 Macronix International Co., Ltd. Fast FLASH EPROM programming and pre-programming circuit design
KR100224673B1 (ko) * 1996-12-13 1999-10-15 윤종용 불휘발성 강유전체 메모리장치 및 그의 구동방법
JP3570879B2 (ja) * 1997-07-09 2004-09-29 富士通株式会社 不揮発性半導体記憶装置
US6032248A (en) * 1998-04-29 2000-02-29 Atmel Corporation Microcontroller including a single memory module having a data memory sector and a code memory sector and supporting simultaneous read/write access to both sectors
JP3940513B2 (ja) * 1999-01-11 2007-07-04 株式会社東芝 半導体記憶装置
KR100373670B1 (ko) * 1999-09-27 2003-02-26 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
US6396728B1 (en) * 2000-07-28 2002-05-28 Micron Technology, Inc. Array organization for high-performance memory devices
KR100387529B1 (ko) * 2001-06-11 2003-06-18 삼성전자주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
US6628563B1 (en) * 2001-07-09 2003-09-30 Aplus Flash Technology, Inc. Flash memory array for multiple simultaneous operations
DE60203477D1 (de) * 2002-01-11 2005-05-04 St Microelectronics Srl Architektur eines Flash-EEPROMs, der gleichzeitig während des Löschens oder Programmierens von einem oder mehreren anderen Sektoren, lesbar ist.

Also Published As

Publication number Publication date
JP2008509505A (ja) 2008-03-27
EP1776705A1 (en) 2007-04-25
CN1993766A (zh) 2007-07-04
EP1776705A4 (en) 2008-01-02
US7042765B2 (en) 2006-05-09
US20060028898A1 (en) 2006-02-09
TW200629295A (en) 2006-08-16
KR20070042543A (ko) 2007-04-23
WO2006019870A1 (en) 2006-02-23

Similar Documents

Publication Publication Date Title
CN100481264C (zh) 存储器及操作存储器的方法
US5337281A (en) Non-volatile semiconductor memory device in which data can be erased on a block basis and method of erasing data on a block basis in non-volatile semiconductor memory device
CN101167140A (zh) 具有可在用于数据和用于纠错码之间进行切换的区间的存储器
TW201225108A (en) Non-volatile memory and method with even/odd combined block decoding
CN101345085A (zh) 闪存设备以及擦除闪存设备的方法
US6044020A (en) Nonvolatile semiconductor memory device with a row decoder circuit
CN100520970C (zh) 非易失性存储装置以及非易失性存储装置的数据写入方法
CN101097782A (zh) 非易失性半导体存储装置及其字线驱动方法
CN1679111B (zh) 同时向存储矩阵中的多个行进行写入的装置
US9025381B2 (en) Block-row decoders, memory block-row decoders, memories, methods for deselecting a decoder of a memory and methods of selecting a block of memory
US20020154542A1 (en) Nonvolatile semiconductor memory
JP2002133894A (ja) 不揮発性半導体記憶装置
US6940759B2 (en) Group erasing system for flash array with multiple sectors
JP2004509426A (ja) ブロック・レベルの書き込み時読み取り方法および方法
JP3099563B2 (ja) 半導体記憶装置
US6317380B1 (en) Circuit for driving nonvolatile ferroelectric memory
CN116346117B (zh) Iic口扩展电路、传输方法、系统、计算机设备及介质
KR20000076844A (ko) 반도체 기억 장치
US6809973B2 (en) Flash memory device capable of repairing a word line
KR20180025355A (ko) 전압 스위치 장치 및 이를 구비하는 반도체 메모리 장치
CN101026009A (zh) 页面缓冲器及相关读方法
US7193888B2 (en) Nonvolatile memory circuit based on change in MIS transistor characteristics
KR100732633B1 (ko) 비연속적인 비트라인 디코딩을 수행하는 플래시 메모리장치
EP0811919B1 (en) Memory device with clocked column redundancy
JPH10275481A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170524

Address after: Delaware

Patentee after: VLSI Technology Co.,Ltd.

Address before: Delaware

Patentee before: NXP American Corp.

Effective date of registration: 20170524

Address after: Delaware

Patentee after: NXP American Corp.

Address before: Texas in the United States

Patentee before: FREESCALE SEMICONDUCTOR, Inc.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090422