CN100470839C - 利用延伸间隙壁的半导体元件 - Google Patents

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Abstract

本发明是有关于一种利用延伸间隙壁的半导体元件。在一实施例中，此半导体元件包括在半导体基材上的栅极以及在栅极侧壁上的介电衬垫物。此半导体元件亦包括延伸间隙壁，此延伸间隙壁是毗邻介电衬垫物且沿着半导体基材侧向延伸越过介电衬垫物。此半导体元件更包括源极和漏极区域，此源极和漏极区域是位于半导体基材上表面的下方且毗邻于栅极下方的沟道区。此源极和漏极区域是延伸至介电衬垫物及延伸间隙壁的下方。此半导体元件另更包括金属硅化区，此金属硅化区是在部分的源极和漏极区域的上方且沿着半导体基材侧向延伸越过延伸间隙壁。因此，金属硅化区是位于部分的源极和漏极区域的上方，而延伸间隙壁则介于介电衬垫物与金属硅化区之间。

Description

利用延伸间隙壁的半导体元件
技术领域
本发明涉及一种半导体元件，特别是有关于一种利用延伸间隙壁的半导体元件。
背景技术
在过去几十年来，半导体元件(例如金氧半导体场效晶体管)的尺寸及内在特征的缩减，已能在每单位功能的集成电路上速度、效能、密度及成本上持续有所改善。根据晶体管的设计及其内在特性之一，调整晶体管源极与漏极之间栅极下方沟道区的长度，会改变沟道区相关的电阻，藉此影响晶体管的效能。特别是，假设其他参数均维持于定值，缩短沟道区的长度会减少晶体管源极至漏极的电阻，因此当施加足够的电压在晶体管栅极时，会增加源极与漏极之间的电流量。
在具有内凹源极与漏极的晶体管环境中(意即源极与漏极是位于基材上表面的下方，就是形成基材上表面的基础)，可在栅极周围加入间隙壁以定义沟道区的长度。具体而言，源极与漏极的源极和漏极区域通常藉由离子注入工艺形成，其是运用栅极及间隙壁作为掩膜以定义出各自的源极和漏极区域。因此，栅极周围的间隙壁的宽度直接影响源极与漏极的源极和漏极区域的尺寸及位置。间隙壁愈薄或愈细薄，沟道区周围形成的源极与漏极的源极和漏极区域就愈接近。因此，缩减沟道区的长度就缩减源极至漏极的电阻，以潜在方式进而提高晶体管的效能
为了更加强晶体管效能，在晶体管沟道区可导入张力(Strain)以改善载子迁移率。概言之，有需要在N型金氧半导体(N-Type Metal OxideSemiconductor；NMOS)元件的沟道区沿着源极至漏极的方向导入拉伸应力(Tensile Stress)，并在P型金氧半导体(PMOS)元件的沟道区沿着源极至漏极的方向导入压缩应力(Compressive Stress)。
一般产生张力的技术包括在建构晶体管之后，沉积高应力薄膜在晶体管上并在基材中。高应力薄膜或应力源(Stressor)对沟道区施加显著影响，改变沟道区的硅晶格间距，从而在此处导入张力。在此例子中，应力源是沉积于晶体管上。此方法是详述在清水(Shimizu)等人在2001年国际电子元件会议的技术论文摘要出版第433页至436页、题目为“区域机械张力控制(Local Mechanical Stress Control；LMC)：一种用于增进CMOS效能的新颖技术”，此处亦列为本发明的参考文献。
根据晶体管的设计特征，在晶体管栅极周围利用细薄间隙壁可增加沟道区内的张力。承上所述，一种导入张力的普遍方法是在晶体管上沉积高应力薄膜。因此，倘若栅极周围的间隙壁越薄，则所沉积的高应力薄膜(例如接触蚀刻终止层)就越接近沟道区。所以，高应力薄膜能在沟道区内施加程度较高的张力，从而增加晶体管的沟道区内的张力效应。
尽管在晶体管加入细薄间隙壁呈显出决定性的特征，然而晶体管栅极周围的间隙壁仍有相关的限制。较普遍的限制之一为栅极周围的间隙壁会使晶体管源极与漏极上形成的金属硅化区较接近晶体管的沟道区。倘若金属硅化区穿过源极或漏极的轻掺杂漏极(其是一般毗邻于沟道区)而扩散，会产生电性通道经由金属硅化区至沟道区穿过源极或漏极。因此，金属硅化区会在沟道区中产生短路，因而以潜在的方式在晶体管内提供金属硅化物尖峰物(Spike)。
据此，实有必要在习知技术中提供一种半导体元件，其是栅极周围加入细薄间隙壁，以利于减少沟道区的长度，同时并解决习知技术的种种缺陷。
由此可见，上述现有的半导体元件在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体元件存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体元件存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的利用延伸间隙壁的半导体元件，能够改进一般现有的半导体元件，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体元件存在的缺陷，而提供一种新型结构的利用延伸间隙壁的半导体元件，所要解决的技术问题是使其减少沟道区的长度，达成技术上的优势，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种形成于半导体基材上的半导体元件，其至少包括：一栅极，该栅极在该半导体基材上；一介电衬垫物，该介电衬垫物在该栅极的一对侧壁上；一间隙壁形成与该介电衬垫物的一对水平侧壁上，其中该间隙壁是由介电材料形成，且该间隙壁的一外缘是对准该介电衬垫物的外缘；一延伸间隙壁，该延伸间隙壁是毗邻该介电衬垫物的外缘且沿着该半导体基材侧向延伸越过该介电衬垫物；一源极和漏极区域，该源极和漏极区域是在该半导体基材的一上表面的下方且毗邻于该栅极下方的一沟道区，且该源极和漏极区域是延伸至该介电衬垫物及该延伸间隙壁的下方；以及一金属硅化区，该金属硅化区是在部分的该源极和漏极区域的上方且沿着该半导体基材侧向延伸越过该延伸间隙壁。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的形成于半导体基材上的半导体元件，其中所述的半导体基材为一绝缘层上硅基材，且该绝缘层上硅基材包括位于下方的一基材、一埋入式绝缘层以及位于上方的一硅层。
前述的形成于半导体基材上的半导体元件，其中多个浅沟渠隔离区是形成于该埋入式绝缘层上。
前述的形成于半导体基材上的半导体元件，其中所述的栅极包括一栅介电层以及一栅极电极。
前述的形成于半导体基材上的半导体元件，其中所述的源极和漏极区域包括：一轻掺杂漏极，该轻掺杂漏极是于该半导体基材的该上表面的下方且毗邻于该栅极下方的该沟道区，且该轻掺杂漏极是延伸至该介电衬垫物及该延伸间隙壁的下方；以及一源极和漏极区域，该源极和漏极区域是于该半导体基材的该上表面的下方且毗邻于该轻掺杂漏极。
前述的形成于半导体基材上的半导体元件，其至少包括一接触蚀刻终止层位于该半导体元件的多个部分上。
前述的形成于半导体基材上的半导体元件，其至少包括一内层介电层位于该接触蚀刻终止层上。
前述的形成于半导体基材上的半导体元件，其中所述的延伸间隙壁的厚度是实质介于30埃至100埃之间。
前述的形成于半导体基材上的半导体元件，其中所述的该介电衬垫物的整体厚度是不同于该延伸间隙壁的整体厚度，该整体厚度包括水平方向厚度和垂直方向厚度。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，藉由本发明有利的实施例通常可达成技术上的优势，其中本发明的方法包括形成于半导体基材上的半导体元件。在一实施例中，此半导体元件包括在半导体基材上的栅极以及在栅极侧壁上的介电衬垫物。此半导体元件亦包括延伸间隙壁，此延伸间隙壁是毗邻介电衬垫物且沿着半导体基材侧向延伸越过介电衬垫物。此半导体元件更包括源极和漏极区域，此源极和漏极区域是位于半导体基材的上表面的下方且毗邻于栅极下方的沟道区。前述源极和漏极区域延伸至介电衬垫物及延伸间隙壁的下方。此半导体元件另包括金属硅化区，此金属硅化区是在部分的源极和漏极区域的上方且沿着半导体基材侧向延伸越过延伸间隙壁。因此，金属硅化区则位于部分的源极和漏极区域的上方，而延伸间隙壁是介于介电衬垫物与金属硅化区之间。
以另一观点视之，本发明提供一种在半导体基材上形成半导体元件的方法，在一实施例中，此方法包括形成栅极于半导体基材上，且形成介电衬垫物于栅极的侧壁上。此方法亦包括形成延伸间隙壁，此延伸间隙壁是毗邻介电衬垫物且沿着半导体基材侧向延伸越过介电衬垫物。此方法更包括形成源极和漏极区域于半导体基材的上表面的下方且毗邻于栅极下方的沟道区。前述源极和漏极区域是延伸至介电衬垫物及延伸间隙壁的下方。此方法又包括形成金属硅化区于部分的源极和漏极区域的上方且沿着半导体基材侧向延伸越过延伸间隙壁。
以又一观点视之，半导体元件体现为形成于半导体基材上的晶体管。在一实施例中，此晶体管包括在半导体基材上的栅极，以及位于栅极相对的多个侧壁上的第一介电衬垫物以及第二介电衬垫物。此晶体管亦包括。此晶体管又包括第一延伸间隙壁以及第二延伸间隙壁，此第一延伸间隙壁以及此第二延伸间隙壁是分别毗邻第一介电衬垫物及第二介电衬垫物且沿着半导体基材分别侧向延伸越过第一介电衬垫物及第二介电衬垫物。此晶体管更包括源极，此源极是在半导体基材的上表面的下方且毗邻于栅极下方的沟道区。前述源极延伸至第一介电衬垫物及第一延伸间隙壁的下方。此晶体管另包括漏极，此漏极在半导体基材的上表面的下方且毗邻于栅极下方的沟道区。此漏极延伸至第二介电衬垫物及第二延伸间隙壁的下方。此晶体管再包括第一金属硅化区及第二金属硅化区，此第一金属硅化区及此第二金属硅化区是分别在部分的源极及漏极的上方，且沿着半导体基材分别侧向延伸越过第一延伸间隙壁及第二延伸间隙壁。
综上所述，本发明特殊的利用延伸间隙壁的半导体元件，减少沟道区的长度，达成技术上的优势。其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体元件具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1至图7是绘示根据本发明原则建构半导体元件的实施例的剖面图。
110：基材                     115：埋入式绝缘层
120：硅层                     125：浅沟渠隔离区
130：栅介电层                 135：栅极电极
140：轻掺杂漏极               145：沟道区
150：介电衬垫物               160：间隙壁
170：延伸间隙壁               180：源极和漏极区域
190：金属硅化区               194：接触蚀刻终止层
198：内层介电层
具体实施方式
以下详述本发明数个较佳实施例的制造及使用。然而，可以体会的是，本发明提供许多可应用的发明概念，且前述的发明概念可体现于各种特定条件中。所探讨的特定实施例仅例举以特定方式制造及使用本发明，而非用以限定本发明的范畴。
本发明将叙述关于特定条件中的数个较佳实施例，即晶体管及其相关的形成方法。惟一般而言，本发明的原则亦可应用于其他类似建构及类似集成电路的半导体元件。举例而言，本发明的实施例可用于形成或非门(NORGate)、逻辑门(Logic Gate)、反相器(Inverter)、异或门(XOR Gate)、与非门(NAND Gate)、拉升(Pull-Up)晶体管的P型金氧半导体(P-Type MetalOxide Semiconductor；PMOS)元件、拉升晶体管的N型金氧半导体(NMOS)元件等的电路。
请参阅图1至图7，其是绘示根据本发明原则建构半导体元件(例如晶体管)的实施例的剖面图。在图1的过渡步骤中，晶体管是部分建构于半导体基材上(亦称为“基材”)，此半导体基材例如绝缘层上硅(Silicon-On-Insulator)“或主体硅(Bulk Silicon)”基材，包括位于下方的基材110“举凡具有(100)、(110)或(111)表面结晶方向(SurfaceOrientation)的石英、陶瓷等的P型或N型硅基材”、埋入式绝缘层115“例如“绝缘体”，如约3500埃的埋入式氧化层“以及位于上方的硅层120，其中硅层120的厚度约1500埃且位于埋入式绝缘层115的多个部分上。埋入式绝缘层115及位于上方的硅层120是利用习知工艺形成于下方的基材110上。另一种方式，基材可由具有(100)表面结晶方向的体硅形成。
多个浅沟渠隔离区125是形成于埋入式绝缘层115的上方，穿过位于上方的硅层120并在晶体管周围。可利用光致抗蚀剂掩膜在埋入式绝缘层115上定义出各别的区域而形成多个浅沟渠隔离区125。接着，蚀刻出浅沟渠隔离区125并以介电材料回填充于浅沟渠隔离区125内，其中介电材料举凡二氧化硅、氮化硅、上述的组合或其他适合的介电材料。此技术领域中任何具有通常知识者当了解隔离区可利用其他习知方法形成，例如硅工艺的区域氧化法。
晶体管的栅极是由栅介电层130及栅极电极135建构而成，其是利用习知技术在位于上方的硅层120的上方形成并图案化栅介电层130及栅极电极135。栅介电层130以高“介电常数”介电材料为较佳，举凡氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物或上述的组合等。栅介电层130以具有相对介电常数(Relative Permittivity)值大于约4为较佳。其他介电材料的例子包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪或上述的组合。
在一有利的实施例中，栅介电层130包括氧化层，而栅介电层130可藉由任何氧化工艺而形成，凡于含有氧化物、水、一氧化氮或上述的组合的氛围中进行湿热氧化法或干热氧化法，或者利用四乙基邻硅酸盐(Tetraethyl Orthosilicate)及氧气作为前驱物进行化学气相沉淀技术。在一例示实施例中，栅介电层130的厚度是约8埃至约50埃，而其厚度以约16埃为较佳。
栅极电极135包括导体材料，，举凡金属(如钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(如硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(如氮化钛、氮化钽)、经掺杂的多晶硅(Polycrystalline Silicon)、其他导体材料或上述的组合。在一例子中，非晶硅是沉积并再结晶化以产生多晶硅(亦称的为“Polysilicon”)。在一有利的实施例中，栅极电极135为多晶硅，且此栅极电极135可藉由低压化学气相沉积法沉积经掺杂或未掺杂多晶硅而形成，使其厚度介于约400埃至约2500埃之间，而以约1500埃为较佳。
栅介电层130及栅极电极135可藉由习知技术所知的微影技术加以图案化。大体而言，微影技术包括沉积光阻材料，然后此光阻材料是经遮罩、曝光并显影。在光致抗蚀剂掩膜图案化之后，可进行蚀刻工艺以去除栅介电材料及栅极电极材料的不想要的部分，以形成栅介电层130及栅极电极135。在一实施例中，栅极电极135是由多晶硅形成，栅介电层130为氧化物，而蚀刻工艺可为湿式或干式、异向性或等相性蚀刻工艺，然以异向性干式蚀刻工艺为较佳。
栅极电极135的宽度是即将建构半导体元件的型式的函数。举例而言，PMOS元件的栅极宽度的在NMOS元件的栅极宽度可约等在主体硅或应变硅(Strained Silicon)中电子迁移率的在空穴迁移率的比例。简言之，此处所述的半导体元件的栅极及其他特征的尺寸，是根据即将建构半导体元件的型式及应用而异。
请参阅图2，是根据本发明原则形成晶体管源极及漏极的轻掺杂漏极(Lightly Doped Drain)140的实施例的剖面图。为了说明清楚的目的，源极或漏极亦可指“源极和漏极区域”。多个轻掺杂漏极140是位于绝缘层上硅基材110的上表面下方、在位于上方的硅层120的中并毗邻于栅极下方的沟道区145。轻掺杂漏极140在绝缘层上硅基材110中形成浅接合并毗邻于晶体管栅极下方的沟道区145。
一般而言，为了形成晶体管的轻掺杂漏极140，其是以栅极为掩膜，将PMOS元件的硼离子(或其他P形掺质)或NMOS元件的砷离子(或其他N形掺质)注入位于上方的硅层120。P形掺质或N形掺质的离子注入工艺可于约1千电子伏特(keV)至约5keV的能阶、2×1014原子/平方公分至3×1015原子/平方公分的剂量进行。轻掺杂漏极140的例示深度为约100埃。根据此处所述的晶体管方位，轻掺杂漏极140具有(100)表面结晶方向。
请参阅图3，其是绘示根据本发明原则形成晶体管多个间隙壁的实施例的剖面图。进一步言之，晶体管包括介电衬垫物150、间隙壁160及延伸间隙壁170在栅极周围并在绝缘层上硅基材110的上表面的上方。介电衬垫物150(亦称为“第一介电衬垫物及第二介电衬垫物”)是形成于栅极的侧壁(即相对的侧壁)上，而间隙壁160(亦称为“第一间隙壁及第二间隙壁”)则形成于介电衬垫物150上。介电衬垫物150及间隙壁160，不论是个别或其结合，可指上述的晶体管栅极周围的细薄间隙壁。
为了更明显的故，所形成的延伸间隙壁170(亦称为“第一延伸间隙壁及第二延伸间隙壁”)是毗邻介电衬垫物150且沿着绝缘层上硅基材110分别侧向延伸越过介电衬垫物150及间隙壁160。介电衬垫物150及延伸间隙壁170一般为一或多层氧化层，此氧化层是藉由任何氧化工艺而形成，举凡于含有氧化物、水、一氧化氮或上述的组合的氛围中进行湿热氧化法或干热氧化法，或者利用四乙基邻硅酸盐及氧气作为前驱物进行化学气相沉淀技术。在一例示实施例中，介电衬垫物150的宽度是约50埃至约400埃，而以约150埃为较佳。在一例示实施例中，延伸间隙壁170的厚度是约10埃至约150埃，而以约30埃至约100埃为较佳，且其宽度约50埃至约400埃。
形成另一离子注入物的间隙壁160一般包括氮化硅、氮氧化硅或上述的组合。在一例示实施例中，间隙壁160是由氮化硅层而形成，其中此氮化硅层是已利用硅甲烷及氨气作为前驱物进行化学气相沉淀技术而形成。间隙壁160的宽度与介电衬垫物150的厚度的比值小于5，且以小于3为较佳。
藉由进行等向性或非等向性蚀刻工艺可图案化间隙壁160。在使用等向性蚀刻工艺时，可利用磷酸溶液并以介电衬垫物150为蚀刻终止。鉴于在邻近栅极电极135的区域中，间隙壁160的厚度较大，因此等向性蚀刻去除栅极电极135上方的氮化硅(其是形成间隙壁160)，并去除绝缘层上硅基材110非直接邻近栅极电极135的区域，而留下锥状(Tapered)间隙壁160。间隙壁160宽度是视晶体管栅极长度而异。在一例示实施例中，间隙壁160宽度与栅极电极长度的比例为约0.8至约1.5。
例如利用氢氟酸溶液进行等向性湿蚀刻工艺，可图案化介电衬垫物150。亦可使用其他蚀刻剂，例如浓硫酸及过氧化氢的混合物，一般称为食人鱼(Piranha)溶液。磷酸及水的磷酸溶液亦可用于图案化介电衬垫物150。例如利用氢氟酸溶液进行另一等向性湿蚀刻工艺，可图案化延伸间隙壁170。亦可使用其他蚀刻剂，例如浓硫酸及过氧化氢的混合物，以图案化延伸间隙壁170。
此处应留意的是，间隙壁的宽度一般是视半导体元件的型式而异。举例而言，已发现较大型间隙壁对于输入/输出元件较有利，此乃因输入/输出元件的电流量是预期可处理的。较大型的间隙壁对于PMOS元件亦较有利，而且特别是已发现PMOS元件的较大型间隙壁有助于降低在其上的拉伸应力。在上述例子中，间隙壁是设计成约大于10百分比。为了制造不同宽度的间隙壁，必须加上额外的遮幕、沉积及蚀刻步骤。
请参阅图4，其是绘示根据本发明原则形成晶体管源极及漏极的源极和漏极区域180的实施例的剖面图。在1000℃以上进行离子注入工艺及快速热回火工艺，以产生源极和漏极区域180(再次提及，虽然为浅接面)，此源极和漏极区域180是于绝缘层上硅基材110的上表面的下方且于位于上方的硅层120中。一般而言，为了掺杂晶体管的源极和漏极区域180，其是以栅极及间隙壁160为掩膜，将PMOS元件的硼离子(或其他P形掺质)或NMOS元件的砷离子(或其他N形掺质)注入位于上方的硅层120。离子注入工艺可于约5keV至约40keV的能阶、1×1014原子/平方公分至5×1015原子/平方公分的剂量进行。源极和漏极区域180的例示深度为约200埃。根据此处所述的晶体管方位，源极和漏极区域180具有(100)表面结晶方向。再者，可进行额外的离子注入物以产生不同等级接面的配置。
因此，晶体管在结合源极及漏极的绝缘层上硅基材110中提供浅接面相关的优点。如图式所示，轻掺杂漏极140是延伸至介电衬垫物150、间隙壁160及延伸间隙壁170的下方，在位于绝缘层上硅基材110的上表面的下方(延伸至介电衬垫物150及延伸间隙壁170的下方)且毗邻于栅极下方的沟道区145。然而此接面深度十分浅，因而保留晶体管相关的优点，在无损于晶体管“开启(On)”电流的情况下，可呈现浅接面，尤其是降低短通道效应及“关闭(Off)”电流或漏电。
请参阅图5，其是绘示根据本发明原则形成晶体管的金属硅化区190的实施例的剖面图。概括而言，金属硅化工艺包括沉积金属层，举凡镍、钴、钯、铂、铜、钼、钛、钽、钨、铒、锆或上述的组合等，然后使金属层与硅反应，因而形成金属硅化物。在一例示实施例中，金属硅化工艺利用的金属至少包括镍、钴、铂、钯或上述的组合等。金属层可藉由习知沉积技术而形成，举凡蒸镀法、溅镀沉积法或化学气相沉积法等。
在沉积金属层的前，藉由清洗晶圆以去除原生氧化物(Native Oxide)为较佳。清洗溶液可使用包括氢氟酸、硫酸、过氧化氢、氢氧化铵溶液或上述的组合等。进行金属硅化工艺时，可藉由回火步骤使金属层选择性与暴露的硅区域(例如源极和漏极区域180)及多晶硅区域(栅极电极135)反应，以形成金属硅化物。在一有利的实施例中，金属层至少包括镍、铂、钯、钴，而金属硅化工艺则分别形成硅化镍、硅化铂、硅化钯或硅化钴。金属层过量的材料可藉由例如进行湿浸润(Wet Dip)法而去除，其中湿浸润法是在硫酸、过氧化氢或氢氧化铵等溶液中进行。
如图式所示，金属硅化区190是位于部分的源极和漏极区域180的上方(亦称为“第一金属硅化区及第二金属硅化区”分别位于部分的源极及漏极的上方)，且沿着绝缘层上硅基材110以远离栅极的方向而侧向延伸越过介电衬垫物150及延伸间隙壁170。因此，金属硅化区190是位于部分的源极和漏极区域180的上方，而延伸间隙壁170则介于介电衬垫物150与金属硅化区190之间。晶体管沟道区145的长度可于介电衬垫物150的宽度范围内缩减，而栅极附近的间隙壁160就相对较薄。如此一来，根据本发明的晶体管可具有沟道区145长度较短的优点。此外，延伸间隙壁170控制沟道区145与金属硅化区190之间的距离，以减少上述金属硅化物尖峰物的可能性。据上所述，晶体管由其他情况获益，例如加强晶体管的沟道区145内的应变效应(与下述的接触蚀刻终止层有关)，而且可视需要调整延伸间隙壁170的宽度以降低有害效应，例如在晶体管内的金属硅化物尖峰物。
在另一实施例中，金属硅化区190形成于部分的源极和漏极区域180的上方后，可从晶体管去除延伸间隙壁170，或去除其大部分。延伸间隙壁170既已定义且在沟道区145与金属硅化区190之间维持一段距离，之后就不需保留延伸间隙壁170。在此例子中，例如利用氢氟酸溶液进行等向性湿蚀刻工艺，可去除延伸间隙壁170。亦可使用其他蚀刻剂，例如浓硫酸及过氧化氢的混合物，一般称为食人鱼溶液。磷酸及水的磷酸溶液亦可用于去除延伸间隙壁170。
请参阅图6，其是绘示根据本发明原则在晶体管上形成接触蚀刻终止层194的剖面图。接触蚀刻终止层194(一般体现为高压薄膜)是形成于晶体管的多个部分上，以沿着<100>的结晶方向产生拉伸应力。接触蚀刻终止层194可为氮化硅或任何其他拉伸应力材料，且可藉由化学气相沉积工艺形成。诚如一般习知技术所知及所使用的，化学气相沉积工艺可为低压化学气相沉积工艺、快速热化学气相沉积工艺、原子层化学气相沉积工艺或等离子体加强型化学气相沉积工艺。
在一有利的实施例中，接触蚀刻终止层194运用的拉伸应力沿着源极至漏极的方向是介于约50百万帕(Mega Pascal)至约2.0十亿帕(GigaPascal)之间。接触蚀刻终止层194的厚度是介于约300埃至约1000埃之间。在一实施例中，接触蚀刻终止层194可包括藉由低压化学气相沉积工艺沉积的氮化硅，其中低压化学气相沉积工艺具有约1.2十亿帕的强度；而在另一实施例中，接触蚀刻终止层194可包括藉由等离子体加强型化学气相沉积工艺沉积的氮化硅，其中等离子体加强型化学气相沉积工艺具有约0.7十亿帕的强度。
当NMOS元件的接触蚀刻终止层194为拉伸应力薄膜时，PMOS元件的接触蚀刻终止层194可为压缩应力薄膜或无应力薄膜。压缩应力薄膜导致PMOS元件的沟道区沿着源极至漏极的方向产生压缩应力，而增加空穴迁移率。大体而言，接触蚀刻终止层194对沟道区145施加显著的影响，不仅改变沟道区145硅晶格间距，因而导入应变于其中。在晶体管的沟道区145导入所得的应变效应改善载子迁移率，进而提升晶体管的效能。
请参阅图7，其是绘示根据本发明原则的内层介电层198的剖面图。内层介电层198是形成于接触蚀刻终止层194上。内层介电层198一般具有平坦表面且可包括藉由沉积技术形成的氧化硅，其中沉积技术例如化学气相沉积法。内层介电层198的厚度可介于约1500埃至约8000埃之间，而以约3000埃至约4000埃为较佳。再者，在一有利的实施例中，内层介电层198沿着<100>的结晶方向施加拉伸应力，其强度介于约0.1十亿帕至约2.0十亿帕之间。之后，可利用标准处理技术，包括形成多个金属导线及金属层、形成介层窗与插塞、以及封装等的处理步骤，以完成晶体管的制造。
至此，已介绍具有轻易获得且可计量优点的一种半导体元件及其形成方法。此技术领域中任何具有通常知识者应可了解，此半导体元件在前述的实施例及其相关的形成方法仅为说明目的的用，而其他能提供利用具有延伸间隙壁的细薄间隙壁的半导体元件的实施例亦在本发明的广义范围内。
再者，虽然本发明及其优点已详述如上，然而可以理解的是，在不脱离本发明后附申请专利范围所界定的精神和范围内，当可对本发明作各种的更动、取代与润饰。举例而言，上述讨论的许多工艺可藉由不同方法实施、或以其他工艺取代、抑或前述的组合。
此外，本发明的范围并不限于说明书述及的工艺、机构、制品、组成物、手段、方法及步骤的特定实施例、此技术领域中任何具有通常知识者应可自本发明的揭露内容轻易体会，根据本发明并利用此处所述的相关实施例，可使现有或未来将发展的工艺、机构、制品、组成物、手段、方法或步骤，执行实质相同功能或达成实质相同结果。因此，本发明意指包括上述的工艺、机构、制品、组成物、手段、方法或步骤的范畴。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (9)

1、一种形成于半导体基材上的半导体元件，其特征在于其至少包括：
一栅极，该栅极在该半导体基材上；
一介电衬垫物，该介电衬垫物在该栅极的一对侧壁上；
一间隙壁形成与该介电衬垫物的一对水平侧壁上，其中该间隙壁是由介电材料形成，且该间隙壁的一外缘是对准该介电衬垫物的外缘；
一延伸间隙壁，该延伸间隙壁是毗邻该介电衬垫物的该外缘且沿着该半导体基材侧向延伸越过该介电衬垫物；
一源极和漏极区域，该源极和漏极区域是在该半导体基材的一上表面的下方且毗邻于该栅极下方的一沟道区，且该源极和漏极区域是延伸至该介电衬垫物及该延伸间隙壁的下方；以及
一金属硅化区，其中该金属硅化区是在部分的该源极和漏极区域的上方且沿着该半导体基材侧向延伸越过该延伸间隙壁。
2、根据权利要求1所述的形成于半导体基材上的半导体元件，其特征在于其中所述的半导体基材为一绝缘层上硅基材，且该绝缘层上硅基材包括位于下方的一基材、一埋入式绝缘层以及位于上方的一硅层。
3、根据权利要求2所述的形成于半导体基材上的半导体元件，其特征在于其中多个浅沟渠隔离区是形成于该埋入式绝缘层上。
4、根据权利要求1所述的形成于半导体基材上的半导体元件，其特征在于其中所述的栅极包括一栅介电层以及一栅极电极。
5、根据权利要求1所述的形成于半导体基材上的半导体元件，其特征在于其中所述的源极和漏极区域包括：
一轻掺杂漏极，该轻掺杂漏极是于该半导体基材的该上表面的下方且毗邻于该栅极下方的该沟道区，且该轻掺杂漏极是延伸至该介电衬垫物及该延伸间隙壁的下方；以及
一源极和漏极区域，该源极和漏极区域是于该半导体基材的该上表面的下方且毗邻于该轻掺杂漏极。
6、根据权利要求1所述的形成于半导体基材上的半导体元件，其特征在于其至少包括一接触蚀刻终止层位于该半导体元件的多个部分上。
7、根据权利要求6所述的形成于半导体基材上的半导体元件，其特征在于其至少包括一内层介电层位于该接触蚀刻终止层上。
8、根据权利要求1所述的形成于半导体基材上的半导体元件，其特征在于其中所述的延伸间隙壁的厚度是介于30埃至100埃之间。
9、根据权利要求1所述的形成于半导体基材上的半导体元件，其特征在于其中所述的该介电衬垫物的整体厚度是不同于该延伸间隙壁的整体厚度，该整体厚度包括水平方向厚度和垂直方向厚度。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US7569888B2 (en) * 2005-08-10 2009-08-04 Toshiba America Electronic Components, Inc. Semiconductor device with close stress liner film and method of manufacturing the same
US7214988B2 (en) * 2005-09-20 2007-05-08 United Microelectronics Corp. Metal oxide semiconductor transistor
JP2007088322A (ja) * 2005-09-26 2007-04-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007157870A (ja) * 2005-12-02 2007-06-21 Renesas Technology Corp 半導体装置及びその製造方法
JP5076119B2 (ja) * 2006-02-22 2012-11-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7781277B2 (en) * 2006-05-12 2010-08-24 Freescale Semiconductor, Inc. Selective uniaxial stress relaxation by layout optimization in strained silicon on insulator integrated circuit
KR100888202B1 (ko) * 2006-09-28 2009-03-12 주식회사 하이닉스반도체 반도체 소자 제조방법
US7494878B2 (en) * 2006-10-25 2009-02-24 United Microelectronics Corp. Metal-oxide-semiconductor transistor and method of forming the same
US7790631B2 (en) * 2006-11-21 2010-09-07 Intel Corporation Selective deposition of a dielectric on a self-assembled monolayer-adsorbed metal
JP5500771B2 (ja) * 2006-12-05 2014-05-21 株式会社半導体エネルギー研究所 半導体装置及びマイクロプロセッサ
US8120114B2 (en) 2006-12-27 2012-02-21 Intel Corporation Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate
JP2009130009A (ja) 2007-11-21 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
US7955964B2 (en) * 2008-05-14 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dishing-free gap-filling with multiple CMPs
US8048752B2 (en) 2008-07-24 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer shape engineering for void-free gap-filling process
US8124487B2 (en) * 2008-12-22 2012-02-28 Varian Semiconductor Equipment Associates, Inc. Method for enhancing tensile stress and source/drain activation using Si:C
US8527933B2 (en) 2011-09-20 2013-09-03 Freescale Semiconductor, Inc. Layout technique for stress management cells
US9508601B2 (en) 2013-12-12 2016-11-29 Texas Instruments Incorporated Method to form silicide and contact at embedded epitaxial facet
CN108231778B (zh) * 2016-12-09 2022-07-12 联华电子股份有限公司 半导体元件及其制作方法
US11049968B2 (en) * 2018-03-07 2021-06-29 X-Fab Semiconductor Foundries Gmbh Semiconductor device and method of manufacturing a semiconductor device
US10636797B2 (en) 2018-04-12 2020-04-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US11309402B2 (en) 2020-03-05 2022-04-19 Sandisk Technologies Llc Semiconductor device containing tubular liner spacer for lateral confinement of self-aligned silicide portions and methods of forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274446B1 (en) * 1999-09-28 2001-08-14 International Business Machines Corporation Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
JP2002198523A (ja) * 2000-12-26 2002-07-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002231938A (ja) * 2001-01-30 2002-08-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
JP2002299347A (ja) * 2001-04-04 2002-10-11 Seiko Epson Corp 半導体装置の製造方法
US6642119B1 (en) * 2002-08-08 2003-11-04 Advanced Micro Devices, Inc. Silicide MOSFET architecture and method of manufacture
JP2004158697A (ja) * 2002-11-07 2004-06-03 Seiko Epson Corp 半導体装置及びその製造方法
US6812073B2 (en) * 2002-12-10 2004-11-02 Texas Instrument Incorporated Source drain and extension dopant concentration
US7549232B2 (en) * 2003-10-14 2009-06-23 Amfit, Inc. Method to capture and support a 3-D contour
US20050116360A1 (en) * 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture

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