CN100459170C - 在其隧穿层中具有量子点的晶体管 - Google Patents
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Abstract
本发明描述了一种半导体组件，其设置在半导体本体(1)中，在所有情况下都具有第一导电类型的至少一个源区(4)和至少一个漏区(5)，在所有情况下都具有设置在源区和漏区之间的第二导电类型的至少一个本体区(8)，以及具有借助绝缘层(9)与半导体本体绝缘的至少一个栅电极(10)，该绝缘层(9)是固结的、优选烧结的、包含量子点的层。本发明还描述了一种制造这种半导体组件的方法，其中将包含量子点的电介质悬浮体施加到半导体本体上，并且然后例如通过烧结使悬浮体固结。
Description
技术领域
本发明涉及一种半导体组件，其设置在半导体本体中，在所有情况下都具有第一导电类型的至少一个源区和至少一个漏区，在所有情况下都具有设置在源区和漏区之间的第二导电类型的至少一个本体区，以及具有借助绝缘层相对于半导体本体绝缘的至少一个栅电极。
本发明还涉及一种制造半导体组件的方法。
背景技术
在广泛的实施例中公知了具有晶体管功能的组件，这些实施例中之一是场效应晶体管(FET)类型。在场效应晶体管的情况下，通过将电压施加到控制电极(栅电极)上来改变电子沟道中的电荷载流子密度，该电子沟道设置为与源区和漏区接触。控制电极可通过阻挡PN结(JFET)或通过绝缘层(一般是SiO2或金属氧化物)(MOSFET)与沟道隔离。在MOSFET的情况下，随着栅电压增加，通过栅电极下面的感应产生了导电沟道。电压的类型，即正或负电压，取决于TFT的掺杂类型。
对所谓的单电子晶体管的制造非常感兴趣，其尤其很可能用于非易失性存储器中。在栅氧化物中具有量子点的MOSFET是这种单电子晶体管。当将电压施加到栅电极上时，电子隧穿过栅氧化物至量子点并且由此被吸收。可以被量子点吸收的电子数受到带负电的量子点、和带负电的量子点与带负电的电子之间的库仑合斥力的限制。
由于电子当隧穿离开时必须克服高的能量势垒，所以在这种晶体管中保持时间，即其中电荷存储在栅氧化物的量子点中的时间很长。这使得在非易失性存储器中使用这些单晶体管尤其受到关注。通过将电压施加到栅电极上会降低能量势垒。
EP-A-11514838公开了一种浮栅晶体管，包括具有通过沟道隔分隔开的源区和漏区的Si本体，以及控制栅极，其中所述控制栅极借助于包含量子点的绝缘层与Si本体分隔开。该绝缘层是用作隧道绝缘膜的栅极氧化物膜。
US 6,586,785描述了一种其中晶体管的浮栅包含由电介质壳围绕的半导体纳米颗粒层的晶体管。浮栅设置在两个氧化物层之间，其中它的一层是隧道氧化物。利用真空技术制造和沉积纳米颗粒。
该晶体管的缺点在于，利用真空技术制造非常复杂且昂贵。隧道氧化物层的制造常常产生更多的困难.隧道氧化物层必须不能太薄并因此导电，这是因为否则会出现短路。另一方面，隧道氧化物层必须不能太厚，否则电子不能隧穿过它。
发明内容
因此，本发明的目的在于提供一种具有绝缘层的改进的半导体组件，其制造简单且经济。
通过一种半导体组件来实现该目的，该半导体组件设置在半导体本体中，在所有情况下都具有第一导电类型的至少一个源区和至少一个漏区，在所有情况下都具有设置在源区和漏区之间的第二导电类型的至少一个本体区，以及具有借助绝缘层相对于半导体本体绝缘的至少一个栅电极，该绝缘层是包含量子点的单层固结层(consolidated layer)。
根据本发明的半导体组件具有如下优点，即，使用不包含任何单独设置的量子点的固结层，代替地，量子点设置在固结层中，其因此更坚固。
因此，与根据现有技术的半导体组件相反，在根据本发明的半导体组件中，仅仅需要单层，即固结的绝缘层，而不需要由隧道氧化物、量子点和绝缘氧化物组成的多层结构。
在根据本发明的半导体组件的情况下不需要施加隧道氧化物层。这简化了半导体组件的制造工艺，并且减少了当半导体组件处于工作时会出现在层界面处的接触问题的数量，这是因为较少的层存在于半导体组件中。
根据本发明的半导体组件的另一优点是，可通过湿法化学工艺制造量子点，由此减少了半导体组件的制造成本。
另外本发明还涉及一种半导体组件的制造方法，该半导体组件设置在半导体本体中，在所有情况下都具有第一导电类型的至少一个源区和至少一个漏区，在所有情况下都具有设置在源区和漏区之间的第二导电类型的至少一个本体区，以及具有借助包含量子点的固结绝缘层相对于半导体本体绝缘的至少一个栅电极，在该方法中通过将包含量子点的悬浮体施加到半导体本体上并且使它固结来制造该固结的绝缘层。
当制造绝缘层时，有利地采用了熔点降低的纳米晶体材料。通过采用这种效应，可在低温T、一般在T＜300℃下固结该绝缘层。
由各自的从属权利要求揭示进一步有利的发展。
附图说明
将参考各图中所示实施例的实例进一步描述本发明，然而，不限制本发明。在图中：
图1以截面图示出了MOS场效应晶体管的结构。
具体实施方式
图1是MOSFET结构的示意图。例如由硅、GaAs、SiC、GaN或InP制成的半导体本体1，包括第一表面2(晶片正面)和第二表面3(晶片背面)，将从中隔开的强n掺杂的源区4和强n掺杂的漏区5引入到第一表面2中。在MOSFET的该实施例中，第一导电类型因此是n导电的，第二导电类型是p导电的，并且获得了n沟道MOSFET。原则上，可颠倒n和p掺杂，以便获得p沟道MOSFET。例如硼可用作p导电区的掺杂原子，以及例如磷、砷或锑可用作n导电区的掺杂原子。源区4经由源极金属化6(源电极)以导电的方式接触，漏区5经由漏极金属化7(漏电极)接触。p导电本体区8设置在源区4和漏区5之间。在本体区8的区域中位于第一表面2处的区域中，设置了经由绝缘层9与半导体本体1绝缘的栅电极10(控制电极)。栅电极10、源电极6和漏电极7分别连接至栅极端G、源极端S和漏极端D，并且借助图1中未示出的钝化层例如场氧化物，在第一表面2处彼此相距一定距离向外绝缘。绝缘区11还设置在半导体组件的边缘区域，栅电极10、源电极6和漏电极7可包含例如Al、Au-Sb、Ni-Ge、Au-Ni-Ge、Ni-Ag-Ge、Ni-Pd-Ge、Ni-Pt-Ge、Ni-In-Ge、Ti、Al-Ti、Al-Ti-Al、Ni、Ti-Au或Pd-Au的材料。在每个单独情况下，材料的选择尤其取决于所使用的半导体材料和掺杂的类型。
固结的绝缘层9包含量子点，其嵌入在电介质基质中。量子点例如包含所谓的组合物半导体，即由周期表主族的各种元素组成的半导体。半导体材料例如是IV族材料、III/V族材料、II/VI族材料、I/VII族材料或这些半导体材料的一种或多种的组合。优选量子点包含Si或II/VI族材料，例如CdSe、CdS、CdTe、ZnS、HgS、ZnTe、ZnSe、ZnO或III/V族材料，例如InP、InAs、InN、GaAs、CaN、GaP、GaSb、AlAs或AlP。量子点还可包含TiO2、PbS或任意其它所希望的材料。
可选地，量子点还可构造为使得量子点包含被大带隙电介质壳围绕的半导体材料的核。电介质壳的材料是电介质材料，例如SiO2、Al2O3或Y2O3。这些材料显示出高的带隙且因此具有良好的绝缘特性。这种量子点还公知为“核/壳量子点”。具有核/壳结构的优选量子点例如是TiO2/SiO2或ZnS/SiO2。
核/壳量子点中的量子点的直径或核的直径取决于所使用的材料且总计优选在1和10nm之间。对于量子点的直径尤其可以优选在1和5nm之间。电介质壳的层厚度还取决于所使用的材料。层厚度必须不能太大，因为否则电子不再能隧穿过电介质基质到达完成的、固结的绝缘层9中的量子点。层厚度必须不能太小，因为否则会使电介质基质不充分地绝缘，从而造成短路。电介质壳的层厚度优选在2.5nm的范围内。
关于这一点，固结描述了聚集颗粒、也就是量子点以形成连续绝缘层9的物理工艺。这可借助例如加热、压力、曝光、化学反应或这些方式的组合来进行。对于固结处理尤其是优选借助加热来实现。还可指定该工艺为绝缘层9的烧结。
通常借助胶态化学合成来制造量子点。在该工艺中，将反应配对(reaction partner)，一般是含金属的化合物和不含金属的化合物混合在有机溶剂中或水中并且在升高的温度下引起反应。
为了制造含核和电介质壳的量子点，首先如上所述制造该核。然后冷却该溶液，并且将电介质壳的一种或多种前体添加到该溶液。
在SiO2的电介质壳的情况下，首先制造核并且将其分散在醇溶液中。在添加了四乙基正硅酸酯(TEOS)和增大pH值之后，在核上沉积SiO2前体。通过将该溶液加热到400℃左右的温度，获得了SiO2的完整的壳。在Y2O3的电介质壳的情况下，首先如上所述制造核。然后使Y(NO3)3的水溶液与(NH2)2CO混合，并且添加到含核的溶液中。加热该混合物至80℃，Y(OH)CO3慢慢地沉积在核上，其然后在600℃左右的温度下转换成了Y2O3。
在沉淀反应期间，添加了配合配位体(complexing ligand)，其结合到量子点的表面。为了提高尺寸分布，则可进行尺寸分级(sizefractionation)。
配合配位体优选包括有机配位体，其在固结处理期间、尤其是烧结期间蒸发而不留下残余物。优选使用吡啶作为配合配位体。可选地，首先在量子点的合成期间可使用其它的配合配位体，例如十六烷基胺(HDA)、三辛基氧膦(TOPO)和/或三辛基膦(TOP)。在制造固结的绝缘层9之前，这些通过用吡啶重复的冲洗以吡啶代替。
取决于量子点的类型，使用两个不同的变体来制造固结的绝缘层9；
为了在具有电介质壳的量子点基础上制造固结的绝缘层9，将包含稳定化量子点的悬浮体施加到半导体本体1上。这可例如借助半导体本体1在悬浮体中的重复浸渍、旋涂、电泳或沉淀来进行。
然后在惰性气氛中在达到350℃、优选达到300℃的温度下固结绝缘层9。如果在固结处理期间施加过度的压力，可降低固结温度。
在固结处理期间，壳在核之前融化，并且壳的材料还在量子点的核之间散布。冷却之后，获得了连续的、固结的绝缘层9，其中在电介质基质中嵌入了量子点。利用该变体，电介质基质由量子点的电介质壳形成。
可选地，可获得这种固结的绝缘层9，其中将电介质材料的颗粒添加到包含稳定化量子点的悬浮体中，其中电介质材料的颗粒直径小于整个量子点(包括壳)的颗粒直径。然后将绝缘层9施加到半导体本体1上并且使其固结，如上所述。在固结处理期间，由于纳米晶体材料的熔点降低的结果而使电介质材料的颗粒而在量子点之前熔化，并且该电介质材料在量子点之间均匀地散布。获得了固结的绝缘层9，其包含其中分布了量子点的电介质材料的连续膜。在这些变体中，可使用具有或没有绝缘壳的量子点。将电介质材料的数量选择为以便对于电子能够隧穿至固结的绝缘层9中的量子点。电介质材料优选为SiO2、Al2O3或Y2O3。在使用具有电介质壳的量子点的情况下，对于电介质壳的材料另外优选的是与电介质颗粒的材料相同。
在半导体组件工作时，当相应的电压施加到栅电极10上时，电子从本体区8隧穿到固结的绝缘层9中并且被量子点存储。由电介质壳材料和/或电介质颗粒构成的电介质基质作用在量子点和本体区8之间作为隧穿氧化物。电荷(＝电子)仅被位于面向本体区8的边缘处的量子点所吸收。位于其上方的固结的绝缘层9的区域用作绝缘。因此，与根据现有技术的半导体组件相比，在根据本发明的半导体组件中，仅需要单层，也就是固结的绝缘层9，并且不需要隧道氧化物、量子点和绝缘氧化物的层结构。另外该半导体组件还可包括栅电极10和固结的绝缘层9之间的氧化物层，但该实施例相对于现有技术仍是有利的，因为除去了有时难以制造的隧道氧化物层。
利用公知的方法制造半导体组件本身。
实施例1的实例
为了制造根据本发明的半导体组件，首先通过将磷进行离子注入到掺硼的硅的半导体本体1中，来制造n导电的源区4和n导电的漏区5。然后利用光刻法，施加掺杂了0.5wt.％Cu的Al制成的源电极6和漏电极7。通过旋涂将包含TiO2/SiO2量子点的悬浮体施加在两个电极4、5之间，并且使其在惰性气氛下在达到300℃的温度下固结。固结的绝缘层9包含嵌入在了SiO2的基质中的5nm直径的TiO2量子点。在冷却到室温之后，将Al的栅电极10施加到绝缘层9上。
Claims (7)
1.一种半导体组件，其设置在半导体本体中，在所有情况下都具有第一导电类型的至少一个源区和至少一个漏区，在所有情况下都具有设置在源区和漏区之间的第二导电类型的至少一个本体区，以及具有借助绝缘层与半导体本体绝缘的至少一个栅电极，该半导体组件的特征在于：该绝缘层是包含量子点的单层固结层。
2.如权利要求1所要求的半导体组件，特征在于该固结的绝缘层包含嵌入在电介质材料的基质中的量子点。
3.如权利要求1所要求的半导体组件，特征在于量子点包含半导体材料。
4.如权利要求1所要求的半导体组件，特征在于固结的绝缘层是烧结层。
5.一种半导体组件的制造方法，该半导体组件设置在半导体本体中，在所有情况下都具有第一导电类型的至少一个源区和至少一个漏区，在所有情况下都具有设置在源区和漏区之间的第二导电类型的至少一个本体区，以及具有借助包含量子点的固结绝缘层与该半导体本体绝缘的至少一个栅电极，在该方法中通过将包含量子点的悬浮体施加到半导体本体上并且使它固结来制造该固结的绝缘层.
6.如权利要求5所要求的方法，特征在于借助烧结实现该绝缘层的固结。
7.如权利要求5所要求的方法，特征在于该悬浮体另外包含电介质材料的颗粒，其中该电介质材料的颗粒直径小于包括外壳的整个量子点的颗粒直径。
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