CN100445762C - 补偿受试电子器件故障造成的测试信号恶化的装置及方法 - Google Patents
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Abstract
一种电子器件测试器通道通过一组隔离电阻器向受试电子器件(DUT)的多个端子发送单一测试信号。该测试器通道利用反馈自动调节测试信号电压，以补偿任一DUT端子处的故障影响，从而防止该等故障实质影响此测试信号电压。
Description
技术领域
概言之，本发明涉及一种向受试器件(DUT)的多个端子发送一测试信号的电子器件测试器，具体而言，涉及一种用于补偿测试信号恶化的系统。
背景技术
如图1及2中所示，在形成于半导体圆片16上的数字IC DUT 12与半导体圆片16隔离之前，先前技术集成电路(IC)测试器10通过使用互连系统18来测试一组数字IC DUT 12，该互连系统用于将测试器10链接至一组探针20上，且该组探针用于向该等IC表面上的端子22提供信号存取。IC测试器10包括一组测试器通道14，每一测试器通道皆能够向一IC端子发送数字测试信号或对IC端子处所产生的数字响应信号进行取样以确定其状态。互连系统18包括一组弹簧针11或其他类型的连接器以将每一测试器通道14的输入/输出端子链接至探针板总成13。探针板总成13包括一个或多个基板层，基板层包含能够在弹簧针11与探针20之间形成信号路径的导电轨迹及通路。
由于一半导体圆片16可容纳大量IC，且由于每一IC皆可具有大量端子焊垫，故当IC测试器10使用一单独通道访问每一IC端子时需要数量极大的通道14以同时测试圆片上的所有IC。因此，一IC测试器10通常仅同时测试圆片16上的一部分IC。圆片16通常安装在一定位圆片16的夹盘15上，以使探针20接触特定组欲受试IC 12的端子22。当测试器10已测试了该组IC 12之后，夹盘15重新定位晶圆16以使探针20接触下一组欲受试IC的端子22。
为加速此测试过程，使同时受试的IC 22的数量达到最大会对此有所帮助。如2002年5月8日提出申请且名称为“Test Signal Distribution System forIC Tester(用于IC测试器的测试信号分配系统)”的美国专利申请案第10/142,549号(其以引用方式并入本文中)中所阐述，增加可由一测试器同时测试的IC的数量的一个方法是将一个通道的测试信号输出施加于一个以上的IC输入端子。例如，当每一欲受试IC皆为一通过8位字寻址的随机存取存储器(RAM)时，则一组由8个测试器通道组成的通道中之每一通道皆可同时向多个RAM发送地址，这是因为在测试期间所有RAM将接收相同的地址序列。
尽管互连系统18在多个测试器通道14与IC端子22之间的两个方向上提供信号传输路径，但图2仅绘示一测试器通道14的一部分，该测试器通道通过互连系统18链接至圆片16上IC 12的若干端子22。响应于通道14内控制电路(未图示)的驱动器24产生一电压输出信号V1。大小为R1的电阻26将此驱动器的输出信号V1链接至互连系统18的节点30，以在电压V2的节点30处产生一测试信号。电阻26包括驱动器24的输出电阻及驱动器输出端与节点30之间的路径中的任何电阻。
互连系统18通过隔离电阻器28(每一电阻器的阻值皆为R2)所形成的网络将节点30处产生的测试信号分配给一组探针20。当隔离电阻器28足够大时，其可使端子22彼此阻性隔离，以防止对地或对任一其他电位源的故障32在一或多个IC 12中任一IC端子22处驱动其他IC端子22至与驱动器24输出端处的电压V1无关的故障电位。当接收同一测试信号的IC在其端子处确实存在故障时，隔离电阻器28可使测试器10测试其端子处无故障之IC 12。尽管图2显示隔离电阻器28形成一简单并联网络，如上述美国专利申请案第10/142,549号中所阐述，但电阻器28可布置为其他网络拓扑。其他非限制性实例显示于2000年7月10日申请的美国专利申请案第09/613,531号中。
当一或多个其他IC端子22遭受故障时，单一测试器通道14可驱动的IC端子22的数量部分地受限于驱动器24在未遭受故障的IC端子22处维持足够测试信号电压的能力。IC端子22处的输入阻抗主要为电容性，且在测试信号状态改变后，测试信号可使IC端子电容充电或放电一段时间，此时输入阻抗通常会稍微拉动稳态电流。因此，在稳态条件下，每一未遭受故障的IC端子22处所显示的电压实质上等于V2。当驱动器24响应一输入“驱动”控制信号D的状态改变而使其输出电压V1变为一高或低逻辑电平时，当测试信号电流已使IC端子22处的电容完全充电或放电后，隔离电阻器28的结处节点30处的测试信号电压V2升高或降低至实质上等于V2的稳态高或低逻辑电压电平。测试信号的转换是IC端子电容及驱动器24与端子22之间信号路径中的电阻的函数。
例如，当存在将一个IC 12的端子22连接至低逻辑电位源VL的故障32时，且当驱动器24驱动V1自一低逻辑电平VL至一高逻辑电平VH时，节点30与未遭受故障的端子22处的电压V2升高至
V2＝VH-I*R1
V2＝VH-(VL-VH)*R1/(R1+R2)
其中I是被故障32拉动的稳态故障电流。在“最坏情况”条件下，其中驱动器24连接至N+1个IC端子22，N个该些端子可通过故障链接至低逻辑电平源VL。在此情况下，30处与唯一未遭受故障的剩余端子22处的稳态测试信号电压V2为
V2＝VH-(VH-VL)*R1/(R1+(R2/N))[1]
假设当驱动器24将V1拉至低逻辑电平VL时，故障将N+1个端子22中的N个端子链接至一高逻辑电平源VH。在此情况下，节点30与唯一未遭受故障的IC端子22处的稳态测试信号电压V2为
V2＝VL+(VH-VL)*R1/(R1+(R2/N))[2]
等式[1]及[2]显示：根据R1/(R1+(R2/N))比，任一组N个IC端子22处的故障可将未遭受故障的IC端子拉至高于低逻辑电平VL或低于高逻辑电平VH。当故障将端子22处的测试信号电压拉至远高于VL或远低于VH时，则其端子22处未遭受故障的IC 12将不再识别测试信号的逻辑状态且因而不能测试。
然而，当隔离电阻器28的电阻R2足够大时，此测试系统可容忍故障。等式[1]及[2]显示：增加R2的大小可降低故障对测试信号电压V2的影响，以使其可升高或降低至接近VH或VL。当由同一测试信号驱动的IC端子22的数量N+1及必须容忍的故障的最大数量N增加时，亦必须增加隔离电阻器28的值R2以使测试系统可容忍故障。
但隔离电阻值R2的增加会降低当测试信号状态改变时驱动器24在IC端子22处对电容充电或放电的速率。而此又会增加测试信号改变其状态所需的时间长短，且因而会降低测试信号可运作的最大频率。因此，当增加R2来增加由单一测试信号所驱动的端子22的数量时，会达到测试信号最大运作频率的函数的极限。因此，在一故障容许方式中可同时由同一测试信号驱动的IC端子的数量与测试信号的最大频率反向相关。
业内需要的是在不降低测试信号最大运作频率的情况下进一步增加可同时由单一测试信号驱动的IC端子的数量的方法。
发明内容
将一测试器通道内驱动器的输出信号阻性链接至一互连系统的电路节点，以在此电路处产生一测试信号。互连系统通过一由隔离电阻器形成的网络将此测试信号分配给一组欲受试IC的端子，以便所有IC端子可同时由同一测试信号驱动。
反馈系统监控测试信号电压并视需要调整此驱动器输出信号电压，以补偿由一或多个IC端子处的故障造成的测试信号电压改变。当测试信号驱动IC端子至一高逻辑电平时，首先将测试信号设定为一实质上高于此高逻辑电平的电压以在IC端子处使电容快速充电。当IC端子电压达到期望的高逻辑电平时，将测试信号电压降低至维持IC端子处稳态高逻辑电平所需的电平。相反，当测试信号驱动IC端子至一低逻辑电平时，首先使测试信号设定为一实质上低于低逻辑电平的电压以在IC端子处使电容快速放电，并随后将此测试信号电压增加至将IC端子电压维持在一期望低逻辑电平所需的适宜稳态电平。对于一既定隔离电阻而言，以此方式整形的测试信号使此测试信号可在较传统矩形波测试信号为高的频率下运作。
本说明书的随附权利要求已具体指出并明确主张本发明的标的物。但熟悉此项技术者通过参照附图来阅读本说明书的其余部分可更好地理解被申请人视为最佳的本发明实施方式之运作组织方式及方法二者及本发明的其他优点及目的，在附图中，相同的参考符号指相同的元件。
附图说明
图1是一先前技术集成电路(IC)测试器的简化侧视图，其中该测试器通过一互连系统访问一组形成于一圆片上的IC，
图2是一显示图1测试器中一通道的一部分之示意图，其中该通道通过图1所示互连系统提供的信号路径向图1中圆片上的一组IC端子发送一测试信号，
图3是一显示根据本发明第一实例性实施例的测试器中一通道的一部分之示意图，其中该通道通过一互连系统所提供的信号路径向一圆片上的一组IC端子发送一测试信号，
图4是显示图3中信号V2及D的状态的时序图，
图5至7是显示在各种故障条件下图3中IC端子处信号V1的状态的时序图，
图8是一显示根据本发明第二实例性实施例的测试器中一通道的一部分之示意图，其中该通道通过一互连系统所提供的信号路径向一圆片上的一组IC端子发送一测试信号，
图9是一流程图，其显示当校准图8的取样保持电路所产生的VHIGH及VLOW数据值时图8格式器的工作情况，
图10是一显示根据本发明第三实例性实施例的替代系统之示意图，其中该替代系统用于控制图8测试器通道的VHIGH及VLOW值，
图11至14是显示在各种故障条件下图8中IC端子处信号V1的状态的时序图，
图15是一显示根据本发明第四实例性实施例的测试器中一通道的一部分之示意图，其中该通道通过一互连系统提供的信号路径向一圆片上的一组IC端子发送一测试信号，
图16至19是显示在各种故障条件下图15中IC端子处信号V1的状态的时序图，且
图20是一显示根据本发明第五实例性实施例的测试器中一通道的一部分之示意图，其中该通道通过一互连系统提供的信号路径向一圆片上的一组IC端子发送一测试信号并自该圆片上的该组IC端子接收响应信号。
具体实施方式
本发明涉及一种系统，其用于同时将单一测试信号分配给一组受试电子器件(DUT)(例如，集成电路(IC))的一个以上的端子。下文将阐述本发明申请人所认为的本发明最佳实施方式的一或多个实施例及/或应用。尽管本文所阐述的实施例叙述了本发明一或多个实例，但此并非意味着本发明限定于此(等)实例性实施例或限定于此等实施例的运作方式。
图3显示多通道IC测试器的单一通道34，该测试器通过一互连系统36链接至一组形成于一半导体圆片42上的IC 40的多个相似端子38，以便同一测试信号可同时驱动每一个IC端子38。测试器通道34内的驱动器54通过输出阻抗及路径阻抗(由一阻值为R1的电阻器56表示)将此测试信号供至互连系统36内的节点50。互连系统36包括一组具有相同阻值R2的隔离电阻器44，每一隔离电阻器44皆将节点50链接至一单独探针48，每一探针皆访问一个单独的IC端子38。
可将一测试组织成一系列测试循环，在每一测试循环期间驱动器54可响应传统的格式器电路60所产生的驱动控制信号D驱动测试信号至一高逻辑电平VH或低逻辑电平VL。在每一测试循环开始之前，如来自计时电路62的信号所指示，格式器60自存储器64获得用以指示在下一测试循环期间测试信号被驱动至高还是低逻辑电平的数据。然后，格式器60在随后的测试循环期间将其输出驱动控制信号D设定为适当状态，且驱动器54通过驱动测试信号至高或低逻辑电平来响应。
互连系统36内的隔离电阻器44可防止一低阻抗故障58(其将任一IC端子38链接至地或任一其他电位源)将每一其他IC端子38驱动至与驱动器54的输出信号电压V1值无关的电位。当R2不够高时，一或多个IC 40的端子38处的故障可使到达其他IC的IC端子38处的测试信号电压脱离可接受的测试信号高或低逻辑电平范围，进而使在未遭受故障的IC 40上所实施的测试无效。
使测试系统容许故障所需的隔离电阻器之最小电阻R2是欲由测试信号同时驱动的IC端子38的数量的函数。当由测试信号驱动的IC端子38的数量增加时，亦必须增加提供故障容许所需的隔离电阻值R2。然而，当测试信号同时驱动多个IC端子38时，提供故障容许所需的较大隔离电阻值R2易于降低当测试信号状态改变时对IC端子电容充电及放电所需的测试信号电流。充电电流的降低可使测试信号的状态改变速率降低，进而使测试信号可运作的最大频率降低。
为补偿由较大隔离电阻值R2所造成的测试信号充电电流的降低，测试器通道34包括一反馈控制电路66，其同时监控节点50处的测试信号电压V2及至驱动器54的D输入二者。当D输入指示测试信号电压V2欲被驱动至其高逻辑电平VH时，反馈电路66将比较V2与一VH电平参考电压，并调整作为一参考电压供至驱动器54的输出电压VHIGH，以控制驱动器输出V1的高逻辑电平。反馈控制电路66调整VHIGH，以驱动测试信号电压V2至期望的高逻辑电平VH。同样，当D输入指示测试信号电压V2欲被驱动至其低逻辑电平VL时，反馈控制电路66将比较测试信号电压V2与一VL电平参考电压，并调整一输出电压VLOW，当此电压调整为其输出信号电压V1时被驱动器54用作参考电压。反馈电路66设定VLOW以驱动测试信号电压V2至期望的低逻辑电平VL。
图4显示测试信号电压V2如何响应至图3所示驱动器54的D控制信号输入的改变。当D信号转换为逻辑状态0时，V2信号电压降低至稳态低逻辑电平VL，且当D信号转换为逻辑状态1时，V2信号升高至稳态高逻辑电平VH。
图5显示当在IC端子38处无任何故障的情况下产生图4的测试信号V2时，驱动器54信号的输出电压V1如何工作。当D信号自1转变至0时，反馈控制电路66感测到V2实质上高于期望的低逻辑电平VL，故其初步对信号驱动器54设定VLOW以快速驱动V1至其最低可能电压电平VMIN，从而快速自IC端子电容移除电荷并下拉测试信号电压V2。当V2达到VL时，反馈控制器66升高参考电压VLOW，以使V2稳定于其稳态低逻辑电平VL。同样，当D控制信号自0转变为1时，反馈控制电路66感测到V2实质上低于期望的高逻辑电平VH，因而对信号驱动器54设定VHIGH以快速将V1上拉至其最高电压电平VMAX，以使IC端子电容快速充电，进而快速上拉测试信号电压V2。当测试信号电压V2达到期望的高逻辑电平VH时，反馈控制器66使VHIGH降低，以使V2稳定于其期望的稳态电平VH。
图6显示当IC端子38处存在一倾向于将节点50拉至VH的高逻辑电平故障时驱动器输出信号V1的状态。图6所示驱动器输出信号V1的状态类似于图5所示V1信号的状态，其不同之处在于：当控制信号D转变为0时，反馈控制器66调整VLOW的稳态值，以使驱动器54驱动V1至稍微低于VL的稳态值，以将V2保持在适宜的低逻辑电平VL。此较低V1值可补偿高电平故障对测试信号电压V2的影响。
图7显示当一或多个IC端子38处存在一倾向于将节点50处的测试信号电压V2拉至VL的故障时V1信号的状态。图7所示驱动器输出信号V1的状态类似于图5所示V1信号的状态，其不同之处在于：当控制信号D驱动至1时，反馈控制器66设定VHIGH的稳态值，以使驱动器54驱动V1至稍微高于VH的稳态值，以将测试信号电压V2保持在期望的高逻辑电平VH。此V1值的增加可补偿低电平故障对测试信号电压V2的影响。
最大容许测试信号频率是提供故障保护所需的隔离电阻值R2及驱动器54的VMAX与VMIN电压极限值的函数。当VMAX与VMIN实质上分别高于(更正)及低于(更负)VH及VL时，测试信号可在D状态改变后甚至当R2较大时立即迅速地使电荷移入及移出IC端子电容，以便为大量IC端子提供故障保护。如此使用反馈来补偿故障可在不降低测试信号的最大容许频率的情况下增加可由同一测试信号驱动的IC端子38的数量。
在某些高频率应用中，图3控制器66所提供的反馈回路可能会响应过慢或不稳定，或控制器66所提供的反馈回路会将不可接受的噪声注入测试信号。图8显示如何使图3的测试器通道34适于较高频率运作。如图8所示，由格式器60控制的取样保持电路68被插入控制器66与驱动器54之间的VHIGH与VLOW参考信号路径。
图9显示在测试IC 40之前格式器60所实施的一校准程序。参照图8及9，格式器60初步将取样保持电路68设定为可将反馈控制器66的VLOW与VHIGH输出信号直接传递至驱动器54(步骤90)。当格式器60将控制信号D设定为0(步骤92)时，反馈控制器66驱动VLOW至克服一或多个IC端子38之任一端子处的故障状态(若有)所必需的稳态电平。然后，格式器60向取样保持电路68中之一发信号以取样并保持此VLOW值(步骤94)。然后，格式器60驱使控制信号D至1足够长的时间，以使反馈控制器66驱动VHIGH至克服IC端子38处任何故障状态所必需的稳态电平(步骤96)。之后，格式器60向另一取样保持电路68发信号以保持此VHIGH电压电平(步骤98)。
然后，在IC 40测试期间，取样保持电路68将VHIGH及VLOW保持于在校准程序期间设定的电平并忽略反馈控制器66的输出。因此，在测试期间，尽管反馈并不控制测试信号电压V2，但仍然可适当调节驱动器输出信号V1的稳态值以补偿IC端子38处的故障对测试信号电压V2的影响。
图10显示用于图8驱动器54的反馈控制系统的替代实施方案。此处，反馈控制电路66提供数字数据而非模拟输出数据来表示VHIGH及VLOW信号值。在校准过程期间，格式器首先将一对锁存器57设定为可将反馈控制器66的数据输出传递至一对可产生VHIGH及VLOW信号的数模转换器(DAC)的输入端。然而，当在校准过程期间反馈控制器66的数据输出达到稳态后，格式器向锁存器57发信号以保持当前数据值，以便在随后的测试过程期间使VHIGH及VLOW保持恒定。
图11显示在测试期间当一或多个IC端子38处的高逻辑电平故障试图将测试信号电压V2拉至VH时V1信号的状态。当D信号转变为0时，驱动器54尽可能快的驱动其输出信号电压V1至取样保持电路58的VLOW参考信号输出值(该值已预先设定好且实质上低于VL)，以补偿故障对测试信号电压V2的影响。
图12显示在测试期间当一或多个IC端子38处的低电平故障试图将测试信号电压V2拉至VL时V1信号的状态。当D信号转变为1时，V1信号升高至取样保持电路58的VHIGH参考信号输出值(该值已预先设定为高于VH)，以补偿故障对测试信号电压V2的影响。
图13显示在测试期间当各IC端子38处的高及低电平故障试图将测试信号电压V2拉至VH与VL之间某处时V1信号的状态。当D信号转变为0时，V1信号降至取样保持电路58的VLOW参考信号输出值(该值已预先设定为低于VL)，且当D信号转变为1时，V1信号升至已预先设定为高于VH的VHIGH值。
图14显示在测试期间当一或多个IC端子38处的故障试图将节点50下拉至低于VL时V1信号的状态。当D信号转变为0时，V1信号降至取样保持电路58的VLOW参考信号输出值(该值已预先设定为实质上高于VL)，且当D信号转变为1时，V2信号升高至已预先设定为实质上高于VH的VHIGH值。
如图3所示，在测试期间采用反馈控制系统的一个优点是：在状态改变后能够立即瞬时驱动V1信号至其满量程VMAX或VMIN电压，以使IC端子电容快速充电或放电。此有助于增加最大容许测试信号频率。由于测试期间图8的系统中不存在V1的反馈控制，故驱动器54只能驱动V1信号至将V1维持在适当稳态电平所需的VHIGH或VLOW电平。图8的系统不能瞬时利用驱动器54的满量程电压来加速IC端子电容的充电及放电。
图15显示本发明的另一实例性实施例，其中图8的驱动器54由一脉冲整形器70代替。一脉冲整形器可根据其输入信号处的状态传输产生具有期望形状的输出信号脉冲，且此期望脉冲形状不必为(例如)图8中驱动器54所产生的矩形波信号。在此应用中，脉冲整形器70在其D信号输入状态改变后立即提供适当的V1信号脉冲(其峰值位于VMAX或VMIN处)，以提供显著的IC端子电容充电电流，并随后稳定于适宜的稳态值。
对于图15的测试系统而言，一类似于图8测试系统所用的预测试校准程序将取样保持电路68的VHIGH及VLOW输出预先设定至无论IC端子38处发生何种故障皆可将稳态测试信号电压V2维持在适当高及低逻辑电平所需的电平。然后，当测试IC 40且D信号输入自0转变为1时，脉冲整形器70立即驱动V1至VMAX以迅速向IC端子38供应电荷，然后在预定时间间隔内驱动V1降至一与VHIGH匹配的稳态值。当其D信号输入自1转变为0时，脉冲整形器70立即驱动V1至VMIN以迅速自IC端子电容移除电荷，然后在预定时间间隔内将V1上拉至一与VLOW匹配的稳态值。
图16显示当D信号发生状态改变时V1信号的状态。在此实例中，故障将IC端子38链接至一低逻辑电平(VL)源，因而在校准程序期间，反馈控制器66将VHIGH设定为高于VH而将VLOW设定为等于VL。然后，当测试IC 40且当控制信号D转变为0时，脉冲整形器70首先驱动V1至VMIN，以迅速自IC端子电容移除电荷，但之后使V1斜坡上升回VLOW＝VL，以在测试循环的稳态部分期间将V2维持在VL。当控制信号D转变回1时，脉冲整形器70立即驱动V1上升至VMAX，以使IC端子电容迅速充电，之后使V1斜坡下降回稳态电平VHIGH，此VHIGH已预先设定为高于VH以补偿IC端子故障。
图17显示当一或多个端子38短接至高逻辑电平源VH时V1信号的状态，图18显示当端子38处的故障试图驱动V2至VL与VH之间的一电平时V1信号的状态。
图16至18所示的脉冲波形是实例性的；熟悉此项技术者应了解，可设置脉冲整形器70以各种方法中的任一方法来整形V1信号，以将IC端子电容完全充电或放电所需的总时间减至最短，进而增加测试信号的最大容许频率。例如，如图19所示，在驱动V1信号至VHIGH或VLOW之前于每一D状态改变后，脉冲整形器70可将V1信号在VMAX或VMIN保持一段时间。V1信号的倾斜部分可为线性或非线性。
尽管在图3、8及15所示本发明实例性实施例中反馈控制电路66位于测试器通道34内，但其亦可位于通道34外部，并设置用于将VHIGH及VLOW信号传递给此通道的导线。
为简便起见，图3、8及15显示形成相对简单网络的隔离电阻器44。然而，亦可在使用其他隔离电阻器网络拓扑的连接互连系统中实施本发明，例如于2002年5月8日提出申请且名称为“Test Signal Distribution System For ICtester(用于IC测试器的测试信号分配系统)”的美国专利申请案第10/142,549号(以引用方式并入本文)中所阐述者。
所有隔离电阻器44不必为相同的值。例如，图20显示当IC 40的端子38为双向时使用的一种图8所示的测试器通道34。IC端子38在某些测试循环期间接收测试信号，而在其他测试循环期间其将IC响应信号发回至测试器通道34。图20的驱动器54是一个三态驱动器，其不仅自格式器60接收用于指示是否驱动其输出V1信号至高或低的控制信号D输入，而且自格式器60接收用于指示其输出信号是否为三态的Z输入信号，以便其既不上拉节点50亦不下拉节点50。在其中IC 40将响应信号发回至测试器通道34的测试循环期间，格式器60向驱动器54发信号54以指示其输出信号V1为三态。响应于来自格式器60的控制信号C，数据采集电路65对响应信号的电压进行取样并确定每一IC 40自该响应信号电压所产生的输出信号的状态。
图20的互连系统36不同于图8的互连系统36，因为每一隔离电阻器44皆具有不同的电阻。具体而言，每一后续隔离电阻器44的电阻是其前一隔离电阻器电阻的两倍。
通常，当所有IC 40正常运作时，则在其产生输出信号的测试循环期间，所有IC 40将同时在端子38处产生具有相同的高或低逻辑电平VH或VL的输出信号，且隔离电阻器44将驱动节点50处出现的响应信号至实质为此高或低逻辑电平的值。然而，当一或多个IC 40有缺陷时，则在任一既定时刻，其中某些会产生高逻辑电平(VH)输出信号，而另外一些则会产生低逻辑电平(VL)输出信号。在此情况下，数据采集电路65所观测到的响应信号电压处于VH与VL之间的某一电平。利用图20所示的隔离电阻器值的设置，数据采集电路65可分别自响应信号的电压确定每一IC 40的端子38处输出信号的逻辑状态。
在其中驱动器54向IC端子38发送测试信号的任一测试循环期间，图20的测试器通道以与图8的测试器通道相同的方式运作以补偿任一IC端子处的故障。用于校准图8中测试器通道的VHIGH及VLOW参考电压的方法(图9)亦可用于校准图20中的VHIGH及VLOW参考电压。当脉冲整形器适于提供一三态输出时，图20的驱动器54亦可用图15所用类型的脉冲整形器代替。
尽管已阐述与一种类型的IC测试器(其利用探针卡来访问形成于半导体圆片上的IC端子)一起使用的本发明的各种型式，但熟悉此项技术者应了解，本发明可与采用其他类型接口设备(其设置用于访问IC的DUT端子)的测试器一起使用，该些测试器可仍为圆片级或其已自其形成于其上的圆片分离且其于受试时可纳入或不纳入IC封装。此等接口设备包括(但不限于)负载板、老化板及最终测试板。本发明就其最广泛方面而言并不意欲受限于涉及任何特定类型的IC测试器、任何特定类型的测试器-DUT互连系统或任何特定类型的IC DUT的应用。熟悉此项技术者亦应了解，尽管上文阐述本发明用于集成电路测试，但当测试(例如)包括覆晶总成、电路板及类似电子器件在内的任何类型电子器件时亦可采用本发明。
上文说明及图示阐述了本发明最佳实施方式的实例性实施例，且所述最佳方式中的元件及步骤例示说明了随附权利要求中所述的本发明元件及步骤。然而，该些随附权利要求意欲适用于本发明的任一实施方式，包括任一项权利要求中所述的元件或步骤的组合，包括那些与说明书及图示中所述的本发明实例性实施例的各实例元件或步骤具有等效功能的元件或步骤。
Claims (23)
1、一种用于在一集成电路(IC)测试期间同时向IC的多个IC端子发送一测试信号的装置，其中当一控制信号在第一及第二状态之间重复转换时，所述测试信号在表示第一及第二逻辑电平的第一及第二测试信号电压电平之间重复转换，所述装置包括：
一电路节点；
第一构件，其用于在所述控制信号在所述第一及第二状态之间转换时驱动一处于第一及第二输出信号电压电平之间的输出信号，所述输出信号可阻性耦合于所述电路节点，以在所述电路节点处产生所述测试信号；
第二构件，其通过一网络将来自所述电路节点的所述测试信号同时分配给所述多个IC端子，其中所述网络包括使所述IC端子彼此隔离的电阻；及
第三构件，其通过调整所述第一及第二输出信号电压电平来响应所述控制信号及所述测试信号，以使当所述控制信号在所述第一及第二状态之间转换时，所述测试信号在所述第一及第二测试信号电压电平之间转换。
2、根据权利要求1所述的装置，其中所述第三构件在所述测试期间通过调整所述第一及第二输出信号电压电平来响应所述控制信号及所述测试信号。
3、根据权利要求1所述的装置，
其中所述第三构件在所述测试之前响应所述控制信号及所述测试信号并调整所述第一及第二输出信号电压电平，且
其中所述第三构件在所述测试期间禁止调整所述第一及第二输出信号电压电平。
4、根据权利要求1所述的装置，
其中当所述控制信号处于所述第一状态时，所述第三构件根据所述测试信号电压与一第一参考电压之间的第一比较调整所述第一输出信号电压电平，且
其中当所述控制信号处于所述第二状态时，所述第三构件根据所述测试信号电压与一第二参考电压之间的第二比较调整所述第二输出信号电压电平。
5、根据权利要求1所述的装置，
其中所述第二输出信号电压电平较所述第一输出信号电压电平高，
其中响应所述控制信号自所述第一状态至所述第二状态之改变，所述第一构件开始驱动实质上较所述第二输出信号电压电平高的所述输出信号，然后，驱动所述输出信号至所述第二输出信号电压电平，且
其中响应所述控制信号自所述第二状态至所述第一状态之改变，所述第一构件开始驱动实质上较所述第一输出信号电压电平低的所述输出信号，然后，驱动所述输出信号至所述第一输出信号电压。
6、根据权利要求1所述的装置，其中所述IC形成于一半导体圆片上，其中所述IC端子位于所述半导体圆片的一表面上，且其中所述第二构件包括：
多个导电探针，每一导电探针皆接触所述IC端子中的一个单独端子，及
一用于将所述电路节点阻性链接至每一此等探针的构件。
7、根据权利要求1所述的装置，其中所述IC形成于一半导体圆片上，其中所述IC端子位于所述半导体圆片的一表面上，且其中所述第二构件包括：
多个导电探针，每一导电探针皆接触所述IC端子中的一个单独端子，及
多个电阻器，每一电阻器皆将所述电路节点链接至所述探针中的一个单独探针。
8、根据权利要求1所述的装置，其中所述第三构件包括：
第四构件，其用于在所述控制信号处于所述第一状态时在所述测试信号电压与一第一参考电压之间实施一第一比较，且用于根据所述第一比较修改第一数据，
第五构件，其用于在所述控制信号处于所述第二状态时在所述测试信号电压与一第二参考电压之间实施一第二比较，且用于根据所述第二比较修改第二数据，
第六构件，其用于存储由所述第四及第五构件修改的所述第一及第二数据，及
第七构件，其用于根据所述第六构件存储的所述第一及第二数据调整所述第一及第二输出信号电压电平。
9、根据权利要求8所述的装置，
其中所述第六构件在所述测试之前存储所述第一及第二数据，以便在所述测试期间使所述第一及第二输出信号电压电平保持恒定。
10、根据权利要求1所述的装置，
其中在所述测试期间，当所述控制信号处于所述第一状态时，所述第三构件在所述测试信号电压与一第一参考电压之间实施一第一比较，并根据所述第一比较调整所述第一输出信号电压电平，及
其中在所述测试期间，当所述控制信号处于所述第二状态时，所述第三构件在所述测试信号电压与一第二参考电压之间实施一第二比较，并根据所述第二比较调整所述第二输出信号电压电平。
11、根据权利要求10所述的装置，其中所述第二构件包括：
多个导电探针，每一导电探针皆接触所述IC端子中的一个单独IC端子，及
用于将所述电路节点阻性链接至每一此等探针的构件。
12、根据权利要求1所述的装置，
其中在所述测试之前，当所述控制信号处于所述第一状态时，所述第三构件在所述测试信号电压与一第一参考电压之间实施一第一比较，并根据所述第一比较调整所述第一输出信号电压电平，且
其中在所述测试之前，当所述控制信号处于所述第二状态时，所述第三构件在所述测试信号电压与一第二参考电压之间实施一第二比较，并根据所述第二比较调整所述第二输出信号电压电平，且
其中在所述测试期间，所述第三构件禁止进一步调整所述第一及第二输出信号电压电平。
13、根据权利要求12所述的装置，
其中所述第二输出信号电压电平较所述第一输出信号电压电平高，
其中响应所述控制信号自所述第一状态至所述第二状态的改变，所述第一构件开始驱动实质上较所述第二输出信号电压电平高的所述输出信号电压，并随后驱动所述输出信号电压至所述第二输出信号电压，且
其中响应所述控制信号自所述第二状态至所述第一状态的改变，所述第一构件开始驱动实质上较所述第一输出信号电压电平低的所述输出信号电压，并随后驱动所述输出信号电压至所述第一输出信号电压。
14、根据权利要求12所述的装置，其中所述第三构件包括：
第四构件，其用于当所述控制信号处于所述第一状态时，在所述测试信号电压与一第一参考电压之间实施一第一比较，且用于根据所述第一比较产生第一数值集合数据，
第五构件，其用于当所述控制信号处于所述第二状态时，在所述测试信号电压与一第二参考电压之间实施一第二比较，且用于根据所述第二比较产生第二数值集合数据，
第六构件，其用于存储由所述第四及第五构件产生的所述第一及第二数据，及
第七构件，其用于根据由所述第六构件存储的所述第一及第二数据调整所述第一及第二输出信号电压电平。
15、根据权利要求14所述的装置，
其中在所述测试之前所述第六构件存储所产生的所述第一及第二数据，以便在所述测试期间所述第一及第二输出信号电压电平保持恒定。
16、一种用于在一集成电路(IC)测试期间同时向IC的多个IC端子发送一测试信号的方法，其中当一控制信号在第一及第二状态之间重复转换时，所述测试信号的电压在表示第一及第二逻辑电平的第一及第二测试信号电压电平之间重复转换，其中将所述多个IC端子中的至少一个端子链接至一电位源的至少一个故障对所述IC端子中其他端子处由所述测试信号表示的所述第一及第二逻辑电平实质上没有影响，所述方法包括以下步骤：
a、当所述控制信号在所述第一及第二状态之间转换时，驱动一处于第一及第二输出信号电压电平之间的输出信号；
b、将所述输出信号阻性耦合至一电路节点以在所述电路节点处产生一测试信号；
c、通过将所述IC端子彼此阻性隔离的路径同时将来自所述电路节点的所述控制信号分配给所述多个IC端子，及
d、调整所述第一及第二输出信号电压电平，以便当所述控制信号在所述第一及第二状态之间转换时，所述测试信号在所述第一及第二测试信号电压电平之间转换。
17、根据权利要求16所述的方法，其中所述第一及第二测试信号电压电平在所述测试期间在步骤d中调节。
18、根据权利要求16所述的方法，其中所述第一及第二测试信号电压电平在所述测试之前在步骤d中调节并在所述测试期间保持恒定。
19、根据权利要求18所述的方法，其中所述第二输出信号电压电平较所述第一输出信号电压电平高，且其中步骤a包括以下子步骤：
a1、通过开始驱动实质上较所述第二输出信号电压电平高的所述输出信号电压并随后驱动所述输出信号电压至所述第二输出信号电压来响应所述控制信号自所述第一状态至所述第二状态的改变，及
a2、通过开始驱动实质上较所述第一输出信号电压电平低的所述输出信号电压并随后驱动所述输出信号电压至所述第一输出信号电压来响应所述控制信号自所述第二状态至所述第一状态的改变。
20、根据权利要求16所述的方法，其中步骤d包括以下子步骤：
d1、当所述控制信号处于所述第一状态时，在所述测试信号电压与一第一参考电压之间实施一第一比较，
d2、根据所述第一比较调整第一数据，
d3、当所述控制信号处于所述第二状态时，在所述测试信号电压与一第二参考电压之间实施一第二比较，
d4、根据所述第二比较调整第二数据，
d5、存储在步骤d1及d3中所调整的所述第一及第二数据，及
d6、根据所存储的所述第一及第一数据控制所述第一及第二输出信号电压电平。
21、根据权利要求20所述的方法，
其中步骤d5出现于所述测试之前，且
其中在所述测试期间，所述第一及第二输出信号电压电平保持恒定。
22、如权利要求16所述的方法，其中步骤d包括以下子步骤：
d1、在所述测试期间，当所述控制信号处于所述第一状态时，在所述测试信号电压与一第一参考电压之间实施一第一比较，并根据所述第一比较调整所述第一输出信号电压电平，及
d2、在所述测试期间，当所述控制信号处于所述第二状态时，在所述测试信号电压与一第二参考电压之间实施一第二比较，并根据所述第二比较调整所述第二输出信号电压电平。
23、如权利要求16所述的方法，其中步骤d包括以下子步骤：
d1、在所述测试之前，当所述控制信号处于所述第一状态时，在所述测试信号电压与一第一参考电压之间实施一第一比较；
d2、在所述测试之前，根据所述第一比较调整所述第一输出信号电压电平；
d3、在所述测试之前，当所述控制信号处于所述第二状态时，在所述测试信号电压与一第二参考电压之间实施一第二比较；
d4、在所述测试之前，根据所述第二比较调整所述第二输出信号电压电平；及
d5、在所述测试期间，禁止进一步调整所述第一及第二输出信号电压电平。
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