KR20090015156A

KR20090015156A - Ｄｕｔ 장애에 기인한 테스트 신호 감쇠에 대한 보상

Info

Publication number: KR20090015156A
Application number: KR1020087031861A
Authority: KR
Inventors: 찰스 에이. 밀러
Original assignee: 폼팩터, 인크.
Priority date: 2002-07-12
Filing date: 2003-07-09
Publication date: 2009-02-11
Also published as: US6812691B2; DE60320049T2; TW200409923A; WO2004008162A3; DE60308870D1; JP4387942B2; CN1682124A; TWI287095B; CN100445762C; WO2004008162A2; US6965248B2; US20040008024A1; EP1523686B1; KR100967147B1; JP2009271088A; EP1722247A3; AU2003247980A1; EP1523686A2; EP1722247B1; JP2005533251A

Abstract

전자 장치 테스터 채널은, 고립 저항기 세트를 통하여 테스트 하의 전자 장치(DUT)의 다수의 터미널에 단일 테스트 신호를 송신한다. 테스터 채널은, 임의의 DUT 터미널에서의 장애의 영향을 보상하여 장애가 테스트 신호 전압에 실질적으로 영향을 미치는 것을 억제하기 위하여, 테스트 신호 전압을 자동적으로 조정하는 피드백을 채용한다.

테스터, 테스트 신호, 장애, IC 터미널, 회로 노드, DUT

Description

ＤＵＴ 장애에 기인한 테스트 신호 감쇠에 대한 보상{COMPENSATION FOR TEST SIGNAL DEGRADATION DUE TO DUT FAULT}

본 발명은 일반적으로 DUT(device under test)의 다중 터미널로 테스트 신호를 전송하는 전자 장치 테스터에 관한 것이고, 특히 테스트 신호 감쇠에 대한 보상용 시스템에 관한 것이다.

도 1 및 2에 도시된 것처럼, 종래 기술의 IC 테스터(10)는, IC의 표면 상의 터미널(22)로의 신호 액세스를 제공하는 프로브 세트(20)로 테스터(10)를 링크하는 상호접속 시스템(18)을 사용함으로써, IC DUT가 형성되는 반도체 웨이퍼(16)로부터 IC DUT가 분리되기 전에, 디지털 IC DUT 세트(12)를 테스트한다. IC 테스터(10)는 테스터 채널(14)의 세트를 포함하고, 각각의 테스터 채널은 디지털 테스트 신호를 IC 터미널로 전송하거나 상태를 결정하기 위하여 IC 터미널에서 생산된 디지털 응답 신호를 샘플링할 수 있다. 상호접속 시스템(18)은 포고 핀(pogo pin; 11) 세트 또는 각 테스터 채널(14)의 입/출력 터미널을 프로브 보드 어셈블리(probe board assembly; 13)로 링크하기 위한 다른 유형의 커넥터를 포함한다. 프로브 보드 어셈블리(13)는 포고 핀(11)과 프로브(20) 사이의 신호 경로를 형성하는 도전성 트레 이스 및 바이어스를 포함하는 하나 이상의 기판 층을 구비한다.

반도체 웨이퍼(16)가 다수의 IC를 유지할 수 있고, 각 IC는 다수의 터미널 패드를 가질수 있으므로, 각 IC 터미널에 접근하기 위하여 분리된 채널을 사용하는 IC 테스터(10)는 웨이퍼 상의 모든 IC를 동시에 테스트하기 위하여 매우 다수의 채널(14)을 요구한다. 따라서 IC 테스터(10)는 일반적으로 동시에 웨이퍼(16) 상의 IC의 일부만을 테스트한다. 테스트될 IC(12)의 특정 집합의 터미널(22)과 프로브(20)가 접촉하도록, 웨이퍼(16)는 웨이퍼(16)를 위치시키는 척(15; chuck) 상에 일반적으로 장착된다. 테스터(10)가 IC(12) 세트를 테스트한 후에, 척(15)은, 테스트될 IC의 다음 집합의 터미널(22)과 프로브(20)가 접촉하도록, 웨이퍼(16)를 재위치시킨다.

테스팅 프로세스를 가속하기 위하여, 동시에 테스팅되는 IC(22)의 수를 최대화 하는 것이 바람직하다. 본 출원에 참조로서 포함되는, 2002년 5월 8일에 출원 미국 특허 출원 제10/142,549호 "Test Signal Distribution System forIC Tester"에 설명된 것처럼, 테스터가 동시에 테스트할 수 있는 IC의 수를 증가시키는 한가지 방법은 하나의 채널의 테스트 신호 출력을 하나 이상의 IC 입력 터미널에 인가하는 것이다. 예를 들어, 테스트될 각 IC가 8비트 워드에 의해 어드레싱되는 RAM인 경우, 모든 RAM은 테스트 동안 동일한 어드레스 시퀀스를 수신하므로,각 여덟 개의 테스트 채널 집합은 동시에 여러 RAM으로 어드레스를 송신할 수 있다.

상호접속 시스템(18)이 여러 테스터 채널(14) 및 IC 터미널(22) 사이에 여러 방향으로 신호를 전달하기 위한 경로를 제공함에도 불구하고, 도 2는 웨이퍼(16) 상의 IC(12)의 여러 터미널(22)로 상호접속 시스템(18)에 의하 링크된 하나의 테스터 채널(14)의 일부만을 도시한다. 채널(14) 내의 회로(도시되지 않음)를 제어하도록 응답하는 드라이버(24)는 V1 전압의 출력 신호를 생성한다. 크기 R1의 저항(26)은 드라이버의 출력 신호 V1을 상호접속 시스템(18)의 노드(30)로 링크하여 전압 V2의 노드(30)에서 테스트 신호를 생성한다. 저항(26)은 드라이버(24)의 출력 저항 및 드라이버 출력 및 노드(30) 사이의 경로에서 임의의 저항을 포함한다.

상호접속 시스템(18)은 각 저항 R2의 고립 저항기(isolation resistors; 28)의 네트워크를 통하여 프로브 세트(20)로, 노드(30)에서 전개된 테스트 신호를 배분한다. 충분히 크게 만들어진 경우, 고립 저항기(28)는 저항적으로 터미널(22)을 다른 것들로부터 고립시켜, 그라운드 또는 임의의 하나 이상의 IC(12)에서의 터미널(22)에서 임의의 다른 전위 소스에서의 장애(32)이 다른 IC 터미널(22)을 드라이버(24)의 출력에서 전압 V1에 관계 없이 장애 전위로 구동하는 것을 방지한다. 고립 저항기(28)은 동일한 테스트 신호를 수신하는 IC가 그 터미널에서 장애를 가질때, 그 터미널에서 장애를 갖지않는 IC(12)를 테스터(10)가 테스트 할 수 있도록 한다. 도 2는 고립 저항기(28)을 간단한 병렬 네트워크를 형성하는 것으로 도시하지만, 이미 언급한 미국 특허 출원 제10/142,549호에서 논의된 바와 같이, 저항(28)은 다른 네트워크 토폴로지로 배치될 수 있다. 다른 비제한적인 예시는 2000년 7월 10일에 출원된 미국 특허 출원 제09/613,531호에 도시되어 있다.

단일 테스터 채널(14)이 구동할 수 있는 IC 터미널(22)의 수는, 하나 이상의 다른 IC 터미널(22)이 장애를 경험하고 있는 동안, 장애를 경험하지 않은 IC 터미 널(22)에서 적합한 테스트 신호 전압을 유지하기 위하여 드라이버(24)의 능력에 의하여 일부 제한된다. IC 터미널(22)에서의 입력 임피던스는 우선적으로 용량적이고, 테스트 신호가 테스트 신호 상태 변화를 따르는 IC 터미널 캐패시턴스를 충전 또는 방전할 시간을 가진 후에, 그들은 일반적으로 적은 정상 상태 전류를 드로잉한다. 따라서, 정상 상태 조건 하에서, 장애를 경험하지 않은 각 IC 터미널(22)에 나타나는 전압은 실질적으로 V2와 동일하다. 드라이버(24)가 출력 전압 V1을 입력 "구동" 제어 신호 D에서의 상태 변화에 응답하여 높은 또는 낮은 로직 레벨로 변화시킬 경우, 고립 저항기(28)의 정션(junction)에서의 노드(30)에서 테스트 신호 전압 V2는, 테스트 신호 전류가 완전히 IC 터미널(22)에서의 캐패시터를 충전 또는 방전한 후에 V2와 실질적으로 동일한 정상 상태 하이 또는 로우 로직 전압 레벨로 상승 또는 하강한다. 다수의 테스트 신호는 IC 터미널 용량과 드라이버(24) 및 터미널(22) 사이의 신호 경로에서의 저항의 함수이다.

IC(12) 중 하나의 터미널(22)을, 예를 들어 저 로직 전위 VL의 소스로 연결하는 장애가 있을 때, 또한 드라이버(24)가 V1을 로우 로직 레벨 VL로부터 하이 로직 레벨 VH로 구동할 때, 장애를 경험하지 않은 노드(30) 및 터미널(22)에서의 전압 V2는

V2 = VH - I*R1

V2 = VH - (VL-VH)*R1/(R1+R2)

로 상승한다. 여기에서 I는 장애(32)에 의하여 드로잉되는 정상 상태 장애 전류이다. "최악의 상황"의 경우, 드라이버(24)가 N+1 IC 터미널(22)로 연결되는 경우, 상기 터미널의 N은 로우 로직 레벨 VL의 소스로 장애에 의하여 링킹될 수 있다. 이러한 경우, 장애를 경험하지 않는 30 및 단일 잔존 터미널(22)에서의 정상 상태 테스트 신호 전압 V2는

V2 = VH - (VL-VH)*R1/(R1+(R2/N)) [1]

이다.

드라이버(24)가 V1을 로우 로직 레벨 VL로 풀링할 때, 하이 로직 레벨 VH의 소스로의 N+1 터미널(22)의 장애 링크 N을 가정하자. 이러한 경우, 장애에 종속되지 않는 노드(30) 및 단일 IC 터미널(22)에서의 정상 상태 테스트 신호 전압 V2는

V2 = VL + (VH-VL)*R1/(R1+(R2/N)) [2]

이다.

식 [1] 및 [2]는 N IC 터미널(22)의 임의의 세트에서의 장애가 R1/(R1+(R2/N)) 비율에 따라 로우 로직 레벨 VL 위 또는 하이 로직 레벨 VH 아래에서 장애에 종속되지 않은 IC 터미널을 풀링할 수 있다는 것을 도시한다. 장애가 터미널(22)에서의 테스트 신호 전압을 VL 위로 또는 VH 아래로 너무 많이 풀링하는 때, 그 터미널(22)에서 장애를 갖지 않는 IC(12)는 테스트 신호의 로직 상태를 인식하지 않을 것이고, 따라서 테스트가 불가능하다.

그러나 테스트 시스템은 고립 저항기(28)의 저항 R2가 충분히 크게 될 때 내장애성으로 될 수 있다. 식 [1] 및 [2]는 전압 V2 상의 테스트 신호 전압 상의 장애의 영향을 감소시켜, VH 또는 VL에 가깝게 올라가거나 떨어질 수 있다. 동일한 테스트 신호에 의하여 구동되는 IC 터미널(22)의 수 N+1 및 내장애성이어야만(tolerated) 하는 최대 수 N이 증가함에 따라, 테스트 시스템을 내장애성으로 렌더링하기 위하여 고립 저항기(28)의 크기 R2 역시 증가해야 한다.

그러나, 고립 저항기 R2의 크기를 증가시키는 것은, 테스트 신호가 상태를 변화시킬 때, 드라이버(24)가 IC 터미널(22)에서 캐패시턴스를 충전 또는 방전할 수 있는 비율을 감소시킨다. 이것은 테스트 신호가 상태를 변화시키는데 필요한 시간의 총량을 증가시키고, 따라서 테스트 신호가 동작할 수 있는 최대 주파수를 감소시킨다. 따라서, 단일 테스트 신호에 의하여 구동될 수 있는 터미널(22)의 수를 증가시키기 위하여 R2를 증가시킬 때, 테스트 신호의 최대 동작 주파수의 함수인 한계에 도달한다. 따라서, 내장애성 방식(fault tolerant manner)으로 동일한 테스트 신호에 의하여 동시에 구동되는 IC 터미널의 수는 테스트 신호의 최대 주파수에 역으로 관련된다. 필요한 것은 테스트 신호의 최대 동작 주파수를 감소시키지 않고 단일 테스트 신호에 의하여 구동될 수 있는 IC 터미널의 수를 증가시키는 것이다.

테스터 채널 내의 드라이버의 출력 신호는 상호접속 시스템의 회로 노드에 저항을 통해 연결되어, 회로에서 테스트 신호를 생성한다. 상호접속 시스템은 고립 저항기의 네트워크를 통하여 테스팅되는 IC 집합의 터미널로 테스트 신호를 배분하여, 모든 IC 터미널이 동일한 테스트 신호에 의하여 동시에 구동된다.

피드백 시스템은 테스트 신호 전압을 모니터링하고, 하나 이상의 IC 터미널에서 장애으로부터 기인한 테스트 신호 전압에서의 변화를 보상하기 위하여 필요한 만큼 드라이버 출력 신호 전압을 조정한다. 테스트 신호가 IC 터미널을 높은 로직 레벨로 구동할 때, 테스트 신호는 초기에 IC 터미널에서 보상을 빠르게 충전하기 위하여 하이 로직 레벨보다 실질적으로 높은 전압으로 설정된다. IC 터미널 전압이 원하는 하이 로직 레벨에 도달함에 따라, 테스트 신호 전압은 IC 터미널에서 정상 상태 하이 로직 레벨을 유지하는데 필요한 레벨로 감소된다. 반대로, 테스트 신호가 IC 터미널을 낮은 로직 레벨로 구동할 때, 테스트 신호 전압은 초기에 실질적으로 원하는 로우 로직 레벨보다 낮게 구동되어, 빠르게 IC 터미널에서 캐패시턴스를 방전하고, 그 후 원하는 로우 로직 레벨에서 IC 터미널 전압을 유지하는데 필요한 적절한 정상 상태 레벨로 증가된다. 이러한 방식으로 성형된 테스트 신호는 테스트 신호가 주어진 고립 저항기에 대하여 종래 구형파 테스트 신호에 대하여 가능했던 것보다 높은 주파수에서 동작하도록 허용한다.

본 명세서에 부가된 클레임은 특히 본 발명의 주제를 지적하고 구별하여 청구하고 있다. 그러나, 당업자는 출원인이 본 발명을 실시하는 최상의 모드라고 생 각하는 조작의 조직과 방법에 대하여 모두 이해할 것이고, 대응 참조 부호가 대응 요소를 참조하는 첨부 도면과 함께 명세서의 대응 부분을 읽음으로써, 본 발명의 목적 및 장점에 대하여도 이해할 것이다.

본 발명은 일련의 피시험 전자 장치(electronic devices under test; DUTs), 예를 들어 집적 회로(IC) 등에 있어서 둘 이상의 터미널에 대해 단일의 테스트 신호를 동시에 공급하는 시스템에 관한 것이다. 다음의 상세한 설명에서는, 출원인이 본 발명을 실시하는 최적의 모드라고 생각한, 본 발명에 관한 하나 이상의 예시적 실시예 및/또는 응용 분야에 관하여 개시하고 있다. 본 명세서에 개시된 실시예들이 본 발명에 관한 하나 이상의 예들을 설명하고 있지만, 본 발명이 그와 같은 실시예(들)로 제한되는 것은 아니며 그 실시예가 동작하는 방법으로 제한되는 것도 아니다.

도 3은, 상호접속 시스템(36)을 통해서 반도체 웨이퍼(42) 상에 형성된 일련의 IC들(40)의 여러 유사 터미널들(38)에 연결되어 동일한 테스트 신호가 각각의 IC 터미널(38)을 동시에 구동할 수 있도록 하는 다채널 IC 테스터의 단일 채널(34)을 도시하고 있다. 테스터 채널(34) 내의 드라이버(54)는 저항 R1을 갖는 저항기(56)로 표시된 경로 임피던스 및 출력 임피던스를 통하여 상호접속 시스템(36) 내의 노드(50)에 대해 테스트 신호를 공급한다. 상호접속 시스템(36)은 R2 정도의 비슷한 저항을 갖는 일련의 고립 저항기(isolation resistor)(44)를 포함하는데, 각 고립 저항기는 노드(50)를 각각 별개의 프로브(48)에 연결하며 각각의 프로브는 각각 별개의 IC 터미널(38)에 액세스하고 있다.

테스트는 연속적 테스트 사이클로 이루어지며, 그 각 테스트 사이클 동안 드라이버(54)는 통상적 포매터 회로(60)에 의하여 생성된 구동 제어 신호 D에 응답하여 테스트 신호를 하이 논리 레벨 VH 또는 로우 논리 레벨 VL이 되도록 할 수 있다. 타이밍 회로(62)로부터의 신호에 의하여 표시되는 바에 따라, 각 테스트 사이클의 개시 이전에, 포매터(formatter; 60)는 메모리(64)로부터 다음 테스트 사이클 동안 테스트 신호가 하이 상태가 될 것인지 로우 상태가 될 것인지를 나타내는 데이터를 획득한다. 그런 다음, 포매터(60)는 다음 테스트 사이클 동안 그 출력 구동 제어 신호 D를 적절한 상태로 설정하고 그에 따라 드라이버(54)는 테스트 신호를 하이 상태 또는 로우 상태로 만들어 응답한다.

상호접속 시스템(36) 내의 고립 저항기들(44)은, 임의의 IC 터미널(38)을 그라운드나 임의의 기타 전위 소스에 연결하는 로우 임피던스 장애(low impedance fault)(58)로 인하여, 모든 다른 IC 터미널(38)이 드라이버(54)의 출력 신호 전압 V1의 크기와 무관한 전위가 되는 것을 방지한다. R2가 충분히 높지 않다면, 하나 이상의 IC(40)의 터미널(38)에서 장애가 발생할 경우 다른 IC들의 IC 터미널(38)에 도달하는 테스트 신호 전압이 테스트 신호로서 적합한 범위를 벗어나 하이 또는 로우 논리 레벨이 되도록 하여, 이로써 장애가 발생하지 않은 IC들(40)에 대해 이루어진 테스트를 무효로 만들 수 있다.

테스트 시스템 장애를 방지하기 위하여 필요로 되는 고립 저항기의 최소 저항 R2는 그 테스트 신호에 의하여 동시에 구동되는 IC 터미널(38) 수의 함수이다. 테스트 신호에 의하여 구동되는 IC 터미널(38)의 수가 증가할수록, 장애 방지 기능을 제공하기 위하여 필요한 고립 저항 R2의 크기도 증가해야 한다. 그러나, 테스트 신호가 많은 수의 IC 터미널들(30)을 동시에 구동할 경우 장애 방지 기능을 제공하기 위하여 필요로 되는 높은 고립 저항 R2 값은 테스트 신호가 상태를 변경할 때 IC 터미널 캐패시턴스를 충전 및 방전시키는데 필요로 되는 테스트 신호 전류를 줄이는 경향이 있다. 충전 전류의 감소는 테스트 신호가 상태를 변경하는 속도를 감소시켜, 테스트 신호가 작동할 수 있는 최대 주파수를 낮춘다.

높은 고립 저항 R2 값으로 인하여 야기되는 테스트 신호 충전 전류의 감소를 보상하기 위하여, 테스트 채널(34)은 노드(50)에서의 테스트 신호 전압 V2와 드라이버(54)에 대한 D 입력 모두를 모니터링하는 피드백 제어 회로(66)를 포함한다. D 입력이, 테스트 신호 전압 V2가 그 하이 논리 레벨 VH가 될 것임을 표시하는 경우, 피드백 제어 회로(66)는 V2를 VH 레벨 기준 전압과 비교하고, 드라이버 출력 V1의 하이 논리 레벨을 제어하기 위한 기준으로서 드라이버(54)에 공급되는 출력 전압 VHIGH를 조정한다. 피드백 제어 회로(66)는 VHIGH를 조정하여 테스트 신호 전압 V2가 바람직한 하이 논리 레벨 VH가 되도록 한다. 마찬가지로, D 입력이, 테스트 신호 전압 V2가 로우 논리 레벨 VL이 될 것임을 표시하는 경우, 피드백 제어 회로(66)는 테스트 신호 전압 V2를 VL 레벨 기준 전압과 비교하고, 드라이버(54)가 그 출력 신호의 전압 V1 설정시 기준으로 이용하는 출력 전압 VLOW를 조정한다. 피드백 제어 회로(66)는 테스트 신호 전압 V2가 바람직한 로우 논리 레벨 VL이 되도록 VLOW를 설정한다.

도 4는 도 3의 드라이버(54)로 입력되는 D 제어 신호에서 발생하는 변화에 대해 테스트 신호 전압 V2가 어떻게 반응하는지를 보여주고 있다. D 신호가 0 논리 상태로 스위칭되는 경우, V2 신호 전압은 정상 상태 로우 논리 레벨 VL로 하강하고, D 신호가 1 논리 레벨로 스위칭되는 경우, V2 신호는 정상 상태 하이 논리 레벨 VH로 상승한다.

도 5는 IC 터미널(38)에서 어떠한 장애도 발생하지 않은 경우 도 4의 테스트 신호 V2 생성시 드라이버(54) 신호의 출력 전압 V1이 어떻게 반응하는가를 보여주고 있다. D 신호가 1에서 0으로 전이할 때, 피드백 제어 회로(66)는 V2가 바람직한 로우 논리 레벨 VL보다 실제적으로 더 높다는 것을 감지하고, 먼저 드라이버에게 V1을 신속하게 그 가능한 최저 전압 레벨 VMIN으로 만들라고 신호하도록 VLOW를 설정하여, 이로써 IC 터미널 캐패시턴스로부터 전하를 신속하게 제거하고 테스트 신호 전압 V2를 강하시킨다. V2가 VL에 근접하게 되면, 피드백 제어 회로(66)는 기준 전압 VLOW를 상승시켜 V2가 그 정상 상태, 로우 논리 레벨 VL로 안정되도록 한다. 마찬가지로, D 제어 신호가 0에서 1로 전이할 때, 피드백 제어 회로(66)는 V2가 바람직한 하이 논리 레벨 VH보다 실제적으로 더 낮다는 것을 감지하고 드라이버(54)에게 V1을 신속하게 그 최고 전압 레벨 VMAX까지 상승시키라고 신호하도록 VHIGH를 설정하여 이로써 IC 터미널 캐패시턴스를 신속하게 충전시키고, 테스트 신호 전압 V2를 신속하게 상승시킨다. 테스트 신호 전압 V2가 바람직한 하이 논리 레벨 VH에 근접하게 되면, 피드백 제어 회로(66)는 VHIGH를 감소시켜 V2가 그 바람직한 정상 상태 레벨 VH로 안정되도록 한다.

도 6은, 소정의 IC 터미널(38)에서, 노드(50)가 VH에 가까워지도록 하는 하이 논리 레벨 장애가 존재하는 경우 드라이버 출력 신호 V1의 동작을 보여주고 있다. 도 6에 도시된 드라이버 출력 신호 V1의 동작은, 제어 신호 D가 0으로 전이할 때 V2를 적절한 로우 논리 레벨 VL로 유지하기 위하여 드라이버(54)가 V1을 VL보다 다소 낮은 정상 상태 크기로 만들도록 피드백 제어 회로(66)가 VLOW의 정상 상태값을 설정한다는 점을 제외하면, 도 5에 도시된 V1 신호 동작과 비슷하다. 이와 같이 보다 낮은 크기의 V1이 테스트 신호 전압 V2 상에서 하이 레벨 장애의 효과를 보상한다.

도 7은, 하나 이상의 IC 터미널(38)에서, 노드(50)에서의 테스트 신호 전압 V2가 VL에 가까워지도록 하는 장애가 존재하는 경우 V1 신호의 동작을 보여주고 있다. 도 7에 도시된 드라이버 출력 신호 V1의 동작은, 제어 신호 D가 1로 전이할 때 테스트 신호 전압 V2를 바람직한 하이 논리 레벨 VH로 유지하기 위하여 드라이버(54)가 V1을 VH보다 다소 높은 정상 상태 크기로 만들도록 피드백 제어 회로(66)가 VHIGH의 정상 상태값을 설정한다는 점을 제외하면, 도 5에 도시된 V1 신호의 동작과 비슷하다. 이와 같이 증가된 크기의 V1이 테스트 신호 전압 V2 상에서 로우 레벨 장애의 효과를 보상한다.

최대의 허용 가능한 테스트 신호 주파수는 장애 방지 기능을 제공하기 위해 필요한 고립 저항 R2의 크기 및 드라이버(54)에 대한 VMAX 및 VMIN 전압 한계의 크기의 함수이다. VMAX가 VH보다 실제적으로 더 높고{더 많이 양(positive)이고} VMIN이 VL보다 실제적으로 더 낮은{더 많이 음(negative)인} 경우, 많은 수의 IC 터미널에 대해 장애 방지 기능을 제공하기 위하여 R2가 크게 설정된 경우에도 테스트 신호는 D가 상태를 변경한 다음 즉시 IC 터미널로/로부터 전하를 빨리 이동시킬 수 있다. 이와 같이 피드백을 이용하여 장애를 보상함으로써, 최대의 허용 가능한 테스트 신호 주파수를 감소시킬 필요없이 동일한 테스트 신호에 의하여 구동될 수 있는 IC 터미널(38)의 수를 증가시킬 수 있다.

소정의 고주파수 애플리케이션에 있어서는, 도 3의 제어기(66)에 의하여 제공되는 피드백 루프의 응답이 너무 느리거나 불안정하거나, 또는 제어기(66)에 의하여 제공되는 피드백 루프가 허용할 수 없는 잡음을 테스트 신호에 개입시킬 수 있다. 도 8은 도 3의 테스터 채널(34)이 고주파수 동작에 대해 어떻게 적합화되는지를 도시하고 있다. 도 8에 도시된 바와 같이, 포매터(60)에 의하여 제어되는 샘플 및 홀드 회로(68)가 제어기(66) 및 드라이버(54) 사이의 VHIGH 및 VLOW 기준 신호 경로에 삽입된다.

도 9는 IC(40) 테스트 이전에 캘리브레이션 프로시저 포매터(calibration procedure formatter)(60)가 수행하는 동작을 설명하고 있다. 도 8 및 도 9를 참조하면, 포매터(60)는 먼저 샘플 및 홀드 회로(68)가 피드백 제어기(66)의 VLOW 및 VHIGH 출력 신호를 직접 드라이버(54)로 전달하도록 설정한다(단계(90)). 포매터(60)가 제어 신호 D를 0으로 설정하고 있는 동안, 피드백 제어 회로(66)는 VLOW를, 임의의 하나 이상의 IC 터미널(38)에 있어서 장애가 존재한다면 그와 같은 장애 상태 극복에 필요한 정상 상태 레벨이 되도록 만든다. 그런 다음, 포매터(60)는 소정의 샘플 및 홀드 회로(68)에 신호를 보내 그 VLOW 값을 샘플 및 홀드하도록 한다(단계(94)). 그 다음, 포매터(60)는, 피드백 제어 회로(66)가 VHIGH를 IC 터미널(38)에서 발생한 임의의 장애 상태를 극복하기 위해 필요한 정상 상태 레벨이 되게 하는데 충분할 만큼 오래, 제어 신호 D를 1로 설정한다(단계(96)). 그런 다음, 포매터(60)는 또 다른 샘플 및 홀드 회로(68)에 신호를 보내 그 VHIGH 전압 레벨을 유지하도록 한다(단계(98)).

그런 다음, IC(40)를 테스트하는 동안, 샘플 및 홀드 회로(68)는 VHIGH 및 VLOW를 캘리브레이션 프로시저 동안 설정된 레벨로 홀드하고 피드백 제어 회로(66)의 출력을 무시한다. 그러므로 테스트 동안, 테스트 신호 전압 V2가 피드백에 의해서 제어되지 않지만, 그럼에도 불구하고 드라이버 출력 신호 V1의 정상 상태값이 적절하게 조정되어 IC 터미널(38)에서의 장애에 관하여 테스트 신호 전압 V2 상에서 보상한다.

도 10은, 도 8의 드라이버(54)에 대한 피드백 제어 시스템의 또 다른 구현을 도시하고 있다. 본 도면에서는, 피드백 제어 회로(66)가, 아날로그 출력 데이터가 아니라 디지털 출력 데이터를 제공하며, 이는 VHIGH 및 VLOW 신호의 값을 나타낸다. 캘리브레이션 프로세스 동안, 포매터는 먼저 한 쌍의 래치가 피드백 제어 회로(66)의 데이터 출력을 한 쌍의 디지털/아날로그 변환기(DAC)(55)(이는 VHIGH 및 VLOW 신호를 생성함)의 입력으로 전달하도록 설정한다. 그러나, 캘리브레이션 프로세스 동안 피드백 제어 회로(66)의 데이터 출력이 정상 상태에 도달한 이후, 포매터는 래치(57)에 대해 현재 데이터 값을 홀드하도록 신호를 보내 후속 테스트 프로세스 동안 VHIGH 및 VLOW가 고정된 상태로 유지되도록 한다.

도 11은, 하나 이상의 IC 터미널(38)에서의 하이 논리 레벨 장애가 테스트 신호 전압 V2를 VH쪽으로 끌어당기려 하는 경우, 테스트가 이루어지는 동안 V1 신호의 동작을 보여주고 있다. D 신호가 0으로 전이할 때, 드라이버(54)는 그 출력 신호 전압 V1을 가능한 빨리, VL보다 실제적으로 낮게 미리 설정되어 있는 샘플 및 홀드 회로(58)의 VLOW 기준 신호 출력의 크기가 되도록 만들어, 테스트 신호 전압 V2 상에서 장애의 효과를 보상한다.

도 12는, 하나 이상의 IC 터미널(38)에서의 로우 논리 레벨 장애가 테스트 신호 전압 V2를 VL쪽으로 끌어당기려 하는 경우, 테스트가 이루어지는 동안 V1 신호의 동작을 보여주고 있다. D 신호가 1로 전이할 때, V1 신호가, VH보다 더 높게 미리 설정되어 있는 샘플 및 홀드 회로(58)의 VHIGH 기준 신호 출력의 값으로 상승하여, 테스트 신호 전압 V2 상에서 장애의 효과를 보상한다.

도 13은, 여러 IC 터미널(38)에서의 하이 논리 레벨 장애 및 로우 논리 레벨 장애가 테스트 신호 전압 V2를 VH와 VL 사이 어느 값으로 끌어당기려 하는 경우, 테스트가 이루어지는 동안 V1 신호의 동작을 보여주고 있다. D 신호가 0으로 전이할 때, V1 신호가, VL보다 더 낮게 미리 설정되어 있는 샘플 및 홀드 회로(58)의 VLOW 기준 신호 출력의 값으로 떨어지고, D 신호가 1로 전이할 때, V1 신호가, VH보다 높게 미리 설정되어 있는 VHIGH 값으로 상승한다.

도 14는, 하나 이상의 IC 터미널(38)에서의 장애가 노드(50)를 VL 미만으로 끌어당기려 하는 경우, 테스트가 이루어지는 동안 V1 신호의 동작을 보여주고 있다. D 신호가 0으로 전이할 때, V1 신호는 VL보다 실제적으로 낮게 미리 설정되어 있는 샘플 및 홀드 회로(58)의 VLOW 기준 신호 출력의 값으로 떨어지고, D 신호가 1로 전이할 때, V2 신호는 VH보다 실제적으로 높게 미리 설정되어 있는 VHIGH 값으로 상승한다.

테스트 동안 피드백 제어 시스템을 사용하는 이점 중 한가지는, 도 3에 도시된 바와 같이, 상태 변경 이후 즉시 V1 신호를 순간적으로 그 최대 범위 VMAX 또는 VMIN 전압이 되도록 만들어 신속하게 IC 터미널 캐패시턴스의 충전이나 방전을 수행할 수 있다는 점이다. 이는, 최대의 허용 가능한 테스트 신호 주파수 증가를 돕는다. 도 8의 시스템에서는 테스트가 이루어지는 동안 V1의 피드백 제어가 발생하지 않으므로, 드라이버(54)는 단지 V1 신호를, 그 V1을 적절한 정상 상태 레벨로 유지하는데 필요한 VHIGH 및 VLOW 레벨이 되도록 할 수만 있다. 도 8의 시스템은, IC 터미널 캐패시턴스의 충전 및 방전을 가속시키는데 있어서, 순간적으로 드라이버(54)의 전압을 최대 범위 전압으로 만드는 동작을 이용하지 않는다.

도 15는 도 8의 드라이버(54)가 펄스 성형기(70)로 대체된 본 발명의 다른 예시적인 실시예를 설명한다. 펄스 성형기는 그의 입력 신호에서 상태 전송에 에 응답하여, 원하는 모양을 가지는 출력 신호 펄스를 생성하고, 원하는 펄스 모양은 반드시 도 8의 드라이버(54)에 의하여 생성된 것과 같은 구형파 펄스 일 필요는 없다. 이러한 응용에서, 펄스 성형기(70)는, 실질적인 IC 터미널 캐패시턴스 충전 전류를 제공하기 위한 D신호 입력에 있어서의 상태 변화 바로 다음의 VMAX 또는 VMIN에서 피크이고, 이후 적당한 정상 레벨로 안정되는 V1 신호 펄스를 적절하게 제공한다.

도 15의 테스트 시스템에 대하여, 도 8의 테스트 시스템에 대하여 사용되는 것과 유사한 사전 테스트 캘리브레이션 절차는 샘플 및 홀드 회로(68)의 VHIGH와 VLOW 출력을, 어떠한 IC 터미널(38)에서의 장애에도 불구하고 정상상태 테스트 신호 전압 V2를 적절한 'high' 와 'low'의 논리 레벨로 유지하기 위하여 필요한 레벨로 미리 설정한다. 그 이후에, IC(40)가 테스트되고 D신호 입력이 '0'에서 '1'로 변화하는 경우, 펄스 성형기(70)는 빠르게 전하를 IC터미널(38)에 공급하기 위하여 바로 V1을 VMAX로 구동하고, 이후 소정의 시간 간격에 걸쳐서 V1을 VHIGH에 맞는 정상상태 값으로 강하 구동한다. 그 D 신호 입력이 '1'에서 '0'으로 변화하는 경우, 펄스 성형기(70)는 IC터미널 캐패시턴스로부터 전하를 빨리 제거하기 위하여 곧 V1을 VMIN으로 구동하고, 이후 소정의 시간 간격에 걸쳐서 V1을 VLOW에 맞는 정상상태 값으로 끌어 올린다.

도 16은 D 신호가 상태 변화함에 따른 V1신호의 움직임을 설명한다. 본 예에서는, 캘리브레이션 절차 중에 피드백 제어기(66)가 VHIGH를 VH이상으로 설정하지만, VLOW는 VL과 동일하게 설정하기 위하여, 장애는 IC터미널(38)를 낮은 논리 레벨 (VL) 소스로 연결한다. 이후에, IC(40)가 테스트되고 제어신호 D가 '0'으로 변화한 경우, 펄스 성형기(70)는 초기에는, IC터미널 캐패시턴스로부터 빠르게 전하를 제거하기 위하여 V1을 VMIN으로 구동하나, 이후에는 테스트 사이클의 정상상태 부분 동안 V2를 VL로 유지하기 위하여 V1을 VLOW=VL로 다시 상승 경사지게 한다. D신호가 다시 '1'로 변화한 경우에는, 펄스 성형기(70)는, IC 터미널 캐패시턴스를 빠르게 충전하기 위하여, V1을 VMAX로 곧바로 구동하지만, 이후 IC터미널 장애에 대하여 보상하기 위하여 VH보다 높게 미리 설정된 정상 레벨 VHIGH로 다시 하강 경사지게 한다.

도 17은 하나 이상의 터미널(38)이 하이 논리 레벨 VH의 소스로 단락되었을 경우의 V1신호의 움직임을 설명하고, 도 18은 터미널(38)에서의 장애가 V2를 VL과 VH사이의 어떤 레벨로 구동하려고 하는 경우의 V1신호의 움직임을 설명한다.

도 16 내지 18에 설명된 펄스 성형기는 예시적이고; 당해 기술의 당업자는, IC터미널 캐패시턴스를 완전히 충전 또는 방전하기 위하여 필요한 전체 시간을 최소화해서 테스트 신호의 최대 허용 가능한 주파수를 증가하기위한 어떤 다양한 방법들로 V1신호를 성형하기 위하여 펄스 성형기(70)가 제공될 수 있다는 것을 이해 할 것이다. 예를 들어, 도 19에 설명된 바와 같이, 펄스 성형기(70)는, V1신호를 VHIGH 또는 VLOW신호로 구동하기 전에, 각 D 상태 변화다음의 일정 시간동안 V1신호를 VMAX 또는 VMIN으로 홀드 할 수 있다. V1신호의 경사진 부분은 선형 또는 비선형일 수 있다.

도 3, 8 및 15에 도시된 본 발명의 예시적인 실시예에서는, 피드백 제어 회로(66)는 테스터 채널(34)에 내재함에도 불구하고, VHIGH와 VLOW신호를 채널로 이송하기 위하여 제공된 리드와 함께 채널(34)의 외부에 위치 할 수도 있다.

간단하게, 도 3, 8 및 15는 비교적 간단한 네트워크를 형성하는 것과 같은 고립 저항기(44)을 나타낸다. 그러나, 본 발명은, 예를 들어 여기에 참조로 포함된 2002년 5월 8일 출원된 미국 출원번호 10/142,549, "Test Signal Distribution System For IC tester"에 기술된 다른 고립 저항 네트워크 토폴로지를 채택한 상호 연결 시스템과 관련하여 실시될 수도 있다.

모든 고립 저항기(44)이 동일한 값을 가질 필요는 없다. 예를 들어, 도 20은 IC(40)의 터미널(38)가 양방향일 경우에 유용한 도 8의 테스터 채널(34)의 한 버전을 도시한다. IC 터미널(38)은 소정의 테스트 사이클 동안에 테스트 신호를 수신하는 반면, 다른 테스트 사이클 동안에는 IC 응답 신호를 테스터 채널(34)로 전달한다. 도 20의 드라이버(54)는, 출력 V1신호를 'high' 또는 'low'로 구동할지를 표시하는 포매터(60)로부터의 제어 신호 D 입력뿐만 아니라, 노드(50)에서 풀업도 풀다운도 하지 않도록 출력 신호를 삼상화할 것인지를 표시하는 포매터(60)으로부터의 Z입력 신호도 수신하는 삼상 드라이버이다. IC(40)이 테스터 채널(34)로 응답을 회신하는 테스트 사이클 동안에는, 포매터(60)은 출력 신호 V1을 삼상화하기 위하여 드라이버(54)에 신호를 보낸다. 데이터획득 회로(65)는 포매터(60)로부터의 제어 신호 C에 에 응답하여 응답신호의 전압을 샘플하고, 그 응답 신호 전압으로부터 각 IC(40)에 의하여 생성된 출력 신호의 상태를 결정한다.

도 20의 상호접속 시스템(36)은 도 8의 상호접속 시스템(36)과 각 고립 저항기(44)가 다른 저항을 가진다는 점에서 다르다. 특별히, 각 연속하는 고립 저항기(44)의 저항은 그 앞서는 고립 저항의 그것보다 두 배이다.

정상적으로, 모든 IC가 적절하게 동작하는 경우에, 출력 신호를 생성하는 테스트 사이클 동안에는 모든 IC 가 동시에, 동일한 'high' 또는 'low'논리 레벨 VH 또는 VL의 터미널(38)에서 출력 신호를 생성하고, 고립 저항기(44)은 노드(50)에 나타나는 응답 신호를 그러한 'high' 또는 'low'논리 레벨로 실질적으로 구동한다. 그러나, 하나 이상의 IC가 장애가 있는 경우, 어떤 소정의 시간에는, 일부는 'high' 논리 레벨(VH) 출력 신호를 제공하는 반면에, 나머지는 'low' 논리 레벨(VL) 출력 신호를 제공한다. 이러한 경우에, 데이터 획득 회로(65)가 본 응답 신호 전압은 VH와 VL사이의 소정의 레벨이다. 도 20의 고립 저항의 정렬과 함께, 데이터 획득 회로(65)는 응답 신호의 전압으로부터 각 IC(40)의 터미널(38)에서의 출력 신호의 논리 상태를 개별적으로 결정할 수 있다.

드라이버(54)가 테스트 신호를 IC터미널(38)에 송신하는 어떤 테스트 사이클 동안에도, 도 20의 테스트 채널은 어떤 IC 터미널에서의 장애를 보상하기 위하여 도 8의 테스터 채널과 동일한 방식으로 동작한다. 도 8의 테스터 채널의 VHIGH와 VLOW 기준 전압을 캘리브레이션하기 위하여 사용되는 방법(도 9)은 도 20의 VHIGH와 VLOW 기준 전압을 캘리브레이션하기 위해서도 또한 사용될 수 있다. 펄스 성형기가 삼상 출력을 제공하도록 적응된 경우에는, 도 20의 드라이버(54)는 도 15에 채택된 종류의 펄스 성형기로 또한 대체될 수 있다.

반도체 웨이퍼 상에 형성된 IC의 터미널에 접근하기 위한 프로브 카드를 채택하는 종류의 IC 테스터와 관련하여 사용하기 위하여 본 발명의 다양한 버전이 기술되었지만, 당해 기술 분야의 당업자는, IC가 테스트 될 때에 IC패키지에 포함되거나 포함되지 않을 수 있고, 그 위에 IC가 형성된 웨이퍼로부터 분리되거나 또는 여전히 웨이퍼 레벨에 있을 수 있는 IC의 DUT터미널에 접근을 제공하는 다른 종류의 인터페이스 장비를 채택하는 테스터와 연관하여 본 발명이 실시될 수 있음을 이해 할 것이다. 그러한 인터페이스 장비는 부하 보드(load board), 번인 보 드(burn-in board) 및 최종 테스트 보드를 그에 한정됨 없이, 포함 한다. 본 발명은 그 가장 넓은 관점에서, 어떤 특정 종류의 IC 테스터, 어떤 특정 종류의 테스터-DUT 상호접속 시스템 또는 어떤 특정 종류의 IC DUT를 수반하는 응용에 한정될 의도는 아니다. 당해 기술 분야의 당업자에게는, 본 발명은 집적회로의 테스팅과 관련하여 채택되는 바와 같이 전술되었지만, 예를 들어, 플립-칩 결합, 회로 기판 등을 포함하는 어떤 종류의 전자 장치를 테스팅 하는 경우에도 채택될 수 있다는 점이 이해되어야 한다.

앞서는 명세서와 도면은 본 발명을 실시하기 위한 최선의 모드의 예시적인 실시예를 설명하고, 설명된 최선의 모드의 구성요소 또는 단계는 부기된 청구항에 인용된 바와 같은 발명의 구성 요소와 단계를 예시한다. 그러나, 부기된 청구항은, 명세서와 도면에 기술된 본 발명의 예시적인 실시예의 예 구성요소 또는 단계의 기능적인 균등물인 구성요소 또는 단계를 포함하는 어느 하나의 청구항에 기술된 구성요소 또는 단계의 조합을 구비하는 발명을 실시하는 어떤 모드에 적용될 의도이다.

도 1은 상호접속 시스템을 통하여 웨이퍼 상에 형성된 IC의 집합에 접속하는 종래 IC 테스터의 간략화된 측면도.

도 2는 도 1의 상호접속 시스템에 의하여 제공된 신호 경로를 통하여 도 1의 웨이퍼 상에 IC 터미널의 집합으로 테스트 신호를 전송하는 도 1의 테스터의 일 채널의 일부를 도시하는 개략도.

도 3은 상호접속 시스템에 의하여 제공된 신호 경로를 통한 웨이퍼 상의 IC 터미널의 집합으로 테스트 신호를 전송하기 위한 본 발명의 제1 실시예에 따른 테스터의 일 채널의 일부를 도시하는 개략도.

도 4는 신호 V2 및 D 또는 도 3의 행위를 도시하는 타이밍도.

도 5-7은 IC 터미널에서 다양한 장애 조건 하의 도 3의 신호 V1의 행위를 도시하는 타이밍도.

도 8은 상호접속 시스템에 의하여 제공되는 신호 경로를 통하여 웨이퍼 상의 IC 터미널 집합으로 테스트 신호를 전송하는 본 발명의 제2 예시 실시예에 따른 테스터의 일 채널의 일부를 도시하는 개략도.

도 9는 도 8의 샘플 및 홀드 회로에 의하여 생성되는 VHIGH 및 VLOW 데이터 값을 보정할 때, 도 8의 포맷터의 행위를 도시하는 흐름도.

도 10은 도 8의 테스터 채널의 VHIGH 및 VLOW 값을 제어하기 위한 본 발명의 제3 실시예에 따른 선택적 시스템을 도시하는 개략도.

도 11-14는 IC 터미널에서의 다양한 장애 조건 하에서 도 8의 신호 V1의 행 위를 도시하는 타이밍도.

도 15는 상호접속 시스템에 의하여 제공되는 신호 경로를 통하여 웨이퍼 상에 IC 터미널의 집합으로 테스트 신호를 전송하는 본 발명의 제4 실시예에 따라 테스터의 일 채널의 일부를 도시하는 개략도.

도 16-19는 IC 터미널에서 다양한 장애 조건 하에서 도 15의 신호 V1의 행위를 도시하는 타이밍도.

도 20은 테스트 신호를 응답 신호로 전송하고, 상호접속 시스템에 의하여 제공되는 신호 경로를 통하여 웨이퍼 상의 IC 터미널 세트로부터 응답 신호를 수신하는 본 발명의 제5 실시예를 따라 테스터의 일 채널의 일부를 도시하는 개략도.

Claims

집적회로(IC)들의 테스트 동안 상기 IC들의 복수의 IC 터미널에 테스트 신호를 동시에 공급하기 위한 장치에 있어서,

제어 신호가 제1 상태와 제2 상태 사이에서 반복적으로 전이(transition)할 때, 제1 및 제2 논리 레벨들을 나타내는 미리 정의된 제1 테스트 신호 전압 레벨과 제2 테스트 신호 전압 레벨 사이에서 상기 테스트 신호가 반복적으로 전이하고, 상기 장치는

회로 노드;

상기 제어 신호가 상기 제1 상태와 상기 제2 상태 사이에서 전이할 때, 상기 회로 노드에서 상기 테스트 신호를 생성하도록 상기 회로 노드에 저항적으로 연결된 출력 신호를 제1 출력 신호 전압 레벨과 제2 출력 신호 전압 레벨 사이에서 구동하는 드라이버;

상기 IC 터미널들을 서로 분리시키는 저항을 포함하는 네트워크를 통하여, 상기 테스트 신호를 상기 회로 노드로부터 상기 복수의 IC 터미널로 동시에 배분하는 상호접속 시스템; 및

상기 제어 신호가 상기 제1 상태와 상기 제2 상태 사이에서 전이할 때, 상기 테스트 신호가 상기 미리 정의된 제1 테스트 신호 전압 레벨과 상기 미리 정의된 제2 테스트 신호 전압 레벨 사이에서 전이하도록, 상기 드라이버의 상기 제1 및 제2 출력 신호 전압 레벨들을 조정함으로써 상기 제어 신호 및 상기 테스트 신호에 응답하는 피드백 제어기

를 포함하며,

상기 제2 출력 신호 전압 레벨은 상기 제1 출력 신호 전압 레벨보다 더 양(positive)이고,

상기 제1 상태로부터 상기 제2 상태로의 상기 제어 신호의 변화에 응답하여, 상기 드라이버는 초기에는 상기 출력 신호를 상기 제2 출력 신호 전압 레벨보다 충분히 더 양으로 구동하고, 이후에는 상기 출력 신호를 상기 제2 출력 신호 전압 레벨로 구동하며,

상기 제2 상태에서 상기 제1 상태로의 상기 제어 신호의 변화에 응답하여, 상기 드라이버는 초기에는 상기 출력 신호를 상기 제1 출력 신호 전압 레벨보다 충분히 더 음(negative)으로 구동하고, 이후에는 상기 출력 신호를 상기 제1 출력 신호 전압 레벨로 구동하는, 장치.
제1항에 있어서,

상기 피드백 제어기는 상기 테스트 동안 상기 제1 및 제2 출력 신호 전압 레벨들을 조정함으로써 상기 제어 신호 및 상기 테스트 신호에 응답하는, 장치.
제1항에 있어서,

상기 피드백 제어기는 상기 테스트 이전에 상기 제어 신호 및 상기 테스트 신호에 응답하고 상기 제1 및 제2 출력 신호 전압 레벨을 조정하며, 상기 테스트 동안 상기 제1 및 제2 출력 신호 전압 레벨들을 조정하는 것을 억제하는, 장치.
제1항에 있어서,

상기 피드백 제어기는, 상기 제어 신호가 상기 제1 상태일 때 상기 테스트 신호 전압과 제1 기준 전압 사이의 비교에 응답하여 상기 제1 출력 신호 전압 레벨을 조정하고,

상기 피드백 제어기는, 상기 제어 신호가 상기 제2 상태일 때 상기 테스트 신호 전압과 제2 기준 전압 사이의 비교에 응답하여 상기 제2 출력 신호 전압 레벨을 조정하는, 장치.
제1항에 있어서,

상기 IC들은 반도체 웨이퍼 상에 형성되고, 상기 IC터미널들은 상기 반도체 웨이퍼의 표면상에 존재하며, 상기 상호접속 시스템은

상기 IC 터미널들의 서로 다른 터미널과 각각 접촉하는 복수의 도전성 프로브(conductive probes); 및

상기 회로 노드를 상기 프로브들 각각에 저항을 통해 연결하는 수단

을 포함하는, 장치.
제1항에 있어서,

상기 IC들은 반도체 웨이퍼 상에 형성되고, 상기 IC 터미널들은 상기 반도체 웨이퍼의 표면 상에 존재하며, 상기 상호접속 시스템은,

상기 IC 터미널들의 서로 다른 터미널과 각각 접촉하는 복수의 도전성 프로브; 및

상기 회로 노드를 상기 프로브들의 서로 다른 프로브와 각각 링크하는 복수의 저항기

를 포함하는, 장치.
제1항에 있어서,

상기 피드백 제어기는 상기 제어 신호가 상기 제1 상태일 때 상기 테스트 신호 전압과 제1 기준 전압 사이의 비교를 수행하고 상기 비교에 응답하여 제1 데이터를 변경하고,

상기 피드백 제어기는 상기 제어 신호가 상기 제2 상태일 때 상기 테스트 신호 전압과 제2 기준 전압 사이의 비교를 수행하고 상기 비교에 응답하여 제2 데이터를 변경하며,

상기 피드백 제어기는 변경된 상기 제1 및 제2 데이터를 저장하고 저장된 상기 제1 및 제2 데이터에 응답하여 상기 제1 및 제2 출력 신호 전압 레벨들을 조정하기 위한 샘플 및 홀드 회로를 더 포함하는, 장치.
제7항에 있어서,

상기 샘플 및 홀드 회로는 상기 테스트 동안 상기 제1 및 제2 출력 신호 전 압 레벨들이 일정하게 머무르도록 상기 테스트 이전에 상기 제1 및 제2 데이터를 저장하는, 장치.
제1항에 있어서,

상기 테스트 동안, 상기 피드백 제어기는, 상기 제어 신호가 상기 제1 상태일 때, 상기 테스트 신호 전압과 제1 기준 전압 사이의 비교를 수행하고 상기 비교에 따라 상기 제1 출력 신호 전압 레벨을 조정하며,

상기 테스트 동안, 상기 피드백 제어기는, 상기 제어 신호가 상기 제2 상태일 때, 상기 테스트 신호 전압과 제2 기준 전압 사이의 비교를 수행하고 상기 비교에 따라 상기 제2 출력 신호 전압 레벨을 조정하는, 장치.
제9항에 있어서,

상기 상호접속 시스템은

상기 IC 터미널들의 서로 다른 터미널과 각각 접촉하는 복수의 도전성 프로브; 및

상기 회로 노드를 상기 프로브들 각각에 저항적으로 링크하는 복수의 저항기

를 포함하는, 장치.
제1항에 있어서,

상기 테스트 이전에, 상기 피드백 제어기는, 상기 제어 신호가 상기 제1 상 태일 때, 상기 테스트 신호 전압과 제1 기준 전압 사이의 비교를 수행하고, 상기 비교에 따라 상기 제1 출력 신호 전압 레벨을 조정하며,

상기 테스트 이전에, 상기 피드백 제어기는, 상기 제어 신호가 상기 제2 상태일 때, 상기 테스트 신호 전압과 제2 기준 전압 사이의 비교를 수행하고, 상기 비교에 따라 상기 제2 출력 신호 전압 레벨을 조정하며,

상기 테스트 동안, 상기 피드백 제어기는 상기 제1 및 제2 출력 신호 전압 레벨들을 더 조정하는 것을 억제하는, 장치.
제11항에 있어서,

상기 피드백 제어기는 상기 제어 신호가 상기 제1 상태일 때 상기 테스트 신호 전압과 제1 기준 전압 사이의 비교를 수행하고 상기 비교에 응답하여 설정된 값의 제1 데이터를 생성하고,

상기 피드백 제어기는 상기 제어 신호가 상기 제2 상태일 때 상기 테스트 신호 전압과 제2 기준 전압 사이의 비교를 수행하고 상기 비교에 따라 설정된 값의 제2 데이터를 생성하며,

상기 피드백 제어기는 생성된 상기 제1 및 제2 데이터를 저장하고 저장된 상기 제1 및 제2 데이터에 응답하여 상기 제1 및 제2 출력 신호 전압 레벨들을 조정하기 위한 샘플 및 홀드 회로를 더 포함하는, 장치.
제12항에 있어서,

상기 샘플 및 홀드 회로는 상기 테스트 동안 상기 제1 및 제2 출력 신호 전압 레벨들이 일정하게 머무르도록 상기 테스트 이전에 생성된 상기 제1 및 제2 데이터를 저장하는, 장치.
IC들의 테스트 동안 상기 IC들의 복수의 IC 터미널들에 테스트 신호를 동시에 송신하기 위한 방법에 있어서,

제어 신호가 미리 정해진 제1 상태와 제2 상태 사이에서 반복적으로 전이할 때, 제1 및 제2 로직 레벨들을 나타내는 제1 테스트 신호 전압 레벨과 제2 테스트 신호 전압 레벨 사이에서 상기 테스트 신호의 전압이 반복적으로 전이하고,

상기 복수의 IC 터미널 중 적어도 하나를 전위(potential) 소스에 링크하는데 적어도 하나의 장애(fault)가, 상기 IC 터미널들 중 다른 터미널들에서는 상기 테스트 신호에 의하여 나타내어진 상기 제1 및 제2 로직 레벨들에 아무런 실질적인 영향을 미치지 않으며,

상기 방법은,

a. 상기 제어 신호가 상기 제1 상태와 상기 제2 상태 사이에서 전이할 때 출력 신호를 제1 출력 신호 전압 레벨과 제2 출력 신호 전압 레벨 사이에서 구동하는 단계;

b. 회로 노드에서 상기 테스트 신호를 생성하기 위하여 상기 회로 노드에 상기 출력 신호를 저항적으로 연결하는 단계(resistively coupling);

c. 상기 IC 터미널들을 저항적으로 서로 분리시키는 경로들을 통하여 상기 회로로부터 상기 복수의 IC 터미널로 상기 테스트 신호를 동시에 배분하는 단계; 및

d. 상기 제어 신호가 상기 제1 상태로 전이할 때 상기 테스트 신호는 상기 미리 정의된 제1 테스트 신호 전압 레벨로 전이하여 유지되고, 상기 제어 신호가 상기 제2 상태로 전이할 때 상기 테스트 신호는 상기 미리 정의된 제2 테스트 신호 전압 레벨로 전이하여 유지되도록, 상기 제1 및 제2 출력 신호 전압 레벨들을 조정하는 단계

를 포함하며,

상기 제2 출력 신호 전압 레벨은 상기 제1 출력 신호 전압 레벨 보다 더 양이고, 상기 단계 a는

a1. 초기에는 상기 출력 신호 전압을 상기 제2 출력 신호 전압 레벨 보다 상당히 더 양이 되도록 구동하고, 이후에는 상기 출력 신호 전압을 상기 제2 출력 신호 전압으로 구동함으로써, 상기 제1 상태로부터 상기 제2 상태로의 상기 제어 신호의 변화에 응답하는 단계; 및

a2. 초기에는 상기 출력 신호 전압을 상기 제1 출력 신호 전압 레벨 보다 상당히 더 음이 되도록 구동하고, 이후에는 상기 출력 신호 전압을 상기 제1 출력 신호 전압으로 구동함으로써, 상기 제2 상태로부터 상기 제1 상태로의 상기 제어 신호의 변화에 응답하는 단계

를 포함하는, 방법.
제14항에 있어서,

상기 제1 및 제2 테스트 신호 전압 레벨들은 상기 테스트 동안 단계 d에서 조정되는 방법.
제14항에 있어서,

상기 제1 및 제2 테스트 신호 전압 레벨들은 상기 테스트 이전에 단계 d에서 조정되고, 상기 테스트 동안 일정하게 유지되는 방법.
제14항에 있어서,

단계 d는

d1. 상기 제어 신호가 상기 제1 상태일 때, 상기 테스트 신호 전압과 제1 기준 전압 사이의 제1 비교를 수행하는 단계;

d2. 상기 제1 비교에 응답하여 제1 데이터를 조정하는 단계;

d3. 상기 제어 신호가 상기 제2 상태일 때, 상기 테스트 신호 전압과 제2 기준 전압 사이의 제2 비교를 수행하는 단계;

d4. 상기 제2 비교에 응답하여 제2 데이터를 조정하는 단계;

d5. 단계 d1 및 d3에서 조정된 상기 제1 및 제2 데이터를 저장하는 단계; 및

d6. 상기 저장된 제1 및 제2 데이터에 응답하여 상기 제1 및 제2 출력 신호 전압 레벨들을 제어하는 단계

를 포함하는 방법.
제17항에 있어서,

단계 d5는 상기 테스트 이전에 발생하고,

상기 제1 및 제2 출력 신호 전압 레벨들은 상기 테스트 동안 일정하게 머무르는 방법.
제14항에 있어서,

단계 d는

d1. 상기 테스트 동안, 상기 제어 신호가 상기 제1 상태일 때 상기 테스트 신호 전압과 제1 기준 전압 사이의 제1 비교를 수행하고, 상기 제1 비교에 따라 상기 제1 출력 신호 전압 레벨을 조정하는 단계; 및

d2. 상기 테스트 동안, 상기 제어 신호가 상기 제2 상태일 때 상기 테스트 신호 전압과 제2 기준 전압 사이의 제2 비교를 수행하고, 상기 제2 비교에 따라 상기 제2 출력 신호 전압 레벨을 조정하는 단계

를 포함하는 방법.
제14항에 있어서,

단계 d는

d1. 상기 테스트 이전에, 상기 제어 신호가 상기 제1 상태일 때 상기 테스트 신호 전압과 제1 기준 전압 사이의 제1 비교를 수행하는 단계;

d2. 상기 테스트 이전에, 상기 제1 비교에 따라 상기 제1 출력 신호 전압 레벨을 조정하는 단계;

d3. 상기 테스트 이전에, 상기 제어 신호가 상기 제2 상태일 때 상기 테스트 신호 전압과 제2 기준 전압 사이의 제2 비교를 수행하는 단계;

d4. 상기 테스트 이전에, 상기 제2 비교에 따라 상기 제2 출력 신호 전압 레벨을 조정하는 단계; 및

d5. 상기 테스트 동안, 상기 제1 및 제2 출력 신호 전압 레벨들을 더 조정하는 것을 억제하는 단계

를 포함하는 방법.