KR101414980B1 - 테스트 시스템 - Google Patents

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Abstract

테스트 시스템은 테스트 장치, 스위칭 유닛 및 테스트 보드를 포함한다. 테스트 장치는 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 제1 테스트 신호를 발생시킨다. 스위칭 유닛은 테스트 장치와 연결되고 테스트 장치로부터 인가되는 제1 테스트 신호를 스위칭하여 제3 전압 레벨과 제4 전압 레벨 사이를 스윙하는 제2 테스트 신호를 제공한다. 테스트 보드는 스위칭 유닛과 연결되고, 전송 선로를 통하여 병렬로 연결된 복수의 피시험 장치들(device under test; DUT)을 탑재한다.

Description

테스트 시스템 {Test system}
본 발명은 테스트 시스템에 관한 것으로, 보다 상세하게는 패키지 상태에서 테스트를 수행하는 테스트 하는 테스트 시스템에 관한 것이다.
많은 어플리케이션에서 메모리의 속도 향상을 요구하고 있으며 이에 대응하기 위하여 메모리 제조업체에서는 높은 속도에서 동작하는 메모리를 제조한다. 개발된 고속 메모리의 성능을 평가하기 위하여 필수적으로 패키지 테스트(Package Tset)를 실시한다. 메모리 제조업체에서는 후공정(Backend Process)의 경비절감을 위해 많은 수의 메모리를 동시에 테스트한다. 즉 테스트 시스템은 테스트 보드상에 분주기를 통하여 테스트 패턴을 복수의 메모리에 동시에 전송한다.
테스트 시스템이 복수의 저속 메모리를 분주기를 통행 데이터를 전송하는 경우에는 별 문제가 없다. 그러나 테스트 시스템이 복수의 고속 메모리를 분주기를 통해 데이터를 전송하는 경우 복수의 고속 메모리에 존재하는 커패시턴스 값이 증가하여 시정수 값이 증가하고 분기된 부분에서 임피던스 부정합으로 인하여 반사파가 발생하여 입력 신호(즉 테스트 패턴)이 복수의 고속 메모리들에게 제대로 전달되지 않고 신호의 특성이 악화되는 문제가 발생한다. 또한 적층되는 레이어의 수가 증가하여 레이어 사이의 간격이 좁아져 임피던스 매칭이 점점 더 어려워지는 문제가 발생한다.
이에 따라, 본 발명의 일 목적은 스위칭 소자를 이용하여 신호특성의 열화되는 것을 방지하고 임피던스 매칭을 제공할 수 있는 테스트 시스템을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 테스트 시스템은 테스트 장치, 스위칭 유닛 및 테스트 보드를 포함한다.
상기 테스트 장치는 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 제1 테스트 신호를 발생시킨다. 상기 스위칭 유닛은 상기 테스트 장치와 연결되고 상기 테스트 장치로부터 인가되는 상기 제1 테스트 신호를 스위칭하여 제3 전압 레벨과 제4 전압 레벨 사이를 스윙하는 제2 테스트 신호를 제공한다. 상기 테스트 보드는 상기 스위칭 유닛과 연결되고, 전송 선로를 통하여 병렬로 연결된 복수의 피시험 장치들(device under test; DUT)을 탑재한다.
실시예에 있어서, 상기 제1 테스트 신호의 전압 레벨과 상기 제2 테스트 신호의 전압 레벨은 동일할 수 있다.
실시예에 있어서, 상기 스위칭 유닛은 상기 제1 테스트 신호를 인가받는 제어 전극, 제1 전원 전압에 연결되고 상기 제2 테스트 신호를 제공하는 제1 단자 및 제2 전원 전압에 연결되는 제2 단자를 구비하는 트랜지스터일 수 있다.
실시예에 있어서, 상기 전송 선로는 다층 인쇄 회로 기판 내에 구현되는 스 트립 라인일 수 있다. 상기 스트립 라인의 선폭을 조절하여 상기 테스트 시스템의 임피던스 매칭을 제공할 수 있다.
상기 제2 테스트 신호는 상기 복수의 피시험장치들을 테스트하기 위하여 상기 전송 라인을 통하여 상기 복수의 피시험장치들에 동시에 인가될 수 있다.
상기 테스트 장치에서 상기 스위칭 유닛을 바라본 제1 등가 임피던스는 상기 스위칭 유닛에서 상기 복수의 피시험장치들을 바라본 제2 등가 임피던스와 동일할 수 있다.
실시예에 있어서, 상기 스위칭 유닛은 상기 테스트 장치 내에 포함될 수 있다. 상기 스위칭 유닛은 상기 테스트 보드 내에 포함될 수 있다. 상기 스위칭 유닛은 상기 복수의 피시험장치들 중 하나에 포함될 수 있다.
상기 복수의 피시험장치들의 동작 주파수에서 아이-오픈이 최대가 될 수 있다.
상기 복수의 피시험장치들은 메모리 장치일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 테스트 시스템은 테스트 장치, 인터페이스 장치 및 테스트 보드를 포함한다.
상기 테스트 장치는 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 제1 테스트 신호를 발생한다. 상기 인터페이스 장치는 하나의 구동 포트를 통하여 상기 테스트 장치와 연결되는, 상기 하나의 구동 포트와 제1 전송 선로를 통하여 병렬로 연결되고, 각각이 상기 테스트 장치로부터 인가되는 상기 제1 테스트 신호를 스위칭하여 제3 전압 레벨과 제4 전압 레벨 사이를 스윙하는 제2 테스트 신호를 제공하 는 복수의 스위칭 유닛들을 구비한다. 상기 테스트 보드는 상기 복수의 스위칭 유닛들 각각과 제2 전송 선로를 통하여 병렬로 연결되는 복수의 피시험 장치들을 탑재한다.
실시예에 있어서, 상기 복수의 스위칭 유닛들 각각은, 상기 제1 테스트 신호를 인가받는 제어 전극, 제1 전원 전압에 연결되고 상기 제2 테스트 신호를 제공하는 제1 단자 및 제2 전원 전압에 연결되는 제2 단자를 구비하는 트랜지스터일 수 있다.
실시예에 있어서, 상기 전송 선로는 다층 인쇄 회로 기판 내에 구현되는 스트립 라인일 수 있다. 상기 스트립 라인의 선폭을 조절하여 상기 테스트 시스템의 임피던스 매칭을 제공할 수 있다.
상기 제1 전원 전압과 상기 제2 전원 전압의 레벨을 조절하여 상기 복수의 피시험장치들에서 측정되는 전압 신호의 레벨이 조절될 수 있다.
상기 복수의 스위칭 유닛들 각각에는 동일한 수의 피시험장치들이 연결될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 테스트 시스템은 테스트 장치와 테스트 보드를 포함한다. 상기 테스트 장치는 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 테스트 신호를 발생시킨다. 상기 테스트 보드는 상기 테스트 장치와 연결되고, 전송 선로를 통하여 병렬로 연결된 복수의 피시험장치들을 탑재한다. 상기 복수의 피시험장치들은 일정 단위의 그룹으로 상기 테스트 장치와 연결되고, 상기 일정 단위의 그룹에 포함되는 복수의 피시 험장치들 중 하나의 피시험장치는 상기 테스트 장치로부터 인가되는 상기 제1 테스트 신호를 스위칭하여 제2 테스트 신호로서 상기 일정 단위의 그룹에 포함되는 나머지 피시험장치들에 제공하는 스위칭 유닛을 포함한다.
본 발명에 따르면, 스위칭 유닛을 포함하여 테스트 장치에서 제공되는 테스트 신호를 복원하여 피시험장치들에 제공함으로서 신호 특성의 악화를 방지할 수 있고, 전송 선로의 선폭을 조절하여 분기되는 부분에서 임피던스 매칭을 제공할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 테스트 시스템(100)은 테스트 장치(110), 스위칭 유닛(120), 테스트 보드(130)를 포함한다. 테스트 장치(110)는 스위칭 유닛(120)과 제1 전송 선로(50)로 연결되고, 제1 테스트 신호(TS1)를 생성하여 스위칭 유닛(120)에 인가한다. 여기서 제1 테스트 신호(TS1)는 제1 전압 레벨과 제2 전압 레벨 사이를 스윙한다. 스위칭 유닛(120)은 테스트 보드(130)와 제2 전송 선로(140)로 연결되고, 제1 테스트 신호(TS1)를 스위칭하여 제2 테스트 신호(TS2)를 테스트 보드(130)에 제공한다. 여기서 제2 테스트 신호(TS2)는 제3 전압 레벨과 제4 전압 레벨 사이를 스윙한다. 여기서 제1 테스트 신호(TS1)과 제2 테스트 신호(TS2)의 전압 레벨은 동일할 수 있다.
테스트 보드(130)에는 복수의 피시험장치들(10, 20, 30, 40, device under test; DUT)이 제2 전송 선로(140)를 통하여 복수로 연결되어 있다. 복수의 피시험장치들(10, 20, 30, 40)은 메모리 장치일 수 있다.
제2 전송 선로(140)는 제1 노드(N1), 제2 노드(N2), 제3 노드(N3)에서 분기되어 피시험장치들(10, 20, 30, 40)에 연결되고 스위칭 유닛(120)으로부터 제공되는 제2 테스트 신호(TS2)가 동시에 피시험장치들(10, 20, 30, 40)에 인가된다. 제2 전송 선로(140)는 다층 인쇄회로기판의 층간에 스트립라인으로 구현될 수 있다. 제2 전송 선로(140)는 제1 부분(60), 제2 부분(70), 제3 부분(80) 및 제4 부분(90)을 포함한다. 제2 전송 선로(140)가 스트립라인으로 구현되는 경우 제1 부분(60), 제2 부분(70), 제3 부분(80) 및 제4 부분(90)의 스트립라인의 선폭을 조절하여 임피던스를 조절할 수 있다. 예를 들어 제1 부분(60)의 임피던스가 50Ω이라면 제2 부분(70)의 임피던스는 100Ω이 되도록 스트립라인의 선폭을 조절하고, 제3 부분(80) 및 제4 부분(90)의 임피던스를 200Ω으로 하면, 임피던스 매칭이 이루어져 분기되는 부분인 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)에서 발생할 수 있는 반사파의 영향을 최소화할 수 있다. 즉 테스트 장치(110)에서 스위칭 유닛(120)을 바라본 등가 임피던스와 스위칭 유닛(120)에서 피시험장치들(10, 20, 30, 40)을 바라본 등가 임피던스를 동일하게 조정하여 임피던스 매칭을 제공할 수 있다.
도 2는 도 1의 스위칭 유닛(120)의 구성을 나타낸다.
도 2를 참조하면, 스위칭 유닛(120)은 트랜지스터(122)로 구성될 수 있다. 트랜지스터(122)의 제어 전극, 즉 게이트로는 제1 테스트 신호(TS1)가 인가된다. 트랜지스터(122)의 제1 단자는 저항(RS)을 통하여 제1 전원 전압(VH)에 연결된다. 또한 트랜지스터(122)의 제1 단자에서 제2 테스트 신호(TS2)가 제공된다. 트랜지스터(122)의 제2 단자는 제2 전원 전압(VL)에 연결된다. 또한 트랜지스터(122)의 바 디는 제2 전원 전압(VL)에 연결된다. 트랜지스터(122)의 제1 전원 전압(VH)과 제2 전원 전압(VL) 사이에 연결되어 제1 테스트 신호(TS1)를 스위칭하여 제2 테스트 신호(TS2)로 제공한다. 트랜지스터(122)가 연결된 제1 전원 전압(VH)과 제2 전원 전압(VL)의 전압 레벨을 조절하여 제2 테스트 신호(TS2) 전압 레벨을 조절할 수 있다. 예를 들어 제1 테스트 신호(TS1)가 제1 전압 레벨(예를 들어 0V)과 제2 전압 레벨(예를 들어 3V) 사이를 스윙한다면, 제1 전원 전압(VH)을 3V로 하고, 제2 전원 전압(VL)을 0V로 하면, 제2 테스트 신호(TS2)도 0V(제3 전압 레벨)와 3V(제4 전압 레벨) 사이를 스윙하게 된다. 즉 스위칭 유닛(120)은 테스트 장치(110)로부터 제공되는 제1 테스트 신호(TS1)과 동일한 레벨의 제2 테스트 신호(TS2)를 재생할 수 있다.
도 3a 및 도 3b는 도 1의 피시험장치들에서 측정되는 아이 다이어그램을 나타낸다.
아이 다이어그램이란 전송되는 입력 신호에 "011", "010", "011", "100", "101", "110"을 인가하였을 때 나타나는 눈(Eye)의 모양의 파형을 의미한다. 아이 다이어그램에서 아이오픈(Eye-Open)(즉, 눈을 크게 뜨고 있을수록)이 클수록 그 시스템의 신호 특성이 좋다는 것을 나타낸다.
도 3a는 본 발명의 일 실시예에 따른 도 1의 테스트 시스템에서 피시험장치들(10, 20, 30, 40)들 중 하나에서 측정되는 전압을 나타낸다. 도 3a에서는 도 1의 테스트 시스템에서 피시험장치들(10, 20, 30, 40)들의 동작주파수에서 측정되는 전압을 나타낸다.
도 3b는 도 1에서 스위칭 유닛이 없을 때의 피시험장치들(10, 20, 30, 40) 중 하나에서 측정되는 전압을 나타낸다.
도 3a 및 도 3b를 참조하면, 도 3a의 경우와 같이 스위칭 유닛(120)이 제2 테스트 신호(TS2)를 재생하여 제공하는 것이 아이오픈이 도 3b의 아이오픈보다 더 큼을 알 수 있다. 즉 도 1의 테스트 시스템에서 피시험장치들(10, 20, 30, 40)들의 동작 주파수에서 아이 오픈이 최대임을 알 수 있다.
도 1의 스위칭 유닛(120)은 실시예에 따라 테스트 장치(110)에 포함될 수도 있고, 테스트 보드(130)에 포함될 수도 있고, 피시험 장치들(10, 20, 30, 40) 중 하나에 포함될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 테스트 시스템을 나타낸다.
도 4를 참조하면, 테스트 시스템(200)은 테스트 장치(110)와 테스트 보드(130)를 포함한다. 테스트 시스템(200)은 제1 테스트 신호(TS1)를 생성하는 신호 생성기(112, signal generator: SG)와 스위칭 유닛(120)을 포함한다. 스위칭 유닛(120)은 도 2의 트랜지스터(122)로 구성될 수 있다. 신호 생성기(112)와 스위칭 유닛(120)은 제1 전송 선로(150)로 연결될 수 있다. 물론 제1 전송 선로(150)는 신호 생성기(112)와 스위칭 유닛(120)을 연결하는 다른 연결 수단으로 연결될 수 있다. 제2 테스트 보드(130)에는 복수의 피시험장치들(10, 20, 30, 40, device under test; DUT)이 제2 전송 선로(140)를 통하여 병렬로 연결되어 있다. 복수의 피시험장치들(10, 20, 30, 40)은 메모리 장치일 수 있다.
제2 전송 선로(140)는 제1 노드(N1), 제2 노드(N2), 제3 노드(N3)에서 분기 되어 피시험장치들(10, 20, 30, 40)에 연결되고 스위칭 유닛(120)으로부터 제공되는 제2 테스트 신호(TS2)가 동시에 피시험장치들(10, 20, 30, 40)에 인가된다. 제2 전송 선로(140)는 다층 인쇄회로기판의 층간에 스트립라인으로 구현될 수 있다. 제2 전송 선로(140)가 스트립라인으로 구현되는 분기되는 부분의 스트립라인의 선폭을 조절하여 임피던스를 조절할 수 있다. 도 4의 테스트 시스템(200)은 도 1의 테스트 시스템(100)과 스위칭 유닛(120)의 위치에서만 차이가 있을 뿐 나머지 부분들은 동일하므로 이에 대한 상세한 설명은 생략한다.
도 5는 본 발명의 또 다른 실시예에 따른 테스트 시스템을 나타낸다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 테스트 시스템(300)은 테스트 장치(110)와 테스트 보드(130)를 포함한다. 테스트 보드(130)는 스위칭 유닛(120)과 복수의 피시험장치들(10, 20, 30, 40)을 포함한다. 테스트 시스템(200)은 제1 테스트 신호(TS1)를 생성한다. 테스트 장치(110)와 스위칭 유닛(120)은 제1 전송 선로(150)로 연결될 수 있다. 물론 제1 전송 선로(150)는 테스트 장치(110)와와 스위칭 유닛(120)을 연결하는 다른 연결 수단으로 연결될 수 있다. 스위칭 유닛(120)과 피시험장치들(10, 20, 30, 40)은 제2 전송 선로(140)를 통하여 병렬로 연결되어 있다.
제2 전송 선로(140)는 제1 노드(N1), 제2 노드(N2), 제3 노드(N3)에서 분기되어 피시험장치들(10, 20, 30, 40)에 연결되고 스위칭 유닛(120)으로부터 제공되는 제2 테스트 신호(TS2)가 동시에 피시험장치들(10, 20, 30, 40)에 인가된다. 제2 전송 선로(140)는 다층 인쇄회로기판의 층간에 스트립라인으로 구현될 수 있다. 제 2 전송 선로(140)는 제1 부분(60), 제2 부분(70), 제3 부분(80) 및 제4 부분(90)을 포함한다. 제2 전송 선로(140)가 스트립라인으로 구현되는 경우 제1 부분(60), 제2 부분(70), 제3 부분(80) 및 제4 부분(90)의 스트립라인의 선폭을 조절하여 임피던스를 조절할 수 있다. 도 5의 테스트 시스템(300)은 도 1의 테스트 시스템(100)과 스위칭 유닛(120)의 위치에서만 차이가 있을 뿐 나머지 부분들은 동일하므로 이에 대한 상세한 설명은 생략한다.
도 6은 본 발명의 또 다른 실시예에 따른 테스트 시스템을 나타낸다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 테스트 시스템(400)은 테스트 장치(110)와 테스트 보드(130)를 포함한다. 테스트 보드(130)는 복수의 피시험장치들(10, 20, 30, 40)을 포함한다. 피시험장치들(10, 20, 30, 40) 중 하나(여기서는 피시험장치(10))는 스위칭 유닛(10)을 내부에 포함한다.
테스트 시스템(200)은 제1 테스트 신호(TS1)를 생성한다. 테스트 장치(110)와 피시험 장치(10), 즉 스위칭 유닛(120)과 제1 전송 선로(150)로 연결될 수 있다. 물론 제1 전송 선로(150)는 테스트 장치(110)와와 스위칭 유닛(120)을 연결하는 다른 연결 수단으로 연결될 수 있다. 피시험 장치(10)는 다른 피시험장치들(20, 30, 40)과 제2 전송 선로(140)를 통하여 병렬로 연결되어 있다.
제2 전송 선로(140)는 제1 노드(N1), 제2 노드(N2) 분기되어 피시험장치들(20, 30, 40)에 연결되고 피시험장치(10) 내부에 구비되는 스위칭 유닛(120)으로부터 제공되는 제2 테스트 신호(TS2)가 동시에 피시험장치들( 20, 30, 40)에 인가된다. 제2 전송 선로(140)는 다층 인쇄회로기판의 층간에 스트립라인으로 구현될 수 있다. 도 6의 테스트 시스템(400)은 도 1의 테스트 시스템(100)과 스위칭 유닛(120)의 위치에서만 차이가 있을 뿐 나머지 부분들은 동일하므로 이에 대한 상세한 설명은 생략한다.
본 발명의 다른 실시예들에 따른 도 4 내지 도 6의 테스트 시스템들(200, 300, 400)에서는 도 1의 테스트 시스템(100)과 스위칭 유닛(120)의 위치가 다르지만 피시험장치들(10, 20, 30, 40)에서 거의 동일한 신호 특성을 얻을 수 있다. 즉 도 3의 아이 다어어그램이 도 4 내지 도 6의 테스트 시스템들(200, 300, 400)의 피시험장치들(10, 20, 30, 40)에서 얻어진다.
도 7은 본 발명의 다른 실시예에 따른 테스트 시스템의 구성을 나타낸다.
도 7을 참조하면, 테스트 시스템(500)은 테스트 장치(210), 인터페이스 장치(300), 및 테스트 보드(400)를 포함한다.
테스트 장치(210)는 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 제1 테스트 신호(TS1)를 발생한다. 테스트 장치(210)는 인터페이스 장치(300)와 라인(215)으로 연결된다. 인터페이스 장치(300)는 구동 포트(305)를 통하여 테스트 장치(210)와 연결된다.
인터페이스 장치(300)는 복수의 스위칭 유닛들(310, 320, 330, 340)을 포함한다. 상기 스위칭 유닛들(310, 320, 330, 340)들 각각은 구동 포트와 제1 전송 선로를 통하여 병렬로 연결되고, 상기 테스트 장치(210)로부터 구동 포트(305)를 통하여 인가되는 제1 테스트 신호(TS1)를 스위칭하여 제3 전압 레벨과 제4 전압 레벨 사이를 스윙하는 제2 테스트 신호(TS2)를 제공한다. 인터페이스 장치(300)에서 구 동 포트(305)와 스위칭 유닛들(310, 320, 330, 340)을 연결하는 제1 전송 선로(307)는 스트립 라인으로 구현될 수 있고 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)에서 분기된다. 각 노드들(N1, N2, N3)에서 발생할 수 있는 반사파를 억제하기 위하여 분기되는 각 노드를(N1, N2, N3)의 스트립라인의 선폭을 달리하여 임피던스 매칭을 제공할 수 있다.
테스트 보드(400)는 복수의 스위칭 유닛들(310, 320, 330, 340) 각각과 제2 전송 선로를 통하여 동일한 개수 단위로 병렬로 연결되는 복수의 피시험 장치들(411, 412, 413, 414, 421, 422, 423, 424, 431, 432, 433, 434, 441, 442, 443, 444)을 탑재한다. 복수의 피시험장치들(411, 412, 413, 414, 421, 422, 423, 424, 431, 432, 433, 434, 441, 442, 443, 444)중 제1 그룹(410)은 피시험장치들(411, 412, 413, 414)을 포함한다. 제2 그룹(420)은 피시험장치들(421, 422, 423, 424)을 포함한다. 제3 그룹(430)은 피시험장치들(431, 432, 433, 434)을 포함한다. 제4 그룹(440)은 피시험장치들(441, 442, 443, 444)을 포함한다.
제1 그룹의 피시험장치들(411, 412, 413, 414)은 제2 전송 선로(401)를 통하여 스위칭 유닛(310)에 병렬로 연결된다. 스위칭 유닛(310)에서 제공되는 제2 테스트 신호(TS2)가 동시에 제1 그룹의 피시험장치들(411, 412, 413, 414)에 동시에 인가된다. 제2 그룹의 피시험장치들(421, 422, 423, 424)은 제2 전송 선로(402)를 통하여 스위칭 유닛(320)에 병렬로 연결된다. 스위칭 유닛(320)에서 제공되는 제2 테스트 신호(TS2)가 동시에 제2 그룹의 피시험장치들(421, 422, 423, 424)에 동시에 인가된다. 제3 그룹의 피시험장치들(431, 432, 433, 434)은 제2 전송 선로(403)를 통하여 스위칭 유닛(330)에 병렬로 연결된다. 스위칭 유닛(330)에서 제공되는 제2 테스트 신호(TS2)가 동시에 제2 그룹의 피시험장치들(431, 432, 433, 434)에 동시에 인가된다. 제4 그룹의 피시험장치들(441, 442, 443, 444)은 제2 전송 선로(404)를 통하여 스위칭 유닛(340)에 병렬로 연결된다. 스위칭 유닛(340)에서 제공되는 제2 테스트 신호(TS2)가 동시에 제2 그룹의 피시험장치들(441, 442, 443, 444)에 동시에 인가된다.
스위칭 유닛들(310, 320, 330, 340) 각각은 도 2의 트랜지스터(122)로 구성될 수 있다. 따라서 트랜지스터(122)의 제어 전극, 즉 게이트로는 제1 테스트 신호(TS1)가 인가된다. 트랜지스터(122)의 제1 단자는 저항(RS)을 통하여 제1 전원 전압(VH)에 연결된다. 또한 트랜지스터(122)의 제1 단자에서 제2 테스트 신호(TS2)가 제공된다. 트랜지스터(122)의 제2 단자는 제2 전원 전압(VL)에 연결된다. 또한 트랜지스터(122)의 바디는 제2 전원 전압(VL)에 연결된다. 트랜지스터(122)의 제1 전원 전압(VH)과 제2 전원 전압(VL) 사이에 연결되어 제1 테스트 신호(TS1)를 스위칭하여 제2 테스트 신호(TS2)로 제공한다. 트랜지스터(122)가 연결된 제1 전원 전압(VH)과 제2 전원 전압(VL)의 전압 레벨을 조절하여 제2 테스트 신호(TS2) 전압 레벨을 조절할 수 있다. 예를 들어 제1 테스트 신호(TS1)가 제1 전압 레벨(예를 들어 0V)과 제2 전압 레벨(예를 들어 3V) 사이를 스윙한다면, 제1 전원 전압(VH)을 3V로 하고, 제2 전원 전압(VL)을 0V로 하면, 제2 테스트 신호(TS2)도 0V(제3 전압 레벨)와 3V(제4 전압 레벨) 사이를 스윙하게 된다. 즉 스위칭 유닛들(310, 320, 330, 340) 각각은 테스트 장치(110)로부터 제공되는 제1 테스트 신호(TS1)과 동일 한 레벨의 제2 테스트 신호(TS2)를 재생할 수 있다.
스위칭 유닛들(310, 320, 330, 340) 각각과 제1 그룹의 피시험장치들(411, 412, 413, 414), 제2 그룹의 피시험장치들(421, 422, 423, 424), 제3 그룹의 피시험장치들(431, 432, 433, 434) 및 제4 그룹의 피시험장치들(441, 442, 443, 444)을 연결하는 제2 전송 선로들(401, 402, 403, 404)은 도 1의 테스트 시스템(100)의 제2 전송 선로(140)와 동일한 분기 구조를 채택할 수 있다. 또한 제2 전송 선로들(401, 402, 403, 404)도 스트립 라인으로 구현될 수 있다. 따라서 분기되는 부분에서 반사파의 영향을 억제하기 위하여 스트립 라인의 선폭을 도 2의 제2 전송 선로(140)의 각 부분들(60, 70, 80, 90)과 같이 달리하여 임피던스 매칭을 제공할 수 있다.
도 8a 내지 도 8d는 도 7의 테스트 시스템에서 측정되는 전압 신호의 파형을 나타내는 시뮬레이션도이다.
도 8a 내지 도 8d에서 제1 테스트 신호(TS1)는 100MHz 신호이다.
도 8a는 테스트 장치(210)에서 제공되는 제1 테스트 신호(TS1)와 스위칭 유닛들(310, 320, 330, 340)에서 제공되는 제2 테스트 신호(TS2)를 나타낸다. 즉 제2 테스트 신호(TS2)가 스위칭 유닛들(310, 320, 330, 340)에서 제1 테스트 신호(TS1)와 동일한 수준으로 재생되었을 경우이다.
도 8b는 제1 전송 선로(307)에서 측정된 신호를 나타낸다.
도 8c는 제1 그룹의 피시험장치들(411, 412, 413, 414), 제2 그룹의 피시험장치들(421, 422, 423, 424), 제3 그룹의 피시험장치들(431, 432, 433, 434) 및 제 4 그룹의 피시험장치들(441, 442, 443, 444)중 각각 하나의 피시험 장치들(141, 424, 434, 444)에서 측정된 신호를 나타낸다.
도 8a 내지 도 8c를 참조하면, 제1 테스트 신호(TS1)가 제1 전송 라인을 거치면서 신호가 변형되어도, 스위칭 유닛들(310, 320, 330, 340)에서 제1 테스트 신호(TS1)와 동일한 수준을 갖는 제2 테스트 신호(TS2)로 복원되어 피시험 장치들(141, 424, 434, 444)에는 제1 테스트 신호(TS1)와 거의 동일한 수준의 신호가 전달됨을 알 수 있다.
도 8d는 스위칭 유닛들(310, 320, 330, 340)에서 제1 전원 전압(VH)와 제2 전원 전압(VL)의 전압 레벨을 달리하여 피시험 장치들(141, 424, 434, 444)에서 측정되는 신호를 나타낸다. 스위칭 유닛들(310, 320, 330, 340)에서 제1 전원 전압(VH)과 제2 전원 전압(VL)의 전압 레벨을 달리하여 피시험 장치들(141, 424, 434, 444)에서 원하는 레벨의 신호를 얻을 수 있음을 알 수 있다.
또한 인터페이스 장치(300)는 테스트 장치(210)에 포함될 수도 있고, 또한 테스트 보드(400)와 직접 연결될 수도 있다. 인터페이스 장치(300)가 테스트 보드(400)와 직접 연결되는 경우 구동 포트(305)는 하나의 채널이 될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 테스트 시스템를 나타낸다.
도 9를 참조하면, 테스트 시스템(600)은 테스트 장치(610)와 테스트 보드(700)를 포함한다.
테스트 장치(610)는 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 제1 테스트 신호(TS1)를 발생한다. 테스트 장치(210)는 테스트 보드(700)와 구동 포 트(705)를 통하여 연결된다.
테스트 보드(700)는 서로 제2 전송 선로를 통하여 동일한 개수 단위로 병렬로 연결되는 복수의 피시험 장치들(711, 712, 713, 714, 721, 722, 723, 724, 731, 732, 733, 734, 741, 742, 743, 744)을 탑재한다. 복수의 피시험장치들(711, 712, 713, 714, 721, 722, 723, 724, 731, 732, 733, 734, 741, 742, 743, 744)중 제1 그룹(710)은 피시험장치들(711, 712, 713, 714)을 포함한다. 제2 그룹(720)은 피시험장치들(721, 722, 723, 724)을 포함한다. 제3 그룹(730)은 피시험장치들(731, 732, 733, 734)을 포함한다. 제4 그룹(740)은 피시험장치들(741, 742, 743, 744)을 포함한다. 각 그룹에서 하나의 피시험장치(711, 721, 731, 741)들이 제1 전송 선로(715)를 통하여 구동 포트(705)와 연결되어 제1 테스트 신호(TS1)를 수신한다. 하나의 피시험장치(711, 721, 731, 741)들은 각각 스위칭 유닛들(715, 725, 735, 745)을 포함하여 제1 테스트 신호(TS1) 스위칭 하여 제3 전압 레벨에서 제4 전압 레벨 사이를 스윙하는 제2 테스트 신호(TS2)를 동일한 그룹내의 피시험장치들(712, 713, 714, 722, 723, 724, 732, 733, 734, 742, 743, 744)에 전달한다.
스위칭 유닛들(715, 725, 735, 745) 각각은 도 2의 트랜지스터(122)로 구성될 수 있다. 따라서 트랜지스터(122)의 제어 전극, 즉 게이트로는 제1 테스트 신호(TS1)가 인가된다. 트랜지스터(122)의 제1 단자는 저항(RS)을 통하여 제1 전원 전압(VH)에 연결된다. 또한 트랜지스터(122)의 제1 단자에서 제2 테스트 신호(TS2)가 제공된다. 트랜지스터(122)의 제2 단자는 제2 전원 전압(VL)에 연결된다. 또한 트랜지스터(122)의 바디는 제2 전원 전압(VL)에 연결된다. 트랜지스터(122)의 제1 전원 전압(VH)과 제2 전원 전압(VL) 사이에 연결되어 제1 테스트 신호(TS1)를 스위칭하여 제2 테스트 신호(TS2)로 제공한다. 트랜지스터(122)가 연결된 제1 전원 전압(VH)과 제2 전원 전압(VL)의 전압 레벨을 조절하여 제2 테스트 신호(TS2) 전압 레벨을 조절할 수 있다. 예를 들어 제1 테스트 신호(TS1)가 제1 전압 레벨(예를 들어 0V)과 제2 전압 레벨(예를 들어 3V) 사이를 스윙한다면, 제1 전원 전압(VH)을 3V로 하고, 제2 전원 전압(VL)을 0V로 하면, 제2 테스트 신호(TS2)도 0V(제3 전압 레벨)와 3V(제4 전압 레벨) 사이를 스윙하게 된다. 즉 스위칭 유닛들(715, 725, 735, 745) 각각은 테스트 장치(110)로부터 제공되는 제1 테스트 신호(TS1)과 동일한 레벨의 제2 테스트 신호(TS2)를 재생할 수 있다. 스위칭 유닛들(715, 725, 735, 745)은 도 2와 같이 트랜지스터로 구현될 수 있으므로 메모리 장치인 피시험장치들(711, 721, 731, 741) 내부에 쉽게 구현될 수 있다.
도 9의 제1 전송 선로(715)도 도 7의 제1 전송 선로(307)와 마찬가지로 스트립 라인으로 구현될 수 있고, 각 노드들(N1, N2, N3)에서 발생할 수 있는 반사파를 억제하기 위하여 분기되는 각 노드를(N1, N2, N3)의 스트립라인의 선폭을 달리하여 임피던스 매칭을 제공할 수 있다. 또한 도 9의 제2 전송 선로들(701, 702, 703, 704)도 스트립 라인으로 구현될 수 있고 도 4의 제2 전송 선로(140)와 마찬가지로 분기되는 부분의 스트립라인의 선폭을 조절하여 임피던스를 조절할 수 있다.
본 발명의 실시예들에 따르면 다수의 피시험장치들을 동시에 테스트 할 수 있는 테스트 시스템을 스위칭 소자를 이용하여 구현하여 반사파를 최소화하고 신호 특성을 향상시켜 다수의 메모리들을 동시에 테스트하는 테스트 시스템에 적용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 2는 도 1의 스위칭 유닛의 구성을 나타낸다.
도 3a는 도 1의 테스트 시스템에서 피시험장치들 중 하나에서 측정되는 신호를 나타낸다.
도 3b는 도 1에서 스위칭 유닛이 없을 때의 피시험장치들 중 하나에서 측정되는 신호를 나타낸다.
도 4는 본 발명의 다른 실시예에 따른 테스트 시스템을 나타낸다.
도 5는 본 발명의 또 다른 실시예에 따른 테스트 시스템을 나타낸다.
도 6은 본 발명의 또 다른 실시예에 따른 테스트 시스템을 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 테스트 시스템의 구성을 나타낸다.
도 8a 내지 도 8d는 도 7의 테스트 시스템에서 측정되는 전압 신호의 파형을 나타내는 시뮬레이션도이다.
도 9는 본 발명의 또 다른 실시예에 따른 테스트 시스템을 나타낸다.

Claims (20)

  1. 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 제1 테스트 신호를 발생시키는 테스트 장치;
    상기 테스트 장치와 연결되고 상기 테스트 장치로부터 인가되는 상기 제1 테스트 신호를 스위칭하여 제3 전압 레벨과 제4 전압 레벨 사이를 스윙하는 제2 테스트 신호를 제공하는 스위칭 유닛; 및
    상기 스위칭 유닛과 연결되고, 전송 선로를 통하여 병렬로 연결된 복수의 피시험 장치들(device under test; DUT)을 탑재하는 테스트 보드를 포함하며, 상기 스위칭 유닛은 상기 제1 테스트 신호를 인가받는 제어 전극, 제1 전원 전압에 연결되고 상기 제2 테스트 신호를 제공하는 제1 단자 및 제2 전원 전압에 연결되는 제2 단자를 구비하는 트랜지스터인 것을 특징으로 하는 테스트 시스템.
  2. 제1항에 있어서, 상기 제1 테스트 신호의 전압 레벨과 상기 제2 테스트 신호의 전압 레벨은 동일하고,
    상기 전송 선로는 다층 인쇄 회로 기판 내에 구현되는 스트립 라인이고, 상기 스트립 라인의 선폭을 조절하여 상기 테스트 시스템의 임피던스 매칭을 제공하고,
    상기 제2 테스트 신호는 상기 복수의 피시험장치들을 테스트하기 위하여 상기 전송 라인을 통하여 상기 복수의 피시험장치들에 동시에 인가되고,
    상기 테스트 장치에서 상기 스위칭 유닛을 바라본 제1 등가 임피던스는 상기 스위칭 유닛에서 상기 복수의 피시험장치들을 바라본 제2 등가 임피던스와 동일한 것을 특징으로 하는 테스트 시스템.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 스위칭 유닛은 상기 테스트 장치 내에 포함되는 것을 특징으로 하는 테스트 시스템.
  9. 제1항에 있어서, 상기 스위칭 유닛은 상기 테스트 보드 내에 포함되는 것을 특징으로 하는 테스트 시스템.
  10. 제1항에 있어서, 상기 스위칭 유닛은 상기 복수의 피시험장치들 중 하나에 포함되는 것을 특징으로 하는 테스트 시스템.
  11. 제1항에 있어서, 상기 복수의 피시험장치들의 동작 주파수에서 아이-오픈이 최대가 되도록 하고,
    상기 복수의 피시험장치들은 메모리인 것을 특징으로 하는 테스트 시스템.
  12. 삭제
  13. 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 제1 테스트 신호를 발생하는 테스트 장치;
    하나의 구동 포트를 통하여 상기 테스트 장치와 연결되는, 상기 하나의 구동 포트와 제1 전송 선로를 통하여 병렬로 연결되고, 각각이 상기 테스트 장치로부터 인가되는 상기 제1 테스트 신호를 스위칭하여 제3 전압 레벨과 제4 전압 레벨 사이를 스윙하는 제2 테스트 신호를 제공하는 복수의 스위칭 유닛들을 구비하는 인터페이스 장치; 및
    상기 복수의 스위칭 유닛들 각각과 제2 전송 선로를 통하여 병렬로 연결되는 복수의 피시험 장치들을 탑재하는 테스트 보드를 포함하며, 상기 복수의 스위칭 유닛들 각각은, 상기 제1 테스트 신호를 인가받는 제어 전극, 제1 전원 전압에 연결되고 상기 제2 테스트 신호를 제공하는 제1 단자 및 제2 전원 전압에 연결되는 제2 단자를 구비하는 트랜지스터인 것을 특징으로 하는 테스트 시스템.
  14. 제13항에 있어서, 상기 제1 전원 전압과 상기 제2 전원 전압의 레벨을 조절하여 상기 복수의 피시험장치들에서 측정되는 전압 신호의 레벨이 조절되는 것을 특징으로 하는 테스트 시스템.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 제1 테스트 신호를 발생시키는 테스트 장치;
    상기 테스트 장치와 연결되고, 전송 선로를 통하여 병렬로 연결된 복수의 피시험장치들을 탑재되는 테스트 보드를 포함하고,
    상기 복수의 피시험장치들은 일정 단위의 그룹으로 상기 테스트 장치와 연결되고, 상기 일정 단위의 그룹에 포함되는 복수의 피시험장치들 중 하나의 피시험장치는 상기 테스트 장치로부터 인가되는 상기 제1 테스트 신호를 스위칭하여 제2 테스트 신호로서 상기 일정 단위의 그룹에 포함되는 나머지 피시험장치들에 제공하는 스위칭 유닛을 포함하며, 상기 복수의 스위칭 유닛들 각각은, 상기 제1 테스트 신호를 인가받는 제어 전극, 제1 전원 전압에 연결되고 상기 제2 테스트 신호를 제공하는 제1 단자 및 제2 전원 전압에 연결되는 제2 단자를 구비하는 트랜지스터인 것을 특징으로 하는 테스트 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210055958A (ko) * 2019-11-08 2021-05-18 주식회사 레오엘에스아이 스위치 회로 및 그 제어 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979502B1 (ko) * 2010-01-21 2010-09-02 주식회사 유니멤스 프로브카드용 기판
JP5580709B2 (ja) * 2010-10-05 2014-08-27 株式会社アドバンテスト 試験装置及び試験方法
KR20120102451A (ko) * 2011-03-08 2012-09-18 삼성전자주식회사 테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템
US9772366B2 (en) * 2015-02-26 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Circuits and methods of testing a device under test using the same
US10009126B2 (en) 2015-12-11 2018-06-26 Litepoint Corporation Method for testing a radio frequency (RF) data packet signal transceiver with multiple transmitters and receivers capable of concurrent operations
KR102670373B1 (ko) 2016-10-12 2024-05-28 삼성전자주식회사 반도체 소자 검사 장치 및 이를 포함하는 시스템
US10819616B2 (en) * 2019-01-15 2020-10-27 Litepoint Corporation System and method for testing a data packet signal transceiver
KR102577446B1 (ko) * 2019-02-12 2023-09-11 삼성전자주식회사 테스트 보드 및 이의 제조 방법, 테스트 보드를 이용한 소자 검사 장비, 및 테스트 보드를 이용한 반도체 장치의 제조 방법
JP6972075B2 (ja) * 2019-09-30 2021-11-24 アンリツ株式会社 移動端末試験システム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040008024A1 (en) * 2002-07-12 2004-01-15 Miller Charles A. Compensation for test signal degradation due to DUT fault
US20070069755A1 (en) 2005-09-28 2007-03-29 Sartschev Ronald A Pin electronics driver
KR20120102451A (ko) * 2011-03-08 2012-09-18 삼성전자주식회사 테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템
KR20140000855A (ko) * 2012-06-26 2014-01-06 삼성전자주식회사 테스트 인터페이스 보드 및 테스트 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09311161A (ja) 1996-05-22 1997-12-02 Matsushita Electron Corp マルチチップモジュールの検査方法
US6192496B1 (en) * 1997-11-26 2001-02-20 Agilent Technologies, Inc. System for verifying signal timing accuracy on a digital testing device
US6275023B1 (en) * 1999-02-03 2001-08-14 Hitachi Electronics Engineering Co., Ltd. Semiconductor device tester and method for testing semiconductor device
US6940271B2 (en) * 2001-08-17 2005-09-06 Nptest, Inc. Pin electronics interface circuit
JP2003086684A (ja) 2001-09-12 2003-03-20 Mitsubishi Electric Corp 半導体装置
US6836136B2 (en) * 2002-12-18 2004-12-28 Teradyne, Inc. Pin driver for AC and DC semiconductor device testing
US7102375B2 (en) * 2004-12-23 2006-09-05 Teradyne, Inc. Pin electronics with high voltage functionality
DE602005006378T2 (de) * 2005-03-11 2009-06-04 Verigy (Singapore) Pte. Ltd. Anschlusselemente für eine automatische Testeinrichtung zur Prüfung von integrierten Schaltungen
KR100750397B1 (ko) 2006-01-24 2007-08-17 주식회사디아이 웨이퍼 검사장치의 멀티 테스트 구현시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040008024A1 (en) * 2002-07-12 2004-01-15 Miller Charles A. Compensation for test signal degradation due to DUT fault
US20070069755A1 (en) 2005-09-28 2007-03-29 Sartschev Ronald A Pin electronics driver
KR20120102451A (ko) * 2011-03-08 2012-09-18 삼성전자주식회사 테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템
KR20140000855A (ko) * 2012-06-26 2014-01-06 삼성전자주식회사 테스트 인터페이스 보드 및 테스트 시스템

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210055958A (ko) * 2019-11-08 2021-05-18 주식회사 레오엘에스아이 스위치 회로 및 그 제어 방법
KR102265325B1 (ko) 2019-11-08 2021-06-15 주식회사 레오엘에스아이 스위치 회로 및 그 제어 방법

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