CN100442504C - 多芯片模块半导体器件 - Google Patents

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Abstract

在多芯片模块半导体器件(1)中，至少一个第一半导体管芯(29)固定在引线框(10)的基底部分(11)上。倒装IC管芯(30)通过第一凸起电极(31)固定到该至少一个第一管芯(20)上的若干电极接触(G，S)上，并通过第二凸起电极(32)固定到引线框的引线管脚(14)上。倒装芯片(30)的集成电路不需要任何引线框的基底区域用于固定，凸起电极(31，32)提供低阻抗的电路连接。第一管芯(20)可以是一个MOSFET功率开关晶体管，其栅极驱动电路在倒装芯片(30)中。该模块可以包含两个串联连接的晶体管(201，202)，具有凸起电极(31，32)的控制电路倒装芯片(300)，以及用于提供dc-dc转换器而无需任何导线连接的带状连接(181，182)。

Description

多芯片模块半导体器件
技术领域
本发明涉及多芯片模块(即MCM)半导体器件，并涉及制作该类器件的方法。
背景技术
在半导体器件技术中，“芯片”和“管芯”两种表达均用于表示半导体器件本体。在MCM器件中，在器件封装中，即在模块封装中包含多于一个上述器件本体。通常来说，该器件包括具有一基底部分和封装引线管脚的引线框，引线管脚即引线框延伸到器件封装的外部以提供器件接线端的部分。已知在MCM器件中每一半导体管芯被置于引线框的基底部分上，连接导线在管芯之间连接以及从管芯向引线管脚连接。
发明内容
本发明的一个目的是减少MCM器件中管芯固定所需的引线框面积，以及减小由连接导线的电阻和电感引起的电路连接阻抗。
根据本发明，提供一种多芯片模块半导体器件，包括：具有基底部分和封装引线管脚的引线框，该基底部分具有管芯焊盘；具有上表面和下表面的至少一个第一半导体管芯，所述至少一个第一半导体管芯固定在引线框基底部分上，其下表面上的电极与管芯焊盘接触，以及倒装芯片集成电路半导体管芯，该倒装芯片集成电路半导体管芯通过第一凸起电极固定在所述至少一个第一半导体管芯上表面上的接触上并通过第二凸起电极固定到所述引线框的引线管脚上。
如刚才所定义的根据本发明的器件具有倒装芯片集成电路无需任何引线框基底部分区域用于固定的优点，以及具有利用凸起电极提供由倒装芯片与该至少一个半导体管芯之间以及倒装芯片到引线管脚之间的低阻抗电路连接的优点。
在上面定义的器件中，优选引线框具有一槽缝，该槽缝将引线框基底部分与引线框引线管脚隔开，该引线管脚与倒装芯片的第二凸起电极连接。在此情况下，制作引线框需要蚀刻金属板的两面，其中蚀刻板的一面以提供用于容纳该至少一块半导体管芯的凹槽，以及提供上述槽缝的部分深度，其中蚀刻板的另一面以使上述槽缝完全穿通该板。
在根据本发明的第一优选实施例的器件中，有一个上述第一半导体器件，该第一半导体器件是一功率晶体管，该功率晶体管与第一主电极一起固定与引线框基底部分的一管芯焊盘电接触，该管芯焊盘与至少一个所述封装引线管脚是整体的，该功率晶体管具有一与倒装芯片的至少一个所述第一凸起电极电连接的栅电极，而且该倒装芯片集成电路包括该功率晶体管的栅极驱动电路。
在该第一优选实施例的一种可能的应用中，功率晶体管及其栅极驱动电路可以提供dc-dc转换器的一部分。在此情况下，该功率晶体管将是转换器中串连的两个开关晶体管中的一个，另一个开关晶体管及其栅极驱动电路在一分开的模块封装中。
在该第一优选实施例的器件中，优选引线框具有一第一槽缝，该槽缝将引线框基底部分与引线框引线管脚隔开，该引线管脚与倒装芯片的第二凸起电极连接，功率晶体管的第二主电极在功率晶体管管芯上具有主接触，在该主接触与至少一个所述封装引线管脚之间设有一电连接，该电连接可能是金属带，第二槽缝将该封装引线管脚与引线框基底部分隔开。在此情况下制作引线框可能包括蚀刻金属板的两面，其中蚀刻板的一面提供用于容纳功率晶体管管芯的凹槽以及提供所述第一和第二槽缝的深度的一部分，其中蚀刻板的另一面以使上述第一和第二槽缝完全穿通该板。
在根据本发明的第二优选实施例的器件中，有两个所述第一半导体器件，它们分别是第一功率开关晶体管和第二功率开关晶体管，每个功率晶体管与第一主电极一起固定与引线框基底部分的一相应管芯焊盘电接触，每一管芯焊盘与用于相应第一主电极的所述封装引线管脚是整体的，第一功率晶体管的第二主电极在第一功率晶体管管芯上有一主接触，从该第二主电极主接触至用于第二功率晶体管的第一主电极的引线管脚设有第一电连接，以便将两个功率晶体管串联连接，第二功率晶体管的第二主电极在第二功率晶体管管芯上有一主接触，从该第二主电极主接触到至少一个相应独立的所述封装引线管脚设有第二电连接，倒装芯片集成电路是控制电路，它包括两个功率晶体管中每一个的栅极驱动电路，两个功率晶体管中每一个均有与倒装芯片的至少一个所述第一凸起电极电连接的栅电极。所述第一和第二电连接中的每一个都可以是金属带，在此情况下多芯片模块可以在没有任何连线接头的情况下完成，且模块中所有互连均具有低阻抗。
在该第二优选实施例的一种可能的应用中，串联连接的两个功率开关晶体管和倒装芯片控制电路可以提供dc-dc转换器的有源部件。
在该第二优选实施例的器件中，优选的是引线框具有可以将引线框基底部分和引线框引线管脚隔开的第一槽缝，其中引线管脚与倒装芯片的第二凸起电极连接，引线框具有第二槽缝，该第二槽缝将两个功率晶体管管芯焊盘隔开，并将第一功率晶体管管芯焊盘与用于第二功率晶体管的第一主电极的所述引线管脚隔开，并且引线框具有第三槽缝，该第三槽缝将第二功率晶体管管芯焊盘与用于所述第二电连接的至少一个引线管脚隔开。在此情况下，制作引线框可能包括蚀刻金属板的两面，其中蚀刻板的一面提供用于容纳每个功率晶体管管芯的相应凹槽，并同时提供所述第一、第二和第三槽缝深度的一部分，其中蚀刻板的另一面以使上述第一、第二和第三槽缝完全穿通该板。
根据第一和第二优选实施例的一任选特征，如果该功率晶体管或每一功率晶体管的栅电极被分布为提供该功率晶体管管芯或每一功率晶体管管芯上的多于一个的栅接触，并且如果每一栅接触与倒装芯片上的相应第一凸起电极连接以提供与该栅极驱动电路或每一栅极驱动电路的多个并联栅极电连接，则可以减小(多个)栅连接的电路阻抗。在此情况下，如果该功率晶体管或每个功率晶体管的第二主电极的分布式接触与倒装芯片的另外的第一凸起电极连接以提供从该第二主电极或每一第二主电极与倒装芯片集成电路的并联电连接，并且如果用于第二主电极并联连接的另外第一凸起电极相对于用于与并联栅极连接的第一凸起电极交替放置，则还可以获得电路阻抗的进一步减小。通过交替栅连接和第二主电极连接，相邻连接的电感可有效地相互抵消，并减小了该栅极驱动电路或每一个栅极驱动电路与该功率晶体管或每个功率晶体管之间的总的寄生电感。这种减小阻抗的技术可以推广到用于该栅极驱动电路或每一栅极驱动电路的电源的连接，该电源在多芯片模块封装外部。在此情况下，倒装芯片的第二凸起电极包括至少一组为该栅极驱动电路或每一栅极驱动电路的电源的至少第一接线端提供分布式连接的第二凸起电极。
根据本发明的另一方面，提供一种制作用于多芯片模块半导体器件的引线框的方法，该方法包括蚀刻金属板的两面，其中蚀刻金属板的一面提供具有基底部分的至少一个凹槽，该基底部分部分具有用于固定至少一个第一半导体管芯的管芯焊盘，所述至少一个第一半导体管芯的下表面上的电极与管芯焊盘接触，并且还提供至少一个槽缝的部分深度，以便将引线框基底部分与倒装芯片集成电路半导体管芯的第二凸起电极所连接的引线框引线管脚隔开，并且蚀刻金属板的另一面以使所述槽缝完全穿通该板。
附图说明
下面将参考附图通过实例描述本发明的实施例，其中
图1示出了根据本发明的第一优选实施例的多芯片模块半导体器件的平面示意图；
图2示出了图1中器件沿图1中线I-I的侧剖示意图；
图3示出了本身已知的适合图1和2的模块配置的电路的一例；
图4示出了根据本发明的第二优选实施例的多芯片模块半导体器件的平面示意图；以及
图5示出了本身已知的适合图4的模块配置的电路的一例。
具体实施方式
图1和2中的MCM器件，包括通常为铜制的金属引线框10，该引线框10具有带有管芯焊盘区域12的基底部分11。第一半导体器件管芯20与第一主电极一起固定在引线框的基底部分11上与管芯焊盘12电接触，该半导体管芯20是垂直MOSFET功率开关晶体管，该第一主电极是漏电极D。引线框10具有与管芯焊盘12集成的封装引线管脚13，因而可提供MOSFET漏电极D的一外部接线端。引线管脚13的上表面与MOSFET管芯20与漏电极D相对的上表面一致齐平。引线框10还有封装引线管脚14，引线管脚14的上表面也与MOSFET芯片20的上表面齐平，第一槽缝15将引线管脚14与引线框基底部分11隔开。倒装集成电路半导体管芯30通过与MOSFET管芯20上的电极接触G、S’连接的倒装芯片30的第一凸起电极31固定，并且通过与独立的引线管脚14连接的倒装芯片30的第二凸起电极32固定管脚。倒装芯片凸起电极31，32通常是焊球。MOSFET功率晶体管20具有与倒装芯片30的第一凸起电极31中的至少一个连接的栅电极，倒装芯片30包括一用于该功率晶体管的栅极驱动电路。采用跨接功率晶体管管芯20与引线管脚14的倒装芯片30中的栅极驱动电路，而不是采用在引线框基底部分11的分开的管芯焊盘上的栅极驱动电路，使引线框基底部分11的面积最小化，从而使多芯片模块封装的尺寸最小化。
图1和2所示的配置中，功率晶体管20栅电极被分布以提供功率晶体管管芯20上的多于一个的栅接触G，每个栅接触G与倒装芯片30的相应第一凸起电极31连接以提供栅极与栅驱动电路的并联电连接。此外，在所示的配置中，功率晶体管20的第二主电极即源电极的分布式接触S，与倒装芯片30的另外的第一凸起电极31连接，以提供从该第二主电极至倒装芯片集成电路的并联电连接，用于第二主电极S’并联连接的该另外的第一凸起电极31可相对于用于栅并联连接G的第一凸起电极31交替地放置。第二凸起电极32包括用于向栅极驱动电路的外电源的第一接线端VCC提供分布式连接的一第一组第二凸起电极，第二凸起电极32也包括用于向该电源的第二接线端GND提供分布式连接的第二组第二凸起电极，并且第一组第二凸起电极相对于第二组第二凸起电极交替地放置。另外的第二凸起电极32提供至引线管脚14中的一个的连接，该引线管脚用于栅极驱动电路的控制输入CTRL。
与倒装芯片30的源连接S’提供一个小的栅-源回路，低阻抗等于快速转换，并且将栅-源电路与流经漏-源电路的主器件电流隔开，这将导致对栅驱动器干扰。如图1中所示，该漏-源电路由功率晶体管20的第二主电极即其源电极以及金属带形式的电连接18提供，该功率晶体管20具有位于功率晶体管管芯20上的主接触S，电连接18从该主接触S至至少一个封装引线管脚16，该引线管脚16通过第二槽缝17与引线框基底部分11隔开。带18的一端部焊在或粘在接触S上，另一端部焊在或粘在引线管脚16上，中部跨过第二槽缝17。
引线框10可能采用例如在金属板上冲压图形的传统机械方法制作，它包括用于容纳功率晶体管管芯20的凹陷的基底部分11，整体管脚13，以及带有相应隔离的第一、第二槽缝15、17的管脚14和16。但是，对于如图2中所示出的引线框的样式，制作引线框10优选的办法包括蚀刻金属板的两面。蚀刻金属板的一面提供用于容纳功率晶体管管芯20的芯片焊盘凹槽12，并提供第一槽缝15和第二槽缝17的部分深度，蚀刻金属板的另一面以使第一槽缝15和第二槽缝17完全穿通该板。对板的一面的蚀刻和对板的另一面的蚀刻可以在分开的步骤中完成。或者，可能在板的两面使用一图形化的掩模一次蚀刻两面。
现在参照图3，图中示出了用于图1和2中的多芯片模块的电路框图，框图中包括MOSFET功率开关晶体管20，倒装芯片栅极驱动电路30，以及主器件D和源S的接线端。该框图示出了驱动器-栅-源电路的电路连接阻抗，即电阻R和寄生电感L，该电路连接阻抗限制栅电容的充电和放电速度，并因此限制了功率晶体管的开关速度。该电路连接阻抗R、L作为栅驱动电路30与电源接线端VCC和GND之间的连接阻抗，同时也作为上驱动电路30和MOSFET晶体管20的栅G和源S’的电极接线端之间的连接阻抗示出。这些连接中的每一连接均为倒装芯片的凸起电极连接，该连接相对与导线接合连接具有低阻抗，这些连接中的每一个的并行分布进一步减小了连接阻抗中的电阻成分，此外通过交替的放置栅和源连接G和S’和交替的放置电源连接VCC和GND，减小了这些连接的寄生电感。
现在参考图4，多芯片模块半导体器件2包括带有基底部分111的金属引线框101，该基底部分111带有两个管芯焊盘区域121和122。第一半导体器件管芯201与第一主电极一起固定在引线框基底部分111上与芯片焊盘121电接触，该第一半导体器件管芯201是第一垂直MOSFET功率开关晶体管，该第一主电极是其漏电极D1。第二半导体器件202与第一主电极一起固定在引线框基底部分111上与管芯焊盘122电接触，该第二半导体器件芯片202是一第二垂直MOSFET功率开关晶体管，该第一主电极是其漏电极D2。引线框基底部分111中的槽缝171将管芯焊盘121与管芯焊盘122隔开。引线框101具有与管芯焊盘121为整体的封装引线管脚131/D1，以提供MOSFET漏电极D1的一个外部接线端。引线管脚131/D1的上表面与MOSFET管芯201与漏电极D1相对的上表面齐平。引线框101具有与管芯焊盘122为整体的另外的封装引线管脚132、161/D2、S1和133/D2，以提供MOSFET漏电极D2的外部接线端。引线管脚132、161/D2、S1和133/D2的上表面也与MOSFET管芯201上表面以及MOSFET管芯202上表面齐平。槽缝171也将第一晶体管管芯焊盘121与引线管脚132、161/D2、S1和133/D2隔开。
在MOSFET管芯201与漏电极D1相对的上表面上，设有用于第一功率晶体管的第二主电极的主接触S1，该第二主电极即第一功率晶体管的源电极。在第一功率晶体管201的主源接触S1与用于第二功率晶体管202的漏电极D2的引线管脚132、161/D2、S1之间设有通常为铜的金属带状的第一电连接181，从而将两个功率晶体管串联连接。带181的一端部焊在或粘在主接触S1上，另一端部焊在或粘在引线管脚132、161/D2、S1上，中间部分跨越槽缝171。在MOSFET管芯202与漏电极D2相对的上表面上，设有用于第二功率晶体管的第二主电极的主接触S2，该第二主电极即第二功率晶体管的源电极。在第二功率晶体管202的主源接触S2与封装引线管脚162/S2之间设有通常为铜的金属带状的第二电连接182，槽缝172将封装引线管脚162/S2与引线框基底部分111隔开。带182的一端部焊在或粘在主接触S2上，另一端部焊在或粘在引线管脚162/S2上，中间部分跨越槽缝172。
引线框101具有另外的封装引线管脚141，该封装引线管脚141的上表面也与MOSFET管芯201和MOSFET管芯202的上表面齐平，槽缝151将该封装引线管脚141与引线框基底部分111隔开，槽缝151与槽缝171相连。
倒装芯片集成电路半导体管芯300通过倒装芯片300的第一凸起电极311固定，凸起电极311与MOSFET管芯201上的至少一个栅电极接触G1以及至少一个源电极接触S1’连接，并与MOSFET管芯202上的至少一个栅电极接触G2以及至少一个源电极接触S2’连接，并通过该倒装芯片300的第二凸起电极321固定，凸起电极321与若干独立的引线管脚141连接。倒装芯片凸起电极311和321通常是焊球。MOSFET功率晶体管201具有与倒装芯片300的第一凸起电极311中的至少一个连接的栅电极，MOSFET功率晶体管202具有与倒装芯片300的第一凸起电极311中的至少一个连接的栅电极，倒装芯片集成电路是包含两个功率晶体管201和202中每一个的一栅极驱动电路的控制电路。
以与图1和2中所描述的配置相同的方式，每一功率晶体管201、202的栅电极可能被分布以提供在相应晶体管管芯201、202上的不止一个栅连接接触G1、G2，从而提供到相应晶体管201、202的栅极驱动电路的并联栅极电连接。功率晶体管201、202的源电极也可能被分布以提供在功率晶体管管芯201、202上的不止一个的源连接接触S1’、S2’，从而提供到晶体管201、202的栅极驱动电路的并联源极电连接。第二凸起电极321包括第一组第二凸起电极，以提供用于晶体管201的栅极驱动电路的电源的第一接线端VCC1的分布式连接，第二凸起电极321还包括第二组第二凸起电极，以提供用于晶体管202的栅极驱动电路的电源的第一接线端VCC2的分布式连接。另外的第二凸起电极321提供到引线管脚141中的一个的连接，该引线管脚141用于控制电路的控制输入CTRL。
现在参照图5，图中示出了用于图4的多芯片模块的电路框图，图中包括MOSFET功率晶体管201和202以及倒装芯片控制电路300。该多芯片模块提供dc-dc转换器的有源部件。在接线端51、52之间施加电压，MOSFET功率晶体管201和202在接线端51、52之间串联连接。在晶体管201和202之间的结点是开关结点53，该结点53馈通电感54并跨接电容器55与输出56连接。晶体管201和202由相应的栅极驱动电路301和302驱动。控制电路303的一个输入在输入控制接线端CTRL上，另一输入通过反馈通道从输出端56输给。控制电路303提供控制信号通过交替地接通和关断这些晶体管201和202从而控制这两个晶体管，从而使输出端保持恒定电压。为在输出56获得所需的电压，传号-空号比是变化的，即晶体管201导通的时间与晶体管202导通的时间的比例是受调制的。
在上面描述的实施例中，功率晶体管20、201和202已被设计成垂直MOSFET。这些晶体管可以是另一种形式的绝缘栅极晶体管如IGBT。图3和5中所示的电路本身是已知的，只是用来说明图1、图2和图4所例举的模块配置的典型应用。这些模块配置可以用于除dc-dc转换器之外的电路应用，例如用于D类放大器。实际上，在本发明的范围内，代替用包括一个或多个栅极驱动电路的倒装芯片在引线框基底部分上固定的一个或多个功率晶体管，固定在引线框基底上的至少一个半导体器件管芯可以是另一种类型的主半导体器件，并且倒装芯片可以包括一用于该主半导体器件的合适的接口电路。

Claims (20)

1.一种多芯片模块半导体器件，包括
具有基底部分和封装引线管脚的引线框，该基底部分具有管芯焊盘；
具有上表面和下表面的至少一个第一半导体管芯，所述至少一个第一半导体管芯固定在引线框基底部分上，其下表面上的电极与管芯焊盘接触，以及
倒装芯片集成电路半导体管芯，该倒装芯片集成电路半导体管芯通过第一凸起电极固定在所述至少一个第一半导体管芯上表面上的接触上并通过第二凸起电极固定到所述引线框的引线管脚上。
2.如权利要求1的器件，其中引线框具有第一槽缝，该第一槽缝将引线框基底部分与倒装芯片集成电路半导体管芯的第二凸起电极所连接的引线框引线管脚隔开。
3.如权利要求1的器件，其中有一个所述第一半导体管芯是功率晶体管，所述功率晶体管与其下表面上的第一主电极固定在一起并与引线框基底部分的管芯焊盘电接触，管芯焊盘与至少一个所述封装引线管脚为整体，该功率晶体管在其上表面上具有与倒装芯片集成电路半导体管芯的至少一个所述第一凸起电极电连接的栅电极，并且倒装芯片集成电路半导体管芯包括用于该功率晶体管的栅极驱动电路。
4.如权利要求3的器件，其中功率晶体管的第二主电极在功率晶体管管芯的上表面上有主接触，并且从该主接触至通过第二槽缝与引线框基底部分隔开的至少一个所述封装引线管脚设有电连接。
5.如权利要求4的器件，其中所述电连接是金属带。
6.如权利要求3的器件，其中该功率晶体管的栅电极被分布从而在该功率晶体管管芯上提供多于一个的栅接触，并且栅接触中的每一个与倒装芯片集成电路半导体管芯的相应第一凸起电极连接，从而提供到该栅极驱动电路并联的栅极电连接。
7.如权利要求6的器件，其中该功率晶体管的第二主电极的分布式接触与倒装芯片集成电路半导体管芯的另外的第一凸起电极连接，从而提供从该第二主电极到倒装芯片集成电路半导体管芯的并联电连接，并且用于并联第二主电极连接的所述另外的第一凸起电极相对于用于并联的栅极连接的第一凸起电极交替放置。
8.如权利要求3至7中任何之一的器件，其中所述第二凸起电极包括至少一组第二凸起电极，该组凸起电极提供分布式连接用于该栅极驱动电路电源的至少第一接线端。
9.如权利要求3至7中任何之一的器件，其中该功率晶体管是垂直MOSFET。
10.如权利要求3至7中任何之一的器件，其中该倒装芯片集成电路半导体管芯的凸起电极是焊球。
11.如权利要求1的器件，其中有两个所述第一半导体管芯，分别是第一功率开关晶体管和第二功率开关晶体管，其中所述第一功率晶体管和第二功率晶体管中的每一个均与其下表面上的第一主电极固定在一起并与所述引线框基底部分的相应管芯焊盘电接触，每个管芯焊盘与用于相应的第一主电极的所述封装引线管脚为整体，其中第一功率晶体管上表面上的第二主电极在第一功率晶体管管芯上有主接触，其中从该第二主电极主接触至用于第二功率晶体管下表面上的第一主电极的封装引线管脚设有第一电连接，从而将两个功率晶体管串联连接，其中第二功率晶体管上表面上的第二主电极在第二功率晶体管管芯上有主接触，其中从该第二主电极主接触至用于第二功率晶体管的第二主电极的所述封装引线管脚设有第二电连接，其中倒装芯片集成电路半导体管芯是包括两个功率晶体管中的每一个的栅极驱动电路的控制电路，并且两个晶体管中的每一个在其上表面上均具有与倒装芯片集成电路半导体管芯的至少一个所述第一凸起电极电连接的栅电极。
12.如权利要求11的器件，其中所述第一和第二电连接中的每一个都是金属带。
13.如权利要求11的器件，其中引线框具有第一槽缝，该第一槽缝将引线框基底部分与倒装芯片集成电路半导体管芯的第二凸起电极所连接的引线框引线管脚隔开，其中引线框具有第二槽缝，该第二槽缝将两个功率晶体管管芯焊盘隔开，并将第一功率晶体管管芯焊盘与用于第二功率晶体管的第一主电极的所述引线管脚隔开，并且引线框有第三槽缝，该第三槽缝将第二功率晶体管管芯焊盘与用于所述第二电连接的至少一个引线管脚隔开。
14.如权利要求11到13中任何之一的器件，其中所述第一功率晶体管和所述第二功率晶体管中的每一个的栅电极均被分布从而在所述第一功率晶体管和所述第二功率晶体管中的每一个的管芯上提供多于一个的栅接触，并且栅接触中的每一个与倒装芯片集成电路半导体管芯的相应第一凸起电极连接，从而提供到所述栅极驱动电路中的每一个的并联的栅极电连接。
15.如权利要求14的器件，其中所述第一功率晶体管和所述第二功率晶体管中的每一个的第二主电极的分布式接触与倒装芯片集成电路半导体管芯的另外的第一凸起电极连接，从而提供从每个所述第二主电极到倒装芯片集成电路半导体管芯的并联电连接，并且用于并联第二主电极连接的所述另外的第一凸起电极相对于用于并联的栅极连接的第一凸起电极交替放置。
16.如权利要求11至13中任何之一的器件，其中所述第二凸起电极包括至少一组第二凸起电极，该组凸起电极提供分布式连接用于该栅极驱动电路或每一栅极驱动电路的电源的至少第一接线端。
17.如权利要求11至13中任何之一的器件，其中所述第一功率晶体管和所述第二功率晶体管中的每一个均是垂直MOSFET。
18.如权利要求11至13中任何之一的器件，其中倒装芯片集成电路半导体管芯的凸起电极是焊球。
19.制作用于多芯片模块半导体器件的引线框的方法，该方法包括蚀刻金属板的两面，其中蚀刻金属板的一面提供具有基底部分的至少一个凹槽，该基底部分部分具有用于固定至少一个第一半导体管芯的管芯焊盘，所述至少一个第一半导体管芯的下表面上的电极与管芯焊盘接触，并且还提供至少一个槽缝的部分深度，以便将引线框基底部分与倒装芯片集成电路半导体管芯的第二凸起电极所连接的引线框引线管脚隔开，并且蚀刻金属板的另一面以使所述槽缝完全穿通该板。
20.如权利要求19的方法，其中蚀刻金属板的一面和蚀刻金属板的另一面在分开的步骤中完成。
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