CN116417426A - 一种封装结构、封装方法、电子元件及电子设备 - Google Patents

一种封装结构、封装方法、电子元件及电子设备 Download PDF

Info

Publication number
CN116417426A
CN116417426A CN202111683208.4A CN202111683208A CN116417426A CN 116417426 A CN116417426 A CN 116417426A CN 202111683208 A CN202111683208 A CN 202111683208A CN 116417426 A CN116417426 A CN 116417426A
Authority
CN
China
Prior art keywords
pin
mosfet
mosfet chip
package structure
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111683208.4A
Other languages
English (en)
Inventor
徐维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Shangyangtong Technology Co ltd
Original Assignee
Shenzhen Shangyangtong Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Shangyangtong Technology Co ltd filed Critical Shenzhen Shangyangtong Technology Co ltd
Priority to CN202111683208.4A priority Critical patent/CN116417426A/zh
Publication of CN116417426A publication Critical patent/CN116417426A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请公开一种封装结构、封装方法、电子元件及电子设备，涉及半导体技术领域，该封装结构包括：引线框架；封装于所述引线框架内的MOSFET芯片；所述MOSFET芯片的源极分别连接第一引脚和第二引脚，所述第一引脚用于隔离所述源极的驱动回路，所述第二引脚用于隔离所述源极的功率回路。通过将MOSFET芯片的源极与栅极所形成的回路隔离为由第一引脚与MOSFET芯片的栅极形成的驱动回路，和由第二引脚与MOSFET芯片的栅极形成的功率回路，避免因共用回路产生的反向电压导致驱动电压下降，保证MOSFET元件的开关性能。

Description

一种封装结构、封装方法、电子元件及电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种封装结构、封装方法、电子元件及电子设备。
背景技术
在传统的MOSFET管的封装结构中，由于栅极电压作用于MOSFET芯片后，会产反向电压，其反向电压又容易造成栅极电压下降，从而影响MOSFET元件的开关性能。
发明内容
有鉴于此，本申请实施例提供一种封装结构、封装方法、电子元件及电子设备，用以改善MOSFET管的开关性能的问题。
第一方面，本申请实施例提供一种封装结构，包括：
引线框架；
封装于所述引线框架内的MOSFET芯片；
所述MOSFET芯片的源极分别连接第一引脚和第二引脚，所述第一引脚用于隔离所述源极的驱动回路，所述第二引脚用于隔离所述源极的功率回路。
可选的，所述MOSFET芯片的源极与第一引脚和第二引脚之间的连接线为金属导线。
可选的，连接所述第二引脚的金属导线至少有两条。
可选的，连接所述第一引脚的金属导线的线宽为15mil～25mil；连接所述第二引脚的金属导线的线宽为4.25mil～5.75mil。
可选的，所述封装结构还包括与所述MOSFET芯片的栅极连接的第三引脚以及与所述MOSFET芯片的漏极连接的第四引脚，所述第四引脚是圆形或方形。
可选的，所述第二引脚包括：与所述MOSFET芯片的源极连接的公共端以及至少2个等间距排列的负载连接端。
可选的，包括：所述MOSFET芯片的数量至少为两个；
每个所述MOSFET芯片的源极分别连接第一引脚和第二引脚。
第二方面，本申请实施例提供了一种封装方法，包括：
提供引线框架和MOSFET芯片；
将所述MOSFET芯片置于引线框架内；
利用预设连接方式将所述MOSFET芯片的源极分别与第一引脚和第二引脚连接，得到封装元件。
第三方面，本申请实施例提供了一种电子元件，包括如上所述的封装结构。
第四方面，本申请实施例提供了一种电子设备，包括如上所述的电子元件。
在本申请实施例中，通过将MOSFET芯片的源极与栅极所形成的回路隔离为由第一引脚与MOSFET芯片的栅极形成的驱动回路，和由第二引脚与MOSFET芯片的栅极形成的功率回路，避免因共用回路产生的反向电压导致驱动电压下降，保证MOSFET元件的开关性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统MOSFET管的封装结构的结构示意图。
图2为本申请实施例提供的封装结构的结构示意图。
图3为本申请实施例提供的又一封装结构的结构示意图。
图4为本申请实施例提供的封装结构的引脚示意图。
图5为本申请实施例提供的封装方法的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
在传统的MOSFET管的封装结构中，由于栅极电压作用于MOSFET芯片后，会产反向电压，其反向电压又容易造成栅极电压下降，从而影响MOSFET元件的开关性能。
需要说明的是，在现有MOSFET管的封装结构中，栅源电压VGS在实际工作中会产生反向电压，而由于反向电压的产生会导致栅源电压下降，而造成元件开关速度降低，而影响器件的工作性能。
请参阅图1，图1为传统MOSFET管的封装结构的结构示意图，MOSFET管的源极与公共地连接，而在该MOSFET管的封装结构中，公共地相当于感性元件，而在感性元件通断电的过程中，其两端都会产生相应的反向电压。因此，当MOSFET管的栅极电流流向其源极时，由于存在电势差，从而引起栅源电压VGS下降。图1中，该MOSFET管的源极导线上的电压值的计算公式如下：
VLs＝LS*dID/dt
其中，LS为MOSFET管的源极导线的电感值，dID/dt为MOSFET管的漏极电流斜率，而源极导线上的电压值VLs的大小由源极导线的电感值和MOSFET管的漏极电流斜率决定，因此，当源极导线上的电压值为负值时，则会导致栅源电压VGS下降，进而影响到MOSFET管的开关性能，尤其是MOSFET管的开通速度。
而为了避免由于栅源电压VGS下降所导致的MOSFET管的性能下降的问题。本申请实施例提供了一种封装结构，该封装结构可以是TOLL封装，通过使用该封装结构的器件，能够避免在电路/装置/设备的运行中由于器件的栅源电压下降，所导致的电路/装置/设备性能降低的问题。
具体的，请参阅图2至图3，图2为本申请实施例提供的封装结构的结构示意图，图3为本申请实施例提供的又一封装结构的结构示意图。本申请实施例中，该封装结构为开关管的封装结构，该开关管可以是MOSFET管。以MOSFET管为例，该封装结构包括引线框架10和MOSFET芯片20，其中，MOSFET芯片20封装于引线框架10内，MOSFET芯片20的源极分别与第一引脚30和第二引脚40连接。需要说明的是，第一引脚30用于隔离源极的驱动回路，第二引脚40用于隔离源极的功率回路。
通过将MOSFET芯片20的源极与栅极所形成的回路隔离为由第一引脚30与MOSFET芯片20的栅极形成的驱动回路，以及由第二引脚40与MOSFET芯片20的栅极形成的功率回路，避免因共用回路所产生的反向电压导致驱动电压下降，从而保证MOSFET芯片的开关性能。
在本实施例中，MOSFET芯片20还包括栅极和漏极。
可选的，第一引脚30和第二引脚40可以属于引线框架10的一部分，即引线框架10的第一引脚30和第二引脚40，或者，第一引脚30和第二引脚40也可以是独立的引脚端子。第一引脚30和第二引脚40可以通过连接线与MOSFET芯片20或引线框架10连接。通过对第一引脚30和第二引脚40连接关系的设置，以便能够灵活调整该MOSFET管的封装结构。
可选的，连接第一引脚30和第二引脚40的之间的连接线为金属导线，为了保证MOSFET管的电性能，需要使用金属导线将MOSFET芯片20的源极和栅极进行连接，优选的，金属导线所使用的材料可以为铝线或金线。
可选的，当第二引脚40只连接1条金属导线时，当该金属导线损坏或断开时，则直接影响第二引脚40与MOSFET芯片20的源极之间的电性能，导致MOSFET芯片20不能正常工作。为了能够保证第二引脚40的电性能，第二引脚40需要连接至少2条金属导线。当第二引脚40连接2条或2条以上的金属导线时，若其中1条金属导线损坏或断开，其他的金属导线还能保证第二引脚40与MOSFET芯片20的源极的电连接，从而保证第二引脚40与MOSFET芯片20的源极之间的电性能，进而可以保证MOSFET芯片20正常工作。
可选的，为了保证该MOSFET管的工作性能，其第一引脚30的金属导线的线宽为15mil～25mil，其第二引脚40的金属导线的线宽为4.25mil～5.75mil，优选的，第一引脚30的金属导线的线宽为20mil，第二引脚40的金属导线的线宽5mil。
可选的，本实施例所提供的封装结构还设置由第三引脚50和第四引脚60，其中，第三引脚50与MOSFET芯片20的源极连接，第四引脚60与MOSFET芯片20的漏极连接。需要说明的是，第四引脚60可以是异形焊盘，其形状可以是圆形或方形等，通过将第四引脚60设置为方形或圆形，以加快对MOSFET管的散热，以避免MOSFET管因过热而损坏。
可选的，请继续参阅图2和图3，第二引脚40与MOSFET芯片20的源极连接的一端为公共端，另一端可以是至少2个等间距排列的负载连接端。
在一种实施方式中，在该封装结构中设置有至少2个MOSFET芯片20，其中，每个MOSFET芯片20均与第一引脚30、第二引脚40和第三引脚50连接，其中，第四引脚60可以是公共端。对应的，第一引脚30和第二引脚40均与MOSFET芯片20的源极连接，第三引脚30与MOSFET芯片20的栅极连接，第四引脚60与MOSFET芯片20的漏极连接，在该封装结构中，第一引脚30、第二引脚40和第三引脚50可以按照从左到右的顺序进行排列。
在本实施例中，该封装结构中可以设置多个MOSFET芯片20，以满足用户对复杂拓扑结构的要求，以及简化PCB电路板的布局。
可选的，该封装结构中设置多个MOSFET芯片20，该多个MOSFET芯片20可以组成简单的半桥电路。
可选的，本实施例所提供的封装结构可以是TOLL封装。
在本实施例中，通过将原有的源极引脚隔离为第一引脚30和第二引脚40，使第一引脚30与第三引脚50形成驱动回路，使第二引脚40与第三引脚50形成功率回路，将驱动回路与功率回路进行隔离，从而减小源极电感对栅源电压的影响，以及对驱动电压的影响。
请参阅图4，通过单独设计1条与栅极(第三引脚50)形成驱动回路的信号源极端子(第一引脚30)，实现与功率回路的源极端子隔离，从而避免因反向电压造成的栅极电压下降，以加快MOSFET管的开关速度。
请参阅图5，图5为本申请实施例提供的封装方法的流程示意图，该封装方法包括：
S1,提供引线框架和MOSFET芯片。
S2,将MOSFET芯片置于引线框架内。
S3,利用预设连接方式将MOSFET芯片的源极分别与第一引脚和第二引脚连接，得到封装元件。
在步骤S1和步骤S2中，需要将MOSFET芯片先安装至TOLL引线框架上的载片台上，之后执行步骤S3，通过在引线框架的第一引脚、第二引脚、第三引脚，或者通过单独的第一引脚、第二引脚、第三引脚在MOSFET芯片上设置三个连接点方式，使用连接线将第一引脚、第二引脚、第三引脚与MOSFET芯片的电极连接。具体的，在将MOSFET芯片的源极与第一引脚进行连接时，可以使用1条5mil线宽的铝线作为连接线，在将MOSFET芯片源极与第二引脚进行连接时，需要使用2条20mil线宽的铝线作为连接线。
可选的，MOSFET芯片的电极与第一引脚和第二引脚之间的连接结构可以是开尔文连接，使用开尔文连接能够减少源极电感，提高MOSFET芯片的开关速度，有助于改善连接负载的工作效率。
在本实施例中，通过设置3个连接点方式，是为了增加连接线与芯片/引脚之间的接触面积，降低封装电阻，同时起到均衡电流的作用。
本实施例提供一种电子元件，该电子元件可以是开关管、三极管等三端元件，该电子元件通过将源极回路隔离为驱动回路和功率回路，从而减少负压、降低源极电感对驱动信号的干扰，提高元件的开关速度，提升电子元件的性能。
本实施例提供一种电子设备，该电子设备内设置有电路板，电路板上设置有使用上述封装方法制备得到的电子元件。
以上实施例虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (10)

1.一种封装结构，其特征在于，包括；
引线框架；
封装于所述引线框架内的MOSFET芯片；
所述MOSFET芯片的源极分别连接第一引脚和第二引脚，所述第一引脚用于隔离所述源极的驱动回路，所述第二引脚用于隔离所述源极的功率回路。
2.根据权利要求1所述的封装结构，其特征在于，所述MOSFET芯片的源极与第一引脚和第二引脚之间的连接线为金属导线。
3.根据权利要求2所述的封装结构，其特征在于，连接所述第二引脚的金属导线至少有两条。
4.根据权利要求3所述的封装结构，其特征在于，连接所述第一引脚的金属导线的线宽为15mil～25mil；
连接所述第二引脚的金属导线的线宽为4.25mil～5.75mil。
5.根据权利要求2所述的封装结构，其特征在于，还包括与所述MOSFET芯片的栅极连接的第三引脚以及与所述MOSFET芯片的漏极连接的第四引脚，所述第四引脚是圆形或方形。
6.根据权利要求1所述的封装结构，其特征在于，所述第二引脚包括：与所述MOSFET芯片的源极连接的公共端以及至少2个等间距排列的负载连接端。
7.根据权利要求1所述的封装结构，其特征在于，包括：
所述MOSFET芯片的数量至少为两个；
每个所述MOSFET芯片的源极分别连接第一引脚和第二引脚。
8.一种封装方法，其特征在于，包括：
提供引线框架和MOSFET芯片；
将所述MOSFET芯片置于引线框架内；
利用预设连接方式将所述MOSFET芯片的源极分别与第一引脚和第二引脚连接，得到封装元件。
9.一种电子元件，其特征在于，包括如权利要求1-7中任一项所述的封装结构。
10.一种电子设备，其特征在于，包括如权利要求9所述的电子元件。
CN202111683208.4A 2021-12-31 2021-12-31 一种封装结构、封装方法、电子元件及电子设备 Pending CN116417426A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111683208.4A CN116417426A (zh) 2021-12-31 2021-12-31 一种封装结构、封装方法、电子元件及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111683208.4A CN116417426A (zh) 2021-12-31 2021-12-31 一种封装结构、封装方法、电子元件及电子设备

Publications (1)

Publication Number Publication Date
CN116417426A true CN116417426A (zh) 2023-07-11

Family

ID=87056998

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111683208.4A Pending CN116417426A (zh) 2021-12-31 2021-12-31 一种封装结构、封装方法、电子元件及电子设备

Country Status (1)

Country Link
CN (1) CN116417426A (zh)

Similar Documents

Publication Publication Date Title
US7973405B2 (en) Integrated circuit for driving semiconductor device and power converter
CN101990709B (zh) 层叠的功率转换器结构和方法
KR101086751B1 (ko) 반도체 장치 및 전원 시스템
US7436070B2 (en) Semiconductor device
US9735137B2 (en) Switch circuit package module
US8487407B2 (en) Low impedance gate control method and apparatus
US20120200281A1 (en) Three-Dimensional Power Supply Module Having Reduced Switch Node Ringing
TW201841337A (zh) 半導體裝置
US7274092B2 (en) Semiconductor component and method of assembling the same
US9468087B1 (en) Power module with improved cooling and method for making
CN102856309A (zh) 半导体器件
CN100461401C (zh) 半导体器件
CN107769520A (zh) 附接到电感器的功率级
CN109473415A (zh) 具有顶侧冷却部的smd封装
JP2001068498A (ja) 半導体装置
CN116417426A (zh) 一种封装结构、封装方法、电子元件及电子设备
JP2002238260A (ja) 半導体装置
US20220216135A1 (en) Semiconductor Device and Method For Manufacture of Semiconductor Device
CN115702466A (zh) 引线框架电容器
CN112968622A (zh) 智能功率模块及采用其的智能功率模块结构
JP2005051109A (ja) パワー半導体モジュール
CN220692017U (zh) 一种三相全桥整流mosfet功率模块
CN117936486B (zh) 一种功率器件封装结构及其制备方法
CN215680684U (zh) 一种高集成高可靠igbt功率模块
CN212209492U (zh) 功率模块

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination