CN107769520A - 附接到电感器的功率级 - Google Patents

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Abstract

在一些示例中，一种装置包括电感器和封装体，所述封装体包括至少一个功率装置。所述封装体通过粘附层附接到所述电感器，所述电感器包括一个或一个以上引线。所述一个或一个以上引线中的第一引线被配置成用来在所述至少一个功率装置与电感器之间导电，所述第一引线的表面和所述封装体的表面基本上是共面的。

Description

附接到电感器的功率级
技术领域
本公开涉及半导体封装。
背景技术
表面安装技术(SMT：Surface-mount technology)是用于电子器件的一种制造方法，涉及将部件和装置附接在印刷电路板(PCB：printed circuit board)之上。部件和装置可焊接在PCB之上，以通过PCB中的迹线提供稳定性和电连接。所述迹线可导电，并为安装在PCB之上的部件和装置提供输入和输出。
发明内容
本公开描述了用于包括电感器和封装体的装置的技术，所述封装体包括至少一个功率装置。封装体通过粘附层附接到电感器，电感器包括一个或一个以上引线。一个或一个以上引线中的第一引线被配置成用来在至少一个功率装置与电感器之间导电，第一引线的表面和封装体的表面基本上是共面的。
在一些示例中，一种方法包括将粘附层附接到封装体的第一侧，其中，所述封装体包括至少一个功率装置。该方法还包括将电感器附接到粘附层，其中，电感器包括一个或一个以上引线。所述一个或一个以上引线中的第一引线被配置成用来在至少一个功率装置与电感器之间导电，第一引线的表面和封装体的表面基本上是共面的。
在一些示例中，装置包括电感器和封装体，所述封装体包括至少一个功率装置。封装体通过粘附层附接到电感器，电感器包括一个或一个以上引线。所述一个或一个以上引线中的第一引线被配置成用来在所述至少一个功率装置与所述电感器之间导电，粘附层和封装体的组合厚度基本上等于在电感器之下的由一个或一个以上引线引起的空间的高度。
一个或一个以上示例的细节在附图和下文描述中进行阐述。其他特征、目标、和优点将从说明书和附图，以及从权利要求书中变得显而易见。
附图说明
图1是根据本公开的一些示例的功率转换器的电路图。
图2是根据本公开的一些示例的包括电感器和两个晶体管的装置的侧视图。
图3是根据本公开的一些示例的包括芯片嵌入式衬底和具有两个鸥翼形引线的电感器的装置的侧视图。
图4是根据本公开的一些示例的包括芯片嵌入式衬底和电感器的装置的俯视图。
图5是根据本公开的一些示例的具有两个晶体管的芯片嵌入式衬底的侧视方框图。
图6是根据本公开的一些示例的包括芯片嵌入式衬底和电感器的装置的侧视图。
图7是根据本公开的一些示例的包括芯片嵌入式衬底和电感器的装置的俯视图。
图8是根据本公开的一些示例的具有金属化通孔的芯片嵌入式衬底的俯视图。
图9是根据本公开的一些示例的具有金属化通孔的芯片嵌入式衬底的透视图。
图10是根据本公开的一些示例的包括芯片嵌入式衬底和具有直引线的电感器的装置的侧视图。
图11是根据本公开的一些示例的包括芯片嵌入式衬底和具有鸥翼形引线的电感器的装置的侧视图。
图12是根据本公开的一些示例的包括功率方形扁平无引线封装(PQFN：powerquad flat no-lead package)的装置的侧视图。
图13是根据本公开的一些示例的具有两个晶体管的PQFN和驱动器集成电路的侧视图。
图14是示出根据本公开的一些示例的，用于构造具有基本上共面的表面的装置的示例工艺的流程图。
具体实施方式
图1是根据本公开的一些示例的装置2的电路图。在一些示例中，装置2可包括多相功率转换器，例如用于将输入DC信号转换为具有较低电压的输出DC信号的半桥直流到直流(DC到DC)降压转换器。对于每相，多相功率转换器可包括半桥电路和电感器。作为DC到DC降压转换器，装置2可用作各种应用中的电压调节器。在一些示例中，装置2可被设计用于大功率应用大电流和高电压。然而，本公开的技术可应用于其它电路和配置，例如包括多相功率转换器的其它功率转换器。
装置2可包括晶体管6A、6B、电感器12、电容器16、和脉冲宽度调制(PWM：pulse-width modulation)控制和驱动器8。在一些示例中，装置2可包含比图1所示更多或更少的部件。装置2可包括输入节点4、输出节点14、和参考节点18、以及图1中未示出的其他节点。节点4、14、18可被配置成用来连接到外部部件。例如，输入节点4可连接到诸如电源的输入电压，输出节点14可连接到诸如电子装置的负载，参考节点18可连接到参考电压，例如参考地。在一些示例中，PWM控制和驱动器8可通过节点(图1中未示出)连接到外部电路。
尽管图1中示出MOSFET符号作为晶体管6A、6B，但是设想的是可使用任何由电压控制的电气装置来替代所示的MOSFET。例如，晶体管6A、6B可包括功率装置、金属氧化物半导体(MOS：metal-oxide semiconductor)场效应晶体管(FET：field-effect transistor)、双极结型晶体管(BJT：bipolar junction transistor)、和/或绝缘栅双极晶体管(IGBT：insulated-gate bipolar transistor)、高电子迁移率晶体管(HEMT：high-electron-mobility transistor)、氮化镓(GaN：gallium-nitride)基晶体管、和/或使用电压进行控制的其它元件。晶体管6A、6B可包括n型晶体管或p型晶体管。例如，n型MOSFET可包括用于电子流过负载端子之间的p-衬底的n沟道。在一些示例中，晶体管6A、6B可包括诸如二极管的其它模拟装置。晶体管6A、6B还可包括与晶体管并联连接的续流二极管，以防止晶体管6A、6B的反向击穿。在一些示例中，晶体管6A、6B可作为开关或作为模拟装置工作。
晶体管6A、6B可包括纵向功率晶体管。对于纵向功率晶体管，源极端子和漏极端子可在晶体管的相反侧之上或相反的表面之上。纵向功率晶体管中的电流可从顶部到底部或从底部到顶部流过晶体管。在一些示例中，晶体管6A、6B可包括诸如二极管的其它模拟装置。在其他示例中，晶体管6可包括两个以上的晶体管，例如在多相功率转换器中或其它更复杂的电源电路中。例如，在多相功率转换器中，对于每相，装置2可具有一个高压侧晶体管和一个低压侧晶体管。因此，多相功率转换器可包括如图1所示的装置2的一个或一个以上复制。
图1示出具有三个端子：漏极(D)、源极(S)、和栅极(G)的晶体管6A、6B。漏极和源极可以是负载端子，栅极可以是控制端子。电流可基于栅极处的电压在晶体管6A、6B的漏极与源极之间流动。基于晶体管6A的栅极处的电压，电流可从输入节点4，通过晶体管6A的漏极和源极，流到开关节点10。基于晶体管6B的栅极处的电压，电流可从开关节点10，通过晶体管6B的漏极和源极，流到参考节点18。晶体管6A可包括高压侧晶体管，晶体管6B可包括低压侧晶体管。
晶体管6A、6B可包括各种材料化合物，例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)、或一种或一种以上半导体材料的任何其他组合。为在一些电路中利用更高的功率密度要求，功率转换器可在较高频率下工作。磁学和更快速的开关中的进步，例如氮化镓(GaN)开关，可支持较高频率转换器。这些较高频率电路与较低频率电路相比，可需要以更精确的定时发送的控制信号。
PWM控制和驱动器8可将信号和/或电压传送到晶体管6A、6B的控制端子。图1示出PWM控制和驱动器8作为一个部件，但是PWM控制电路和驱动器电路可以是分离的部件。在一些示例中，PWM控制和驱动器8，仅PWM控制电路，或仅驱动器电路可位于装置2外。晶体管6A、6B和PWM控制和驱动器8一起可包括诸如芯片嵌入式衬底、集成电路(IC：integratedcircuit)的半导体封装体，或任何其他合适的封装体。
电感器12可包括线圈电感器或任何合适的电感器。电感器16可连接到开关节点10和输出节点14。电感器12可阻碍交流(AC：alternating-current)电的流动，而允许DC电在开关节点10与输出节点14之间流动。
电容器16可包括薄膜电容器、电解电容器、陶瓷电容器或任何合适类型的电容器。电容器16可以是装置2中的可选部件。电容器16可连接到输出节点14和参考节点18。电容器16可阻碍DC电的流动，而允许AC电在输出节点14与参考节点18之间流动。电容器16可用作在输出节点14处的电压的平滑电容器，以缓和输出节点14处的电压中的波动。电容器16可以是装置2中的可选部件。
图2是根据本发明的一些示例的，包括电感器22和两个晶体管26A、26B的装置20的图。封装体36可包括晶体管26A、26B、驱动器电路28、和在封装体36内和外的部件之间的各种连接部。在工作和结构上，装置20可类似于图1中的装置2，电感器22可类似于图1中的电感器12，晶体管26A、26B可类似于图1中的晶体管6A、6B，驱动器电路28可类似于图1中的PWM控制和驱动器8。
电感器22可包括引线24A、24B和图2中未示出的附加引线。引线24A、24B可被配置成用来在电感器22与其他部件之间导电，所述其他部件诸如晶体管26A、26B、驱动器电路28、和印刷电路板(PCB)(图2中未示出)中的迹线。引线24A、24B为电感器22提供支撑结构并支撑电感器22。引线24A、24B可具有如图2所示的L形、鸥翼形、直形、或任何其它合适的形状。
晶体管26A、26B和驱动器电路28可如图2所示那样是分立器件，或晶体管26A、26B和驱动器电路28可集成到封装体36中，所述封装体36可包括芯片嵌入式衬底。在一些示例中，驱动器电路28可如图2所示那样位于封装体36和/或装置20外。晶体管26A、26B和驱动器电路28可以类似于图1中的装置2的方式彼此电连接并电连接到电感器22。
粘附层30可将封装体36附着到电感器22。粘附层30还可在封装体36与电感器22之间导电。粘附层30可包括导电膏、导电胶、或任何其它合适的材料。粘附层30可以类似于图1中的开关节点10的方式，通过电连接晶体管26A的端子、晶体管26B的端子、和电感器22起作用。驱动器电路28可电连接到粘附层30和电感器22或与粘附层30和电感器22隔离。
焊盘32可连接到封装体36的底侧。在一些示例中，焊盘32可包括一个或一个以上焊盘用于将晶体管26A、26B电连接到输入电压和参考电压以及将驱动器电路28电连接到外部电路或电源。焊盘32也可安装到PCB(图2中未示出)并且电连接到PCB中的迹线。
表面34可包括引线24A的表面、焊盘32的表面、和引线24B的表面。表面34可安装到PCB，并电连接到PCB中的迹线。
根据本公开的技术，表面34可跨过引线24A、焊盘32和引线24B基本上共面。表面34可以是基本上共面的，使得装置20的表面34可安装到PCB，并且引线24A、24B和焊盘32可与PCB中的迹线导电。表面34的基本上共面性可允许将装置20容易地安装在PCB之上。当将装置20安装到PCB时，引线24A、24B和焊盘32可安装到PCB。在没有表面34的基本上共面性的情况下，当装置20安装在PCB之上时，引线24A、24B中的一个或一个以上和焊盘32可不附接到PCB。在一些示例中，跨过引线24A、焊盘32、和引线24B的基本上共面性可被限定为小于200微米的差异，以允许引线24A、焊盘32和引线24B有效地焊接到PCB。共面性中的超过两百微米的差异可导致不当的焊接连接。
装置20的设计，特别是电感器22在封装体36之上的堆叠可减少装置20在PCB之上的所占面积。与通过PCB的导电路径相比，电感器22在封装体36之上的堆叠可为电感器22与晶体管26A、26B之间的电流提供通过粘附层30的较短的导电路径。对焊盘32和封装体36的检查也可更容易，这是因为焊盘32可暴露在一个或一个以上侧面之上。由于引线24A、24B的位置在装置20外，因此对引线24A、24B的检查可更容易。
另外，装置20的设计可允许从封装体36的更有效的热消散。粘附层30和焊盘32从封装体36可比从空气更有效地消散热。粘附层30可将热传导到电感器22和引线24A、24B，所述引线24A、24B可吸收由封装体36产生的任何热。粘附层30可通过封装体36将热从电感器22传递到PCB。粘附层30还可将热从封装体36传递到电感器22。在没有粘附层30的情况下，封装体36与电感器22之间的间隙可填充有具有不良热传导的空气，从而聚积热并降低装置20的性能。
图3是根据本公开的一些示例的包括芯片嵌入式衬底48和具有两个鸥翼形引线44A、44B的电感器42的装置40的侧视图。在一些示例中，鸥翼形引线44A、44B可以比L形引线更长和更薄，但是引线的这两种形状可在电感器42与PCB(图3中未示出)之间提供类似的间隔。例如，鸥翼形引线44A、44B可在电感器42与PCB之间产生大于约五百微米且小于约一毫米的间隔。芯片嵌入式衬底48和粘附层50的组合厚度可近似等于电感器42与PCB之间的间隔。
芯片嵌入式衬底48可被称为封装体，并且可包括晶体管46A、46B。芯片嵌入式衬底48的衬底可以是层合衬底或任何其它合适的材料。芯片嵌入式衬底48可包括在每侧各一个的两个金属层，用于将芯片嵌入式衬底48连接到PCB并连接到粘附层50。电流可纵向或横向地流过芯片嵌入式衬底48内的金属层。例如，芯片嵌入式衬底48可包括到PCB的电连接用于输入电压、参考电压、和用于驱动器电路(图3中未示出)的电源。芯片嵌入式衬底48可包括到粘附层50的电连接部。芯片嵌入式衬底48可包括在每侧各一个的两个金属层，用于连接到PCB和粘附层50。
电感器42可通过粘附层50附接到芯片嵌入式衬底48。类似于粘附层30，粘附层50可直接在电感器42与芯片嵌入式衬底48内的部件之间导电。粘附层50可提供通过引线44A、44B，而不是通过PCB(图3中未示出)中的迹线的，到电感器的横向连接。鸥翼形引线44A被示出为直接连接到在电感器42与芯片嵌入式衬底48之间的粘附层50。因此，鸥翼形引线44A可类似于图1中的开关节点10起作用。
装置40可安装在PCB之上。将电感器42安装在PCB之上可包括将引线44A、44B安装在PCB之上。将芯片嵌入式衬底48安装在PCB之上可包括将芯片嵌入式衬底48的与粘附层50相反的一侧安装到PCB。引线44A、44B和芯片嵌入式衬底48可在装置40完全组装之后同时安装到PCB。装置40可用焊料安装在PCB的表面之上。焊料可将装置40附着到PCB，并且可在装置40与PCB中的迹线之间导电。芯片嵌入式衬底48和粘附层50的组合厚度可近似等于电感器42的表面与PCB之间的距离。
图4是根据本公开的一些示例的包括芯片嵌入式衬底68和电感器62的装置60的俯视图。鸥翼形引线64A、64B可缠绕电感器62以在芯片嵌入式衬底68的顶部或底部之上接触芯片嵌入式衬底68。芯片嵌入式衬底68可包括电接触部66A和66B，所述电接触部66A和66B中的每个可包括四个接触点。每个接触点可为芯片嵌入式衬底68提供输入或输出，例如输入电压、参考电压、或用于驱动器电路(图4中未示出)的电源。
图5是根据本公开的一些示例的具有两个晶体管86A、86B的芯片嵌入式衬底80的侧视方框图。晶体管86A、86B可通过衬底90彼此电绝缘并且与驱动器集成电路(IC)88电绝缘。晶体管86A、86B可包括纵向FET，所述纵向FET具有在顶侧或底侧之上的源极端子和在相反侧之上的漏极端子。
晶体管86A、86B可通过导电层82、84电连接到彼此并电连接到驱动器IC 88。导电层82、84可包括诸如铜、锡、焊料、或任何其它合适材料的金属。绝缘层92、94可包括焊接掩模或任何其它合适的材料。芯片嵌入式衬底80可包括图5中未示出的到页面内或页面外的电连接部，例如驱动器IC 88与晶体管86B之间的电连接部。
图6是根据本公开的一些示例的包括芯片嵌入式衬底108和电感器102的装置100的侧视图。电感器102可包括L形引线104A、104B。L形引线104B可被配置成用来通过粘附层110或芯片嵌入式衬底108中的金属化通孔(参见图8、9)与芯片嵌入式衬底108导电。L形引线104A、104B可具有与芯片嵌入式衬底108和粘附层110的组合厚度类似的厚度。L形引线104A、104B可具有比芯片嵌入式衬底108大十微米至三百微米的厚度。芯片嵌入式衬底108和粘附层110的组合厚度可约为一百五十微米并且小于约三百微米。如本文所使用的，“约”意味着：测量值在限度的百分之十以内，即测量值具有百分之十的公差。例如，三百三十微米可被称为约三百微米。
芯片嵌入式衬底108的开关节点可位于芯片嵌入式衬底108的与导电材料106相邻的侧面之上，使得开关节点可与引线104B导电。开关节点可包括在芯片嵌入式衬底108的侧面内的铜半柱，例如图8和图9所示的金属化孔。开关节点可与PCB隔离，以防止开关节点处的噪声。芯片嵌入式衬底108的其他节点或输入输出引脚可位于芯片嵌入式衬底108侧面之上，以允许容易的扇出。芯片嵌入式衬底108可被称为封装体或半导体封装体。
图7是根据本公开的一些示例的包括芯片嵌入式衬底128和电感器122的装置120的俯视图。鸥翼形引线124A、124B可缠绕电感器122以接触芯片嵌入式衬底128。芯片嵌入式衬底128可包括电接触部126A和126B，所述电接触部126A和126B中每个均可包括四个接触点。芯片嵌入式衬底128还可包括电接触部130，所述电接触部130可被配置成用来与鸥翼形引线124B导电。如图7所示，芯片嵌入式衬底128的宽度可窄于引线124A、124B之间的距离。
图8是根据本公开的一些示例的具有金属化通孔142A-142C的芯片嵌入式衬底140的俯视图。芯片嵌入式衬底140可包括电接触部146A、146B和金属化通孔142A-142C，其可在芯片嵌入式衬底140中的部件与芯片嵌入式衬底140外的装置之间提供电接触。
在将电感器附接至附接到芯片嵌入式衬底140的粘附层之前，可通过在芯片嵌入式衬底140中钻出至少一个孔来形成金属化通孔142A-142C。在芯片嵌入式衬底140中钻出至少一个孔之后，所述至少一个孔可镀覆有诸如铜的金属。镀覆可与芯片嵌入式衬底140中的功率装置导电。在镀覆所述至少一个孔之后，可切割芯片嵌入式衬底140以暴露所述至少一个孔的侧面。然后可将电感器的引线附接到所述至少一个孔中的孔内的金属。与通过PCB的电连接相比，金属化通孔142A-142C可允许电感器与芯片嵌入式衬底140之间的较短导电路径。金属化通孔142A-142C可包括铜柱或铜半柱。
图9是根据本公开的一些示例的具有金属化通孔142B、142C的芯片嵌入式衬底140的透视图。金属化通孔142B、142C可暴露在芯片嵌入式衬底140的侧面之上。金属化通孔142B、142C可沿芯片嵌入式衬底140的侧面延伸，允许电感器的一个或一个以上引线在芯片嵌入式衬底140中的一个或一个以上功率装置与电感器之间导电。
图10是根据本公开的一些示例的包括芯片嵌入式衬底158和具有直引线154A、154B的电感器152的装置150的侧视图。引线154A、154B和芯片嵌入式衬底158可安装在PCB之上。芯片嵌入式衬底158可通过引线154A、154B和/或粘附层156与电感器152导电。根据装置150是否需要热消散，粘附层156可包括热胶或非热胶。电感器152可起到“导热管”的作用以消散在芯片嵌入式衬底158中生成的热。
图11是根据本公开的一些示例的包括芯片嵌入式衬底168和具有鸥翼形引线164A、164B的电感器162的装置160的侧视图。鸥翼形引线164A、164B可被配置成用来通过粘附层170或通过导电焊盘166A、174A或通过导电焊盘166B、174B与芯片嵌入式衬底168中的一个或一个以上功率装置导电。导电焊盘174A、174B可以是芯片嵌入式衬底168中的金属层或金属化层。
图12是根据本公开的一些示例的包括功率方形扁平无引线(PQFN：power quadflat no-lead)封装188的装置180的侧视图。PQFN 188可以是包括用于导电的接触点的基本上矩形的装置。引线184A、184B和PQFN 188可通过可被称为输入-输出焊盘186A-186E的焊盘186A-186E安装到PCB。焊盘186A-186E可将装置180附着到PCB并且在PCB中的迹线与引线184A、184B与PQFN 188之间导电。
图13是根据本公开的一些示例的具有两个晶体管206A、206B和驱动器IC 208的PQFN 200的侧视图。PQFN 200可包括用于封装晶体管206A、206B和驱动器IC 208的模制化合物或任何其它合适的绝缘材料。
晶体管206A、206B和驱动器IC 208可通过层202A-202F和夹204与PQFN 200外的装置导电。PQFN 200可例如在芯片嵌入式衬底中包括仅一个包括层202A-202F的金属层，而不是两个金属层。例如，驱动器IC 208可通过PQFN 200内的焊线210A与晶体管206A和层202A导电。晶体管206A、206B可通过夹204与层202F导电，所述夹204可包括诸如铜的金属。
图14是示出根据本公开的一些示例的用于构造具有基本上共面的表面装置的示例技术220的流程图。参考图2中的装置20来描述技术220，尽管其它部件，例如图3、图4、图6、图7、图10、图11、和图12中的装置40、60、100、120、150、160、180可例示类似的技术。
图14的技术包括将粘附层30附接到封装体的第一侧，所述封装体包括至少一个功率装置，诸如晶体管26A、26B(222)。封装体可包括晶体管26A、26B中的一个或一个以上，以及可选地，驱动器电路28。粘附层30可附着到封装体并与封装体导电。
图14的技术还包括将具有一个或一个以上引线24A、24B的电感器22附接到粘附层30以形成装置20(224)。引线24A、24B中的一个的表面和封装体的表面基本上是共面的。表面的基本上共面性可允许引线24A、24B和焊盘32同时安装到PCB。
图14的技术还包括装置20(226)的可选测试操作。测试可包括对焊盘32和引线24A、24B的检查。测试还可包括将装置20连接到电源并检查输出。将装置20连接到电源可测试电感器22与晶体管26A、26B之间的连接部，所述连接部可被称为开关节点。测试可以是技术220中的可选步骤。
图14的技术还包括将装置20安装到PCB(228)。表面的基本上共面性可允许装置20容易地安装到PCB。引线24A、24B和焊盘32可被配置成用来与PCB中的迹线导电。PCB可包括到输入电压和参考电压的连接部。
以下编号的示例示出本公开的一个或一个以上方面。
示例1包括电感器和封装体的装置，所述封装体包括至少一个功率装置。封装体通过粘附层附接到电感器，电感器包括一个或一个以上引线。一个或一个以上引线中的第一引线被配置成用来在至少一个功率装置与电感器之间导电，第一引线的表面和封装体的表面基本上是共面的。
示例2示例1的电路封装体，其中，所述一个或一个以上引线包括L形引线，粘附层和封装体的组合厚度大于约一百五十微米并且小于约三百微米。
示例3示例1-2的任何组合的电路封装体，其中，所述一个或一个以上引线包括至少两个L形引线，封装体包括包含至少一个功率装置的芯片嵌入式衬底。第一引线被配置成用来通过芯片嵌入式衬底中的至少一个铜柱在芯片嵌入式衬底与电感器之间导电。
示例4示例1-3的任何组合的电路封装体，其中，一个或一个以上引线包括鸥翼形引线，粘附层和封装体的组合厚度大于约五百微米并且小于约一毫米。
示例5示例1-4的任何组合的电路封装体，其中，所述封装体包括至少一个输入-输出焊盘，所述至少一个功率装置被配置成用来通过至少一个输入-输出焊盘与印刷电路板(PCB)中的第一迹线导电。所述一个或一个以上引线中的第二引线被配置成用来与PCB中的第二迹线导电。
示例6示例1-5的任何组合的电路封装体，其中，所述至少一个功率装置包括两个纵向场效应晶体管，两个纵向场效应晶体管中的每个纵向场效应晶体管的负载端子电耦接到第一引线，第一引线不电耦接到印刷电路板。
示例7示例1-6的任何组合的电路封装体，其中，所述封装体包括包含所述至少一个功率装置的芯片嵌入式衬底；第一引线电耦接到芯片嵌入式衬底的侧面中的一个或一个以上铜柱。
示例8示例1-7的任何组合的电路封装体，其中，封装体和第一引线被配置成用来同时并且用焊料而表面安装到印刷电路板。
示例9示例1-8的任何组合的电路封装体，其中，粘附层和封装体的组合厚度基本上等于一个或一个以上引线的厚度。
示例10示例1-9的任何组合的电路封装体，其中，封装体包括功率集成电路(IC)，装置还包括：被配置成用来向功率IC传送控制信号的控制IC、和包括封装体和控制IC的半桥电路。
示例11示例10的电路封装体，还包括多相电压调节器，所述多相电压调节器包括半桥电路和电感器、至少一个附加半桥电路、和至少一个附加电感器。
示例12示例1-11的任何组合的电路封装体，其中，封装体和粘附层的组合厚度近似等于电感器的底表面和印刷电路板之间的距离。
示例13一种方法包括将粘附层附接到封装体的第一侧，其中，封装体包括至少一个功率装置。该方法还包括将电感器附接到粘附层，其中，电感器包括一个或一个以上引线。所述一个或一个以上引线的第一引线被配置成用来在至少一个功率装置与电感器之间导电，第一引线的表面和封装体的表面基本上是共面的。
示例14示例13的方法，还包括将封装体的第二侧安装到印刷电路板(PCB)，以及将电感器安装到PCB，其中，将封装体的第二侧安装到PCB以及将电感器安装到PCB同时执行。
示例15示例13或14的方法，其中，将封装体的第二侧安装到PCB包括用焊料将封装体的第二侧安装到PCB的表面。该方法还包括将电感器安装到PCB，包括用焊料将电感器安装到PCB的表面。
示例16示例13-15的任何组合的方法，其中，粘附层和封装体的组合厚度基本上等于在电感器之下的由一个或一个以上引线引起的空间的高度。
示例17示例13-16的任何组合的方法，还包括在将电感器附接到粘附层之前，在芯片嵌入式衬底中钻出至少一个孔，其中，封装体包括芯片嵌入式衬底，其中，芯片嵌入式衬底包括至少一个功率装置。该方法还包括用铜镀覆所述至少一个孔；切割芯片嵌入式衬底以暴露所述至少一个孔，以及将所述一个或一个以上引线中的引线附接到所述至少一个孔中的孔内的铜。
示例18装置包括电感器和封装体，所述封装体包括至少一个功率装置。封装体通过粘附层附接到电感器，电感器包括一个或一个以上引线。所述一个或一个以上引线中的第一引线被配置成用来在所述至少一个功率装置与电感器之间导电，粘附层和封装体的组合厚度基本上等于在电感器之下的由一个或一个以上引线引起的空间的高度。
示例19示例18的装置，其中，所述一个或一个以上引线包括鸥翼形引线，粘附层和封装体的组合厚度大于约五百微米并且小于约一毫米。
示例20示例18或19的装置，其中，第一引线的表面和封装体的表面基本上是共面的。
示例21示例18-20的任何组合的装置，其中，封装体和第一引线被配置为用焊料同时表面安装到印刷电路板。
已经描述了本公开的各种示例。深入考虑了所描述的系统、运行或功能的任何组合。这些和其它示例在下文的权利要求的范围内。

Claims (20)

1.一种装置，所述装置包括：
包括至少一个功率装置的封装体；
电感器，其中：
所述封装体通过粘附层附接到所述电感器，
所述电感器包括一个或一个以上引线，
所述一个或一个以上引线中的第一引线被配置成用来在所述至少一个功率装置与所述电感器之间导电，以及
其中，所述第一引线的表面和所述封装体的表面基本上是共面的。
2.根据权利要求1所述的装置，其中：
所述一个或一个以上引线包括L形引线；和
所述粘附层和所述封装体的组合厚度大于约一百五十微米并且小于约三百微米。
3.根据权利要求1所述的装置，其中：
所述一个或一个以上引线包括至少两个L形引线；
所述封装体包括芯片嵌入式衬底，所述芯片嵌入式衬底包括所述至少一个功率装置；和
所述第一引线被配置成用来通过所述芯片嵌入式衬底中的至少一个铜柱在所述芯片嵌入式衬底与所述电感器之间导电。
4.根据权利要求1所述的装置，其中：
所述一个或一个以上引线包括鸥翼形引线；和
所述粘附层和所述封装体的组合厚度大于约五百微米并且小于约一毫米。
5.根据权利要求1所述的装置，其中：
所述封装体包括至少一个输入-输出焊盘；
所述至少一个功率装置被配置成用来通过所述至少一个输入-输出焊盘与印刷电路板(PCB)中的第一迹线导电；和
所述一个或一个以上引线中的第二引线被配置成用来与所述PCB中的第二迹线导电。
6.根据权利要求1所述的装置，其中：
所述至少一个功率装置包括两个纵向场效应晶体管；
所述两个纵向场效应晶体管中的每个纵向场效应晶体管的负载端子电耦接到所述第一引线；和
所述第一引线未电耦接到印刷电路板。
7.根据权利要求6所述的装置，其中：
所述封装体包括芯片嵌入式衬底，所述芯片嵌入式衬底包括所述至少一个功率装置；和
所述第一引线电耦接到所述芯片嵌入式衬底的侧面中的一个或一个以上铜柱。
8.根据权利要求1所述的装置，其中，所述封装件和所述第一引线被配置成同时且用焊料表面安装到印刷电路板。
9.根据权利要求1所述的装置，其中，所述粘附层和所述封装体的组合厚度基本上等于所述一个或一个以上引线的厚度。
10.根据权利要求1所述的装置，其中，所述封装体包括功率集成电路(IC)，所述装置还包括：
被配置成用来将控制信号传送到所述功率IC的控制IC；和
半桥电路，所述半桥电路包括：
所述封装体；和
所述控制IC。
11.根据权利要求10所述的装置，所述装置还包括多相电压调节器，所述多相电压调节器包括：
所述半桥电路；
所述电感器；
至少一个附加的半桥电路；和
至少一个附加的电感器。
12.根据权利要求1所述的装置，其中，所述封装体和所述粘附层的组合厚度近似等于所述电感器的底表面与印刷电路板之间的距离。
13.一种方法，所述方法包括：
将粘附层附接到封装体的第一侧，其中，所述封装体包括至少一个功率装置；
将电感器附接到所述粘附层，其中：
所述电感器包括一个或一个以上引线，
所述一个或一个以上引线中的第一引线被配置成用来在所述至少一个功率装置与所述电感器之间导电，以及
所述第一引线的表面和所述封装体的表面基本上是共面的。
14.根据权利要求13所述的方法，所述方法还包括：
将所述封装体的第二侧安装到印刷电路板(PCB)；和
将所述电感器安装到所述PCB，
其中，将所述封装体的第二侧安装到所述PCB和将所述电感器安装到所述PCB同时执行。
15.根据权利要求13所述的方法，其中：
将所述封装体的第二侧安装到所述PCB包括：用焊料将所述封装体的第二侧安装到所述PCB的表面；和
将所述电感器安装到所述PCB包括：用焊料将所述电感器安装到所述PCB的表面。
16.根据权利要求13所述的方法，其中，所述粘附层和所述封装体的组合厚度基本上等于在所述电感器之下由所述一个或一个以上引线引起的空间的高度。
17.根据权利要求13所述的方法，所述方法还包括：
在将所述电感器附接到所述粘附层之前，在芯片嵌入式衬底中钻出至少一个孔，其中，所述封装体包括所述芯片嵌入式衬底，所述芯片嵌入式衬底包括所述至少一个功率装置；
用铜镀覆所述至少一个孔；
切割所述芯片嵌入式衬底以暴露所述至少一个孔；和
将所述一个或一个以上引线中的一个引线附接到所述至少一个孔中的孔内的铜。
18.一种装置，所述装置包括：
包括至少一个功率装置的封装体；
电感器，其中：
所述封装体通过粘附层附接到所述电感器，
所述电感器包括一个或一个以上引线，
所述一个或一个以上引线中的第一引线被配置成用来在所述至少一个功率装置与所述电感器之间导电，和
所述粘附层和所述封装体的组合厚度基本上等于在所述电感器之下由所述一个或一个以上引线引起的空间的高度。
19.根据权利要求18所述的装置，其中：
所述一个或一个以上引线包括鸥翼形引线；和
所述粘附层和所述封装体的组合厚度大于约五百微米并且小于约一毫米。
20.根据权利要求18所述的装置，其中，所述第一引线的表面和所述封装体的表面基本上是共面的。
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