TW201841337A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201841337A
TW201841337A TW106144041A TW106144041A TW201841337A TW 201841337 A TW201841337 A TW 201841337A TW 106144041 A TW106144041 A TW 106144041A TW 106144041 A TW106144041 A TW 106144041A TW 201841337 A TW201841337 A TW 201841337A
Authority
TW
Taiwan
Prior art keywords
electrode
semiconductor
semiconductor wafer
sealing body
lead
Prior art date
Application number
TW106144041A
Other languages
English (en)
Other versions
TWI769202B (zh
Inventor
武藤邦治
神田良
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201841337A publication Critical patent/TW201841337A/zh
Application granted granted Critical
Publication of TWI769202B publication Critical patent/TWI769202B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H01L2924/14252—Voltage converter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0009—Devices or circuits for detecting current in a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Inverter Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明之課題為提升半導體裝置的性能。 解決手段為：半導體裝置具有：複數之第1半導體晶片（SCH1－3）；複數之第2半導體晶片（SCL1－3）；電阻元件CR1；及具備連接到電阻元件CR1的兩端之電極的第1電路之半導體晶片SCC。又，密封體MR具備：邊（長邊）MRs1；邊（長邊）MRs2；邊（短邊）MRs3；及邊（短邊）MRs4。在Y方向，上述複數之第1半導體晶片及上述複數之第2半導體晶片的各者被配置在比邊MRs2更靠近邊MRs1的位置，半導體晶片SCC被配置在比邊MRs1更靠近邊MRs2的位置。又，在Y方向，從邊MRs3朝向邊MRs4，電阻元件CR1、上述複數之第2半導體晶片、及上述複數之第1半導體晶片依序排列，半導體晶片SCC被配置在比短邊MRs4更靠近邊MRs3的位置。

Description

半導體裝置
本發明係關於半導體裝置，例如關於包含具備功率電晶體的半導體晶片之複數之電子元件被收納在一個封包內的半導體。
在日本特開2004－15946號公報（專利文獻1）或日本特開2012－69764號公報（特許文獻2），記載構成反相器電路的開關元件與分路電阻被收納在一個封包內的半導體裝置。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］日本特開2004-15946號公報 ［專利文獻2］日本特開2012-69764號公報
［發明所期望解決的課題］
在驅動空氣調節裝置或汽車、或者各種產業機器等的電力供給系統，安裝有反相器電路等功率變換電路。作為該功率變換電路的構成例，具有作為開關元件而動作的電晶體（功率電晶體）之複數之半導體晶片被搭載於一個基板，並且具有彼此電性連接的電子裝置（功率變換裝置、半導體膜組）。
本申請案發明者針對具備上述的功率變換電路等、也就是功率系的電路之半導體裝置的性能提升予以討論，而提出改善方案。例如，為了抑制功率變換電路的錯誤動作，而考慮一種量測流經功率變換電路的電流等之値，再基於該量測結果，而抑制電路的動作之方法。此時，必須提升量測精確度。
其他課題與新穎特徵由本說明書的記述及附加圖示予以闡明。 ［用於解決課題的手段］
依照一實施形態的半導體裝置具有：複數之第1半導體晶片，其具備第1功率電晶體；複數之第2半導體晶片，其具備第2功率電晶體；電阻元件，其與上述第2功率電晶體電性連接；第3半導體晶片，其具備連接到上述電阻元件的兩端之電極的第1電路。又，密封上述複數之第1半導體晶片、上述複數之第2半導體晶片、及上述第3半導體晶片的密封體具備：朝第1方向延伸的第1長邊；上述第1長邊的相反側之第2長邊；朝與上述第1方向交叉的第2方向延伸的第1短邊；及朝上述第1短邊的相反側之第2短邊。在上述第2方向，上述複數之第1半導體晶片及上述複數之第2半導體晶片的各者被配置在比上述密封體的上述第2長邊更靠近上述第1長邊的位置，而且上述第3半導體晶片被配置在比上述密封體的上述第1長邊更靠近上述第2長邊的位置。又，在上述第1方向，從上述密封體的上述第1短邊朝向上述第2短邊，上述電阻元件、上述複數之第2半導體晶片、及上述複數之第1半導體晶片依序排列，而且上述第3半導體晶片被配置在比上述第2短邊更靠近上述第1短邊的位置。 ［發明效果］
依照上述一實施形態，則可提升半導體裝置的性能。
（本申請案的記載形式・基本用語・用法之説明） 在本申請案，實施態樣的記載係在必要時為了方便會區分為複數之部分而予以記載，除了在特別註明為並非如此的情況，否則該等部分並非彼此獨立不相干者，而是不論記載的前後，單一例的各部分之其中一方為另一方的一部分詳細內容或一部分或者全部的變形例等。又，原則上，同樣的部分會省略重複的説明。又，實施態樣的各構成要素係除了在特別註明為並非如此的情況、理論上被限定於該個數的情況及從上下文可明確得知並非如此的情況，否則並非為必要者。
同樣地，在實施態樣等的記載中，針對材料、組成等，即使註明為「由A構成的X」等，除了在特別註明為並非如此的情況及從上下文可明確得知並非如此的情況，否則並未排除包含A以外的要素者。例如，若提及成分，則為「包含A作為主要成分的X」等之含意。例如，即使提及「矽構件」等，也不限定為純粹的矽，而是當然也包含含有SiGe（矽・鍺）合金或其他以矽為主要成分的多元合金、其他添加物等的構件。又，即使提及鍍金、Cu層、鍍鎳等，除了在特別註明為並非如此的情況，否則不僅包含純粹的成分，也包含分別以金、Cu、鎳等作為主要成分的構件。
進而，即使提及特定的數値、數量，除了在特別註明為並非如此的情況、理論上被限定於該個數的情況及從上下文可明確得知並非如此的情況，否則可為超過該特定數値的數値，也可為未達該特定數値的數値。
又，在實施形態的各圖中，同一或同樣的部分由同一或類似的記號或者參考編號表示，原則上説明不會重複。
又，相較之下，附加圖示中，在繁雜的情況或者與空隙之間的區別十分明確的情況，即使是剖面也會有省略網線等的情況。因此，在從説明等可明確得知的情況等，即使為平面上封閉的孔洞，也會有省略背景的輪廓線之情況。進而，即使非剖面，為了註明並非空隙，或者為了註明區域的邊界，而會有加上網線或點圖型的情況。
又，在本說明書中，「電子元件」係指利用電子的元件，特別是利用半導體內的電子之元件成為「半導體元件」。做為此種「半導體元件」之例，可舉出半導體晶片。因此，包含「半導體晶片」的語句為「半導體元件」，「半導體元件」的上位概念成為「電子元件」。
又，在本說明書中，「半導體裝置」係指具備半導體元件、以及與該半導體元件電性連接的外部連接端子之構造體，並且意指半導體元件由密封體覆蓋的構造體。特別是，「半導體裝置」構成為藉由外部連接端子而可與外部裝置電性連接。
進而，在本說明書中，「功率電晶體」係指藉由將複數之單位電晶體（單元電晶體）並聯連接（例如、將從數千個到數萬個單位電晶體並聯連接），即使在比單位電晶體的容許電流更大的電流，也可實現單位電晶體的功能之單位電晶體的集合體。例如，單位電晶體作為開關元件而動作時，「功率電晶體」成為可應用於比單位電晶體的容許電流更大的電流之開關元件。作為構成開關元件的「功率電晶體」，可例示IGBT（Insulated Gate Bipolar Transistor）及功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor）。在本說明書中，「功率電晶體」此一用語例如作為表示包含「功率MOSFET」與「IGBT」之兩方的上位概念之語句而使用。又，具備功率電晶體的半導體晶片有時會被稱為功率半導體晶片。
（實施形態） 在本實施形態，包含具備功率電晶體的半導體晶片之複數之電子元件，作為被收納在一個封裝內的半導體裝置之例，舉出具備反相器電路（功率變換電路）的半導體封裝（半導體裝置）也就是功率變換裝置予以説明。又，在本實施形態，作為功率電晶體，舉出利用IGBT之例予以説明。
反相器電路係指將直流電變換成交流電的電路。例如，若交互輸出直流電源的正與負，則電流的方向也會相應地反轉。此時，由於電流的方向交互反轉，所以可將輸出的電流視為交流電。此為反相器電路的原理。其中，雖說為交流電，但也有單相交流電或3相交流電等各種形態。在本實施形態，舉出將直流電變換成3相交流電的3相反相器電路為例予以説明。然而，本實施形態的技術思想並不限定於應用在3相反相器電路的情況，例如，也可廣泛應用在單相反相器電路等。
＜3相反相器電路的構成例＞ 圖1為表示包含本實施形態的反相器電路及3相感應馬達之馬達電路的構成之電路圖。在圖1，馬達電路具有3相感應馬達MT及反相器電路INV。3相感應馬達MT構成為由位相不同的3相電壓所驅動。具體而言，在3相感應馬達MT，利用被稱為位相偏移120度的U相、V相、W相的3相交流而在作為導體的轉子RT之周圍產生旋轉磁場。此時，磁場會在轉子RT的周圍旋轉。這意味著橫跨作為導體的轉子RT之磁束發生變化。結果，在作為導體的轉子RT，電磁感應會產生，使感應電流流經轉子RT。然後，在旋轉磁場中有感應電流流動，依照佛萊明左手定律，意味著對於轉子RT施加力，所施加的力會使轉子RT旋轉。如此一來，可知在3相感應馬達MT，藉由利用3相交流，可使轉子RT旋轉。也就是說，在3相感應馬達MT，必須使用3相交流。因此，在馬達電路，藉由利用從直流做出的交流之反相器電路INV，則會對感應馬達供給交流電。然後，在本實施形態，在1個反相器電路INV會生成3種類（U相、V相、W相）的交流電，再供給到3相感應馬達。
以下，針對該反相器電路INV的構成例予以説明。如圖1所示，例如，在本實施形態的反相器電路INV，對應3相而設置電晶體（在圖1所示之例為IGBT）Q1與二極體FWD。本實施形態的反相器電路INV具備的開關元件係由將電晶體Q1與二極體FWD以逆並聯連接的構成要素而構成。換言之，圖1所示的支路LG1之上臂及下臂、支路LG2的上臂及下臂、支路LG3的上臂及下臂之各者由將電晶體Q1與二極體FWD逆並聯連接的構成要素所構成。
又，在反相器電路INV，在被供給相對較高的電位之高側用的端子（例如正電位端子）HT與3相感應馬達MT的各相（U相、V相、W相）之間，電晶體Q1與二極體FWD以逆並聯連接。又，在被供給比3相感應馬達MT的各相相對較低的電位之低側用的端子（例如負電位端子）LT之間，電晶體Q1與二極體FWD以逆並聯連接。也就是說，在每個單相皆設置2個電晶體Q1與2個二極體FWD。因此，在3相中總共設置6個電晶體Q1與6個二極體FWD。然後，在每個電晶體Q1的閘極電極，連接閘極控制電路GC，並且藉由該閘極控制電路GC，而控制電晶體Q1的開關動作。在如此構成的反相器電路INV，藉由在閘極控制電路GC控制電晶體Q1的開關動作，而將直流電變換成3相交流電，再將該3相交流電供給到3相感應馬達MT。
在本實施形態的反相器電路INV，作為開關元件，使用IGBT也就是電晶體Q1，並且以與電晶體Q1逆並聯連接的方式設置二極體FWD。然而，雖然從藉由開關元件而實現開關功能的觀點，必須使用作為開關元件的電晶體Q1，但也可考慮沒有二極體FWD的構成。然而，在連接到反相器電路INV的負載包含電感的情況，則必須設置二極體FWD。 ［實施例］
二極體FWD在負載不包含電感之純電阻的情況，由於沒有回流的能量，故並非必要。然而，對於負載連接包含馬達等電感的電路之情況，具有負載電流流經與開啟的開關為相反方向的模式。也就是說，在負載包含電感的情況，有時候能量會從負載的電感返回反相器電路INV（有時候電流會逆流）。
此時，在IGBT也就是電晶體Q1單體，由於不具有可使該回流電流流動的功能，所以必須與電晶體Q1逆並聯地連接二極體FWD。也就是說，在反相器電路INV，如馬達控制般在負載包含電感的情況，將電晶體Q1關閉時，必須釋放電感所儲存的能量（1／2LI2 ）。然而，在電晶體Q1單體，無法使釋放電感所儲存的能量之用的回流電流流動。於是，為了使該電感所儲存的電能回流，而與電晶體Q1逆並聯地連接二極體FWD。也就是說，二極體FWD具有為了釋放電感所儲存的電能而使回流電流流動的功能。由上文可知，在連接到包含電感的負載之反相器電路，必須與開關元件也就是電晶體Q1逆並聯地設置二極體FWD。該二極體FWD被稱為自由輪二極體。
又，本實施形態的反相器電路INV之情況，例如，如圖1所示，在高側用的端子HT與低側用的端子LT之間，連接電容元件CAP。該電容元件CAP例如具有使反相器電路INV的開關雜訊呈現平滑或者系統電壓穩定的功能。在圖1所示之例，電容元件CAP被設置在反相器電路INV的外部，但電容元件CAP也可被設置在反相器電路INV的內部。
又，本實施形態的反相器電路INV被連接到電阻元件R1及偵測電路（電流偵測電路）DTC。電阻元件R1為量測從負載也就是馬達MT經由下臂而流動到低側用的端子LT之電流的分路電阻。偵測電路DTC被連接到分路電阻也就是電阻元件R1的兩端。藉由量測電阻値為已知的電阻元件R1之兩端的電壓，而可算出流動到電阻元件R1的電流。偵測電路DTC為例如放大電路，在放大電路所放大的電壓訊號例如從端子（資料輸出端子）SDT輸出。電阻元件R1及偵測電路DTC的詳細內容如下文所述。
＜功率半導體晶片的構造＞ 接著，針對具備構成圖1所示的反相器電路INV之IGBT也就是電晶體Q1的功率半導體晶片之構造、及具備二極體FWD的半導體晶片之構造，參考圖示予以說明。圖2為表示形成有圖1所示的電晶體之半導體晶片的表面側之形狀的平面圖。圖3為表示圖2所示的半導體晶片之背面的平面圖。圖4為表示圖2及圖3所示的半導體晶片所具有的電晶體之構造例的剖面圖。
本實施形態的情況，構成反相器電路INV的電晶體Q1與二極體FWD被形成在彼此獨立的半導體晶片。下文中，針對形成有電晶體Q1的半導體晶片予以説明之後，再針對形成有二極體FWD的半導體晶片予以説明。
如圖2及圖3所示，本實施形態的半導體晶片SC1具有表面（面、上面、主面）SCt（參考圖2）、及表面SCt的相反側之背面（面、下面、主面）SCb（參考圖3）。半導體晶片SC1的表面SCt及背面SCb分別為四角形。表面SCt的面積與背面SCb的面積例如相等。
又，如圖2所示，半導體晶片SC1具有在表面SCt所形成的閘極電極（閘極電極墊、表面電極）GP及射極電極（射極電極墊、表面電極）EP。在圖2所示之例，於表面SCt露出一個閘極電極GP與一個射極電極EP。射極電極EP的露出面積比閘極電極GP的露出面積更大。射極電極EP被連接到反相器電路INV（參考圖1）的輸出端子、或者低側用的端子LT（參考圖1）。因此，藉由使射極電極EP的露出面積增大，而可降低大電流所流經的傳送路徑之電感。
又，如圖3所示，半導體晶片SC1具有在背面SCb所形成的集極電極（集極電極墊、背面電極）CP。在半導體晶片SC1的背面SCb全體，形成有集極電極CP。比較圖2與圖3可知，集極電極CP的露出面積比射極電極EP的露出面積更大。詳細內容如下文所述，集極電極CP被連接到反相器電路INV（參考圖1）的輸出端子、或者高側用的端子HT（參考圖1）。因此，藉由使集極電極CP的露出面積增大，而可降低大電流所流經的傳送路徑之電感。
尚且，在圖2及圖3，針對半導體晶片SC1的基本構成予以説明，但也可套用各種變形例。例如，除了圖2所示的電極，也可設置溫度偵測用的電極、電壓偵測用的電極、或者電流偵測用的電極等，半導體晶片SC1的動作狀態之監視用、或者半導體晶片SC1的檢查用之電極等。設置該等電極時，與閘極電極GP同樣，在半導體晶片SC1的表面SCt露出。又，該等電極相當於訊號傳送用的電極，各電極的露出面積比射極電極EP的露出面積更小。
又，半導體晶片SC1所具備的電晶體Q1（參考圖4）例如具有如圖4所示的構造。在半導體晶片SC1的背面SCb所形成的集極電極CP上，形成有p+ 型半導體區域PR1。在p+ 型半導體區域PR1上，形成有n+ 型半導體區域NR1，在該n+ 型半導體區域NR1上，形成有n-型半導體區域NR2。然後，在n- 型半導體區域NR2上，形成有p型半導體區域PR2，貫通該p型半導體區域PR2，形成有到達n- 型半導體區域NR2的溝槽TR。進而，形成有被整合到溝槽TR而成為射極區域的n+ 型半導體區域ER。在溝槽TR的內部，例如，形成有由氧化矽膜所構成的閘極絕緣膜GOX，經由該閘極絕緣膜GOX而形成閘極電極GE。該閘極電極GE例如由聚矽膜所形成，並且以埋入溝槽TR的方式形成。
在如此構成的電晶體Q1，閘極電極GE被連接到圖2所示的閘極電極GP。同樣地，成為射極區域的n+ 型半導體區域ER係與射極電極EP電性連接。成為集極區域的p+ 型半導體區域PR1係與在半導體晶片SC1的背面SCb所形成的集極電極CP電性連接。電晶體Q1兼具功率MOSFET的高速開關特性及電壓驅動特性、及雙極電晶體的低開啟電壓特性。
尚且，n+ 型半導體區域NR1被稱為緩衝層。該n+ 型半導體區域NR1的設置目的為：在電晶體Q1關閉時，防止從p型半導體區域PR2朝向n- 型半導體區域NR2內成長的空乏層接觸在n- 型半導體區域NR2的下層所形成的p+ 型半導體區域PR1，也就是防止打穿現象。又，為了限制從p+ 型半導體區域PR1朝向n- 型半導體區域NR2的電洞注入量等目的，而設置n+ 型半導體區域NR1。
又，電晶體Q1的閘極電極GE被連接到圖1所示的閘極控制電路GC。此時，藉由來自閘極控制電路GC的訊號經由閘極電極GP（參考圖4）而被施加到電晶體Q1的閘極電極GE（參考圖4），來從閘極控制電路GC控制電晶體Q1的開關動作。
接著，針對形成有圖1所示的二極體FWD之半導體晶片予以説明。圖5為表示形成有圖1所示的二極體之半導體晶片的表面側之形狀的平面圖。圖6為表示圖5所示的半導體晶片之背面的平面圖。又，圖7為表示圖5及圖6所示的半導體晶片所具有的二極體之構造例的剖面圖。
如圖5及圖6所示，本實施形態的半導體晶片SC2具有表面（面、上面、主面）SCt（參考圖5）、及表面SCt的相反側之背面（面、下面、主面）SCb（參考圖6）。半導體晶片SC2的表面SCt及背面SCb分別為四角形。表面SCt的面積與背面SCb的面積係例如相等。又，比較圖2與圖5可知，半導體晶片SC1（參考圖2）的表面SCt之面積比半導體晶片SC2（參考圖5）的表面SCt之面積更大。
又，如圖5所示，半導體晶片SC2具有在表面SCt所形成的陽極電極（陽極電極墊、表面電極）ADP。又，如圖6所示，半導體晶片SC2具有在背面SCb所形成的陰極電極（陰極電極墊、背面電極）CDP。在半導體晶片SC2的背面SCb全體，形成有陰極電極CDP。
又，半導體晶片SC2所具備的二極體FWD例如具有圖7所示的構造。如圖7所示，在半導體晶片SC2的背面SCb所形成的陰極電極CDP上，形成有n+ 型半導體區域NR3。然後，在n+ 型半導體區域NR3上形成有n- 型半導體區域NR4，在n- 型半導體區域NR4上，形成有彼此分離的p型半導體區域PR3。在p型半導體區域PR3之間，形成有p- 型半導體區域PR4。在p型半導體區域PR3與p- 型半導體區域PR4上，形成有陽極電極ADP。陽極電極ADP例如由鋁－矽所構成。
若依照如此構成的二極體FWD，則對陽極電極ADP施加正電壓，對陰極電極CDP施加負電壓的話，n- 型半導體區域NR4與p型半導體區域PR3之間的pn接面被施加順向偏壓，而使電流流通。另外，對陽極電極ADP施加負電壓，對陰極電極CDP施加正電壓的話，n- 型半導體區域NR4與p型半導體區域PR3之間的pn接面被施加逆向偏壓，而使電流不流通。如此一來，可使具有整流功能的二極體FWD動作。
＜驅動電路的構成＞ 接著，針對圖1所示的閘極控制電路GC之構成予以説明。圖8為表示閘極控制電路GC的電路區塊構成之圖。在圖8，舉出驅動3相感應馬達MT之反相器電路INV的3相之中的1相之例，針對控制該1相的閘極控制電路GC之構成予以説明。在圖8，在與高壓電源電性連接的端子VCC、與例如與低壓電源電性連接的端子COM之間，例如，構成反相器電路INV的1相分之高側電晶體HQ1與低側電晶體LQ1以串聯連接。然後，高側電晶體HQ1與低側電晶體LQ1之間的中間節點經由端子Vs而與3相感應馬達MT電性連接。
在此，閘極控制電路GC構成為控制高側電晶體（高側IGBT）HQ1的開啟/關閉動作與低側電晶體（低側IGBT）LQ1的開啟/關閉動作。例如，閘極控制電路GC藉由控制對於高側電晶體HQ1的閘極電極施加的閘極電壓，而實現高側電晶體HQ1的開啟/關閉動作，並且藉由控制對於低側電晶體LQ1的閘極電極施加的閘極電壓，而實現低側電晶體LQ1的開啟/關閉動作。
圖8所示的閘極控制電路GC例如被連接到與低壓電源（例如15伏特）電性連接的端子VDD及與基準電位（例如接地電位等固定電位）電性連接的端子VSS。尚且，在下文所述的圖9所示之例，端子VDD被連接到邏輯電路LOG，低壓電源經由邏輯電路LOG被供給到閘極控制電路GC。閘極控制電路GC具有：輸入訊號處理電路ISC，其處理從反相器電路INV的端子THI及端子TLI輸入的輸入訊號；位準轉換電路LSC；低側驅動電路DCL；及高側驅動電路DCH。
低側驅動電路DCL基於從輸入訊號處理電路ISC輸出的處理訊號，而控制對於低側電晶體LQ1的閘極電極施加的閘極電壓。例如，低側驅動電路DCL從端子VSS輸入基準電位，再將基於該基準電位而生成的閘極電壓供給到低側電晶體LQ1的閘極電極。其中，被供給到閘極電極的閘極電壓相對於基準電位為閾值電壓以上的情況，低側電晶體LQ1會開啟。另外，被供給到閘極電極的閘極電壓相對於基準電位為未達閾值電壓的情況，低側電晶體LQ1會關閉。如此一來，低側電晶體LQ1的開啟/關閉動作由低側驅動電路DCL所控制。
另外，高側驅動電路DCH將輸入訊號處理電路ISC的處理訊號輸入到位準轉換電路LSC之後，基於來自該位準轉換電路LSC的輸出訊號，而控制對於高側電晶體HQ1的閘極電極施加的閘極電壓。例如，高側驅動電路DCH從連接到負載也就是馬達MT的端子Vs輸入成為基準的基準電位。在高側電晶體HQ1，例如使用高側電晶體HQ1的射極電位作為基準電位。然而，高側電晶體HQ1的射極電位會在被供給到端子COM的電位與被供給到端子VCC的電位之間變動。在高側電晶體HQ1開啟的情況，高側電晶體HQ1的射極電位會成為與被供給到端子VCC的電源電位為相同電位。這意指為了使高側電晶體HQ1開啟，而必須將電源電位作為基準生成閘極電壓。因此，在高側驅動電路DCH，從端子Vs輸入高側電晶體HQ1的射極電位，然後將從該端子Vs輸入的電位作為基準，再生成對於高側電晶體HQ1的閘極電極施加的閘極電壓。由於從端子Vs輸入的電位會變動到成為電源電位為止，因此以從該端子Vs輸入的電位作為基準而生成的高側電晶體HQ1之閘極電壓需要比電源電位更高的電位。在高側驅動電路DCH，例如，將端子VFB與位在反相器電路INV（也就是下文所述的圖9所示的半導體裝置PKG1）之外部的低壓電源LPS（例如15伏特）連接，然後利用從該端子VFB輸入的電位，而生成比電源電位更高的閘極電壓。該閘極電壓從高側驅動電路DCH被供給到高側電晶體HQ1的閘極電極。如上文所述，被供給到閘極電極的閘極電壓相對於基準電位為閾值電壓以上的情況，高側電晶體HQ1會開啟，而被供給到閘極電極的閘極電壓相對於基準電位未達到閾值電壓的情況，高側電晶體HQ1會關閉。如此一來，高側電晶體HQ1的開啟/關閉動作會由高側驅動電路DCH所控制。
＜關於電流量測＞ 如上文所述，由於功率變換電路為藉由開關動作而供給電力的電路，因此在使用該電路時，較佳為監視開關動作是否正確進行。作為監視功率變換電路的開關動作之方法，具有監視流經電路的電流之方法。若監視流經電路的電流，則例如偵測到過電流流經電路，即停止電力供給，而可抑制負載的損傷。又，例如若繼續量測流經電路的電流，則可利用量測結果，而對功率變換電路的動作進行反饋控制。
然而，如上文所述，在量測流經電路的電流，然後基於量測結果而控制功率變換電路的情況，必須以高精確度進行量測。例如，若由於錯誤偵測到過電流，而導致功率變換電路的動作頻繁停止，則安裝該功率變換電路的系統之運轉效率會降低。又，進行反饋控制的情況，必須特別以高精確度進行量測。
於是，本申請案發明者針對量測功率變換電路的電流之技術進行探討。首先，作為量測流經功率變換電路的電流之方法，具有使用分路電阻的方法。在使用分路電阻的電流量測方法，藉由偵測電阻値為已知的電阻元件R1（參考圖1）之兩端的電壓，而可算出流經電阻元件R1的電流。此時，相較於直接量測電流値的方法，由於雜訊的影響等相對較小，因此可提升量測精確度。在本實施形態，如圖1所示，套用對於負載也就是馬達MT的低電位側連接電阻元件R1的低側偵測方式。作為圖1的變形例，可套用對於負載也就是馬達MT的高電位側連接電阻元件R1的高側偵測方式。在低側偵測方式的情況，由於偵測在與接地（ground）電位之間產生的電位差即可，因此可簡化偵測電路的構成。另外，高側偵測方式的情況，即使負載也就是馬達MT被接地的情況也可偵測。
如此一來，若利用分路電阻量測電流，則可提升量測精確度。然而，在分路電阻與功率變換電路之間的距離較遠的情況，在從功率變換電路到達分路電阻的路徑，由於受到雜訊等的影響，而有無法量測正確値的情況。因此，從提升電流的量測精確度之觀點來看，分路電阻與功率變換電路之間的路徑距離愈短愈佳。例如，如圖1所示，在半導體裝置PKG1中內建反相器電路INV與分路電阻也就是電阻元件R1的情況，可縮短反相器電路INV與電阻元件R1之間的路徑距離。
然而，若依照本申請案發明者的探討，可知藉由調整構成反相器電路INV及電阻元件R1的複數之電子元件之配置，可進而提升電流的量測精確度。
＜半導體裝置的構成＞ 以下，針對構成圖1所示的反相器電路INV之半導體裝置PKG1的構成例使用圖示予以詳細説明。圖9為表示圖1所示的半導體裝置之電路構成的詳細內容之説明圖。在圖9，使用圖8所説明的輸入訊號處理電路ISC、及位準轉換電路LSC省略圖示。在圖9所示之例，輸入訊號處理電路ISC（參考圖8）被設置在低側驅動電路DCL及高側驅動電路DCH的內部，位準轉換電路LSC（參考圖8）被設置在高側驅動電路DCH的內部。
如圖9所示，本實施形態的半導體裝置PKG1具備：構成反相器電路的開關元件之六個功率半導體晶片（半導體晶片SCH1、SCH2、SCH3、SCL1、SCL2、及SCL3）；及控制功率半導體晶片的動作之控制晶片（半導體晶片SCC）。尚且，如上文所述，由於本實施形態的功率半導體晶片所具備的功率電晶體為IGBT，因此對於複數之功率半導體晶片的各者，形成有連接二極體FWD的半導體晶片SC2。
高側的功率半導體晶片也就是半導體晶片SCH1、SCH2、及SCH3的各者之集極電極經由形成有二極體FWD的半導體晶片SC2之陰極電極，而被連接到與相對較高的電源電位之傳送路徑連接的端子也就是端子（導線、外部導線）HT。從端子HT例如供給600V左右的高電源電位。又，高側的功率半導體晶片也就是半導體晶片SCH1、SCH2、及SCH3的各者之射極電極經由形成有二極體FWD的半導體晶片SC2之陽極電極，而被連接到與負載也就是馬達MT（參考圖1）連接的輸出端子也就是端子（導線、外部導線）TU、TV、或者TW之任一者。在如圖9所示之例，半導體晶片SCH1的射極電極被連接到端子TU，半導體晶片SCH2的射極電極被連接到端子TV，半導體晶片SCH3的射極電極被連接到端子TW。
又，低側的功率半導體晶片也就是半導體晶片SCL1、SCL2、及SCL3的各者之集極電極經由形成有二極體FWD的半導體晶片SC2之陰極電極，而被連接到端子TU、TV或TW之任一者。在圖9所示之例，半導體晶片SCL1的集極電極被連接到端子TU，半導體晶片SCL2的集極電極被連接到端子TV，半導體晶片SCL3的集極電極被連接到端子TW。又，低側的功率半導體晶片也就是半導體晶片SCL1、SCL2、及SCL3的各者之射極電極經由半導體晶片SC2的陽極電極，而被連接到與相對較低的電源電位之傳送路徑連接的端子也就是端子（導線、外部導線）LT。
又，六個功率半導體晶片的各者之閘極電極係與控制晶片也就是半導體晶片SCC電性連接。具體而言，半導體晶片SCC具有：驅動高側的開關元件之高側驅動電路DCH；及驅動低側的開關元件之低側驅動電路DCL。高側的功率半導體晶片也就是半導體晶片SCH1、SCH2、及SCH3的各者之閘極電極係與半導體晶片SCC的高側驅動電路DCH電性連接。又，低側的功率半導體晶片也就是半導體晶片SCL1、SCL2、及SCL3的各者之閘極電極係與半導體晶片SCC的低側驅動電路DCL電性連接。
又，半導體晶片SCC的高側驅動電路DCH係被連接到高側的控制用之輸入訊號被供給之輸入端子也就是端子（導線、外部導線）TH1、TH2、及TH3。又，高側驅動電路DCH係被連接到供給生成高側用的閘極電壓之用的電位之端子VFB。尚且，在圖9，舉出一個端子VFB為代表來記載，但U相、V相、W相的各者皆有對應的端子VFB。因此，在高側驅動電路DCH，連接三個端子VFB。
又，半導體晶片SCC的低側驅動電路DCL被連接到低側的控制用之輸入訊號被供給的輸入端子也就是端子（導線、外部導線）TL1、TL2、及TL3。又，低側驅動電路DCL被連接到供給生成低側用的閘極電壓之用的電位之端子VSS。
又，半導體晶片SCC係關於高側驅動電路DCH及低側驅動電路DCL的動作之控制，具有進行演算處理的邏輯電路LOG。如此一來，半導體晶片SCC具備邏輯電路LOG的情況，由於可在半導體晶片SCC的內部生成資料的處理及控制訊號，因此訊號的傳送速度較快。然而，作為本實施形態的變形例，半導體晶片SCC可不具備邏輯電路LOG，而與在半導體裝置PKG1的外部所設置的演算處理電路之間進行訊號傳送。
又，如上文所述，本實施形態的半導體裝置PKG1內建作為分路電阻而動作的電阻元件R1。電阻元件R1係內建在下文所述的圖12所示的電阻元件（電子元件、晶片元件、晶片電阻）CR1，電阻元件R1的一端部被連接到電極RE1，另一端部被連接到電極RE2。如圖9所示，電極RE1係與低側用的功率半導體晶片也就是半導體晶片SCL1、SCL2、及SCL3的各者之射極電極EP（參考圖2）電性連接。又，電極RE1被連接到低側的端子也就是端子LT，電極RE2被連接到與接地（ground）電位連接的端子NT。電流未流經電阻元件R1的情況，端子LT與端子NT為相同電位（例如接地電位）。然而，電流流經電阻元件R1的情況，電壓會下降，端子LT的電位會變化。偵測電路DTC量測該端子LT的電位之變化作為電壓値，而偵測流經電阻元件R1的電流。因此，電阻元件R1的兩端之電極RE1、RE2的各者被連接到半導體晶片SCC所具有的偵測電路DTC。
在圖9所示之例，偵測電路DTC具備被連接到雜訊過濾器電路NF1及雜訊過濾器電路NF1的放大電路（運算放大器）AP1。雜訊過濾器電路NF1在放大電路AP1與電阻元件R1之間被連接。電阻元件R1的電極RE1及電極RE2的電位在利用雜訊過濾器電路NF1而降低雜訊的狀態，被輸入到放大電路AP1。然後，若在放大電路AP1偵測到的電位差為預先設定的電壓閾値以上，則會對於閘極控制電路GC輸出關閉訊號，而停止對於負載的電流供給。也就是說，本實施形態的偵測電路DTC藉由量測分路電阻也就是電阻元件R1的兩電極間之電位差，而在過電流流經反相器電路的情況，偵測過電流。又，在偵測到過電流的情況，於半導體晶片SCC的內部，對於閘極控制電路GC輸出關閉訊號。若根據半導體裝置PKG1，則由於偵測電路DTC與閘極控制電路GC之間的傳送距離較短，因此可縮短偵測電路DTC偵測過電流至對於閘極控制電路GC輸入關閉訊號為止的傳送時間。又，藉由使關閉訊號的傳送距離變短，可降低對於關閉訊號造成影響的雜訊成分。
又，在圖9所示之例，偵測電路DTC具備連接到雜訊過濾器電路NF2及雜訊過濾器電路NF2的放大電路（運算放大器）AP2。雜訊過濾器電路NF2被連接到放大電路AP2與電阻元件R1之間。電阻元件R1的電極RE1及電極RE2的電位在利用雜訊過濾器電路NF2而降低雜訊的狀態，被輸入到放大電路AP2。然後，在放大電路AP2偵測到的電位差經由端子（導線、外部導線）SDT作為訊號被輸出到半導體裝置PKG1的外部。也就是說，本實施形態的偵測電路DTC可藉由量測分路電阻也就是電阻元件R1的兩電極間之電位差，而監視流經反相器電路的電流之値。又，也可基於從端子SDT輸出的訊號，而調整被輸入到閘極控制電路GC的訊號。換言之，可利用從端子SDT輸出的訊號作為反饋控制用的訊號。
尚且，在圖9所示之例，偵測電路DTC具備雜訊過濾器電路NF1與放大電路AP1之組合、及雜訊過濾器電路NF2與放大電路AP2之組合的二個偵測電路。然而，偵測電路DTC所具備的放大電路之數量不限定於圖9所示之例。例如，可具備放大電路AP1及放大電路AP2之中的任一者。又，例如，除了放大電路AP1及放大電路AP2，也可另外具備其他的放大電路。又，也有在放大電路AP1、AP2與電阻元件R1之間不隔著雜訊過濾器電路NF1、NF2的變形例。然而，由於可藉由降低被輸入到放大電路AP1、AP2的訊號之雜訊成分，而提升在偵測電路DTC的偵測精確度，因此如同本實施形態所示，較佳為在放大電路AP1、AP2與電阻元件R1之間隔著雜訊過濾器電路NF1、NF2。
＜外觀構造＞ 具備圖9所示的複數之半導體晶片及電阻元件R1之電阻元件CR1（參考圖12）由圖10所示的密封體MR密封。圖10為表示具備圖9所示之電路的半導體裝置之外觀的平面圖。圖11為沿著圖10的Y方向之側面圖。
如圖10所示，半導體裝置PKG1的密封體MR在俯視下具有：沿著X方向延伸的邊（長邊）MRs1；位在邊MRs1的相反側之邊（長邊）MRs2；沿著與X方向交叉（在圖10為正交）的Y方向延伸的邊（短邊）MRs3；及位在邊MRs3的相反側之邊（短邊）MRs4。又，邊MRs1及邊MRs2相較於邊MRs3及邊MRs4相對較長。尚且，在圖10所示之例，半導體裝置PKG1的密封體MR在俯視下成為四角形（在圖10為長方形）。然而，半導體裝置PKG1的平面形狀具有四角形以外之各種變形例。例如、四角形的四個角部之中，可將各長邊與各短邊交叉的交點之部分相對於X方向及Y方向而斜向切割。此時，可抑制密封體MR的角部缺少。
又，從密封體MR的側面，複數之導線LD會露出。具體而言，密封體MR所具備的複數之邊之中，在彼此位於相反側的長邊也就是邊MRs1及邊MRs2的各者，複數之導線LD會露出。另外，密封體MR所具備的複數之邊之中，在彼此位在相反側的短邊也就是邊MRs3及邊MRs4的各者，導線LD不會露出。然而，如圖11所示，圖12所示的懸吊導線HL之一部分（被切斷之面）會在圖10所示的邊MRs3及邊MRs4之各者露出。如此一來，成為長方形（矩形）的平面形狀之密封體MR之中，從彼此位在相反側的長邊之各者選擇性突出複數之導線LD的封裝構造被稱為DIP（Dual Inline package）或者SOP（Small Outline Package）。尚且，在圖11所示之例，複數之導線LD的各者具有沿著密封體MR的厚度方向（上面MRt及下面MRb之中從一方朝向另一方的方向）也就是Z方向延伸的形狀。具有此種形狀的導線之半導體裝置PKG1被稱為DIP。然而，作為本實施形態的變形例，可套用於SOP或SON（Small Outline Non-Leaded Package）等封裝構造。此時，可沿著未圖示的安裝基板之表面而安裝半導體裝置。
又，複數之導線LD之中，從密封體MR的邊MRs1側露出的複數之導線LD1之各者被連接到圖9所示的複數之功率半導體晶片（半導體晶片SCH1、SCH2、SCH3、SCL1、SCL2、及SCL3）之射極電極或者集極電極。複數之導線LD1例如構成端子HT或端子TU，TV、TW等以相對較高的電壓動作的高電壓電路之一部分。另外，複數之導線LD之中，從密封體MR的邊MRs2側露出的複數之導線LD2之各者主要被連接到圖9所示的半導體晶片SCC。複數之導線LD2構成圖9所示的端子TH1～TH3、TL1～TL3、VSS、VDD、及SDT等以相對較低的電壓動作之低電壓電路的一部分。如此一來，藉由使包含在高電壓電路的複數之導線LD1及包含在低電壓電路的複數之導線ID2從彼此為相反側之邊露出，而可在密封體MR的外部，擴大高電壓電路與低電壓電路之間的沿面距離。結果，可抑制高電壓電路與低電壓電路之間的沿面放電。
又，在密封體MR的上面MRt，標記MRmk被刻印。標記MRmk為例如製品的型式等之識別記號。又，在密封體MR，形成有複數之（在圖10為二個）開口部MRH。開口部MRH為將半導體裝置PKG1固定在未圖示的安裝基板時插入螺絲等固定夾具插入部，並且在密封體MR的上面MRt及下面MRb（參考圖11）之中，形成為從一方貫通到另一方。複數之開口部MRH的各者被配置在密封體MR的四個邊之中，與連結短邊也就是邊MRs3的中點及邊MRs4的中點之中心線（假想線）VCL重疊的位置。在圖10所示之例，複數之開口部MRH的各者在俯視下為圓形，圓的中心重疊於中心線VCL。尚且，在圖10，二個開口部MRH的各者成為朝向密封體MR的短邊展開的形狀。然而，若具有可插入螺絲等固定夾具的開口面積，則可在密封體MR的短邊之內側於俯視下形成有封閉的開口部MRH（貫通孔）。
＜內部構造＞ 接著，針對半導體裝置的內部之配置予以說明。圖12為穿透圖10所示的密封體而表示半導體裝置的內部構造之平面圖。又，圖13為放大表示圖12所示的控制用之半導體晶片的周邊之主要部分放大平面圖。又，圖14為放大表示圖12所示的配線基板之周邊的主要部分放大平面圖。又，圖15為放大表示圖12所示的電阻元件之周邊的放大平面圖。
參考圖12所示的配置說明上述的半導體裝置PKG1所具備的各元件之電性連接關係，如以下所示。也就是說，半導體晶片SCH1、SCH2、及SCH3的各者例如經由焊接等導電性的黏合材而被搭載在一個晶片搭載部（焊墊）DPH上。如已經説明的圖4所示，在半導體晶片SCH1、SCH2、及SCH3的背面SCb，形成有集極電極CP。又，晶片搭載部DPH為例如以銅（Cu）等金屬為主要成分的導電性構件，並且連接到端子HT。在圖12所示之例，晶片搭載部DPH與端子HT係一體形成。換言之，在圖12所示之例，晶片搭載部DPH及端子HT的各者構成一片金屬板的一部分。半導體晶片SCH1、SCH2、及SCH3的各者在形成有集極電極CP（參考圖4）的背面SCb（參考圖4）與晶片搭載部DPH相向的狀態下，經由導電性的黏合材，而被搭載到晶片搭載部DPH上。藉此，半導體晶片SCH1、SCH2、及SCH3的集極電極CP經由晶片搭載部DPH而被連接到端子HT。
又，在晶片搭載部DPH，另外搭載有三個半導體晶片SC2。如已經説明的圖7，在半導體晶片SC2的背面SCb，形成有陰極電極CDP。三個半導體晶片SC2的各者在形成有陰極電極CDP（參考圖7）的背面SCb（參考圖7）與晶片搭載部DPH相向的狀態下，經由導電性的黏合材而被搭載到晶片搭載部DPH上。藉此，半導體晶片SCH1、SCH2、及SCH3的集極電極CP（參考圖4）係與晶片搭載部DPH上所搭載的半導體晶片SC2之陰極電極CDP（參考圖7）電性連接。
又，在半導體晶片SCH1、SCH2、及SCH3的表面SCt（參考圖4）形成的射極電極EP（參考圖4）經由引線WH而被連接到端子TU、TV或TW的任一者。在圖12所示之例，端子TU、TV、及TW的各者連接到彼此分離的金屬板也就是晶片搭載部DPL。在圖12所示之例，晶片搭載部DPL與端子TU的組合、晶片搭載部DPL與端子TV的組合、及晶片搭載部DPL與端子TW的組合分別一體形成。換言之，晶片搭載部DPL與端子TU的組合、晶片搭載部DPL與端子TV的組合、及晶片搭載部DPL與端子TW的組合分別構成一片金屬板的一部分。又，連接到端子TU、TV、及TW的金屬板的各者具備引線WH被連接的引線黏合區域。複數之引線WH的各者係一方的端部被連接到高側的功率半導體晶片之射極電極EP（參考圖4），另一方的端部被連接到與端子TU、TV、及TW連接的金屬板之引線黏合區域。又，複數之引線WH的各者在兩端部的途中被連接到半導體晶片SC2的陽極電極ADP（參考圖7）。換言之，高側的功率半導體晶片之射極電極EP經由引線WH而被連接到半導體晶片SC2的陽極電極ADP、及端子TU、TV、及TW的任一者。
又，半導體晶片SCL1、SCL2、及SCL3例如經由焊接等導電性的黏合材，而分別被搭載在彼此分離的三個晶片搭載部（焊墊）DPL上。如已經説明的圖4所示，在半導體晶片SCL1、SCL2、及SCL3的背面SCb，形成有集極電極CP。又，複數之晶片搭載部DPL的各者為例如以銅（Cu）等金屬為主要成分的導電性構件，並且連接到端子TU、TV、及TW的任一者。半導體晶片SCL1、SCL2、及SCL3的各者在形成有集極電極CP（參考圖4）的背面SCb（參考圖4）與晶片搭載部DPL相向的狀態，經由導電性的黏合材而被搭載到晶片搭載部DPL上。藉此，半導體晶片SCL1、SCL2、及SCL3的集極電極CP經由晶片搭載部DPL而被連接到端子TU、TV、及TW的任一者。
又，在半導體晶片SCL1、SCL2、及SCL3的表面SCt（參考圖4）所形成的射極電極EP（參考圖4）經由引線WL而被連接到端子LT。又，連接到端子LT的金屬板具備引線WL被連接的引線黏合區域。複數之引線WL的各者係一方的端部被連接到低側的功率半導體晶片之射極電極EP（參考圖4），另一方的端部被連接到與端子LT連接的金屬板之引線黏合區域。又，複數之引線WL的各者在兩端部的途中被連接到半導體晶片SC2的陽極電極ADP（參考圖7）。換言之，低側的功率半導體晶片的射極電極EP經由引線WL而被連接到半導體晶片SC2的陽極電極ADP及端子LT。
複數之引線WH及複數之引線WL的各者例如由鋁形成。又，由於在引線WH及引線WL，相較於其他引線WR，流經較大的電流，因此引線WH及引線WL的線徑比被連接到半導體晶片SCC的引線WR之線徑更粗。被連接到半導體晶片SCC的引線WR例如由金（Au）或銅（Cu）形成，並且與引線WH及引線WL同樣可使用鋁製的引線。
又，在Y方向，六個功率半導體晶片（半導體晶片SCH1、SCH2、SCH3、SCL1、SCL2、及SCL3）的各者被配置在比密封體MR的邊MRs2更靠近邊MRs1的位置。藉此，可縮短從六個功率半導體晶片的射極電極或集極電極到達圖10所示的複數之導線LD1之傳送距離。
又，六個功率半導體晶片的各者之閘極電極係與控制晶片也就是半導體晶片SCC電性連接。低側的功率半導體晶片也就是半導體晶片SCL1、SCL2、及SCL3的各者之閘極電極GP（參考圖2）經由引線WGL而被連接到半導體晶片SCC的墊（電極墊、電極、表面電極）PDGL（參考圖13）。墊PDGL為在半導體晶片SCC的表面SCt（參考圖13）側露出的電極墊，並且被連接到圖9所示的低側驅動電路DCL。又，高側的功率半導體晶片也就是半導體晶片SCH1、SCH2、及SCH3的各者之閘極電極GP（參考圖2）經由引線WGH而被連接到半導體晶片SCC的墊（電極墊、電極、表面電極）PDGH（參考圖13）。墊PDGH為在半導體晶片SCC的表面SCt側露出的電極墊，並且被連接到圖9所示的高側驅動電路DCH。
在圖13所示之例，半導體晶片SCC經由黏合材BD而被搭載到晶片搭載部DPC的上面DPt上。半導體晶片SCC的表面SCt在俯視下具有：彼此位在相反側的邊（長邊）SCs1及邊（長邊）SCs2；朝與邊SCs1及邊SCs2交叉的方向延伸的邊（短邊）SCs3；及位在邊SCs3的相反側之邊（短邊）SCs4。又，半導體晶片SCC的長邊被配置成沿著圖12所示的密封體MR之長邊而延伸。換言之，半導體晶片SCC以半導體晶片SCC的邊SCs1及邊SCs2的各者朝X方向延伸的方式而被配置在晶片搭載部DPC（參考圖12）上。
圖12所示的半導體裝置PKG1之半導體晶片SCC的各邊之位置關係可如下所示。也就是說，半導體晶片SCC的邊SCs2（參考圖13）位在邊SCs1（參考圖13）與密封體MR的邊MRs2之間。換言之，半導體晶片SCC的邊SCs1位在邊SCs2與密封體MR的邊MRs1之間。又，半導體晶片SCC的邊SCs3（參考圖13）位在邊SCs4（參考圖13）與密封體MR的邊MRs3之間。換言之，半導體晶片SCC的邊SCs4位在邊SCs3與密封體MR的邊MRs4之間。
又，如圖12所示，本實施形態的半導體裝置PKG1之情況，半導體晶片SCL1、SCL2、及SCL3的各者之閘極電極GP（參考圖2）經由引線WGL而被直接連接到半導體晶片SCC的墊PDGL（參考圖13）。換言之，半導體晶片SCL1、SCL2、及SCL3的各者之閘極電極GP不經由配線基板PCB即被連接到半導體晶片SCC。另外，半導體晶片SCH1、SCH2、及SCH3的各者之閘極電極GP（參考圖2）經由配線基板PCB而被連接到半導體晶片SCC的墊PDGH（參考圖13）。配線基板PCB為具有由絕緣材料構成的基材、及在上述基材所形成的複數之配線BW之配線材，並且被搭載成在晶片搭載部DPC上與半導體晶片SCC相鄰。具體而言，在俯視下，於配線基板PCB與密封體MR的邊MRs3之間搭載有半導體晶片SCC。換言之，在俯視下，於半導體晶片SCC與密封體MR的邊MRs4之間搭載有配線基板PCB。
如圖14所示，配線基板PCB所具備的複數之配線BW之兩端部被連接到在配線基板PCB的上面PCBt露出的黏合墊（墊、黏合導線、黏合指）BPD。配線BW由在配線基板PCB的上面PCBt所形成的絕緣膜覆蓋，在絕緣膜所形成的開口部，黏合墊BPD會露出。又，對於複數之黏合墊BPD的各者，連接引線WR。複數之引線WR的一部分被連接到圖12所示的半導體晶片SCH1、SCH2、及SCH3。又，複數之引線WR之中的其他部分被連接到圖12所示的複數之導線LD之中、從密封體MR的邊MRs2側突出的導線LD。如此一來，配線基板PCB為將半導體晶片SCC、位在遠離半導體晶片SCC的位置之元件電性連接的中繼基板。
又，在圖14所示之例，配線基板PCB經由黏合材BD而被搭載到晶片搭載部DPC的上面DPt上。配線基板PCB的上面PCBt在俯視下具有：彼此位在相反側的邊（長邊）PCs1及邊（長邊）PCs2；朝與邊PCs1及邊PCs2交叉的方向延伸的邊（短邊）PCs3；及位在邊PCs3之相反側的邊（短邊）PCs4。又，配線基板PCB的長邊被配置成沿著圖12所示的密封體MR之長邊而延伸。換言之，配線基板PCB以配線基板PCB的邊PCs1及邊PCs2的各者朝X方向延伸的方式被搭載在晶片搭載部DPC（參考圖12）上。
本實施形態的情況，半導體晶片SCC在X方向被配置在比密封體MR的邊MRs4更靠近邊MRs3的位置。另外，半導體晶片SCH1、SCH2、及SCH3的各者在X方向被配置在比密封體MR的邊MRs3更靠近邊MRs4的位置。因此，從半導體晶片SCC到高側的功率半導體晶片為止的距離比從半導體晶片SCC到低側的功率半導體晶片為止的距離相對較遠。於是，在本實施形態，於半導體晶片SCC與高側的功率半導體晶片之間的傳送路徑中隔著配線基板PCB。半導體晶片SCC與高側的功率半導體晶片經由配線基板PCB而被電性連接的情況，相較於經由引線WGH而直接連接的情況，可縮短引線WGH的延伸距離。結果，由於引線WGH難以產生變形，因此可抑制引線WGH的變形所導致的可靠性降低。尚且，關於半導體晶片SCC在X方向被配置在比密封體MR的邊MRs4更靠近邊MRs3的位置之理由將於下文所述。
半導體晶片SCC被連接到從密封體MR的邊MRs2露出的複數之導線LD之中、高側的控制用之輸入訊號被供給的端子（導線、外部導線）TH1、TH2、及TH3。又，半導體晶片SCC被連接到從密封體MR的邊MRs2露出的複數之導線LD之中、低側的控制用之輸入訊號被供給的端子（導線、外部導線）TL1、TL2、及TL3。半導體晶片SCC與低側用之輸入端子也就是端子TL1、TL2、及TL3的各者經由引線WR（參考圖13）而被電性連接。半導體晶片SCC與高側用之輸入端子也就是端子TH1、TH2、及TH3的各者經由引線WR（參考圖13）及配線基板PCB而被電性連接。
又，在從密封體MR的邊MRs2露出的複數之導線LD，包含供給低壓電源電位的端子（導線、外部導線）VDD，端子VDD經由引線WR（參考圖13）而與半導體晶片SCC電性連接。
又，在Y方向，半導體晶片SCC被配置在比密封體MR的邊MRs1更靠近邊MRs2的位置。如此一來，可縮短從在半導體晶片SCC的表面SCt所形成的複數之電極的各者到圖10所示的複數之導線LD2為止的傳送距離。
又，在從密封體MR的邊MRs2露出的複數之導線LD，包含生成高側用的閘極電壓之用的電位被供給的複數之端子（導線、外部導線）VFB，複數之端子VFB的各者經由配線基板PCB及引線WR（參考圖13）而與半導體晶片SCC電性連接。又，在從密封體MR的邊MRs2露出的複數之導線LD，包含基準電位被供給的端子（導線、外部導線）VSS，端子VSS被連接到晶片搭載部DPC。半導體晶片SCC所具備的複數之電極墊之中，基準電位被供給的墊（電極墊、電極、表面電極）PDVS（參考圖13）經由引線WVS（參考圖13）而與晶片搭載部DPC連接。如此一來，可藉由將晶片搭載部DPC與端子VSS連接，並且對於晶片搭載部DPC全體供給基準電位，而在半導體晶片SCC的表面SCt（參考圖13）之任意的位置設置墊PDVS。
又，如上文所述，本實施形態的半導體裝置PKG1具備電阻元件（電子元件）CR1，其具備作為分路電阻而動作的電阻元件R1。電阻元件CR1具備：電極RE1；在俯視下位在電極RE1的相反側之電極RE2；及連接到電極RE1及電極RE2的兩方之電阻元件R1（參考圖9）。又，如圖15所示，電阻元件CR1具有：平面形狀為長方形（矩形），並且彼此位在相反側的邊（長邊）CRs3及邊（長邊）CRs4；朝與邊CRs3及邊CRs4交叉的方向延伸的邊（短邊）CRs1；及位在邊CRs1的相反側之邊（短邊）CRs2。電極RE1被配置在電阻元件CR1的二個長邊之一方的端部也就是邊CRs1側，電極RE2被配置在電阻元件CR1的二個長邊之另一方的端部也就是邊CRs2側。
又，電極RE1及電極RE2經由導電性的黏合材BD而被搭載在彼此分離的二個元件搭載部（墊）EP1、EP2上。具體而言，電極RE1經由黏合材BD而被黏接固定在元件搭載部EP1上。又，電極RE2經由黏合材BD而被黏接固定在元件搭載部EP2上。黏合材BD為例如在樹脂材料中含有多數的導電性粒子之導電性黏接材。在導電性黏接材的樹脂材料，例如包含環氧系的樹脂等熱硬化性樹脂成分。又，作為導電性粒子，可列舉銀（Ag）粒子等。
元件搭載部EP2為例如以銅（Cu）等金屬為主成分的導電性構件，並且連接到與接地（ground）電位連接的端子（導線、外部導線）NT。也就是說，電阻元件CR1的電極RE2經由黏合材BD及元件搭載部EP2而被連接到端子NT。又，元件搭載部EP2連接到朝相對於X方向呈交叉的Y方向延伸的導線（內部導線）LDD2。在導線LDD2的一部分（例如前端部分），連接引線WD2，經由引線WD2而被連接到圖13所示的半導體晶片SCC的墊（電極、電極墊、量測墊）PDD2。也就是說，電阻元件CR1的電極RE2經由黏合材BD、元件搭載部EP2、導線LDD2、及引線WD2而被連接到墊PDD2。
又，元件搭載部EP1為例如以銅（Cu）等金屬為主成分的導電性構件，並且連接到比3相感應馬達MT（參考圖1）的各相相對較低的電位被供給的低側用之端子LT。也就是說，電阻元件CR1的電極RE1經由黏合材BD及元件搭載部EP1而被連接到端子LT。
又，元件搭載部EP1在X方向連接到元件搭載部EP1與晶片搭載部DPL（參考圖12）之間的引線黏合區域WBR（參考圖15）。對於引線黏合區域WBR，連接與半導體晶片SCL1（參考圖12）連接的引線WL、與半導體晶片SCL2（參考圖12）連接的引線WL、及與半導體晶片SCL3（參考圖12）連接的引線WL之各者。也就是說，電阻元件CR1的電極RE1經由黏合材BD、元件搭載部EP1、導線黏合區域WBR、及複數之引線WL，而被連接到半導體晶片SCL1、SCL2、及SCL3的各者。又，元件搭載部EP1連接到朝相對於X方向呈交叉的Y方向延伸的導線（內部導線）LDD1。對於導線LDD1的一部分（例如前端部分），連接引線WD1，並且經由引線WD1連接圖13所示的半導體晶片SCC之墊（電極、電極墊、量測墊）PDD1。也就是說，電阻元件CR1的電極RE1經由黏合材BD、元件搭載部EP1、導線LDD1、及引線WD1而被連接到墊PDD1。
由圖13所示的墊PDD1及PDD2形成的二個墊PDD（電極、電極墊、量測墊）為連接到圖9所示的半導體晶片SCC之偵測電路DTC的電極。因此，電阻元件CR1的電極RE1及電極RE1的各者經由墊PDD而連接到圖9所示的偵測電路。
＜元件配置與電流的偵測精確度之間的關係＞ 接著，針對圖12所示的元件配置及流經半導體裝置PKG1之電流的偵測精確度之間的關係予以説明。從提升流經圖9所示的電阻元件CR1之電流的偵測精確度之觀點，較佳為縮短以下的二個傳送路徑之路徑距離。
上述二個傳送路徑之中的一個為從低側的功率半導體晶片之射極電極到電阻元件CR1的電極RE1為止的傳送路徑（以下將該路徑稱為第1傳送路徑）。在圖12所示之例，從引線WL、及圖15所示的引線黏合區域WBR到電極RE1為止的路徑相當於該第1傳送路徑。藉由縮短第1傳送路徑的路徑距離，而可降低路徑中的電感成分及電阻成分。如此一來，可降低相對於流經第1傳送路徑的電流之雜訊。
本實施形態的情況，如圖12所示，在X方向，從密封體MR的邊MRs3朝向邊MRs4，電阻元件CR1、複數之低側用的功率半導體晶片（半導體晶片SCL3、SCL2、SCL1）、及複數之高側用的功率半導體晶片（半導體晶片SCH3、SCH2、SCH1）依序排列。換言之，複數之低側用的功率半導體晶片（半導體晶片SCL3、SCL2、SCL1）呈彼此相鄰配置，並且在旁邊配置電阻元件CR1。進而換言之，在複數之低側用的功率半導體晶片（半導體晶片SCL3、SCL2、SCL1）與電阻元件CR1之間，不配置高側用的功率半導體晶片。
作為圖12所示的配置之探討例，考慮低側用的功率半導體晶片與高側用的功率半導體晶片在X方向呈交互排列的配置。此時，由於在一部分的低側用之功率半導體晶片與電阻元件CR1之間，隔著高側用的功率半導體晶片，因此圖12所示的引線WL之距離會變長。另外，若依照本實施形態，則在複數之低側用的功率半導體晶片與電阻元件CR1之間，由於未配置高側用的功率半導體晶片，因此可縮短複數之引線WL的各者之長度。
又，在圖12所示的半導體裝置PKG1之情況，於俯視下，複數之引線WL的各者不與連接到端子HT的金屬板重疊。如上文所述，由於端子HT被供給到高電源電位，因此容易成為雜訊源。然而，如本實施形態所示，在複數之引線WL的各者不與連接到端子HT的金屬板重疊的情況，可降低高電源電位對於複數之引線WL造成的雜訊影響。
又，上述的二個傳送路徑之中的另一者為從電阻元件CR1的電極RE1及電極RE2的各者到圖9所示的偵測電路DTC為止的傳送路徑（以下將該路徑稱為第2傳送路徑）。在圖12所示之例，導線LDD1、LDD2、引線WD、及半導體晶片SCC的內部電路之長度相當於第2傳送路徑。如上文所述，在偵測電路DTC，由於量測電極RE1與電極RE2之間的電壓，因此相較於直接量測電流値之情況的話，傳送距離造成的雜訊影響相對較小。然而，在被輸入圖9所示之放大電路AP1（或者放大電路AP2）之前，由於訊號位準較低，因此必須降低相對於放大前的訊號之雜訊。因此，較佳為藉由縮短第2傳送路徑的距離，而降低路徑中的電感成分及電阻成分。
本實施形態的情況，如圖12所示，在X方向，半導體晶片SCC被配置在比密封體MR的邊MRs4更靠近邊MRs3的位置。換言之，半導體晶片SCC被配置成距離複數之高側用的功率半導體晶片更遠，但接近電阻元件CR1。如此一來，可分別縮短導線LDD1的延伸距離、導線LDD2的延伸距離、引線WD1（參考圖13及圖15）的延伸距離、及引線WD2（參考圖13及圖15）的延伸距離。換言之，可縮短上述的第2傳送路徑之路徑距離。
如此一來，若依照本實施形態，則可縮短上文所述的第1傳送路徑與第2傳送路徑的各者之路徑距離。藉此，可提升偵測流經半導體裝置PKG1所具備的反相器電路之電流的偵測精確度。結果，由於在偵測電路所量測的訊號之可靠性提升，因此可控制基於過電流的錯誤偵測或錯誤資料而進行的反饋控制。
尚且，從圖9所示的放大電路AP1（或者放大電路AP2）輸出的訊號相較於被輸入到放大電路AP1（或者放大電路AP2）的訊號，雜訊耐性較大。因此，從偵測電路DTC輸出的訊號之傳送路徑相較於上文所述的第1傳送路徑及第2傳送路徑可較長。在圖12所示之例，包含端子SDT的金屬板（導線）的延伸距離比圖15所示的導線LDD1及導線LDD2的各者之延伸距離更長。然而，若無配置上的限制，則較佳為各訊號傳送路徑的傳送距離較短。因此，例如，也有包含端子SDT的金屬板（導線）之延伸距離比圖15所示的導線LDD1及導線LDD2的各者之延伸距離更短的情況。
又，在圖12所示之例，電阻元件CR1被配置成電阻元件CR1的長邊朝相對於密封體MR的長邊交叉的方向延伸。換言之，電阻元件CR1以電阻元件CR1的二個長邊也就是邊CRs3及邊CRs4的各者朝與X方向交叉的方向延伸的方式，而被搭載到元件搭載部EP1（參考圖15）及元件搭載部EP2（參考圖15）上。在圖15所示之例，邊CRs3及邊CRs4的各者沿著相對於X方向呈正交的Y方向延伸。又，在俯視下，電阻元件CR1以電極RE2位在比電極RE1更靠近半導體晶片SCC的方式而被配置在元件搭載部EP1及元件搭載部EP2上。此時，可縮短從電極RE2到半導體晶片SCC為止的傳送距離。
又，從縮短圖12所示的引線WD之延伸距離的觀點，在半導體晶片SCC的表面SCt（參考圖13），較佳為使連接到引線WD的墊PDD（參考圖13）之位置靠近電阻元件CR1。在本實施形態的情況，如圖13所示，在半導體晶片SCC的表面SCt所形成的複數之墊（電極）之中，連接到引線WD1的墊PDD1及連接到引線WD2的墊PDD2之各者在表面SCt被配置在比邊SCs4更靠近邊SCs3的位置。又，墊PDD1及墊PDD2的各者在表面SCt被配置在比邊SCs2更靠近邊SCs1的位置。
又，在俯視下，電阻元件CR1位在比連結密封體MR的邊MRs3之中點與邊MRs4的中點之中心線VCL（參考圖10）更靠近邊MRs1側。此時，可分別縮短從電阻元件CR1到端子LT為止的距離、及從電阻元件CR1到端子NT為止的距離。
又，如圖16所示，在相對於包含X方向及Y方向的X－Y平面呈正交的厚度方向（Z方向），電阻元件CR1的厚度比複數之功率半導體晶片（半導體晶片SCH1、SCH2、SCH3、SCL1、SCL2、及SCL3）、及半導體晶片SCC的各者之厚度更厚。圖16為比較圖12所示的複數之半導體晶片、配線基板、及電阻元件的厚度所表示的主要部分剖面圖。在圖16所示之例，半導體晶片SCH1、SCH2、SCH3、SCL1、SCL2、及SCL3的厚度為200～300μm左右。又，半導體晶片SCC的厚度及配線基板PCB的厚度也同樣為200～300μm左右。另外，電阻元件CR1的厚度為1mm左右，相較於功率半導體晶片或配線基板PCB，具有3倍以上的厚度。如圖16所示，引線WGH及引線WGL的引線迴圈高度比電阻元件CR1的高度更低。又，引線WH及引線WL的引線迴圈高度比電阻元件CR1的高度更低。尚且，在上文中，引線迴圈高度係指基準面也就是晶片搭載部DPC（或者晶片搭載部DPH、DPL）的上面DPt到引線的最高到達點為止的距離。又，電阻元件CR1的高度係指在電阻元件CR1之中，於Z方向，從基準面也就是元件搭載部EP1的上面EPt到最遠的部分為止的距離。
如圖16所示，電阻元件CR1的厚度相較於其他電子元件特別厚的情況，在經由引線WR而被電性連接的電子元件之間，較佳為不隔著電阻元件CR1。在俯視下，經由引線WR而被電性連接的電子元件之間不隔著電阻元件CR1的情況，如圖16所示，可降低引線迴圈高度。因此，可抑制引線WR的變形。又，可縮短引線WR構成的傳送路徑距離。
如圖12所示，電阻元件CR1位在比連結密封體MR的邊MRs3之中點與邊MRs4的中點之中心線VCL（參考圖10）更靠近邊MRs1側。又，在X方向，從密封體MR的邊MRs3朝向邊MRs4，電阻元件CR1、複數之低側用的功率半導體晶片、及複數之高側用的功率半導體晶片依序排列。又，半導體晶片SCC及配線基板PCB的各者位在比中心線VCL（參考圖10）更靠近邊MRs2側。因此，在半導體晶片SCC或配線基板PCB與功率半導體晶片之間，不隔著電阻元件CR1。
又，如圖12所示，在密封體MR所形成的二個開口部MRH之中的一者沿著密封體MR的邊MRs3（在邊MRs3的旁邊）被配置。又，在密封體MR所形成的二個開口部MRH之中的另一者沿著密封體MR的邊MRs4（在邊MRs4的旁邊）被配置。如同使用圖10予以説明者，二個開口部MRH的各者係與中心線VCL重疊。因此，從降低半導體裝置PKG1的平面尺寸之觀點，如圖12所示，較佳為電阻元件CR1被配置成不與中心線VCL（參考圖10）重疊。
另外，功率半導體晶片也就是半導體晶片SCH1、SCH2、SCH3、SCL1、SCL2、及SCL3的各者距離半導體晶片SCC或配線基板PCB較近為佳。因此，在該等俯視下，較佳為功率半導體晶片被配置在圖10所示的中心線VCL之附近。
在圖12所示之例，於俯視下，半導體晶片SCH1、SCH2、SCH3、SCL1、SCL2、及SCL3的各者被配置在位在密封體MR的邊MRs3側之開口部MRH與位在邊MRs4側的開口部MRH之間。又，被配置在連結二個開口部MRH之間的區域、及密封體MR的邊MRs1之間。
＜半導體裝置的製造方法＞ 接著，針對使用圖1～圖16予以説明的半導體裝置PKG1之製造方法予以説明。圖17為表示本實施形態的半導體裝置之組裝流程的説明圖。本實施形態的半導體裝置PKG1係依照圖17所示的組裝流程而製造。
＜基材準備步驟＞ 在圖17所示的基材準備步驟，準備圖18所示的導線框（基材）LF。圖18為表示在圖17所示的基材準備步驟所準備的導線框之一部分的放大平面圖。
在本步驟所準備的導線框LF，於框部LFb的內側具備複數之裝置形成部LFa。導線框LF由金屬形成，在本實施形態，例如由以銅（Cu）為主要成分的金屬形成。
尚且，在本實施形態，如圖17所示，舉出在密封步驟之後進行鍍敷步驟，然後在複數之導線LD的外導線部形成金屬膜（外裝鍍敷膜）之例予以説明。然而，作為變形例，在基材準備步驟的階段，可預先將以銅為主要成分的基材之表面覆蓋金屬膜。此時，導線框LF的露出面之全體由金屬膜覆蓋。
又，如圖18所示，在各裝置形成部LFa的中央部，形成有晶片搭載部DPH、複數之晶片搭載部DPL、晶片搭載部DPC、及元件搭載部EP1、EP2。晶片搭載部DPH、複數之晶片搭載部DPL、及元件搭載部EP1、EP2被連接到複數之導線LD之中的任一者，並且經由導線LD而被框部LFb支撐。又，對於框部LFb連接懸吊導線HL，並且懸吊導線HL的一部分朝向裝置形成部LFa的內側延伸。該懸吊導線HL為從複數之導線LD被切斷之後到單片化步驟為止之間支撐密封體MR的支撐構件。
如圖18所示，導線框LF的裝置形成部LFa在俯視下具有：沿著X方向延伸的邊（長邊）LFa1；位在邊LFa1之相反側的邊（長邊）LFa2；沿著與X方向交叉（在圖18為正交）的Y方向延伸的邊（短邊）LFa3；及位在邊LFa3之相反側的邊（短邊）LFa4。又，邊LFa1及邊LFa2相較於邊LFa3及邊LFa4相對較長。
又，在X方向，從邊LFa3朝向邊LFa4，元件搭載部EP1（及EP2）、複數之晶片搭載部DPL、及一個晶片搭載部DPH沿著邊LFa1排列。又，在複數之晶片搭載部DPL及一個晶片搭載部DPH、與邊LFa2之間，沿著邊LFa2而配置晶片搭載部DPC。又，在邊LFa1及邊LFa2，橫跨著複數之導線LD。又，在邊LFa3及邊LFa4，橫跨著懸吊導線HL，並且不橫跨著複數之導線LD。
又，複數之導線LD經由連結桿TB而彼此連結。連結桿TB除了發揮作為連結複數之導線LD的連結構件之功能，還在圖17所示的密封步驟，發揮作為抑制樹脂的漏出之壩構件的功能。
＜電子元件準備步驟＞ 又，在圖17所示的電子元件準備步驟，準備使用圖2～圖4所説明的功率半導體晶片也就是半導體晶片SC1、使用圖5～圖7所説明的半導體晶片SC2、圖13所示的半導體晶片SCC、圖14所示的配線基板PCB、及圖15所示的電阻元件CR1。
半導體晶片SC1、SC2、及SCC的各者藉由準備形成有積體電路的晶圓，並且對該晶圓實施晶片黏合，而將在晶圓上所形成的晶片區域單片化，再從晶圓取得複數之半導體晶片。
又，圖14所示的配線基板PCB例如在配線基板形成圖14所示的複數之配線BW及複數之黏合墊BPD之後，形成絕緣膜予以覆蓋。然後，在絕緣膜形成複數之開口部，使黏合墊BPD露出，藉此取得配線基板PCB。
又，圖15所示的電阻元件CR1藉由對於具有已知的電阻値之電阻體的兩端連接電極RE1及RE2，而取得電阻元件CR1。尚且，電阻元件CR1也可使用通用品。此時，藉由購入在外部所製造的電阻元件CR1，而取得電阻元件CR1。又，也可購入配線基板PCB或半導體晶片SC1、SC2、及SCC的各者。
尚且，在本實施形態，先說明基材準備步驟，再說明電子元件準備步驟，但基材準備步驟與電子元件準備步驟之任一者皆可先實施，也可同時實施。晶片黏合步驟在基材準備步驟及電子元件準備步驟的兩方完成之後再實施。
＜晶片黏合步驟＞ 接著，在圖17所示的晶片黏合步驟（半導體晶片搭載步驟），如圖19所示，在晶片搭載部DPH、DPL、DPC及元件搭載部EP1、EP2之上，分別搭載在電子元件準備步驟所準備的電子元件。圖19為表示在圖18所示的導線框之複數之晶片搭載部及元件搭載部上分別搭載電子元件的狀態之放大平面圖。
在本步驟，於晶片搭載部DPH的上面DPt上搭載半導體晶片SCH1、SCH2、SCH3及三個半導體晶片SC2。又，在複數之晶片搭載部DPL的上面DPt上搭載半導體晶片SCL1、SCL2、SCL3及三個半導體晶片SC2。半導體晶片SCH1、SCH2、SCH3、SCL1、SCL2、SCL3、及SC2的各者經由導電性的黏合材（例如，熔點為300℃左右的高熔點焊接等），而被搭載到晶片搭載部上。如此一來，複數之功率半導體晶片的各者之集極電極經由晶片搭載部而與導線LD電性連接。又，半導體晶片SC2的陰極電極經由晶片搭載部而與功率半導體晶片的集極電極及導線LD電性連接。在作為導電性的黏合材，而使用焊接等的材料與導電性黏接材等複數種類的材料之情況，首先，先搭載使用高溫處理為必要的材料（例如焊接）之電子元件。本實施形態的情況，功率半導體晶片及具備連接到功率半導體晶片的二極體之半導體晶片SC2利用焊接。因此，先將該等半導體晶片予以搭載。
接著，半導體晶片SCC及配線基板PCB經由導電性黏接材也就是黏合材BD（參考圖13、圖14）而被搭載於晶片搭載部DPC上。又，電阻元件CR1經由導電性黏接材也就是黏合材BD（參考圖15）而被搭載於元件搭載部EP1、EP2上。具體而言，電阻元件CR1的電極RE1被連接到元件搭載部EP1，電極RE2被連接到元件搭載部EP2。在利用導電性黏接材的情況，經由導電性黏接材將電子元件的各者暫時固定在各搭載部上之後，使導電性黏接材所包含的樹脂成分熱硬化。如此一來，電子元件的各者被固定在各搭載部上，同時經由各搭載部而與導線LD電性連接。
＜引線黏合步驟＞ 接著，在如圖17所示的引線黏合步驟，如圖20所示，藉由連接引線WR，而將電子元件彼此或者電子元件與導線LD電性連接。圖20為表示圖17所示的引線黏合步驟結束之後的導線框之放大平面圖。
在本步驟，於半導體晶片SCH1、SCH2、及SCH3的表面SCt（參考圖2）所形成的射極電極EP（參考圖2）經由引線WH而被連接到半導體晶片SC2的陽極電極ADP（參考圖5）及端子TU、TV、或者TW的任一者。又，在半導體晶片SCL1、SCL2、及SCL3的表面SCt（參考圖2）所形成的射極電極EP（參考圖2）經由引線WL而被連接到與半導體晶片SC2的陽極電極ADP（參考圖5）及端子LT的引線黏合區域WBR（參考圖15）。引線WH及引線WL的各者為例如鋁製，並且藉由楔形黏合方式（也稱為凹槽黏合方式）而被接合。採用楔形黏合方式的情況，可將一條引線與3處以上接合。因此，如同引線WH及引線WL的各者，將功率半導體晶片也就是半導體晶片SC1（參考圖2）、半導體晶片SC2、導線框LF的引線黏合區域電性連接的情況，以楔形黏合方式為較佳。
又，在本步驟，半導體晶片SCL1、SCL2、及SCL3的各者之閘極電極GP（參考圖2）經由引線WGL（參考圖12）而被連接到半導體晶片SCC的墊PDGL（參考圖13）。又，半導體晶片SCH1、SCH2、及SCH3的各者之閘極電極GP（參考圖2）及射極電極EP（參考圖2）的各者經由引線WGH（參考圖12）而被連接到配線基板PCB的黏合墊BPD（參考圖14）。又，半導體晶片SCC的複數之墊PDGH（參考圖13）之各者經由引線WGH（參考圖13）而被連接到配線基板PCB的黏合墊BPD（參考圖14）。又，半導體晶片SCC的複數之墊PDD之各者經由引線WD而被連接到圖15所示的導線LDD1或者導線LDD2。此外，半導體晶片SCC的電極墊經由引線WR而與晶片搭載部DPC或導線LD電性連接。又，配線基板PCB的黏合墊BPD經由引線WR而與導線LD電性連接。
連接到半導體晶片SCC及配線基板PCB的引線WR之各者相較於引線WL及引線WH，線徑較細。又，引線WR的各者由金（Au）、銅（Cu）、或者鋁（Al）構成，並且例如藉由使用毛細管作為黏合工具的黏合方式而接合。尚且，上文所述的楔形黏合方式即使在接合處所為2處也可利用。因此，被連接到半導體晶片SCC及配線基板PCB之引線WR的各者可藉由楔形黏合方式而接合。
＜密封步驟＞ 接著，在圖17所示的密封步驟，將圖20所示的複數之電子元件之各者、複數之導線、及複數之導線LD之各者的一部分（內導線部）利用樹脂密封，而形成圖21所示的密封體MR。圖21為表示將圖20所示的半導體晶片以樹脂密封的狀態之放大平面圖。又，圖22表示在沿著圖21的A－A線之剖面，在成形模具內固定導線框的狀態下，對腔室內供給樹脂的狀態之放大剖面圖。
在本步驟，如圖22所示，在具備腔室MDc的成形模具MD內配置導線框LF的狀態下，對由腔室MDc所形成的空間內供給樹脂之後，藉由使上述樹脂硬化，而形成密封體（樹脂體）MR。此種封止體MR的形成方法被稱為轉注成形方式。
在轉注成形方式，將樹脂加壓以強制供給到腔室MDc內。因此，圖12所示的複數之引線WR之各者的引線迴圈高度較高時，有由於樹脂的供給壓力而使引線WR的迴圈形狀變形的情況。然而，本實施形態的情況，如上文所述，由於在經由引線WR而被電性連接的電子元件之間，不隔著電阻元件CR1，故可降低引線迴圈高度。因此，在本實施形態的情況，於密封步驟，即使使用轉注成形方式，也可抑制引線WR的變形。
又，成形模具MD的腔室MDc在俯視下被配置在由裝置形成部LFa（參考圖21）內的連結桿TB（參考圖21）所包圍的區域。因此，密封體MR的本體部分被形成在由裝置形成部LFa的連結桿TB所包圍的區域。又，從腔室MDc洩漏的樹脂之一部分被連結桿TB阻擋。因此，在連結桿TB的內側之區域，如圖21所示，形成有壩內樹脂MRd。又，複數之導線LD的各者之中，在比連結桿TB更靠近外側的部分（外導線部），未進行樹脂密封而從密封體MR露出。
尚且，圖21所示的二個開口部MRH之各者係在使密封體MR硬化之後，可使用鑽孔器等夾具而形成。又，作為其他形成方法，在圖22所示的成形模具MD，可安裝對應開口部MRH（參考圖21）的柱狀構件。此時，對腔室MDc內供給樹脂時，由於樹脂會避開未圖示的柱狀構件，因此如圖21所示可得到形成有開口部MRH的狀態之密封體MR。
＜鍍敷步驟＞ 接著，在如圖17所示的鍍敷步驟，如圖21所示的複數之導線LD之中，在從密封體MR露出的部分形成金屬膜（外裝鍍敷膜）。在本步驟，於導線LD的露出面全體，例如形成有由焊接形成的金屬膜。又，作為金屬膜的形成方法，可應用將經電離的金屬離子在導線LD的露出面析出的電鍍法。採用電鍍法的情況，可藉由控制金屬膜形成時的電流，而容易控制金屬膜的膜質，故較佳。又，電解鍍敷法可縮短金屬膜的形成時間，故較佳。
＜標記步驟＞ 接著，在圖17所示的標記步驟，如圖23所示，在由樹脂構成的密封體MR之表面形成製品名或型號等資訊（標記MRmk）。圖23為表示在圖21所示的密封體之上面形成標記之狀態的放大平面圖。尚且，作為標記的形成方法，可使用藉由印刷方式而印字的方法或將雷射照射到密封體的表面而刻印的方法。
＜導線切割步驟＞ 接著，在圖17所示的導線切割步驟，如圖24所示，切斷複數之導線LD的各者之外導線部，再從導線框LF切離複數之導線LD的各者。圖24為表示切斷圖23所示的複數之導線的各者之後而成形的狀態之放大平面圖。又，在本實施形態，將導線LD切斷之後，使複數之導線LD成形，然後施行如圖11所示的彎曲加工。
在本步驟，將連結複數之導線LD的連結桿TB（參考圖23）切斷。又，將複數之導線LD的各者從框部LFb切離。藉此，複數之導線LD分別成為彼此分離的構件。又，將複數之導線LD切離之後，密封體MR及複數之導線LD成為經由懸吊導線HL而被框部LFb支持的狀態。
尚且，在本實施形態，針對在上述鍍敷步驟之後將連結桿TB切斷予以説明，但也可為先將連結桿TB切斷，然後進行鍍敷步驟，進而將複數之導線LD的各者從框部LFb切離的順序。
複數之導線LD或連結桿TB係例如使用未圖示的切斷用之模具，藉由沖壓加工而被切斷。又，切斷後的複數之導線LD例如藉由使用未圖示的成形用模具之沖壓加工而對複數之導線LD的外導線部施行彎曲加工，而可例如圖11所示般地成形。
＜單片化步驟＞ 接著，在圖17所示的單片化步驟，將圖24所示的複數之懸吊導線HL、及連接到懸吊導線HL的連結桿TB分別切斷，然後在複數之裝置形成部LFa的各者將半導體封裝分離。在本步驟，將複數之懸吊導線HL、及殘留在密封體MR的角部之樹脂切斷，然後取得半導體封裝也就是圖10所示的半導體裝置PKG1（具體而言為檢査步驟前的檢査體）。切斷方法例如與上述導線成形步驟相同，可使用未圖示的切斷模具，藉由沖壓加工而切斷。
本步驟之後，進行外觀檢査、電性實驗等必要的檢査，再進行實驗，合格者成為圖10所示的完成品之半導體裝置PKG1。然後，將半導體裝置PKG1出貨，或者予以組裝到未圖示的組裝基板。
以上，將由本發明者所完成的發明基於實施形態予以具體説明，但誠然本發明並不限定於上述實施形態，在不超過該要旨的範圍內可進行各種變更。尚且，雖然在上述實施形態中已針對數個變形例予以説明，但在下文中將針對在上述實施形態中已説明的變形例以外的代表變形例予以説明。
＜變形例1＞ 在上述實施形態，如同使用圖12予以説明者，針對高側的功率半導體晶片之各者經由配線基板PCB而被連接到半導體晶片SCC的實施態樣予以説明。然而，針對被搭載於晶片搭載部DPC的半導體晶片之數量、及配線基板PCB的有無，有各種變形例。
例如，在圖12所示之例，針對圖9所示的閘極控制電路GC、邏輯電路LOG、及偵測電路DTC集中形成於一個半導體晶片SCC的實施態樣予以説明。上述電路之中，必須縮短到達電阻元件CR1為止的距離之電路為偵測電路DTC。從提升電流的偵測精確度之觀點，閘極控制電路GC及邏輯電路LOG到達電阻元件CR1為止的距離可較遠。
於是，作為圖12的變形例，可在晶片搭載部DPC搭載二個半導體晶片。此時，一方的半導體晶片為具備圖9所示的偵測電路DTC之偵測用半導體晶片，另一方的半導體晶片為具備閘極控制電路GC（及邏輯電路LOG）的控制用之半導體晶片。此時，在俯視下，若將偵測用的半導體晶片被搭載成位在控制用的半導體晶片與密封體MR的邊MRs3之間，則可縮短上述的第2傳送路徑之路徑距離。又，控制用的半導體晶片被搭載在比圖12所示的半導體晶片SCC之位置更靠近邊MRs4側。此時，由於可使從控制用的半導體晶片到達六個功率半導體晶片為止的距離皆相等，因此可不搭載配線基板PCB，而使控制用的半導體晶片與六個功率半導體晶片的各者經由引線而被直接連接。
然而，如圖9所示，在偵測過電流時，偵測電路DTC輸出使閘極控制電路GC的動作停止之關閉訊號的情況，從抑制關閉訊號的衰減之觀點，關閉訊號的傳送路徑較短為佳。因此，從提升關閉訊號的傳送可靠性之觀點，較佳為將偵測電路DTC與閘極控制電路GC被搭載於同一半導體晶片SCC。
又，如圖12所示之例，以半導體晶片SCC的平面尺寸（圖13所示的表面SCt之面積）成為最小的方式來設計電路配置。然而，若圖13所示的半導體晶片SCC之長邊也就是邊SCs1及邊SCs2更長，則也考慮不搭載圖12所示的配線基板PCB，而是半導體晶片SCC與六個功率半導體晶片的各者經由引線而被直接連接的實施態樣。此時，在晶片搭載部DPC，僅搭載邊SCs1較長的半導體晶片SCC。
然而，圖13所示的半導體晶片SCC之長邊也就是邊SCs1及邊SCs2的長度為極端長的情況，應力容易集中在長邊的中間附近。因此，有由於溫度循環負載等而產生的應力導致半導體晶片SCC破損之虞。因此，從提升半導體晶片SCC的可靠性之觀點，如圖12所示，較佳為利用半導體晶片SCC與配線基板PCB的實施態樣。
又，半導體晶片SCC的平面尺寸（圖13所示的表面SCt之面積）為最小的情況，從一片半導體晶圓可取得的半導體晶片SCC之數量變多。因此，從提升半導體晶片SCC的製造效率之觀點，較佳為半導體晶片SCC的平面尺寸為最小。
＜變形例2＞ 又，在上述實施形態，如同使用圖12及圖15予以説明者，電阻元件CR1被配置成電阻元件CR1的長邊朝相對於密封體MR的長邊呈交叉的方向延長。然而，作為變形例，可配置成電阻元件CR1的長邊沿著密封體MR的長邊。此時，包含圖15所示的導線LDD2之傳送路徑的路徑距離相較於圖15所示之例較長。然而，被連接到導線LDD2的端子NT被連接到接地電位。因此，包含導線LDD2的傳送路徑相較於包含導線LDD1之傳送路徑的話，所受到的雜訊影響相對較小。
然而，由於包含導線LDD2的傳送路徑在路徑距離變長的情況下，雜訊混入的風險增加，因此如圖15所示，較佳為配置成電阻元件CR1的長邊朝相對於密封體MR的長邊呈交叉的方向延伸。
＜變形例3＞ 又，在上述實施形態，如同使用圖15予以説明者，對電阻元件CR1被搭載的元件搭載部EP1連接導線LDD1，對元件搭載部EP2連接導線LDD2，引線WD被連接到導線LDD1、LDD2。然而，在元件搭載部EP1及元件搭載部EP2的位置十分接近半導體晶片SCC（參考圖12）的情況，可將引線WD直接連接到元件搭載部EP1及元件搭載部EP2的閒置空間。
然而，在未設置導線LDD1、LDD2的情況，有引線WD的延伸距離變長的情況。因此，從縮短引線WD之延伸距離的觀點，較佳為設置導線LDD1、LDD2。
＜變形例4＞ 又，在上述實施形態，如圖15所示，針對對於元件搭載部（墊）EP1、EP2連接導線（內部導線）LDD1、LDD2的實施態樣予以説明。藉由將導線LDD1及LDD2的配置變更成如同圖25所示的變形例中所示者，而可進一步提升偵測電路DTC進行量測的精確度。圖25為表示圖15的變形例之放大平面圖。在圖25，表示對應於圖25所示的部分之等價電路。又，圖25為平面圖，對於導線LDD1、LDD2附加網線。
如圖25所示，導線LDD1從元件搭載部EP1朝向元件搭載部EP2被拉出。又，導線LDD2從元件搭載部EP2朝向元件搭載部EP1被拉出。換言之，導線LDD1及LDD2被配置成通過電阻元件CR1的正下方。導線LDD1及導線LDD2的拉出部分在俯視下被配置成通過連結電極RE1的中心與電極RE2的中心之中心線。
在圖25所示的變形例之情況，如同圖25中作為等價電路所示者，可從連接偵測電路DTC與電阻元件CR1的傳送路徑排除元件搭載部EP1或EP1的電阻成分。因此，可精確量測電極RE1與電極RE2之間的電位差。結果，可進一步提升偵測電路DTC進行量測的精確度。
＜變形例5＞ 又，在上述實施形態，如同使用圖12予以説明者，電阻元件CR1被配置在比密封體MR的邊MRs2更靠近邊MRs1的位置。然而，如同圖26所示的半導體裝置PKG2，若著眼於縮短電阻元件CR1與半導體晶片SCC之間的距離，則可將電阻元件CR1配置在比密封體MR的邊MRs1更靠近邊MRs2的位置。圖26為表示圖12的變形例也就是半導體裝置的內部構造之平面圖。在圖26，與圖25相同，對於導線LDD1、LDD2附加網線。
圖26所示的半導體裝置PKG2相較於圖12所示的半導體裝置PKG1，電阻元件CR1較靠近密封體MR的邊MRs2側。在圖26所示之例，於俯視下，電阻元件CR1被配置在與連結短邊也就是邊MRs3的中點及邊MRs4的中點之中心線（假想線）VCL重疊的位置。具體而言，電阻元件的電極RE2及本體部的一半以上位在邊MRs2與中心線VCL之間。又，電極RE1及本體部的一部分位在邊MRs1與中心線VCL之間。又，在圖26所示之例，於俯視下，電阻元件CR1被配置在半導體晶片SCC的長邊也就是邊SCs1（參考圖13）的延長線上。
就半導體晶片SCC與電阻元件CR1的分離距離而言，半導體裝置PKG2比圖12所示的半導體裝置PKG1可較短。因此，可縮短導線LDD1、LDD2的延伸距離。又，利用導線LDD1、LDD2的前端部分之配置，可縮短連接到導線LDD1、LDD2的引線WD（參考圖12）之延伸距離。
又，在半導體裝置PKG2的情況，與使用圖25予以説明的＜變形例4＞相同，以導線LDD1及LDD2通過電阻元件CR1正下方的方式，從元件搭載部EP1、EP2被拉出。進而，在半導體裝置PKG2的情況，導線LDD1、LDD2的各者在俯視下從與電阻元件CR1重疊的位置沿著X方向直線延伸。此時，容易使導線LDD1的長度與導線LDD2的長度一致（換言之，容易使長度相等）。
另外，著眼於低側的功率半導體晶片與電阻元件CR1之間的距離，換言之，從圖15所示的引線WL被連接的引線黏合區域WBR（參考圖15）到電阻元件CR1為止的距離的話，則圖12所示的半導體裝置PKG1比圖26所示的半導體裝置PKG2可較短。此時，可降低連接低側的功率半導體晶片與電阻元件CR1的路徑之電阻成分、電感成分。因此，半導體裝置PKG1相較於半導體裝置PKG2，可提升電流的量測精確度。
又，若可縮短連接低側的功率半導體晶片與電阻元件CR1的路徑之距離，則即使分路電阻的電阻値較小，也可正確量測。因此，半導體裝置PKG1相較於半導體裝置PKG2，可減低分路電阻造成的功率損失。
又，半導體裝置PKG2的情況，由於在形成圖12所示的開口部MRH之位置配置電阻元件CR1，因此無法在該位置形成開口部MRH。因此，考慮到將在插入螺絲的用途中所利用的開口部MRH設置在與中心線VCL重疊的位置，圖12所示的半導體裝置PKG1為較佳。
尚且，雖然圖示省略，但可藉由變更導線LD的配置，而配置成電阻元件CR1的全體位在中心線VCL與邊MRs2之間。此時，連接低側的功率半導體晶片與電阻元件CR1之路徑的距離相較於圖26所示的半導體裝置PKG2變得更長。又，因為必須變更導線LD的配置，所以沿著圖26所示的邊MRs2排列的複數之導線LD之中的一部分必須配置在邊MRs1側。或者，必須增加封裝的平面尺寸。
＜變形例6＞ 又，在上述實施形態，針對作為構成開關元件的電晶體Q1而使用IGBT之例予以説明。然而，作為變形例，可使用功率MOSFET作為反相器電路的開關元件。功率MOSFET的情況，在構成電晶體的半導體元件內，形成有寄生二極體也就是本體二極體。該本體二極體發揮圖7所示的二極體（自由輪二極體）FWD的功能。因此，若使用具備功率MOSFET的半導體晶片，則在該半導體晶片的內部內建本體二極體。因此，在使用功率MOSFET的情況，可使用一個半導體晶片作為一個開關元件。
又，作為反相器電路的開關元件，使用功率MOSFET的情況，在上述實施形態中的説明，可將記載為射極的部分代換為源極，將記載為集極的部分代換為汲極而予以套用。因此，重複的説明省略。
＜變形例7＞ 又，在上述實施形態，作為半導體裝置的封裝構造，例如，舉出DIP為例予以説明。然而，上述的實施形態或各變形例的技術思想並不限於此，也可套用於SOP或SON的封裝構造。
＜變形例8＞ 又，在上述實施形態，針對藉由構成圖1所示的反相器電路INV及偵測電路DTC之電子元件而構成半導體裝置PKG1之例予以説明。然而，就半導體裝置PKG1所包含的電子元件之數量而言，有各種變形例，例如，可另外包含實現附加功能的電子元件。
＜變形例9＞ 又，例如，在上述實施形態，作為一例，如圖10所示，舉出在密封體MR中形成有重疊於中心線VCL的二個開口部MRH的半導體裝置PKG1予以説明。然而，上述的實施形態或各變形例的技術思想可套用於各種變形例。例如，可套用於未形成有圖10所示的開口部MRH的半導體裝置。此時，由於電阻元件CR1在配置上的設計自由度提升，因而可進一步縮短電阻元件CR1與半導體晶片SCC之間的距離。
＜變形例10＞ 又，例如，雖然針對上述的各種變形例予以説明，但可將上述説明的各變形例彼此組合而予以套用。
ADP‧‧‧陽極電極（陽極電極墊、表面電極）
AP1、AP2‧‧‧放大電路（運算放大器）
BD‧‧‧黏合材
BPD‧‧‧黏合墊（墊、黏合導線、黏合指）
BW‧‧‧配線
CAP‧‧‧電容元件
CDP‧‧‧陰極電極（陰極電極墊、背面電極）
COM、HT、LT、NT、SDT、TH1、TH2、TH3、THI、TL1、TL2、TL3、TLI、TU、TV、TW、VDD、VFB、Vs、VSS、VCC‧‧‧端子（導線、外部導線）
CP‧‧‧集極電極（集極電極墊、背面電極）
CR1‧‧‧電阻元件（電子元件、晶片元件、晶片電阻）
CRs1、CRs2、LFa3、LFa4、MRs3、MRs4、PCs3、PCs4、SCs3、SCs4‧‧‧邊（短邊）
CRs3、CRs4、LFa1、LFa2、MRs1、MRs2、PCs1、PCs2、SCs1、SCs2‧‧‧邊（長邊）
DCH‧‧‧高側驅動電路
DCL‧‧‧低側驅動電路
DPC、DPH、DPL‧‧‧晶片搭載部（焊墊）
DPt‧‧‧上面
DTC‧‧‧偵測電路（電流偵測電路）
EP‧‧‧射極電極（射極電極墊、表面電極）
EP1、EP2‧‧‧元件搭載部（墊）
EPt‧‧‧上面
ER、NR1、NR2、NR3、NR4、PR1、PR2、PR3、PR4‧‧‧半導體區域
FWD‧‧‧二極體（自由輪二極體）
GC‧‧‧閘極控制電路
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
GP‧‧‧閘極電極（閘極電極墊、表面電極）
HL‧‧‧懸吊導線
HQ1‧‧‧高側電晶體（高側IGBT）
INV‧‧‧反相器電路
ISC‧‧‧輸入訊號處理電路
LD、LD1、LD2‧‧‧導線（外部導線）
LDD1、LDD2‧‧‧導線（內部導線）
LF‧‧‧導線框（基材）
LFa‧‧‧裝置形成部
LFb‧‧‧框部
LG1、LG2、LG3‧‧‧支路
LOG‧‧‧邏輯電路
LPS‧‧‧低壓電源
LQ1‧‧‧低側電晶體（低側IGBT）
LSC‧‧‧位準轉換電路
MD‧‧‧成形膜具
MDc‧‧‧腔室
MR‧‧‧密封體（樹脂體）
MRb‧‧‧下面
MRd‧‧‧壩內樹脂體
MRH‧‧‧開口部（貫通孔）
MRmk‧‧‧標記
MRt‧‧‧上面
MT‧‧‧馬達
NF1、NF2‧‧‧雜訊過濾器電路
PCB‧‧‧配線基板
PCBt‧‧‧上面
PD‧‧‧黏合墊
PDD‧‧‧墊
PDD1、PDD2、PDGH、PDGL、PDVS‧‧‧墊（電極、電極墊、量測墊）
PKG1、PKG2‧‧‧半導體裝置
Q1‧‧‧電晶體
R1‧‧‧電阻元件
RE1、RE2‧‧‧電極
RT‧‧‧轉子
SC1、SC2、SCC、SCH1、SCH2、SCH3、SCL1、SCL2、SCL3‧‧‧半導體晶片
SCb‧‧‧背面
SCb‧‧‧背面（面、下面、主面）
SCt‧‧‧表面（面、上面、主面）
TB‧‧‧連結桿
TR‧‧‧溝槽
VCL‧‧‧中心線（假想線）
WBR‧‧‧引線黏合區域
WD、WD1、WD2、WGH、WGL、WH、WL、WR、WVS‧‧‧引線
【圖1】表示一實施形態的包含反相器電路及3相感應馬達之馬達電路的構成之電路圖。 【圖2】表示形成有圖1所示的電晶體之半導體晶片的表面側之形狀的平面圖。 【圖3】表示圖2所示的半導體晶片之背面的平面圖。 【圖4】表示圖2及圖3所示的半導體晶片所具有的電晶體之構造例的剖面圖。 【圖5】表示形成有圖1所示的二極體之半導體晶片的表面側之形狀的平面圖。 【圖6】表示圖5所示的半導體晶片之背面的平面圖。 【圖7】表示圖5及圖6所示的半導體晶片所具有的二極體之構造例的剖面圖。 【圖8】表示閘極控制電路的電路區塊構成之圖。 【圖9】表示圖1所示的半導體裝置之電路構成的詳細內容之説明圖。 【圖10】表示具備圖9所示的電路之半導體裝置的外觀之平面圖。 【圖11】沿著圖10的Y方向之側面圖。 【圖12】穿透圖10所示的密封體表示半導體裝置的內部構造之平面圖。 【圖13】放大圖12所示的控制用之半導體晶片的周邊所表示的主要部分放大平面圖。 【圖14】放大圖12所示的配線基板之周邊所表示的主要部分放大平面圖。 【圖15】放大圖12所示的電阻元件之周邊所表示的放大平面圖。 【圖16】比較圖12所示的複數之半導體晶片、配線基板、及電阻元件的厚度所表示的主要部分剖面圖。 【圖17】表示一實施形態的半導體裝置之組裝流程的説明圖。 【圖18】表示在圖17所示的基材準備步驟所準備的導線框之一部分的放大平面圖。 【圖19】表示在圖18所示的導線框之複數之晶片搭載部及元件搭載部上分別搭載電子元件之狀態的放大平面圖。 【圖20】表示圖17所示的引線黏合步驟結束後的導線框之放大平面圖。 【圖21】表示將圖20所示的半導體晶片以樹脂密封的狀態之放大平面圖。 【圖22】表示在沿著圖21的A－A線之剖面，在成形模具內固定導線框的狀態下，對腔室內供給樹脂的狀態之放大剖面圖。 【圖23】表示在圖21所示的密封體之上表面形成標計的狀態之放大平面圖。 【圖24】表示將圖23所示的複數之導線之各者切斷之後，而成形的狀態之放大平面圖。 【圖25】表示相對於圖15的變形例之放大平面圖。 【圖26】表示相對於圖12的變形例之半導體裝置的內部構造之平面圖。

Claims (16)

  1. 一種半導體裝置，包含： 複數之第1半導體晶片，具有：第1表面、在該第1表面露出的第1表面電極、及連接到該第1表面電極的第1功率電晶體； 複數之第2半導體晶片，具有：第2表面、在該第2表面露出的第2表面電極、及連接到該第1表面電極的第2功率電晶體； 第1電子元件，具有：與該第2功率電晶體電性連接的第1電極、該第1電極的相反側之第2電極、及連接到該第1電極及該第2電極的電阻元件； 第3半導體晶片，具有：第3表面、在該第3表面露出的複數之第3表面電極、及經由該複數之第3表面電極之中的一部分而與該第1電子元件的該第1電極及該第2電極各自電性連接的第1電路； 第1晶片搭載部，其搭載該複數之第1半導體晶片； 複數之第2晶片搭載部，其分別搭載該複數之第2半導體晶片； 第3晶片搭載部，其搭載該第3半導體晶片； 密封體，其在俯視下具有：朝第1方向延伸的第1長邊、該第1長邊的相反側之第2長邊、朝與該第1方向交叉的第2方向延伸的第1短邊、及該第1短邊的相反側之第2短邊，並且密封該複數之第1半導體晶片、該複數之第2半導體晶片、該第3半導體晶片、該第1電子元件、該第1晶片搭載部、該第2晶片搭載部、及該第3晶片搭載部； 複數之導線，其與該複數之第1半導體晶片、該複數之第2半導體晶片、該第3半導體晶片、及該第1電子元件中的任一者電性連接，在該密封體中將該複數之導線的一部分予以密封，而且該複數之導線的其他部分各自從該密封體的該第1長邊及該第2長邊其中之一露出， 在該第2方向上，該複數之第1半導體晶片及該複數之第2半導體晶片各自被配置在比該密封體的該第2長邊更靠近該第1長邊的位置，並且該第3半導體晶片被配置在比該密封體的該第1長邊更靠近該第2長邊的位置， 在該第1方向上，從該密封體的該第1短邊朝向該第2短邊，該第1電子元件、該複數之第2半導體晶片、及該複數之第1半導體晶片依序排列，並且該第3半導體晶片被配置在比該第2短邊更靠近該第1短邊的位置。
  2. 如申請專利範圍第1項之半導體裝置，其中 該第3半導體晶片的該第3表面具備：朝該第1方向延伸的第1邊；位在該第1邊的相反側、也就是位在該第1邊與該密封體的該第2長邊之間的第2邊；朝與該第1方向交叉的第2方向延伸的第3邊；及位在該第3邊的相反側，也就是位在該第3邊及該密封體的該第2短邊之間的第4邊， 該第1電子元件的該第1電極與該第3半導體晶片，係經由連接到該複數之第3表面電極之中的第1量測電極之第1引線而被電性連接， 該第1電子元件的該第2電極與該第3半導體晶片，係經由連接到該複數之第3表面電極之中的第2量測電極之第2引線而被電性連接， 該第1量測電極及該第2量測電極各自配置在該第3表面中的比該第4邊更靠近該第3邊的位置。
  3. 如申請專利範圍第2項之半導體裝置，其中 該第1量測電極及該第2量測電極各自配置在該第3表面中的比該第2邊更靠近該第1邊的位置。
  4. 如申請專利範圍第1項之半導體裝置，其中 在俯視下，該第1電子元件被搭載在比連結該密封體的該第1短邊之中點與該第2短邊的中點之中心線更靠近該第1長邊的位置。
  5. 如申請專利範圍第4項之半導體裝置，其中 該第1電子元件的該第1電極與該第3半導體晶片，係經由連接到該複數之第3表面電極之中的第1量測電極之第1引線而被電性連接， 該第1電子元件的該第2電極與該第3半導體晶片，係經由連接到該複數之第3表面電極之中的第2量測電極之第2引線而被電性連接， 在與包含該第1方向及該第2方向的平面正交的厚度方向，該第1電子元件的厚度比該複數之第2半導體晶片、及該第3半導體晶片各自之厚度更厚。
  6. 如申請專利範圍第1項之半導體裝置，其中 該第3半導體晶片係與該複數之第1半導體晶片的各者、及該複數之第2半導體晶片的各者電性連接， 該第3半導體晶片具有：第1驅動電路，其驅動該複數之第1半導體晶片的該第1功率電晶體之各者；第2驅動電路，其驅動該複數之第2半導體晶片的該第2功率電晶體之各者；及該第1電路。
  7. 如申請專利範圍第6項之半導體裝置，其中 在俯視下，於該第3半導體晶片與該密封體的該第2短邊之間，配置有配線基板， 該第3半導體晶片與該複數之第1半導體晶片各自之閘極電極，係經由該配線基板而被連接。
  8. 如申請專利範圍第1項之半導體裝置，其中 該第1電子元件的該第1電極藉由導電性的黏合材而被搭載於第1元件搭載部， 該第1電子元件的該第2電極藉由該導電性的黏合材而被搭載於與該第1元件搭載部分離的第2元件搭載部， 在該第1元件搭載部，連接有沿著與該第1方向交叉的第3方向延伸的第1內部導線， 在該第2元件搭載部，連接有沿著該第3方向延伸的第2內部導線， 該第1電子元件的該第1電極與該第3半導體晶片，係經由連接到該複數之第3表面電極之中的第1量測電極之第1引線、及該第1內部導線而電性連接， 該第1電子元件的該第2電極與該第3半導體晶片，係經由連接到該複數之第3表面電極之中的第2量測電極之第2引線、及該第2內部導線而電性連接。
  9. 如申請專利範圍第8項之半導體裝置，其中 該第2元件搭載部被連接到該複數之導線中之在該密封體的該第1長邊從該密封體露出的第1外部導線， 對於該第1外部導線供給接地電位。
  10. 如申請專利範圍第9項之半導體裝置，其中 該第1晶片搭載部，被連接到該複數之導線中之在該密封體的該第1長邊從該密封體露出的第2外部導線， 該第1元件搭載部，被連接到該複數之導線中之在該密封體的該第1長邊從該密封體露出的第3外部導線， 對於該第2外部導線，供給比該第3外部導線更高的電位。
  11. 如申請專利範圍第10項之半導體裝置，其中 該複數之導線包含：在該密封體的該第1長邊從該密封體露出的複數之第1導線；及在該密封體的該第2長邊從該密封體露出的複數之第2導線， 該複數之第2導線各自與該第3半導體晶片電性連接。
  12. 如申請專利範圍第1項之半導體裝置，其中 該第1電子元件具有在俯視下彼此位在相反側的二個長邊， 位在該第1電子元件的該二個長邊各自之一方之端部的該第1電極，經由導電性的黏合材而被搭載於第1元件搭載部， 位在該第1電子元件的該二個長邊各者之另一方之端部的該第2電極，經由該導電性的黏合材而被搭載於與該第1元件搭載部分離的第2元件搭載部， 在俯視下，該第1電子元件被搭載成該二個長邊沿著與該第1方向交叉的第3方向延伸，並且該第2電極位在比該第1電極更靠近該第3半導體晶片之處。
  13. 如申請專利範圍第4項之半導體裝置，其中 該密封體具有： 在與包含該第1方向及該第2方向的平面正交的厚度方向，彼此位在相反側的第1面及第2面；及 從該第1面及第2面之中的一方貫通到另一方的複數之貫通孔， 該複數之貫通孔具有：沿著該密封體的該第1短邊而配置的第1貫通孔；及沿著該第2短邊而配置的第2貫通孔， 該第1貫通孔及該第2貫通孔各自形成在與該中心線重疊的位置。
  14. 如申請專利範圍第13項之半導體裝置，其中 在俯視下，該複數之第1半導體晶片及該複數之第2半導體晶片各自配置在該第1貫通孔與該第2貫通孔之間，並且該第1電子元件被配置在該第1貫通孔與該第2貫通孔之間的區域、及該密封體的該第1長邊之間。
  15. 如申請專利範圍第1項之半導體裝置，其中 該第3半導體晶片係與該複數之第1半導體晶片的各者、及該複數之第2半導體晶片的各者電性連接， 該第3半導體晶片具有：第1驅動電路，其驅動該複數之第1半導體晶片的該第1功率電晶體之各者；及第2驅動電路，其驅動該複數之第2半導體晶片的該第2功率電晶體之各者；及該第1電路， 該第1電路係與該第1驅動電路及該第2驅動電路電性連接。
  16. 一種半導體裝置，具有： 複數之端子，其包含：連接到第1電位的第1端子；連接到比該第1電位更低的第2電位之第2端子；及連接到接地電位的第3端子； 複數之第1半導體晶片，其具備連接到該第1端子的第1功率電晶體； 複數之第2半導體晶片，其具備連接到該第2端子的第2功率電晶體； 電阻元件，其具備與該第2功率電晶體電性連接的第1電極、該第1電極的相反側之第2電極、及連接到該第1電極及該第2電極的電阻元件； 第3半導體晶片，其具備放大電路，該放大電路被電性連接到該電阻元件的該第1電極及該第2電極之各者；及 密封體，其具有在俯視下：朝第1方向延伸的第1長邊、該第1長邊的相反側之第2長邊、朝與該第1方向交叉的第2方向延伸的第1短邊、及該第1短邊的相反側之第2短邊，並且密封該複數之第1半導體晶片、該複數之第2半導體晶片、及該第3半導體晶片， 在該第2方向中，該複數之第1半導體晶片及該複數之第2半導體晶片各自被配置在比該密封體的該第2長邊更靠近該第1長邊的位置，並且該第3半導體晶片被配置在比該密封體的該第1長邊更靠近該第2長邊的位置， 在該第1方向中，從該密封體的該第1短邊朝向該第2短邊，該電阻元件、該複數之第2半導體晶片、及該複數之第1半導體晶片依序排列，並且該第3半導體晶片被配置在比該第2短邊更靠近該第1短邊的位置。
TW106144041A 2016-12-28 2017-12-15 半導體裝置 TWI769202B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-254678 2016-12-28
JP2016254678A JP2018107364A (ja) 2016-12-28 2016-12-28 半導体装置

Publications (2)

Publication Number Publication Date
TW201841337A true TW201841337A (zh) 2018-11-16
TWI769202B TWI769202B (zh) 2022-07-01

Family

ID=60473352

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106144041A TWI769202B (zh) 2016-12-28 2017-12-15 半導體裝置

Country Status (7)

Country Link
US (2) US10128200B2 (zh)
EP (1) EP3343612A1 (zh)
JP (1) JP2018107364A (zh)
KR (1) KR20180077047A (zh)
CN (1) CN108347177B (zh)
HK (1) HK1251728A1 (zh)
TW (1) TWI769202B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7262012B2 (ja) * 2015-12-10 2023-04-21 パナソニックＩｐマネジメント株式会社 車載充電器およびインバータ
JP2018107364A (ja) * 2016-12-28 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置
US11227822B2 (en) * 2018-04-19 2022-01-18 Rohm Co., Ltd. Semiconductor device
DE102018207308B4 (de) * 2018-05-09 2020-07-02 Infineon Technologies Ag Halbleiterbauteil mit integriertem shunt-widerstand und verfahren zu dessen herstellung
WO2020012957A1 (ja) * 2018-07-12 2020-01-16 ローム株式会社 半導体装置
CN108962865B (zh) * 2018-07-18 2023-11-24 无锡安趋电子有限公司 一种多芯片pqfn封装方法及结构
JP7343522B2 (ja) * 2018-11-08 2023-09-12 ローム株式会社 電力変換装置
JP7099938B2 (ja) * 2018-11-16 2022-07-12 株式会社日立製作所 パワー半導体装置
KR102065118B1 (ko) * 2018-11-26 2020-03-03 현대오트론 주식회사 양면 냉각 파워 모듈 및 이의 제조방법
JP7254156B2 (ja) * 2018-11-26 2023-04-07 三菱電機株式会社 半導体パッケージ、及び、半導体装置
WO2020110170A1 (ja) * 2018-11-26 2020-06-04 三菱電機株式会社 半導体パッケージ、その製造方法、及び、半導体装置
JP7088129B2 (ja) * 2019-06-27 2022-06-21 三菱電機株式会社 半導体装置
JP2021048211A (ja) * 2019-09-18 2021-03-25 株式会社東海理化電機製作所 半導体装置
JPWO2021064785A1 (zh) * 2019-09-30 2021-04-08
JP7196815B2 (ja) * 2019-10-23 2022-12-27 三菱電機株式会社 半導体モジュール及び電力変換装置
CN111463188A (zh) * 2020-05-03 2020-07-28 矽力杰半导体技术(杭州)有限公司 应用于功率转换器的封装结构
JP7313315B2 (ja) * 2020-05-19 2023-07-24 三菱電機株式会社 半導体装置の製造方法及び電力制御回路の製造方法
JP7406520B2 (ja) * 2021-03-22 2023-12-27 株式会社 日立パワーデバイス 上アーム駆動回路、電力変換装置の駆動回路、電力変換装置
TWI755338B (zh) * 2021-06-21 2022-02-11 立錡科技股份有限公司 智能電源模組
JP2023079704A (ja) 2021-11-29 2023-06-08 三菱電機株式会社 半導体装置
CN114867200B (zh) * 2022-06-07 2024-05-07 扬州海科电子科技有限公司 一种悬置带线滤波器与微组装电路集成一体化模块

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100566496B1 (ko) * 2001-12-07 2006-03-31 야마하 가부시키가이샤 반도체 장치 제조 장치
JP2004015946A (ja) 2002-06-10 2004-01-15 Toshiba Corp ランドリー機器のモータ駆動回路装置
TWI236126B (en) * 2002-07-02 2005-07-11 Alpha & Omega Semiconductor Integrated circuit package for semiconductor devices with improved electric resistance and inductance
WO2004077508A2 (en) * 2003-02-21 2004-09-10 Advanced Interconnect Technologies Limited Lead frame with included passive devices
JP4425034B2 (ja) * 2004-03-29 2010-03-03 三洋電機株式会社 半導体装置
US9093359B2 (en) * 2005-07-01 2015-07-28 Vishay-Siliconix Complete power management system implemented in a single surface mount package
JP5390064B2 (ja) * 2006-08-30 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2008166430A (ja) * 2006-12-27 2008-07-17 Toshiba Microelectronics Corp 半導体装置
US20100230790A1 (en) * 2009-03-12 2010-09-16 Advanced Analogic Technologies, Inc. Semiconductor Carrier for Multi-Chip Packaging
JP5443837B2 (ja) * 2009-06-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2012023204A (ja) * 2010-07-14 2012-02-02 On Semiconductor Trading Ltd 半導体装置およびその製造方法
JP2012069764A (ja) 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
US9401342B2 (en) * 2013-06-27 2016-07-26 Freescale Semiconductor, Inc. Semiconductor package having wire bond wall to reduce coupling
JP6094420B2 (ja) * 2013-08-09 2017-03-15 三菱電機株式会社 半導体装置
TWI552283B (zh) * 2014-07-03 2016-10-01 新德科技股份有限公司 電池管理積體電路之封裝結構
JP6633861B2 (ja) * 2015-07-31 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2018107364A (ja) * 2016-12-28 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US10573604B2 (en) 2020-02-25
TWI769202B (zh) 2022-07-01
US20190035745A1 (en) 2019-01-31
US20180182719A1 (en) 2018-06-28
KR20180077047A (ko) 2018-07-06
CN108347177A (zh) 2018-07-31
CN108347177B (zh) 2021-09-07
HK1251728A1 (zh) 2019-02-01
JP2018107364A (ja) 2018-07-05
US10128200B2 (en) 2018-11-13
EP3343612A1 (en) 2018-07-04

Similar Documents

Publication Publication Date Title
TWI769202B (zh) 半導體裝置
JP6076865B2 (ja) 電子装置
TWI757406B (zh) 半導體模組之製造方法及半導體模組
JP6633859B2 (ja) 半導体装置
TWI753996B (zh) 電子裝置
JP6130238B2 (ja) 半導体装置および電子装置
TWI399789B (zh) 半導體裝置
TWI731129B (zh) 電子裝置
US10985110B2 (en) Semiconductor package having an electromagnetic shielding structure and method for producing the same
CN110783283B (zh) 具有对称布置的功率连接端的半导体封装及其制造方法
CN216871961U (zh) 半导体装置
US20220216135A1 (en) Semiconductor Device and Method For Manufacture of Semiconductor Device
JP2019096771A (ja) 電子装置および半導体装置
US11217504B2 (en) Semiconductor package with passive electrical component and method for the production thereof
WO2023181498A1 (ja) 半導体装置および電力変換装置
JP2023069756A (ja) 半導体装置
JP2013128040A (ja) 半導体装置