JP2019096771A - 電子装置および半導体装置 - Google Patents

Abstract

【課題】パワートランジスタを備える電子装置の放熱性を向上させる。【解決手段】半導体モジュールＰＭ（三相インバータ回路）を構成するハイサイド用のパッケージの実装面ＭＳ１では、ドレイン端子ＤＴの面積の方が、ソース端子ＳＴの面積より大きい。これにより、ハイサイド用のパッケージのドレイン端子ＤＴと高電位側の電源配線ＨＷとの接合面積を増大させることができるので、ハイサイド用のパッケージＰ１の放熱性を向上させることができる。一方、ローサイド用のパッケージの実装面ＭＳ２では、ソース端子ＳＴの面積の方が、ドレイン端子ＤＴの面積より大きい。これにより、ローサイド用のパッケージのソース端子ＳＴと低電位側の電源配線ＬＷとの接合面積を増大させることができるので、ローサイド用のパッケージＰ２の放熱性を向上させることができる。【選択図】図７

Description

本発明は、電子装置および半導体装置に関し、例えば、パワートランジスタを有する電子装置および半導体装置技術に関する。

パワートランジスタを有する半導体装置については、例えば、特許文献１〜３に記載がある。特許文献１には、複数の半導体素子が並列に接続されてなる半導体装置の端子の構成について開示されている。また、特許文献２には、絶縁性樹脂に埋設された半導体チップの電極を引き出すビアおよび配線の構造について開示されている。また、特許文献３には、半導体チップの両表面に電極が形成されている両面マルチ電極チップの実装構造について開示されている。

特開２００４−１３４４６０号公報 特開２０１５−５６８１号公報 特開２０１１−９７１５号公報

パワートランジスタを有する電子装置および半導体装置では、信頼性や電気的特性を向上させる観点等から、さらなる放熱性の向上が望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における電子装置では、第１電源配線と第２電源配線との間に、第１半導体装置と第２半導体装置とを直列に接続することで第１回路が構成されている。

第１半導体装置は、第１面および第１面の反対側の第２面を有する第１封止体と、第１封止体内に封止された第１半導体チップと、第１半導体チップに形成された第１パワートランジスタとを備えている。第１パワートランジスタは、第１パワートランジスタの動作を制御する第１制御電極と、第１パワートランジスタの電流経路に配置された第１電極および第２電極とを備えている。第１封止体の第１面には、第１電極と電気的に接続された第１端子と、第２電極と電気的に接続された第２端子とが配置され、平面視で第１端子の面積は、第２端子の面積より大きい。第１封止体の第２面には、第１電極と電気的に接続された第３端子と、第２電極と電気的に接続された第４端子とが配置され、平面視で第４端子の面積は、第３端子の面積より大きい。

第２半導体装置は、第３面および第３面の反対側の第４面を有する第２封止体と、第２封止体内に封止された第２半導体チップと、第２半導体チップに形成された第２パワートランジスタとを備えている。第２パワートランジスタは、第２パワートランジスタの動作を制御する第２制御電極と、第２パワートランジスタの電流経路に配置された第３電極および第４電極とを備えている。第２封止体の第３面には、第３電極と電気的に接続された第５端子と、第４電極と電気的に接続された第６端子とが配置され、平面視で第６端子の面積は、第５端子の面積より大きい。第２封止体の第４面には、第３電極と電気的に接続された第７端子と、第４電極と電気的に接続された第８端子とが配置され、平面視で第７端子の面積は、第８端子の面積より大きい。

そして、第１半導体装置の第１端子は、第１電源配線に対向した状態で第１電源配線と電気的に接続され、第１半導体装置の第２端子は、出力配線に対向した状態で出力配線と電気的に接続され、第２半導体装置の第５端子は、出力配線に対向した状態で出力配線と電気的に接続され、第２半導体装置の第６端子は、第２電源配線に対向した状態で第２電源配線と電気的に接続されている。

一実施の形態によれば、パワートランジスタを有する電子装置の放熱性を向上させることができる。

実施の形態の電子装置である三相インバータ回路を有するモータ駆動システムの要部回路図である。 図１の三相インバータ回路の理想的な出力波形の説明図である。 図１の三相インバータ回路を有する半導体モジュールの平面図である。 図３の半導体モジュールの反対面の平面図である。 左は図３のハイサイド用のパッケージの実装面の平面図、右は図５左のハイサイド用のパッケージの反対面の平面図である。 左は図３のローサイド用のパッケージの実装面の平面図、右は図６左のローサイド用のパッケージの実装面の反対面の平面図である。 図５および図６のパッケージの実装時の端子の接続関係を示す平面図である。 図７のＩＩ−ＩＩ線の断面図である。 図７のＩＩＩ−ＩＩＩ線の断面図である。 図７のＩＶ−ＩＶ線の断面図である。 半導体モジュールの配線基板の変形例の図７のＩＩ−ＩＩ線に相当する箇所の断面図である。 左は変形例１の半導体モジュールを構成するパッケージの斜視図、右は図１２左のパッケージの反対面側を示したパッケージの斜視図である。 左は図１２左のパッケージの実装面の平面図、右は図１３左のパッケージの反対側の実装面の平面図である。 図１３右のＶ−Ｖ線の概略断面図である。 ローサイド用のパッケージのソース端子の面積比率と温度との関係を示したグラフ図である。 変形例１のパッケージの具体的構成例の断面図である。 図１６のパッケージの分解斜視図である。 図１６のパッケージの製造工程中の要部断面図である。 図１８の工程後のパッケージの製造工程中の要部断面図である。 図１９の工程後のパッケージの製造工程中の要部断面図である。 図２０の工程後のパッケージの製造工程中の要部断面図である。 図２１の工程後のパッケージの製造工程中の要部断面図である。 図２２の工程後のパッケージの製造工程中の要部断面図である。 図１６のパッケージの他の製造工程中の要部断面図である。 図２４の工程後のパッケージの製造工程中の要部断面図である。 パッケージの変形例の断面図である。 図２６のパッケージの分解斜視図である。 図２６のパッケージの製造工程図である。 左はパワートランジスタが形成された半導体チップの主面の平面図、右は図２９左の半導体チップの反対側の主面の平面図である。 図２９の半導体チップの要部断面図である。 左はパッケージの実装面の平面図、右は図３１左のパッケージの反対側の実装面の平面図である。 左はパッケージの一方の実装面の平面図、右は図３２左のパッケージの反対側の実装面の平面図である。 左はパッケージの一方の実装面の平面図、右は図３３左のパッケージの反対側の実装面の平面図である。 左はパッケージの一方の実装面の平面図、右は図３４左のパッケージの反対側の実装面の平面図である。 三相インバータ回路の一例の回路図である。 三相インバータ回路を構成するパワートランジスタを有するパッケージの実装例の平面図である。 図３６のＩ−Ｉ線の断面図である。 パワーモジュールが形成されたパッケージの平面図である。 図３８のパッケージの実装例を示す平面図である。 図３８のパッケージの他の実装例を示す平面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨を明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＢからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ｂ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ｂを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であっても良いし、その特定の数値未満の数値でも良い。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

また、本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」としては、半導体チップを例示することができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。なお、以下では半導体チップのことを単にチップという。

また、本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。この半導体装置の上位概念が電子装置である。

さらに、本明細書において、「パワートランジスタ」とは、１個のトランジスタまたは複数個の単位トランジスタ（トランジスタセル）の集合体を意味する。複数個（例えば、数千個から数万個）の単位トランジスタを並列に接続することで、１個のトランジスタの許容電流より大きな電流でもトランジスタの機能を実現することができる。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流より大きな電流にも適用可能なスイッチング素子となる。スイッチング素子を構成するパワートランジスタとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、パワーＭＯＳと略す）、バイポーラトランジスタ（Bipolar Transistor）を例示できる。本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」、「ＩＧＢＴ」および「バイポーラトランジスタ」を包含する上位概念を示す語句として使用している。なお、パワートランジスタを備えるチップのことを、パワーチップと呼ぶ場合がある。

＜発明者の検討＞
電子機器では、電圧変調および周波数変調を行う目的でインバータ回路が広く使用されている。特に、電気自動車等の動力源であるモータ等のように、回転数の制御が求められる高性能なモータには、その動作を制御する回路として、制御性およびスイッチング応答性に優れた三相インバータ回路が使用されている。この三相インバータ回路により、モータに供給される三相交流電力の電圧や周波数をきめ細やかに制御することで、電気自動車等の走行性の向上とエネルギー効率の向上とが図られている。

図３５は三相インバータ回路の一例の回路図である。三相インバータ回路Ｔｉｖ０は、電源配線ＶＷ０とグランド配線ＧＷ０との間に３個のインバータ回路ｉｖ０を並列に接続することで構成されている。各インバータ回路ｉｖ０は、ハイサイド用のトランジスタＨＱ５１，ＨＱ５２，ＨＱ５３と、ローサイド用のトランジスタＬＱ５１，ＬＱ５２，ＬＱ５３とを直列に接続することで構成される。トランジスタＨＱ５１〜ＨＱ５３，ＬＱ５１〜ＬＱ５３は、例えば、ｎチャネル型の縦型のパワーＭＯＳ等のようなパワートランジスタで構成されている。各インバータ回路ｉｖ０の出力配線ＰＷ５１〜ＰＷ５３にはインダクタンスＬ１，Ｌ２，Ｌ３が電気的に接続されている。特に、モータ用途の三相インバータ回路Ｔｉｖ０の場合、６箇所のトランジスタＨＱ５１〜ＨＱ５３，ＬＱ５１〜ＬＱ５３に同様の電流が流れるため、トランジスタＨＱ５１〜ＨＱ５３，ＬＱ５１〜ＬＱ５３には、性能が優れた同一製品が使用されている。

ここで、インダクタンスＬ１に電気的に接続されるハイサイド用およびローサイド用のトランジスタＨＱ５１，ＬＱ５１に注目する。ハイサイド用のトランジスタＨＱ５１がオン、ローサイド用のトランジスタＬＱ５１がオフするとインダクタンスＬ１の電位は、電源配線ＶＷ０の電位となる。逆に、ハイサイド用のトランジスタＨＱ５１がオフ、ローサイド用のトランジスタＬＱ５１がオンするとインダクタンスＬ１の電位は、グランド配線ＧＷ０の電位となる。

このようなサイクルをそれぞれのインダクタンスＬ１〜Ｌ３およびトランジスタＨＱ５１〜ＨＱ５３，ＬＱ５１〜ＬＱ５３で行い、かつ、それぞれの位相が１／３サイクル（電気角で１２０°）ずつずれるようにする。これにより、理想的な出力波形が得られるはずであるが、実際は、パワートランジスタのスイッチング動作時の損失に加え、通電時の損失（パワートランジスタおよび配線での温度上昇に因ってパワートランジスタの性能等が低下することに起因）が生じる。したがって、エネルギー効率を高めるためには、パワートランジスタの通電時の損失の低減および温度上昇の抑制が要求される。

図３６は三相インバータ回路を構成するパワートランジスタを有するパッケージの実装例の平面図、図３７は図３６のＩ−Ｉ線の断面図である。なお、図３６では理解し易くするためパッケージＰ５１〜Ｐ５６のドレイン端子ＤＴ０、ソース端子ＳＴ０およびゲート端子ＧＴ０を透かして見せている。また、図３６では図面を見易くするためソース端子ＳＴ０およびゲート端子ＧＴ０にハッチングを付した。

パッケージＰ５１〜Ｐ５６には、それぞれトランジスタＨＱ５１〜ＨＱ５３，ＬＱ５１〜ＬＱ５３が形成されている。パッケージＰ５１〜Ｐ５６は、上記したように全て同じ製品で構成されている。各パッケージＰ５１〜Ｐ５６の実装面（電源配線ＶＷ０、出力配線ＰＷ５１〜５３、グランド配線ＧＷ０に対向する面）には、ドレイン端子ＤＴ０、ソース端子ＳＴ０およびゲート端子ＧＴ０が配置されている。ドレイン端子ＤＴ０は、実装面中央の大面積のドレイン端子ＤＴ０と、実装面一端側の小面積のドレイン端子ＤＴ０とを有している。ソース端子ＳＴ０は、実装面の他端側に複数配置されている。ソース端子ＳＴ０の面積は、小面積のドレイン端子ＤＴ０と同程度である。また、ゲート端子ＧＴ０は、ソース端子ＳＴ０と同じ並びに配置されている。このゲート端子ＧＴ０には制御回路が電気的に接続される。

パワートランジスタがｎチャネル型のパワーＭＯＳの場合、電源配線ＶＷ０には、パッケージＰ５１〜Ｐ５３（ハイサイド用のトランジスタＨＱ５１〜ＨＱ５３）のドレイン端子ＤＴ０が対向した状態で電気的に接続されている。また、出力配線ＰＷ５１〜ＰＷ５３には、パッケージＰ５１〜Ｐ５３（ハイサイド用のトランジスタＨＱ５１〜ＨＱ５３）のソース端子ＳＴ０と、パッケージＰ５４〜Ｐ５６（ローサイド用のトランジスタＬＱ５１〜ＬＱ５３）のドレイン端子ＤＴ０との両方が対向した状態で電気的に接続されている。グランド配線ＧＷ０には、パッケージＰ５４〜Ｐ５６（ローサイド用のトランジスタＬＱ５１〜ＬＱ５３）のソース端子ＳＴ０が対向した状態で電気的に接続されている。

一般的に電源配線およびグランド配線は、パワートランジスタに対してインピーダンスが充分に低くなるように設計されているため、パワートランジスタの電流経路に対して幅が広い。一方、出力配線は、実装面積の最小化のため他に比べると配線幅が狭くなる傾向にある。仮に、出力配線と、電源配線およびグランド配線との幅を１：５０とする。このときエネルギー効率の指標の１つである温度上昇に注目し熱シミュレーションを実施し、簡易的に一対のハイサイド用およびローサイド用のパワートランジスタの例で計算を行った。その結果、ハイサイド用およびローサイド用のパワートランジスタの各々の中心温度と、出力配線の温度とを比較すると、性能は同一であるにもかかわらず、ハイサイド用に比べ、ローサイド用の温度が高い傾向にあることが判明した。

パワートランジスタの発熱を考慮した際のローサイド用のパワートランジスタの温度上昇の要因として、電流経路に対する配線幅が狭いことが考えられる。すなわち、ハイサイド用のパワートランジスタで発生した熱は、幅広の電源配線を通じて回路全体から放熱されるため比較的温度の上昇が小さい。一方、ローサイド用のパワートランジスタでは、出力配線の幅が相対的に狭いため熱が逃げ難く温度の上昇が大きい。ここで、パワートランジスタがｎチャネル型のパワーＭＯＳの場合、放熱性を高めるには、ハイサイド用のパワートランジスタにおいて、出力配線に接続されるソース端子ＳＴ０の面積を小さくし、電源配線ＶＷ０に接続されるドレイン端子ＤＴ０の面積を大きくする方が良い。しかし、一般的な三相インバータ回路では、ハイサイド用のパワートランジスタと同じものをローサイド用のパワートランジスタとして使用するため、ローサイド用として使用したときに、ソース端子ＳＴ０の面積が小さく、グランド配線ＧＷ０との接触面積を大きく確保することができない。また、ドレイン端子ＤＴ０の面積が大きいので、これと接合される出力配線ＰＷ５１〜ＰＷ５３の面積を小さくすることができず、放熱に寄与するグランド配線ＧＷ０の幅を広くすることができない。これらにより、ローサイド用のパワートランジスタの放熱性が低下する課題がある。

次に、図３８はパワーモジュールが形成されたパッケージの平面図である。なお、図３８では図面を見易くするため入力端子ｉＴ０およびグランド端子ＧＷＴ０にハッチングを付した。

このパッケージＰ５５には、インバータ回路が形成されている。パッケージＰ５５の実装面には、入力端子ｉＴ０、グランド端子ＧＷＴ０および出力端子ＰＴ０が実装面の幅方向（短方向）に沿って順に配置されている。入力端子ｉＴ０は、パッケージＰ５５の内部のハイサイド用のパワートランジスタのドレイン電極に電気的に接続されている。グランド端子ＧＷＴ０は、パッケージＰ５５の内部のローサイド用のパワートランジスタのソース電極と電気的に接続されている。出力端子ＰＴ０は、インバータ回路の出力と電気的に接続されている。

ここで、図３９は図３８のパッケージの実装例を示す平面図である。図３９では、電源配線ＶＷ０およびグランド配線ＧＷ０に対して、パッケージＰ５５を縦向きに配置した場合を示している。なお、図３９では図面を見易くするため、入力端子ｉＴ０、グランド端子ＧＷＴ０およびグランド配線ＧＷ０にハッチングを付した。

この場合、電源配線ＶＷ０には、その延在方向に対して交差する方向に延びる引出部ＶＷＬ０が、電源配線ＶＷ０の延在方向に沿って所定の間隔毎に一体で形成されている。そして、その引出部ＶＷＬ０に、パッケージＰ５５の入力端子ｉＴ０が対向した状態で電気的に接続されている。このため、電源配線ＶＷ０と、パッケージＰ５５内の入力端子ｉＴ０（ハイサイド用のパワートランジスタのドレイン電極）との実装面積が小さいので放熱性が低い。

また、グランド配線ＧＷ０には、その延在方向に対して交差する方向に延びる引出部ＧＷＬ０が、グランド配線ＧＷ０の延在方向に沿って所定の間隔毎に一体で形成されている。そして、その引出部ＧＷＬ０に、パッケージＰ５５のグランド端子ＧＷＴ０が対向した状態で電気的に接続されている。この場合、引出部ＧＷＬ０の幅が狭いので配線抵抗が高くなり、放熱性が低下する。

また、図４０は図３６のパッケージの他の実装例を示す平面図である。図４０では、電源配線ＶＷ０およびグランド配線ＧＷ０に対して、パッケージＰ５５を横向きに配置した場合を示している。なお、図４０では図面を見易くするため、入力端子ｉＴ０、グランド端子ＧＷＴ０およびグランド配線ＧＷ０にハッチングを付した。

この場合、パッケージＰ５５の入力端子ｉＴ０（ハイサイド用のパワートランジスタのドレイン電極）と電源配線ＶＷ０との実装面積が小さいので放熱性が低い。また、この場合、グランド配線ＧＷ０の幅方向中央に、出力端子ＰＴ０を引き出すための開口部Ｈ０を形成せざるを得ず、グランド配線ＧＷ０の電流経路が狭くなる箇所が生じる結果、グランド配線ＧＷ０の配線抵抗が高くなり、放熱性が低下する。

したがって、パッケージＰ５５の場合は、縦および横のいずれの向きに配置しても、放熱性が低下する課題がある。以下、上記のような放熱性の課題を解決するための具体的な構成例について説明する。

（実施の形態）
本実施の形態の電子装置は、例えば、電気自動車等の動力源であるモータの動作を制御するインバータ回路（電力変換回路）を有する半導体モジュール（パワーモジュール）である。インバータ回路は、直流電力を交流電力に変換する回路である。ここで、交流電力といっても、単相交流電力や三相交流電力に代表されるように様々な形態がある。本実施の形態では、直流電力を三相の交流電力に変換する三相インバータ回路を例示する。ただし、三相インバータ回路に限らず、例えば、単相インバータ回路等、種々のインバータ回路に幅広く適用できる。

＜三相インバータ回路の構成例＞
図１は本実施の形態１の電子装置である三相インバータ回路を有するモータ駆動システムの要部回路図である。図１に示すモータ駆動システムＰＭＳは、例えば、電気自動車等の動力源として使用するモータＭＴと、そのモータＭＴの動作を制御する三相インバータ回路（電子装置、半導体モジュール）Ｔｉｖとを有している。

モータＭＴは、例えば、位相が１２０°ずれた三相（Ｕ相、Ｖ相、Ｗ相）の交流電流により駆動する三相誘導モータであり、導体で構成されたロータＲＴと、その周囲に配置された３種類のコイル（Ｕ相用のコイルＵＬ、Ｖ相用のコイルＶＬおよびＷ相用のコイルＷＬ）とを備えている。このモータＭＴでは、Ｕ相用のコイルＵＬ、Ｖ相用のコイルＶＬおよびＷ相用のコイルＷＬの順に、位相を１２０°ずらした交流電流を流すことでロータＲＴの周囲の磁界を回転させる（ロータＲＴの周囲に回転磁界を発生させる）。すると、ロータＲＴを横切る磁束の向きが回転することになるので、電磁誘導によりロータＲＴに誘導電流が流れる。すなわち、磁界中で電流が流れるので、回転磁界とロータＲＴに流れる電流との相互作用によりロータＲＴに電磁力が作用して、回転磁界の回転方向と同方向にロータＲＴが回転するようになっている。なお、端子ＵＴＥはＵ相のコイルＵＬに電気的に接続されたＵ相用の端子を示し、端子ＶＴＥはＶ相のコイルＶＬに電気的に接続されたＶ相用の端子を示し、端子ＷＴＥはＷ相のコイルＷＬに電気的に接続されたＷ相用の端子を示している。また、ロータＲＴ内の符号Ｎ，ＳはＮ極、Ｓ極を示している。

三相インバータ回路Ｔｉｖは、三相交流電力を生成してモータＭＴに供給し、モータＭＴの動作を制御する回路であり、三相に対応する３個のインバータ回路（第１回路）ｉｖを備えている。各インバータ回路ｉｖは、例えば、三相インバータ回路Ｔｉｖのハーフブリッジ回路を構成する１単位（１相分）のインバータ回路であり、高電位側の電源配線（第１電源配線）ＨＷと、低電位側の電源配線（第２電源配線）ＬＷとの間に並列に接続されている。高電位側の電源配線ＨＷは、相対的に高い電位側の配線（例えば、正の電位が供給される正電位配線）であり、低電位側の電源配線ＬＷは、相対的に低い電位側の配線（例えば、グランド電位や負の電位が供給される配線）である。なお、１相分のインバータ回路ｉｖを電子装置とすることもできる。

各インバータ回路ｉｖは、ハイサイド用のパッケージ（第１半導体装置）Ｐ１（Ｐ）のトランジスタＱ（ＨＱ１，ＨＱ２，ＨＱ３）と、ローサイド用のパッケージ（第２半導体装置）Ｐ２（Ｐ）のトランジスタＱ（ＬＱ１，ＬＱ２，ＬＱ３）とが電源配線ＨＷ，ＬＷ間に直列に接続されることで構成されている。

各インバータ回路ｉｖのトランジスタＱ（ＨＱ１，ＨＱ２，ＨＱ３，ＬＱ１，ＬＱ２，ＬＱ３）は、スイッチング素子として動作するパワートランジスタであって、例えば、ｎチャネル型のパワーＭＯＳ（パワー型の電界効果トランジスタ）で構成されている。上記したように、モータＭＴ用途の三相インバータ回路Ｔｉｖの場合、６個のトランジスタＨＱ１〜ＨＱ３，ＬＱ１〜ＬＱ３に同様の電流が流れるため、トランジスタＨＱ１〜ＨＱ３，ＬＱ１〜ＬＱ３は、性能が優れた同一製品が使用されている。トランジスタＱは、パワーＭＯＳに代えて、例えば、ＩＧＢＴ、バイポーラトランジスタまたはＧＴＯ（Gate Turn Off Thyristor）で構成することもできる。

各インバータ回路ｉｖのゲート電極（第１制御電極、第２制御電極）Ｇは、各トランジスタＱ（ＨＱ１〜ＨＱ３，ＬＱ１〜ＬＱ３）の動作を制御する制御回路部（図示せず）と電気的に接続されている。この制御回路部は、三相インバータ回路Ｔｉｖの動作を制御する種々の制御回路を含んでいても良い。例えば、ゲート駆動回路から出力されるゲート駆動信号や、ゲート駆動回路に入力される信号等のノイズを低減させるノイズフィルタ回路を設けても良い。また、例えば、三相インバータ回路Ｔｉｖを構成する電子部品の温度等を測定し、測定された電気信号のノイズフィルタリング、あるいは増幅を行う回路を設けても良い。

また、各トランジスタＱ（ＨＱ１〜ＨＱ３，ＬＱ１〜ＬＱ３）のドレイン電極Ｄとソース電極Ｓとの間には、ダイオードＤｆが電気的に接続されている。ダイオードＤｆは、例えば、モータＭＴのインダクタンスに蓄えられた還流電流を流すためのフリーホイールダイオードであり、ドレイン電極Ｄとソース電極Ｓとの間に逆方向に並列に接続されている。三相インバータ回路Ｔｉｖの出力に接続される負荷がインダクタンスを含まない抵抗の場合、還流エネルギーがないため、ダイオードＤｆは不要である。しかし、モータＭＴ等のように負荷がインダクタンスを含む場合、オンしているスイッチとは逆方向に負荷電流が流れる。すなわち、負荷のインダクタンスから三相インバータ回路Ｔｉｖへエネルギーが戻る（電流が逆流する）ことがある。そこで、トランジスタＱ（ＨＱ１〜ＨＱ３，ＬＱ１〜ＬＱ３）の各々にダイオードＤｆを逆並列に接続することで、モータＭＴのインダクタンスに蓄えられた電気エネルギーを還流する構成になっている。なお、ダイオードＤｆは、パッケージＰ１，Ｐ２の外部に外付けされている場合を例示しているが、これに限定されるものではない。例えば、パッケージＰ１，Ｐ２の内部にダイオードＤｆが形成されたチップを収容しても良いし、パッケージＰ１，Ｐ２内のトランジスタＱが形成されたチップにダイオードＤｆを形成しても良い。

また、各インバータ回路ｉｖのトランジスタＱ（ＨＱ１〜ＨＱ３，ＬＱ１〜ＬＱ３）の出力配線（コモンノード、結線部、出力）ＰＷは、それぞれ上記モータＭＴのＵ相用の端子ＵＴＥ、Ｖ相用の端子ＶＴＥ、Ｗ相用の端子ＷＴＥと電気的に接続されている。すなわち、単相ごとに２個のトランジスタＱ，Ｑと２個のダイオードＤｆ，Ｄｆとが設けられている。すなわち、３相で６個のトランジスタＱと６個のダイオードＤｆとが設けられている。

また、電源配線ＨＷ，ＬＷの間には、容量素子Ｃｓが電気的に接続されている。この容量素子Ｃｓは、平滑用のコンデンサであり、各インバータ回路ｉｖのサージ電圧の低減やシステム電圧の安定化を図る機能等を有している。

図２は図１の三相インバータ回路の理想的な出力波形の説明図である。図２の符号Ｖｕ−ｖは図１の端子ＵＴＥ，ＶＴＥ間の電位差を示し、符号Ｖｖ−ｗは図１の端子ＶＴＥ，ＷＴＥ間の電気差を示し、符号Ｖｗ−ｕは図１の端子ＷＴＥ，ＵＴＥ間の電位差を示している。また、符号ＥＤＣは、電源配線ＨＷ，ＬＷ間の電位差を示している。また、符号ＣＹは１サイクルを示している。

モータＭＴの動作に際しては、一相分のインバータ回路ｉｖのハイサイド用のトランジスタＱとローサイド用のトランジスタＱとが同時にオンしないように、図２に例示する順に、ハイサイド用のトランジスタＱとローサイド用のトランジスタＱとを交互にオンオフさせる。例えば、ハイサイド用のトランジスタＨＱ１がオン、ローサイド用のトランジスタＬＱ１がオフすると、端子ＵＴＥの電位は高電位側の電源配線ＨＷの電位となる。逆に、ハイサイド用のトランジスタＨＱ１がオフ、ローサイド用のトランジスタＬＱ１がオンすると端子ＵＴＥの電位は低電位側の電源配線ＬＷの電位となる。このようなハイサイド用およびローサイド用のトランジスタＱのオンオフ動作により、端子ＵＴＥ，ＶＴＥ間、端子ＶＴＥ，ＷＴＥ間および端子ＷＴＥ，ＵＴＥ間に、等間隔で、かつ、１２０°の位相差を持つパルス波形が得られ、矩形波の交流電圧がモータＭＴに印加される。そして、このハイサイド用およびローサイド用のトランジスタＱのオンオフ周期を変えることで任意の周波数の矩形波がモータＭＴに供給される。また、直流電圧を変化させればモータＭＴへの入力電圧を変化させることができる。

図３は図１の三相インバータ回路を有する半導体モジュールの平面図、図４は図３の半導体モジュールの反対面の平面図である。

半導体モジュール（電子装置）ＰＭを構成する配線基板ＣＢには、幅広の高電位側の電源配線ＨＷおよび低電位側の電源配線ＬＷが、図３および図４の横方向に延在した状態で、かつ、図３および図４の上下方向に互いに所定の間隔を空けた状態で配置されている。低電位側の電源配線ＬＷは、例えば、平面視で櫛歯状に形成されており、その櫛歯側を配線基板ＣＢの外周辺側に向けた状態で配置されている。

また、配線基板ＣＢにおいて、電源配線ＨＷ，ＬＷの間には、複数の出力配線ＰＷ（ＰＷ１〜ＰＷ３）が図３および図４の横方向に沿って隣接した状態で配置されている。各出力配線ＰＷ１〜ＰＷ３は、配線基板ＣＢのスルーホール（図示せず）を通じて複数の出力配線用の引出配線ＰＬ１〜ＰＬ３と電気的に接続されている。そして、その複数の引出配線ＰＬ１〜ＰＬ３は、上記したように、モータＭＴと電気的に接続されている。

また、配線基板ＣＢには、上記したハイサイド用のパッケージＰ１およびローサイド用のパッケージＰ２が実装されている。ハイサイド用のパッケージＰ１は、高電位側の電源配線ＨＷおよび出力配線ＰＷ１〜ＰＷ３と平面視で重なるように配置されている。ローサイド用のパッケージＰ２は、低電位側の電源配線ＬＷおよび出力配線ＰＷ１〜ＰＷ３と平面視で重なるように配置されている。なお、図４のハッチングを付した符号ＧＴはハイサイド用のパッケージＰ１およびローサイド用のパッケージＰ２のゲート端子を示している。

図５左は図３のハイサイド用のパッケージの実装面の平面図、図５右は図５左のハイサイド用のパッケージの反対面の平面図である。なお、図５では図面を見易くするためゲート端子ＧＴおよびソース端子ＳＴにハッチングを付した。

ハイサイド用のパッケージＰ１を構成する封止体（第１封止体）ＭＢ１は、例えば、平面視で長方形に形成されており、実装面（第１面）ＭＳ１と、その反対面（第２面）ＢＳ１とを有している。このハイサイド用のパッケージＰ１の実装面ＭＳ１には、ドレイン端子（第１端子）ＤＴ、ソース端子（第２端子）ＳＴおよびゲート端子ＧＴ等のような複数の端子が配置されている。ドレイン端子ＤＴ、ソース端子ＳＴおよびゲート端子ＧＴは、例えば銅（Ｃｕ）を主成分とする導体により形成されている。

パッケージＰ１のドレイン端子ＤＴは、上記したトランジスタＨＱ１〜ＨＱ３（図１参照）のドレイン電極（第１電極）Ｄと電気的に接続されている。このドレイン端子ＤＴは、大面積のドレイン端子ＤＴ１と、複数個の小面積のドレイン端子ＤＴ２とに分割されている。大面積のドレイン端子ＤＴ１は、封止体ＭＢ１の実装面ＭＳ１の長手方向の中央に配置されている。一方、小面積のドレイン端子ＤＴ２は、封止体ＭＢ１の実装面ＭＳ１の長手方向の一端側の短辺に沿って複数並んで配置されている。

パッケージＰ１のソース端子ＳＴは、上記したトランジスタＨＱ１〜ＨＱ３（図１参照）のソース電極（第２電極）Ｓと電気的に接続されている。このソース端子ＳＴは、複数個に分割された状態で、実装面ＭＳ１の長手方向の他端側の短辺に沿って並んで配置されている。各ソース端子ＳＴの面積は、大面積のドレイン端子ＤＴ１の面積より小さく、小面積のドレイン端子ＤＴ２の面積と同じである。

パッケージＰ１のゲート端子ＧＴは、上記したトランジスタＨＱ１〜ＨＱ３（図１参照）のゲート電極（第１制御電極）Ｇと電気的に接続されている。このゲート端子ＧＴは、実装面ＭＳ１の長手方向の他端側のソース端子ＳＴの並びに配置されている。このゲート端子ＧＴの面積は、大面積のドレイン端子ＤＴ１の面積より小さく、小面積のドレイン端子ＤＴ２やソース端子ＳＴの面積と同じである。

このように、この例では、大面積の端子（ドレイン端子ＤＴ１）が実装面ＭＳ１の長手方向の中央に配置され、小面積の端子（ドレイン端子ＤＴ２、ソース端子ＳＴおよびゲート端子ＧＴ）が実装面ＭＳ１の長手方向の両端側に配置されている。そして、端子の配置（個々の大きさや形状等）が図５の上下左右で対称になっている。これにより、パッケージＰ１の反りを抑制することができる。

また、この例では、ハイサイド用のパッケージＰ１の実装面ＭＳ１の面内におけるドレイン端子ＤＴ（ＤＴ１，ＤＴ２）の総面積が、実装面ＭＳ１の面内におけるソース端子ＳＴの総面積より相対的に大きい。特に、この例では、パッケージＰ１のドレイン端子ＤＴと、ソース端子ＳＴとが、実装面ＭＳ１の長手方向に沿って配置されている。これにより、ドレイン端子ＤＴとソース端子ＳＴとを実装面ＭＳ１の幅方向に沿って配置する場合に比べて、実装面ＭＳ１の面内におけるドレイン端子ＤＴ（ＤＴ１，ＤＴ２）の面積を大きく確保することができる。なお、図５の例では、パッケージＰ１の反対面ＢＳ１には端子が配置されていない。

図６左は図３のローサイド用のパッケージの実装面の平面図、図６右は図６左のローサイド用のパッケージの実装面の反対面の平面図である。なお、図６においても図面を見易くするためゲート端子ＧＴおよびソース端子ＳＴにハッチングを付した。

ローサイド用のパッケージＰ２を構成する封止体（第２封止体）ＭＢ２は、例えば、平面視で長方形に形成されており、実装面（第３面）ＭＳ２と、その反対面（第４面）ＢＳ２とを有している。このローサイド用のパッケージＰ２の実装面ＭＳ２には、ドレイン端子（第５端子）ＤＴ、ソース端子（第６端子）ＳＴおよびゲート端子ＧＴ等のような複数の端子が配置されている。なお、この場合もドレイン端子ＤＴ、ソース端子ＳＴおよびゲート端子ＧＴは、例えばＣｕを主成分とする導体により形成されている。

パッケージＰ２のソース端子ＳＴは、上記したトランジスタＬＱ１〜ＬＱ３（図１参照）のソース電極（第４電極）Ｓと電気的に接続されている。このソース端子ＳＴは、大面積のソース端子ＳＴ１と、複数個の小面積のソース端子ＳＴ２とに分割されている。大面積のソース端子ＳＴ１は、封止体ＭＢ２の実装面ＭＳ２の長手方向の中央に配置されている。一方、小面積のソース端子ＳＴ２は、封止体ＭＢ２の実装面ＭＳ２の長手方向の一端側の短辺に沿って複数並んで配置されている。

パッケージＰ２のドレイン端子ＤＴは、上記したトランジスタＬＱ１〜ＬＱ３（図１参照）のドレイン電極（第３電極）Ｄと電気的に接続されている。このドレイン端子ＤＴは、複数個に分割された状態で、実装面ＭＳ２の長手方向の他端側の短辺に沿って並んで配置されている。各ドレイン端子ＤＴの面積は、大面積のソース端子ＳＴ１より小さく、パッケージＰ２の小面積のソース端子ＳＴ２の面積と同じである。

パッケージＰ２のゲート端子ＧＴは、上記したトランジスタＬＱ１〜ＬＱ３（図１参照）のゲート電極（第２制御電極）Ｇと電気的に接続されている。このゲート電極Ｇは、実装面ＭＳ２の長手方向の一端側のソース端子ＳＴ２の並びに配置されている。このゲート端子ＧＴの面積は、大面積のソース端子ＳＴ１より小さく、小面積のソース端子ＳＴ２やドレイン端子ＤＴの面積と同じである。

このように、この例では、大面積の端子（ソース端子ＳＴ１）が実装面ＭＳ２の長手方向の中央に配置され、小面積の端子（ソース端子ＳＴ２、ドレイン端子ＤＴおよびゲート端子ＧＴ）が実装面ＭＳ２の長手方向の両端側に配置されている。そして、端子の配置（個々の大きさや形状等）が図６の上下左右で対称になっている。これにより、パッケージＰ２の反りを抑制することができる。

また、この例では、ローサイド用のパッケージＰ２の実装面ＭＳ２の面内におけるソース端子ＳＴ（ＳＴ１，ＳＴ２）の総面積が、実装面ＭＳ２の面内におけるドレイン端子ＤＴの総面積より相対的に大きい。特に、この例では、パッケージＰ２のドレイン端子ＤＴと、ソース端子ＳＴとが、実装面ＭＳ２の長手方向に沿って配置されている。これにより、ドレイン端子ＤＴとソース端子ＳＴとを実装面ＭＳ２の幅方向に沿って配置する場合に比べて、実装面ＭＳ２の面内におけるソース端子ＳＴ（ＳＴ１，ＳＴ２）の面積を大きく確保することができる。なお、図６の例では、パッケージＰ２の反対面ＢＳ２には端子が配置されていない。これ以外の構成や性能は、ハイサイド用のパッケージＰ１と同じである。

さらに、この例では、図５および図６に示すように、パッケージＰ１の実装面ＭＳ１と、パッケージＰ２の実装面ＭＳ２とで端子の配置（個々の大きさや形状等）が同じになっている。これにより、パッケージＰ１，Ｐ２の端子の検査やパッケージＰ１，Ｐ２の実装動作等を容易に実施することができる。

図７は図５および図６のパッケージの実装時の端子の接続関係を示す平面図、図８は図７のＩＩ−ＩＩ線の断面図、図９は図７のＩＩＩ−ＩＩＩ線の断面図、図１０は図７のＩＶ−ＩＶ線の断面図である。なお、図７ではパッケージＰ１，Ｐ２のドレイン端子ＤＴ、ソース端子ＳＴおよびゲート端子ＧＴを透かして見せている。また、図７では図面を見易くするためゲート端子ＧＴおよびソース端子ＳＴにハッチングを付した。

図７〜図９に示すように、ハイサイド用のパッケージＰ１のドレイン端子ＤＴ（ＤＴ１，ＤＴ２）が、高電位側の電源配線ＨＷに対向した状態で半田等を介して高電位側の電源配線ＨＷと電気的に接続されている。すなわち、パッケージＰ１の相対的に総面積の大きいドレイン端子ＤＴ（ＤＴ１，ＤＴ２）が、配線基板ＣＢの幅広の電源配線ＨＷと接合されている。これにより、ハイサイド用のパッケージＰ１のドレイン端子ＤＴと電源配線ＨＷとの接触面積を増大させることができるので、ハイサイド用のパッケージＰ１の放熱性を向上させることができる。なお、以下の記載も含めて半田という場合は、鉛を含まない、鉛フリー半田を用いている。

図７および図８に示すように、ハイサイド用のパッケージＰ１のソース端子ＳＴは、出力配線ＰＷ（ＰＷ１〜ＰＷ３）に対向した状態で半田等を介して出力配線ＰＷ（ＰＷ１〜ＰＷ３）と電気的に接続されている。また、図７に示すように、ハイサイド用のパッケージＰ１のゲート端子ＧＴは、電源配線ＨＷ，ＬＷおよび出力配線ＰＷとは接触（接続）されず、上記制御回路と電気的に接続される配線（図示せず）と電気的に接続されるようになっている。

一方、図７、図８および図１０に示すように、ローサイド用のパッケージＰ２のソース端子ＳＴ（ＳＴ１，ＳＴ２）は、低電位側の電源配線ＬＷに対向した状態で半田等を介して低電位側の電源配線ＬＷと電気的に接続されている。すなわち、パッケージＰ２の相対的に総面積の大きいソース端子ＳＴ（ＳＴ１，ＳＴ２）が、配線基板ＣＢの幅広の電源配線ＬＷと接合されている。これにより、ローサイド用のパッケージＰ２のソース端子ＳＴと電源配線ＬＷとの接触面積を増大させることができるので、ローサイド用のパッケージＰ２の放熱性を向上させることができる。

また、図７および図８に示すように、ローサイド用のパッケージＰ２のドレイン端子ＤＴは、出力配線ＰＷ（ＰＷ１〜ＰＷ３）に対向した状態で半田等を介して出力配線ＰＷ（ＰＷ１〜ＰＷ３）と電気的に接続されている。また、図７および図１０に示すように、ローサイド用のパッケージＰ２のゲート端子ＧＴは、電源配線ＨＷ，ＬＷおよび出力配線ＰＷとは接触（接続）されず、上記した制御回路と電気的に接続される配線（図示せず）と電気的に接続されるようになっている。

また、図８および図９に示すように、配線基板ＣＢは、その実装面（パッケージＰ１，Ｐ２が実装される面）から背面に向かって順に、第１配線層ＷＬ１、第２配線層ＷＬ２および第３配線層ＷＬ３を備えている。配線基板ＣＢの第１配線層ＷＬ１の低電位側の電源配線ＬＷは、スルーホール等を通じて第３配線層ＷＬ３に引き出されている。そして、第３配線層ＷＬ３の低電位側の電源配線ＬＷは、高電位の電源配線ＨＷや出力配線ＰＷを覆うように（高電位の電源配線ＨＷや出力配線ＰＷと平面視で重なるように）ベタ配線状に広がっている。これにより、配線基板ＣＢ中における低電位側の電源配線ＬＷの平面積を増大させることができるので、半導体モジュールＰＭの放熱性を向上させることができる。

ただし、半導体モジュールＰＭを構成する配線基板ＣＢの構造は、上記したものに限定されるものではなく種々変更可能である。例えば、図１１は半導体モジュールの配線基板の変形例の図７のＩＩ−ＩＩ線に相当する箇所の断面図である。この例では、配線基板ＣＢは、その実装面（パッケージＰ１，Ｐ２が実装される面）から背面に向かって順に、第１配線層ＷＬ１、第２配線層ＷＬ２、第３配線層ＷＬ３および第４配線層ＷＬ４を備えている。配線基板ＣＢの第１配線層ＷＬ１の低電位側の電源配線ＬＷは、スルーホール等を通じて第４配線層ＷＬ４に引き出され、高電位の電源配線ＨＷや出力配線ＰＷを覆うように（高電位の電源配線ＨＷや出力配線ＰＷと平面視で重なるように）ベタ配線状に広がっている。また、配線基板ＣＢの第１配線層ＷＬ１の高電位側の電源配線ＨＷは、配線基板ＣＢの第３配線層ＷＬ３にスルーホール等を通じて引き出され、ローサイド用のパッケージＰ２や出力配線ＰＷを覆うように（パッケージＰ２や出力配線ＰＷと平面視で重なるように）ベタ配線状に広がっている。これにより、低電位側の電源配線ＬＷのみならず、高電位側の電源配線ＨＷの平面積をも増大させることができるので、半導体モジュールＰＭの放熱性をより一層向上させることができる。なお、第１配線層ＷＬ１の高電位側の電源配線ＨＷは、互いに隣接する出力配線ＰＷ１，ＰＷ２，ＰＷ３の隣接間に配置されたスルーホール等を通じて第３配線層ＷＬ３の高電位側の電源配線ＨＷと接続されている。

（実施の形態の変形例１）
上記の例では、半導体モジュールの放熱性を向上させることはできるものの、ハイサイド用とローサイド用とで別々にパッケージＰ１，Ｐ２を用意するので、インバータ回路の構成に必要な電子部品数が増え、部品調達数が増えるので、生産効率が低下する、という課題がある。

そこで、変形例１では、１つのパッケージで、ハイサイドとローサイドとの両方に対応可能なパッケージ構造を提供する。図１２左は変形例１の半導体モジュールを構成するパッケージの斜視図、図１２右は図１２左のパッケージの反対面側を示したパッケージの斜視図である。また、図１３左は図１２左のパッケージの実装面の平面図、図１３右は図１３左のパッケージの反対側の実装面の平面図、図１４は図１３右のＶ−Ｖ線の概略断面図である。なお、図１２および図１３では図面を見易くするためゲート端子ＧＴおよびソース端子ＳＴにハッチングを付した。

変形例１の半導体モジュールＰＭ（図３、図４および図７等参照）を構成するパッケージＰの封止体ＭＢは、例えば、平面視で長方形に形成されており、実装面（第１面、第４面）ＭＳ１と、その反対側の実装面（第２面、第３面）ＭＳ２との２つの実装面を有している。パッケージＰの封止体ＭＢの実装面ＭＳ１には、ドレイン端子（第１端子、第７端子）ＤＴ（ＤＴ１，ＤＴ２）、ソース端子（第２端子、第８端子）ＳＴおよびゲート端子（第１制御端子）ＧＴが配置されている。この実装面ＭＳ１の端子構成は、図５と同じなので説明を省略する。また、パッケージＰの実装面ＭＳ２には、ドレイン端子（第３端子、第５端子）ＤＴ、ソース端子（第４端子、第６端子）ＳＴ（ＳＴ１，ＳＴ２）およびゲート端子（第２制御端子）ＧＴが配置されている。この実装面ＭＳ２の端子構成は、図６と同じなので説明を省略する。なお、この場合も、パッケージＰの実装面ＭＳ１と実装面ＭＳ２とで端子の配置や面積が同じになっている。これにより、パッケージＰの反りを抑制または防止できる。

また、図１４に示すように、半導体モジュールＰＭの封止体ＭＢの内部には、チップ（第１チップ、第２チップ）ＣＰが封止されている。チップＣＰは、例えば、シリコン（Ｓｉ）単結晶からなる半導体基板を有している。このチップＣＰには、上記トランジスタ（第１パワートランジスタ、第２パワートランジスタ）Ｑ（図１参照）が形成されている。

このトランジスタＱのドレイン電極（第１電極、第３電極）Ｄは、封止体ＭＢ内の配線を通じて封止体ＭＢの実装面ＭＳ１，ＭＳ２のドレイン端子（第１端子、第３端子、第５端子、第７端子）ＤＴと電気的に接続されている。また、トランジスタＱのソース電極（第２電極、第４電極）Ｓは、封止体ＭＢ内の配線を通じて封止体ＭＢの実装面ＭＳ１，ＭＳ２のソース端子（第２端子、第４端子、第６端子、第８端子）ＳＴと電気的に接続されている。さらに、トランジスタＱのゲート電極（第１制御電極、第２制御電極）Ｇは、封止体ＭＢ内の配線を通じて封止体の実装面ＭＳ１，ＭＳ２のゲート端子ＧＴ（図１２および図１３等参照）と電気的に接続されている。

パッケージＰの実装例は、図７と同じである。この場合、全て同じパッケージＰが実装されるが、パッケージＰをハイサイドとして使用する場合は、パッケージＰの実装面ＭＳ１を配線基板ＣＢの実装面に向けて実装する。これにより、パッケージＰの実装面ＭＳ１のドレイン端子ＤＴ（総面積）と配線基板ＣＢの高電位側の電源配線ＨＷとの接合面積を大きく確保できるので、ハイサイド用のパッケージＰの放熱性を向上させることができる。一方、パッケージＰをローサイドとして使用する場合は、パッケージＰの実装面ＭＳ２を配線基板ＣＢの実装面に向けて実装する。これにより、パッケージＰの実装面ＭＳ２のソース端子ＳＴ（総面積）と配線基板ＣＢの低電位側の電源配線ＬＷとの接合面積を大きく確保できるので、ローサイド用のパッケージＰの放熱性を向上させることができる。

このように変形例１では、１つのパッケージＰでハイサイドとローサードとの両方に使用できる。このため、電子部品数の増加を伴わずに、半導体モジュールＰＭの放熱性を向上させることができる。また、パッケージＰの製造工程数も大幅に増えるものではないので、パッケージＰおよび半導体モジュールＰＭのコストが大幅に増えることもない。

また、この例の場合は、パッケージＰの実装面ＭＳ１と実装面ＭＳ２とで端子の配置（個々の大きさや形状等）が同じなので、実製品ではどちらの実装面ＭＳ１，ＭＳ２がハイサイド用またはローサイド用なのかが分からない。そこで、パッケージＰの実装面ＭＳ１，ＭＳ２の各々の面に、ハイサイド用およびローサイド用のいずれなのかを示すマーク（図示せず）を付けることが好ましい。

また、図５、図６および図１３の例では、実装面ＭＳ１，ＭＳ２の端子の配置が各図の上下左右で対称になっている。このため、実製品ではパッケージＰ，Ｐ１，Ｐ２の実装向きを間違える場合も考えられる。そこで、上記したハイサイド用およびローサイド用を示すマークを実装面ＭＳ１，ＭＳ２の長手方向の一端側に設け、その位置で実装向きを示すようにしても良い。また、封止体ＭＢ，ＭＢ１，ＭＢ２の１つの角部にテーパ（切欠き）を設けて実装向きを示すようにしても良い。

また、上記したマークは、例えば、文字、記号または図形等を印刷することで形成しても良いが、実装面ＭＳ１，ＭＳ２に凹部を設けたり、実装面ＭＳ１，ＭＳ２間を貫通する貫通孔を設けたりすることで形成しても良い。また、パッケージＰの実装面ＭＳ１，ＭＳ２の角部近傍の１箇所に凹部や貫通孔を設け、その凹部や貫通孔に配線基板ＣＢの実装面に設けられた凸部を嵌合することで、パッケージＰの実装向きを間違えないようにすることもできる。なお、パッケージの種類の認識や実装向きの間違えの防止のための構成については、図５および図６の場合にも適用できる。

図１５はローサイド用のパッケージのソース端子の面積比率と温度との関係を示したグラフ図である。横軸ＬＳは、ローサイド用のパッケージＰのドレイン端子ＤＴの実装面積（ドレイン端子ＤＴが出力配線ＰＷに対向する面積）に対するソース端子ＳＴの実装面積（ソース端子ＳＴが電源配線ＬＷに対向する面積）の比率を示している。例えば、出力配線ＰＷと電源配線ＬＷとの幅の比が１：１０なら出力配線ＰＷの幅が０．４ｍｍに対して電源配線ＬＷの幅は４．０ｍｍとなる。また、縦軸ＬＴは、ローサイド用のパッケージＰの中心の表面温度を示している。また、曲線ＣＬ１は配線基板ＣＢの表面中心部の結果を示し、曲線ＣＬ２はローサイド用のパッケージの表面中心部の結果を示している。

この図１５からローサイド用のパッケージＰでは、出力配線ＰＷに対するドレイン端子ＤＴの実装面積が「１」に対し、電源配線ＬＷに対するソース端子ＳＴの実装面積が「１０」の割合の場合に最も放熱性が良いことが分る。変形例１のパッケージＰの場合、パッケージＰのソース端子ＳＴの実装面積をローサイド用に適した面積比率にすることができるので、ローサイド用のパッケージＰの放熱性を向上させることができる。しかも、１つのパッケージＰで、ハイサイドにもローサイドにも適用できるので、電子部品の増加を伴うこともない。

＜パッケージの具体的構成例＞
図１６は変形例１のパッケージの具体的構成例の断面図、図１７は図１６のパッケージの分解斜視図である。

この例では、パッケージＰを構成する封止体ＭＢが、例えば、多層基板（第１多層基板、第２多層基板）で構成されている。すなわち、封止体ＭＢ（多層基板）は、複数の絶縁層（絶縁基板）ｉＬを封止体ＭＢの厚さ方向に積層することで構成されている。絶縁層ｉＬは、例えば、ＦＲ４基板で構成されている。すなわち、絶縁層ｉＬは、例えば、ガラス繊維の布にエポキシ樹脂を染み込ませ熱硬化処理を施すことで構成されている。絶縁層ｉＬの層間には、内層配線Ｗｄ，Ｗｓ，ＷｇおよびビアＶｄ，Ｖｓ，Ｖｇ内の導体部等のような配線（第１配線、第２配線、第３配線、第４配線）が形成されている。内層配線Ｗｄ，Ｗｓ，ＷｇおよびビアＶｄ，Ｖｓ，Ｖｇ内の導体部は、例えば、銅（Ｃｕ）を主成分とする導体により形成されている。

また、封止体ＭＢには、その実装面ＭＳ１，ＭＳ２間を貫通するスルーホールＴＨ１，ＴＨ２，ＴＨ３が形成されている。実装面ＭＳ１のドレイン端子ＤＴと実装面ＭＳ２のドレイン端子ＤＴとは、スルーホールＴＨ１内の導体部ＴＨＣを通じて電気的に接続されている。また、実装面ＭＳ１のソース端子ＳＴと実装面ＭＳ２のソース端子ＳＴとは、スルーホールＴＨ２内の導体部ＴＨＣを通じて電気的に接続されている。さらに、図１７に示すように、実装面ＭＳ１のゲート端子ＧＴと実装面ＭＳ２のゲート端子ＧＴとは、スルーホールＴＨ３内の導体部ＴＨＣを通じて電気的に接続されている。スルーホールＴＨ１〜ＴＨ３の導体部ＴＨＣは、例えば、Ｃｕを主成分とする導体により形成されている。

また、封止体ＭＢの内部にはキャビティＣＡＶ(図１６参照)が形成されている。キャビティＣＡＶには、チップＣＰが非導電性の接着材Ａｄ１で固定された状態で収容されている。すなわち、チップＣＰは複数の絶縁層ｉＬで取り囲まれている。チップＣＰには、上記したトランジスタＱ（図１等参照）が形成されている。後述するようにチップＣＰの一方の主面には、トランジスタＱのドレイン電極Ｄが形成されている。一方、チップＣＰの一方の主面の反対側の他方の主面には、トランジスタＱのソース電極Ｓおよびゲート電極Ｇ（図１７参照）が形成されている。

チップＣＰのドレイン電極Ｄは、ビアＶｄ内の導体部を通じて大面積のドレイン端子ＤＴ１および内層配線Ｗｄと電気的に接続されている。内層配線ＷｄはスルーホールＴＨ１の導体部ＴＨＣと接続されて実装面ＭＳ１，ＭＳ２の小面積のドレイン端子ＤＴと電気的に接続されている。また、チップＣＰのソース電極Ｓは、ビアＶｓ内の導体部を通じて大面積のソース端子ＳＴ１および内層配線Ｗｓと電気的に接続されている。内層配線ＷｓはスルーホールＴＨ２の導体部ＴＨＣと接続されて実装面ＭＳ１，ＭＳ２の小面積のソース端子ＳＴと電気的に接続されている。また、図１７に示すように、チップＣＰのゲート電極Ｇは、ビアＶｇ内の導体部を通じて内層配線Ｗｇと電気的に接続され、さらにスルーホールＴＨ３の導体部ＴＨＣを通じて実装面ＭＳ１，ＭＳ２のゲート端子ＧＴ，ＧＴと電気的に接続されている。

＜パッケージの製造方法例＞
次に、図１６のパッケージの製造方法例について図１８〜図２３を参照して説明する。図１８〜図２３は図１６のパッケージの製造工程中の要部断面図である。なお、ここでは、製造基板における１単位分（１個のパッケージ分）を示す。

まず、図１８に示すように、例えば、Ｃｕを主成分とする導体箔ＣＣ上に、非導電性の接着材Ａｄ２のパターンを塗布する。続いて、チップＣＰのソース電極Ｓ等が形成された他方の主面を接着材Ａｄ２に向けた状態で、チップＣＰを導体箔ＣＣに押し付けて、図１９に示すように、チップＣＰを導体箔ＣＣ上に搭載して硬化する。これにより、チップＣＰのソース電極Ｓおよびゲート電極Ｇ（図１７等参照）を導体箔ＣＣと接触させて電気的に接続する。

次いで、導体箔ＣＣ上のチップＣＰの周囲に、プリプレグＰＰ１を載せ、プリプレグＰＰ１のキャビティＣＡＶ内に接着材を注入し、さらに、プリプレグＰＰ１上にプリプレグＰＰ２および２層基板ＰＢ１を積層した後、これらを加熱した状態で加圧して一体化する。

この段階の２層基板ＰＢ１を構成する絶縁層ｉＬの一方の面（実装面ＭＳ１に相当）には、ドレイン端子ＤＴ、ソース端子ＳＴおよびゲート端子ＧＴがパターニングされ、その反対側の他方の面には内層配線Ｗｄが形成されている。また、２層基板ＰＢ１には、その上下面間を貫通する複数のビアＶｄが設けられ、その内部には導体部が充填されている。

また、この段階のプリプレグＰＰ２のビアＶｄ内には、例えば、導電性ペーストのような導電材料が充填されている。このビアＶｄ内の導電材料は、加熱および加圧処理により焼結されて導体部となる。図２０に示すように、上記加熱加圧処理により、チップＣＰのドレイン電極Ｄは、ビアＶｄの導体部を通じてドレイン端子ＤＴ１および内層配線Ｗｄと電気的に接続される。

次いで、導体箔ＣＣをパターニングした後、その下方側にプリプレグＰＰ３を介して２層基板ＰＢ２を配置し、これらを加熱した状態で加圧して一体化する。

この段階の２層基板ＰＢ２を構成する絶縁層ｉＬの一方の面（実装面ＭＳ２に相当）には、ドレイン端子ＤＴ、ソース端子ＳＴおよびゲート端子ＧＴがパターニングされ、その反対側の他方の面には内層配線Ｗｓが形成されている。また、２層基板ＰＢ２には、その上下面間を貫通する複数のビアＶｓが設けられ、その内部には導体部が充填されている。

また、この段階のプリプレグＰＰ３のビアＶｓ内には導電性ペースト等のような導電材料が充填されている。このビアＶｓ内の導電材料は、加熱および加圧処理により焼結されて導体部となる。図２１に示すように、上記加熱および加圧処理により、チップＣＰのソース電極Ｓは導体箔ＣＣに接続され、さらにビアＶｓを通じてソース端子ＳＴおよび内層配線Ｗｓと電気的に接続される。

次いで、図２２に示すように、例えば、レーザドリルまたは機械的ドリル等により、封止体ＭＢの実装面ＭＳ１，ＭＳ２間を貫通するスルーホールＴＨ１〜ＴＨ３（スルーホールＴＨ３は図１７参照）を形成する。続いて、図２３に示すように、メッキ処理等を施すことでスルーホールＴＨ１〜ＴＨ３の内部に導体部ＴＨＣを形成する。その後、製造基板（マザー多層基板）の個々のパッケージ形成部に各種のマーク等を付した後、製造基板から個々のパッケージ形成部を切り出して図１６に示したパッケージＰを製造する。

＜パッケージの他の製造方法例＞
次に、図１６のパッケージの他の製造方法について図２４および図２５を参照して説明する。図２４および図２５は図１６のパッケージの製造工程中の要部断面図である。なお、ここでも、製造基板における１単位分（１個のパッケージ分）を示す。

まず、図２４の上段に示すように、コア形成用のプリント基板（絶縁基板）ＰＢｃを用意する。プリント基板ＰＢｃの絶縁層ｉＬの材料は上記２層基板ＰＢ１，ＰＢ２等と同じである。プリント基板ＰＢｃには、スルーホールＴＨ１，ＴＨ２，ＴＨ３（スルーホールＴＨ３は図１７参照）の一部が形成されている。スルーホールＴＨ１，ＴＨ２，ＴＨ３の内部および開口周辺部には導体部ＴＨＣが形成されている。

続いて、図２４の中段に示すように、プリント基板ＰＢｃの一部（各単位領域の中央等）にプリント基板ＰＢｃの上下面間を貫通するキャビティＣＡＶを形成した後、そのプリント基板ＰＢｃを非導電性の接着材テープＡｄｔ上に載せる。その後、チップＣＰのドレイン電極Ｄを接着材テープＡｄｔに向けた状態で、プリント基板ＰＢｃのキャビティＣＡＶ内にチップＣＰを収容する。この接着材テープＡｄｔにより、チップＣＰを仮固定する。

次いで、図２４の下段に示すように、キャビティＣＡＶ内に、樹脂等からなる絶縁材ｉｍを充填した後、接着材テープＡｄｔを剥離してコア部を形成する。続いて、図２５に示すように、プリント基板ＰＢｃの上下に、プリプレグＰＰ２，ＰＰ３を介して２層基板ＰＢ１，ＰＢ２を配置し、これらを加熱した状態で加圧することで一体化する。その後、製造基板（マザー多層基板）の個々のパッケージ形成部に各種のマークを付した後、製造基板から個々のパッケージ形成部を切り出して図１６に示したパッケージＰを製造する。

＜パッケージの具体的構成の変形例＞
図２６はパッケージの変形例の断面図、図２７は図２６のパッケージの分解斜視図である。

この場合のパッケージＰを構成する封止体ＭＢは、例えば、エポキシ樹脂を主成分とする熱硬化性のモールド樹脂（モールド材、第１モールド材、第２モールド材）により形成されている。すなわち、チップＣＰは、モールド樹脂で構成される封止体ＭＢに封止されている。チップＣＰのドレイン電極Ｄは、半田等のような導電性の接着材ＣＡｄ１を介して、金属クリップ（第１導体クリップ、第３導体クリップ）ＭＣ１と接合され電気的に接続されている。この金属クリップＭＣ１は、半田等のような導電性の接着材ＣＡｄ２を介して、封止体ＭＢの実装面ＭＳ１の大面積のドレイン端子ＤＴ１と接合され電気的に接続されている。また、金属クリップＭＣ１の一端側は、図２６の上方に折れ曲がり、半田等のような導電性の接着材ＣＡｄ３を介して、封止体ＭＢの実装面ＭＳ２の小面積のドレイン端子ＤＴと接合され電気的に接続されている。封止体ＭＢの実装面ＭＳ１の大面積のドレイン端子ＤＴ１と小面積のドレイン端子ＤＴ２とは一体で形成されている。

また、チップＣＰのソース電極Ｓは、半田等のような導電性の接着材ＣＡｄ４を介して、金属クリップ（第２導体クリップ、第４導体クリップ）ＭＣ２と接合され電気的に接続されている。この金属クリップＭＣ２は、半田等のような導電性の接着材ＣＡｄ５を介して、封止体ＭＢの実装面ＭＳ２の大面積のソース端子ＳＴ１と接合され電気的に接続されている。また、金属クリップＭＣ２の一端側は、図２６の下方に折れ曲がり、半田等のような導電性の接着材ＣＡｄ６を介して、封止体ＭＢの実装面ＭＳ１の小面積のソース端子ＳＴと接合され電気的に接続されている。実装面ＭＳ２の大面積のソース端子ＳＴ１と小面積のソース端子ＳＴ２とは一体で形成されている。

また、チップＣＰのゲート電極Ｇは、上記と同様に、金属クリップ（図示せず）を介して、封止体ＭＢの実装面ＭＳ１，ＭＳ２のゲート端子ＧＴ，ＧＴ（図１３等参照）と電気的に接続されている。この金属クリップＭＣ１，ＭＣ２は、例えば、Ｃｕを主成分とする導体で形成されている。なお、接続部材として金属クリップの他にボンディングワイヤを併用しても良い。

＜パッケージの変形例の製造方法例＞
次に、図２６のパッケージの製造方法例について図２８の工程図に沿って図２６および図２７を参照して説明する。

まず、図２８に示す前工程では、図示しない半導体ウエハ（以下、単にウエハという）の各チップ領域に素子および配線を形成する（Ｓｔｐ１００）。ウエハは、例えば、Ｓｉ単結晶からなり、例えば、平面視で略円形状に形成されている。素子は、例えば、ｎチャネル型の縦型のパワーＭＯＳである。ウエハの材料として、例えば、炭化シリコン（ＳｉＣ）を用いても良い。ＳｉＣを用いることで、耐圧を確保した状態でオン抵抗を低減できる。

続いて、素子・配線形成工程Ｓｔｐ１００の後のウエハの各チップ領域に対してウエハテストを実施する。これにより、各チップ領域の良否を判定する（Ｓｔｐ１０１）。

次いで、後工程の組立工程Ｓｔｐ１０２では、ウエハを切断してチップ領域を個々のチップＣＰ（図２６等参照）として切り出す（Ｓｔｐ１０２ａ）。このダイシング工程Ｓｔｐ１０２ａまでは、共通の工程であり、図１６の場合のパッケージＰでも同じである。

続いて、ドレイン端子ＤＴ（ＤＴ１，ＤＴ２）およびソース端子ＳＴを一体で有する下部フレームの大面積のドレイン端子ＤＴ１上に、半田等のような導電性の接着材ＣＡｄ２を介して金属クリップＭＣ１を載せる。続いて、金属クリップＭＣ１上に、半田等のような導電性の接着材ＣＡｄ１を介してチップＣＰを載せ、チップＣＰのソース電極Ｓ上に半田等のような接着材ＣＡｄ４を介して金属クリップＭＣ２を載せる。金属クリップＭＣ２の折れ曲がり部分は、半田等のような導電性の接着材ＣＡｄ６を介して複数のソース端子ＳＴ上に載せる。さらに、金属クリップＭＣ２上に、半田等のような接着材ＣＡｄ５を介して、ソース端子ＳＴ（ＳＴ１，ＳＴ２）およびドレイン端子ＤＴを一体で有する上部フレームの大面積のソース端子ＳＴ１を載せる。金属クリップＭＣ１の折れ曲がり部分上には、半田等のような導電性の接着材ＣＡｄ３を介して複数のドレイン端子ＤＴを載せる。そして、これらを加熱することで、接着材ＣＡｄ１〜ＣＡｄ６を溶融し、各部を接合する（Ｓｔｐ１０２ｂ）。

その後、例えば、エポキシ樹脂を主成分とする熱硬化性樹脂によりチップＣＰおよび金属クリップＭＣ１，ＭＣ２等をモールドすることで図２６に示した封止体ＭＢを形成する（Ｓｔｐ１０２ｃ）。その後、外装メッキ処理等を施し、バリ等を除去した後、上部フレームおよび下部フレームから封止体ＭＢを切り離す（Ｓｔｐ１０２ｄ）。このような組立工程Ｓｔｐ１０２の後、選別工程Ｓｔｐ１０３および検査工程Ｓｔｐ１０４を順に経てパッケージＰを製造する。

＜チップの構成例＞
次に、上記チップＣＰの構成例について説明する。図２９左はパワートランジスタが形成されたチップの主面の平面図、図２９右は図２９左のチップの反対側の主面の平面図である。

チップＣＰは、例えば、シリコン（Ｓｉ）単結晶を主成分とする半導体基板ＳＢを有している。このチップＣＰ（半導体基板ＳＢ）は、主面ＳＳ（図２９左）と、その反対側の主面ＦＳ（図２９右）とを有している。チップＣＰの主面ＳＳ，ＦＳの形状は、例えば、略四角形状に形成されている。チップＣＰの主面ＳＳ，ＦＳＣの面積は、例えば、等しい。

図２９左に示すように、チップＣＰの主面ＳＳには、ソース電極Ｓと複数の信号電極ＳＥとが露出された状態で配置されている。ソース電極Ｓおよび信号電極ＳＥは、例えば、アルミニウムを主成分として含む金属材料からなる。ソース電極Ｓの露出面積は、信号電極ＳＥの露出面積より大きい。すなわち、大電流が流れるソース電極Ｓの露出面積を大きくすることで、ソース電極Ｓのインピーダンスを低減できる。

複数の信号電極ＳＥのうちの所定のものは、ゲート電極Ｇとなっている。また、複数の信号電極ＳＥのうちの所定のものは、センシング電極となっている。このセンシング電極は、ソース電極Ｓと一体に形成されており、センシング電極を通じてソース電極Ｓの電圧等を検知できる。なお、信号電極ＳＥとしては、上記したものの他、温度検出用の電極、電圧検知用の電極または電流検知用の電極等、チップＣＰの動作状態の監視用またはチップＣＰの検査用の信号伝送用の電極を設けても良い。

また、図２９右に示すように、チップＣＰの主面ＦＳには、ドレイン電極Ｄが露出された状態で配置されている。ドレイン電極Ｄは、例えば、アルミニウムを主成分として含む金属材料からなり、チップＣＰの主面ＳＦの全域を覆うように形成されている。図２９左右を比較して分かるように、ドレイン電極Ｄの露出面積は、ソ−ス電極Ｓの露出面積よりもさらに大きい。すなわち、大電流が流れるドレイン電極Ｄの露出面積を大きくすることで、ドレイン電極Ｄのインピーダンスを低減できる。

次に、図３０は図２９のチップの要部断面図である。上記したように、チップＣＰには、トランジスタＱとして、例えば、ｎチャネル型の縦型のパワーＭＯＳが形成されている。ここでは、縦型のパワーＭＯＳとしてトレンチゲート型のパワーＭＯＳが例示されている。

このチップＣＰの半導体基板ＳＢには、図３０の下層から順に、ｎ^＋型の半導体領域ＮＲ１、ｎ⁻型の半導体領域ＮＲ２およびｐ型の半導体領域ＰＲ１が形成されている。ｎ^＋型の半導体領域ＮＲ１は、トランジスタＱのドレイン領域となっている。このｎ^＋型の半導体領域ＮＲ１は、ドレイン電極Ｄと電気的に接続されている。

一方、半導体基板ＳＢの主面ＳＳ側には、その主面からｐ型の半導体領域ＰＲ１を貫通し、ｎ⁻型の半導体領域ＮＲ２の途中位置で終端する複数の溝ＴＣが形成されている。各溝ＴＣの内部には、ゲート絶縁膜ｉＧを介してゲート電極ＧＥが埋め込まれている。ゲート絶縁膜ｉＧは、例えば、酸化シリコン膜からなり、ゲート電極ＧＥは、例えば、低抵抗な多結晶シリコン膜からなる。各溝ＴＣ内のゲート電極ＧＥは、互いに電気的に接続されており、上記したゲート電極Ｇ（図２９等参照）と電気的に接続されている。さらに、半導体基板ＳＢの主面ＳＳには、溝ＴＣに整合してｎ^＋型の半導体領域ＳＲが形成されている。このｎ^＋型の半導体領域ＳＲは、トランジスタＱのソース領域となっている。

この半導体基板ＳＢの主面ＳＳ上には、絶縁膜ｉＦ１が堆積されている。絶縁膜ｉＦ１は、例えば、酸化シリコン膜からなる。この絶縁膜ｉＦ１上には、上記したソース電極Ｓおよび信号電極ＳＥ（図２９等参照）が形成されている。ソース電極Ｓは、絶縁膜ｉＦ１に形成された開口部ＣＨを通じて、下地金属膜Ｂｍを介してｎ^＋型の半導体領域ＳＲ（ソース領域）およびｐ型の半導体領域ＰＲ１(チェネル形成領域）と電気的に接続されている。

ただし、上記の例では、縦型のパワーＭＯＳとして、トレンチゲート型のパワーＭＯＳを例示したが、これに限定されるものではなく、例えば、プレーナ型のパワーＭＯＳを用いても良い。また、トランジスタＱとして、例えば、ＩＧＢＴを用いても良い。ＩＧＢＴの場合は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを兼ね備えている。

＜パッケージの端子形状の変形例＞
図３１左はパッケージの実装面の平面図、図３１右は図３１左のパッケージの反対側の実装面の平面図である。

この変形例では、パッケージＰの実装面ＭＳ１の大面積のドレイン端子ＤＴ１が２分割され、反対側の実装面ＭＳ２の大面積のソース端子ＳＴ１が２分割されている。パッケージＰの実装面ＭＳ１，ＭＳ２の端子の平面積があまり大きいと、半田等の接着材に気泡が入り、接合上の信頼性が低下する場合がある。これに対して、大面積のドレイン端子ＤＴ１およびソース端子ＳＴ１を複数個に分割することで、ドレイン端子ＤＴ１と電源配線ＨＷとの接合上の信頼性およびソース端子ＳＴ１と電源配線ＬＷとの接合上の信頼性を向上させることができる。

また、ドレイン端子ＤＴやソース端子ＳＴを分割する場合は、上下左右対称に等分割することが好ましい。これにより、ドレイン端子ＤＴやソース端子ＳＴの接合の安定性や信頼性を向上させることができる。なお、図３１の例では、実装面ＭＳ１と実装面ＭＳ２とで端子の配置（個々の大きさや形状等）が同じになっている。

図３２左はパッケージの一方の実装面の平面図、図３２右は図３２左のパッケージの反対側の実装面の平面図である。

この変形例では、パッケージＰの実装面ＭＳ１と実装面ＭＳ２とで、端子の配置が非対称になっており、端子の配置や面積が異なっている。このように、パッケージＰの実装面ＭＳ１，ＭＳ２の端子の配置や面積は等しくなくても良いし、対称でなくても良い。このため、回路設計の過渡期や使用変更等により配線基板ＣＢ（図７等参照）の配線パターンに変更が生じた場合や、パッケージＰを他の製品の配線基板に搭載する場合等に、柔軟に対応することができる。また、この場合は、実装面ＭＳ１と実装面ＭＳ２とで端子の配置や面積が異なるので、その端子の配置の仕方によって、ハイサイド用の実装面なのか、ローサイド用の実装面なのか、あるいは実装向きを判断することができる。

図３３左はパッケージの一方の実装面の平面図、図３３右は図３３左のパッケージの反対側の実装面の平面図である。

この変形例では、パッケージＰの実装面ＭＳ１に大面積のドレイン端子ＤＴを１個設けた例を示している。この場合、配線基板ＣＢの高電位側の電源配線ＨＷに接合されるドレイン端子ＤＴが大面積となるので、ハイサイド用のパッケージＰの放熱性を向上させることができる。反対側の実装面ＭＳ２の端子の配置は、図３２の場合と同じであり、実装面ＭＳ１の端子の配置に対して非対称である。なお、この反対でも良い。すなわち、放熱性の低いローサイド用の実装面ＭＳ２に大面積のソース端子ＳＴを１個だけ配置し、放熱性の高いハイサイド用の実装面ＭＳ１のドレイン端子ＤＴは複数個に分割して配置しても良い。

図３４左はパッケージの一方の実装面の平面図、図３４右は図３４左のパッケージの反対側の実装面の平面図である。

この変形例では、図３３のパッケージＰの実装面ＭＳ１のドレイン端子ＤＴを左右に２分割した例を示している。この場合は、図３１で説明したように、図３３の大面積のドレイン端子ＤＴを図３４に示すように複数個のドレイン端子ＤＴ１，ＤＴ１に分割することで、接合上の信頼性を向上させることができる。反対側の実装面ＭＳ２の端子の配置は、図３１の実装面ＭＳ２の端子の配置と同じであり、実装面ＭＳ１の端子の配置に対して非対称である。

なお、図３１〜図３４の例ではゲート端子ＧＴの位置が全て同じであるが、ゲート端子ＧＴの位置も種々変更可能である。ただし、ゲート端子ＧＴからの放熱は見込めないので、ゲート端子ＧＴの面積は、ソース端子ＳＴやドレイン端子ＤＴの面積より小さい。これにより、ソース端子ＳＴやドレイン端子ＤＴの面積をより大きく確保できる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

[付記１]
第１主面および前記第１主面の反対側の第２主面を有する半導体ウエハのチップ領域にパワートランジスタを形成する工程、
前記第１主面に前記パワートランジスタの電流経路に位置する第１電極を形成する工程、
前記チップ領域の前記第２主面に前記パワートランジスタの動作を制御する制御電極と、前記パワートランジスタの電流経路に位置する第２電極とを形成する工程、
前記半導体ウエハの前記チップ領域を切り出して半導体チップを形成する工程、
前記半導体チップを、第１面および前記第1面の反対側の第２面を有する封止体で封止する工程、
を有し、
前記封止体の前記第１面には、
前記第１電極と電気的に接続された第１端子と、
前記第２電極と電気的に接続された第２端子とが配置され、
平面視で前記第１端子の面積は、前記第２端子の面積より大きく、
前記封止体の前記第２面には、
前記第１電極と電気的に接続された第３端子と、
前記第２電極と電気的に接続された第４端子とが配置され、
平面視で前記第４端子の面積は、前記第３端子の面積より大きい、半導体装置の製造方法。

[付記２]
付記１記載の半導体装置の製造方法において、
前記封止体を形成する工程は、
コア用の絶縁基板に開口された開口部内に前記半導体チップを収容して固定する工程、
前記コア用の絶縁基板を挟み込むように複数の絶縁基板を積層した後、前記コア用の絶縁基板および前記複数の絶縁基板を加熱および加圧して一体化する工程、
を有する半導体装置の製造方法。

ＰＭ 半導体モジュール（電子装置、パワーモジュール）
ＰＭＳ モータ駆動システム
Ｔｉｖ 三相インバータ回路（電子装置、パワーモジュール）
ｉｖ インバータ回路
Ｄｆ ダイオード
Ｃｓ 容量素子
ＣＢ 配線基板
ＨＷ 高電位側の電源配線
ＬＷ 低電位側の電源配線
ＰＷ，ＰＷ１〜ＰＷ３ 出力配線
ＭＴ モータ
ＵＴＥ，ＶＴＥ，ＷＴＥ 端子
ＵＬ，ＶＬ，ＷＬ コイル
Ｐ，Ｐ１，Ｐ２ パッケージ（半導体装置）
ＭＢ，ＭＢ１，ＭＢ２ 封止体
ＭＳ１，ＭＳ２ 実装面
ＤＴ，ＤＴ１，ＤＴ２ ドレイン端子
ＳＴ，ＳＴ１，ＳＴ２ ソース端子
ＧＴ ゲート端子
ＭＣ１，ＭＣ２ 金属クリップ
ＣＰ 半導体チップ
Ｑ，ＨＱ１，ＨＱ２，ＨＱ３，ＬＱ１，ＬＱ２，ＬＱ３ トランジスタ
Ｄ ドレイン電極
Ｓ ソース電極
Ｇ ゲート電極

Claims (16)

1. 第１電源配線と、
   前記第１電源配線の電位より低い電位に設定される第２電源配線と、
   前記第１電源配線と前記第２電源配線との間に直列に接続されて第１回路を構成する第１半導体装置および第２半導体装置と、
   前記第１回路の出力配線と、
   を備え、
   前記第１半導体装置は、
   第１面および前記第１面の反対側の第２面を有する第１封止体と、
   前記第１封止体内に封止された第１半導体チップと、
   前記第１半導体チップに形成された第１パワートランジスタと、
   を備え、
   前記第１パワートランジスタは、
   前記第１パワートランジスタの動作を制御する第１制御電極と、
   前記第１パワートランジスタの電流経路に配置された第１電極および第２電極と、
   を備え、
   前記第１封止体の前記第１面には、
   前記第１電極と電気的に接続された第１端子と、
   前記第２電極と電気的に接続された第２端子とが配置され、
   平面視で前記第１端子の面積は、前記第２端子の面積より大きく、
   前記第１封止体の前記第２面には、
   前記第１電極と電気的に接続された第３端子と、
   前記第２電極と電気的に接続された第４端子とが配置され、
   平面視で前記第４端子の面積は、前記第３端子の面積より大きく、
   前記第２半導体装置は、
   第３面および前記第３面の反対側の第４面を有する第２封止体と、
   前記第２封止体内に封止された第２半導体チップと、
   前記第２半導体チップに形成された第２パワートランジスタと、
   を備え、
   前記第２パワートランジスタは、
   前記第２パワートランジスタの動作を制御する第２制御電極と、
   前記第２パワートランジスタの電流経路に配置された第３電極および第４電極と、
   を備え、
   前記第２封止体の前記第３面には、
   前記第３電極と電気的に接続された第５端子と、
   前記第４電極と電気的に接続された第６端子とが配置され、
   平面視で前記第６端子の面積は、前記第５端子の面積より大きく、
   前記第２封止体の前記第４面には、
   前記第３電極と電気的に接続された第７端子と、
   前記第４電極と電気的に接続された第８端子とが配置され、
   平面視で前記第７端子の面積は、前記第８端子の面積より大きく、
   前記第１半導体装置の前記第１端子は、前記第１電源配線に対向した状態で前記第１電源配線と電気的に接続され、
   前記第１半導体装置の前記第２端子は、前記出力配線に対向した状態で前記出力配線と電気的に接続され、
   前記第２半導体装置の前記第５端子は、前記出力配線に対向した状態で前記出力配線と電気的に接続され、
   前記第２半導体装置の前記第６端子は、前記第２電源配線に対向した状態で前記第２電源配線と電気的に接続されている、電子装置。
2. 請求項１記載の電子装置において、
   前記第１端子、前記第４端子、前記第６端子および前記第７端子は複数個に分割されている、電子装置。
3. 請求項１記載の電子装置において、
   前記第１封止体および前記第２封止体は、平面視で長方形に形成され、
   前記第１端子および前記第２端子は、前記第１封止体の長手方向に沿って配置され、
   前記第３端子および前記第４端子は、前記第１封止体の長手方向に沿って配置され、
   前記第５端子および前記第６端子は、前記第２封止体の長手方向に沿って配置され、
   前記第７端子および前記第８端子は、前記第２封止体の長手方向に沿って配置されている、電子装置。
4. 請求項１記載の電子装置において、
   前記第１封止体は、
   前記第１半導体チップが埋め込まれた第１多層基板と、
   前記第１多層基板に設けられ、前記第１半導体チップの前記第１電極と、前記第１端子および前記第３端子とを電気的に接続する第１配線と、
   前記第１多層基板に設けられ、前記第１半導体チップの前記第２電極と、前記第２端子および前記第４端子とを電気的に接続する第２配線と、
   を有し、
   前記第２封止体は、
   前記第２半導体チップが埋め込まれた第２多層基板と、
   前記第２多層基板に設けられ、前記第２半導体チップの前記第３電極と、前記第５端子および前記第７端子とを電気的に接続する第３配線と、
   前記第２多層基板に設けられ、前記第２半導体チップの前記第４電極と、前記第６端子および前記第８端子とを電気的に接続する第４配線と、
   を有する、電子装置。
5. 請求項１記載の電子装置において、
   前記第１封止体は、
   前記第１半導体チップの前記第１電極と、前記第１端子および前記第３端子とを電気的に接続する第１導体クリップと、
   前記第１半導体チップの前記第２電極と、前記第２端子および前記第４端子とを電気的に接続する第２導体クリップと、
   前記第１半導体チップ、前記第１導体クリップおよび前記第２導体クリップを封止する第１モールド材と、
   を有し、
   前記第２封止体は、
   前記第２半導体チップの前記第３電極と、前記第５端子および前記第７端子とを電気的に接続する第３導体クリップと、
   前記第２半導体チップの前記第４電極と、前記第６端子および前記第８端子とを電気的に接続する第４導体クリップと、
   前記第２半導体チップ、前記第３導体クリップおよび前記第４導体クリップを封止する第２モールド材と、
   を有する、電子装置。
6. 請求項１記載の電子装置において、
   前記第１回路がインバータ回路であり、
   前記第１半導体装置がハイサイド用の半導体装置であり、
   前記第２半導体装置がローサイド用の半導体装置であり、
   前記第１パワートランジスタおよび前記第２パワートランジスタがパワー型の電界効果トランジスタであり、
   前記第１制御電極および前記第２制御電極がゲート電極であり、
   前記第１電極および前記第３電極がドレイン電極であり、
   前記第２電極および前記第４電極がソース電極である、電子装置。
7. 第１電源配線と、
   前記第１電源配線の電位より低い電位に設定される第２電源配線と、
   前記第１電源配線と前記第２電源配線との間に直列に接続されて第１回路を構成する第１半導体装置および第２半導体装置と、
   前記第１回路の出力配線と、
   を備え、
   前記第１半導体装置は、
   第１面および前記第１面の反対側の第２面を有する第１封止体と、
   前記第１封止体内に封止された第１半導体チップと、
   前記第１半導体チップに形成された第１パワートランジスタと、
   を備え、
   前記第１パワートランジスタは、
   前記第１パワートランジスタの動作を制御する第１制御電極と、
   前記第１パワートランジスタの電流経路に配置された第１電極および第２電極と、
   を備え、
   前記第１封止体の前記第１面には、
   前記第１電極と電気的に接続された第１端子と、
   前記第２電極と電気的に接続された第２端子とが配置され、
   平面視で前記第１端子の面積は、前記第２端子の面積より大きく、
   前記第２半導体装置は、
   第３面および前記第３面の反対側の第４面を有する第２封止体と、
   前記第２封止体内に封止された第２半導体チップと、
   前記第２半導体チップに形成された第２パワートランジスタと、
   を備え、
   前記第２パワートランジスタは、
   前記第２パワートランジスタの動作を制御する第２制御電極と、
   前記第２パワートランジスタの電流経路に配置された第３電極および第４電極と、
   を備え、
   前記第２封止体の前記第３面には、
   前記第３電極と電気的に接続された第５端子と、
   前記第４電極と電気的に接続された第６端子とが配置され、
   平面視で前記第６端子の面積は、前記第５端子の面積より大きく、
   前記第１半導体装置の前記第１端子は、前記第１電源配線に対向した状態で前記第１電源配線と電気的に接続され、
   前記第１半導体装置の前記第２端子は、前記出力配線に対向した状態で前記出力配線と電気的に接続され、
   前記第２半導体装置の前記第５端子は、前記出力配線に対向した状態で前記出力配線と電気的に接続され、
   前記第２半導体装置の前記第６端子は、前記第２電源配線に対向した状態で前記第２電源配線と電気的に接続されている、電子装置。
8. 請求項７記載の電子装置において、
   前記第１端子および前記第６端子は複数個に分割されている、電子装置。
9. 請求項７記載の電子装置において、
   前記第１封止体および前記第２封止体は、平面視で長方形に形成され、
   前記第１端子および前記第２端子は、前記第１封止体の長手方向に沿って配置され、
   前記第５端子および前記第６端子は、前記第２封止体の長手方向に沿って配置されている、電子装置。
10. 請求項７記載の電子装置において、
    前記第１回路がインバータ回路であり、
    前記第１半導体装置がハイサイド用の半導体装置であり、
    前記第２半導体装置がローサイド用の半導体装置であり、
    前記第１パワートランジスタおよび前記第２パワートランジスタがパワー型の電界効果トランジスタであり、
    前記第１制御電極および前記第２制御電極がゲート電極であり、
    前記第１電極および前記第３電極がドレイン電極であり、
    前記第２電極および前記第４電極がソース電極である、電子装置。
11. 第１面および前記第１面の反対側の第２面を有する封止体と、
    前記封止体内に封止された半導体チップと、
    前記半導体チップに設けられたパワートランジスタと、
    を備え、
    前記パワートランジスタは、
    前記パワートランジスタの動作を制御する制御電極と、
    前記パワートランジスタの電流経路に配置された第１電極および第２電極と、
    を備え、
    前記封止体の前記第１面には、
    前記第１電極と電気的に接続された第１端子と、
    前記第２電極と電気的に接続された第２端子とが配置され、
    平面視で前記第１端子の面積は、前記第２端子の面積より大きく、
    前記封止体の前記第２面には、
    前記第１電極と電気的に接続された第３端子と、
    前記第２電極と電気的に接続された第４端子とが配置され、
    平面視で前記第４端子の面積は、前記第３端子の面積より大きい、半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１端子および前記第４端子は複数個に分割されている、半導体装置。
13. 請求項１１記載の半導体装置において、
    前記封止体は、平面視で長方形に形成され、
    前記第１面の前記第１端子および前記第２端子は、前記封止体の長手方向に沿って配置され、
    前記第２面の前記第３端子および前記第４端子は、前記封止体の長手方向に沿って配置されている、半導体装置。
14. 請求項１１記載の半導体装置において、
    前記封止体は、
    前記半導体チップが埋め込まれた多層基板と、
    前記多層基板に設けられ、前記半導体チップの前記第１電極と、前記第１端子および前記第３端子とを電気的に接続する第１配線と、
    前記多層基板に設けられ、前記半導体チップの前記第２電極と、前記第２端子および前記第４端子とを電気的に接続する第２配線と、
    を有する半導体装置。
15. 請求項１１記載の半導体装置において、
    前記封止体は、
    前記半導体チップの前記第１電極と、前記第１端子および前記第３端子とを電気的に接続する第１導体クリップと、
    前記半導体チップの前記第２電極と、前記第２端子および前記第４端子とを電気的に接続する第２導体クリップと、
    前記半導体チップ、前記第１導体クリップおよび前記第２導体クリップを封止するモールド材と、
    を有する半導体装置。
16. 請求項１１記載の半導体装置において、
    前記パワートランジスタがパワー型の電界効果トランジスタであり、
    前記制御電極がゲート電極であり、
    前記第１電極がドレイン電極であり、
    前記第２電極がソース電極である、半導体装置。

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