CN108347177A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，实现了半导体装置性能的提升。半导体装置包括多个第一半导体芯片、多个第二半导体芯片、电阻部件以及半导体芯片，所述半导体芯片包括耦合至电阻部件两端上的电极的第一电路。密封体具有第一边(长边)、第二边(长边)、第三边(短边)以及第四边(短边)。在Y方向上，第一半导体芯片和第二半导体芯片中的每一个设置在相比于第二边更靠近第一边的位置处，同时半导体芯片设置在相比于第一边更靠近第二边的位置处。而且，在Y方向上，设置电阻部件、第二半导体芯片和第一半导体芯片，以便增加从第三边朝向第四边的距离，同时半导体芯片设置在相比于第四边更靠近第三边的位置处。

Description

半导体装置
相关申请交叉引用
2016年12月28日提交的包括说明书、附图和摘要的日本专利申 请No.2016-254678的公开内容通过引用被整体并入本文。
技术领域
本发明涉及一种半导体装置且例如涉及一种其中多个电子部件被 包含在单个封装中的半导体装置，多个电子部件包括各具有功率晶体 管的半导体芯片。
背景技术
日本未审专利申请公布No.2004-15946(专利文献1)以及日本未 审专利申请公布No.2012-69764(专利文献2)中每一个都描述了一种 半导体装置，其中反相器电路中包括的开关元件和分流电阻器被包含 在单个封装中。
[现有技术]
[专利文献]
[专利文献1]日本未审专利申请公布No.2004-15946
[专利文献2]日本未审专利申请公布No.2012-69764
发明内容
在驱动空调装置、汽车、各种工业装置等的各个供电系统中，嵌 入诸如反相器电路的功率转换电路。功率转换电路的构造实例包括电 子装置(功率转换装置或半导体模块)，其中具有各操作为开关元件 的晶体管(功率晶体管)的多个半导体芯片被安装在单个衬底中且彼 此电连接。
本发明人已经进行研究以提高包括所谓的诸如上述功率转换电路 的电源系统电路的半导体装置的性能且发现一种改进方式。例如，可 认为采用如下方法：其中为了抑制功率转换电路的错误操作，测量在 功率转换电路等中流动的电流值，且根据测量结果控制电路操作。在 这种情况下，需要提高测量精度。
从本说明书和附图中的描述将使本发明其他问题和新颖特征变得 显而易见。
根据一个实施例的半导体装置包括各包括第一功率晶体管的多个 第一半导体芯片、各包括第二功率晶体管的多个第二半导体芯片、电 耦合至上述第二功率晶体管的电阻部件、以及包括电耦合至上述电阻 部件的两端上的电极的第一电路的第三半导体芯片。在其中密封上述 多个第一半导体芯片，上述多个第二半导体芯片以及上述第三半导体 芯片的密封体具有在第一方向上延伸的第一长边、与上述第一长边相 反的第二长边、在与上述第一方向相交的第二方向上延伸的第一短边 以及与上述第一短边相反的第二短边。在上述第二方向上，上述多个 第一半导体芯片和上述多个第二半导体芯片中的每一个设置在比上述 密封体的上述第二长边更靠近上述密封体的上述第一长边的位置处， 同时上述第三半导体芯片设置在比上述密封体的第一长边更靠近上述 密封体的上述第二长边的位置处。在上述第一方向上，安排上述电阻 部件，上述多个第二半导体芯片以及上述多个第一半导体芯片以便朝 向上述密封体的上述第二短边增加与上述密封体的上述第一短边的距离，同时上述第三半导体芯片设置在比上述第二短边更靠近上述第一 短边的位置处。
上述实施例使半导体装置的性能被提升。
附图说明
图1是示出一个实施例中的反相器电路以及包括3相感应电机的 电机电路的构造的电路图；
图2是示出其中形成图1中所示的晶体管的半导体芯片的顶侧形 状的平面图；
图3是示出图2中所示的半导体芯片的背面的平面图；
图4是示出图2和3中所示的半导体芯片中包括的各个晶体管的 结构的实例的截面图；
图5是示出其中形成图1中所示的二极管的半导体芯片的顶侧形 状的平面图；
图6是示出图5中所示的半导体芯片的背面的平面图；
图7是示出图5和6中所示的半导体芯片中包括的各个二极管的 结构的实例的截面图；
图8是示出栅控制电路的电路块构造的示意图；
图9是示出图1中所示的半导体装置的电路构造细节的说明图；
图10是示出包括图9中所示的电路的半导体装置的外观的平面 图；
图11是沿着图10中的Y方向的侧视图；
图12是示出贯穿图10中所示的密封体的半导体装置的内部结构 的平面图；
图13是以放大的关系示出图12中所示的控制半导体芯片的外周 的主要部分放大图；
图14是以放大的关系示出图12中所示的控制半导体芯片的外周 的主要部分放大图；
图15是以放大的关系示出图12中所示的电阻部件的外周的放大 平面图；
图16是为了比较而示出图12中所示的多个半导体芯片、布线基 板以及电阻部件的相应厚度的主要部分截面图；
图17是示出用于该实施例中的半导体装置的组装流程的说明图；
图18是示出在图17中所示的基础材料提供步骤中提供的引线框 架的一部分的放大平面图；
图19是示出相应电子部件安装在图18中所示的引线框架的多个 芯片安装部以及部件安装部上的状态的放大平面图；
图20是示出结束图17中所示的引线键合步骤之后的引线框架的 放大平面图；
图21是示出以树脂密封图20中所示的半导体芯片的状态的放大 平面图；
图22是示出在沿着图21中的线A-A的截面中，树脂被供应进入 空腔且引线框架被固定在铸模中的状态的放大截面图；
图23是示出标记形成在图21中所示的密封体的上表面上的状态 的放大平面图；
图24是示出其中图23中所示的多个引线被切割且随后被构形的 状态的放大平面图；
图25是示出图15的变型的放大平面图；以及
图26是示出图12的变型中的半导体装置的内部结构的平面图。
具体实施方式
(本发明中说明形式、基本术语及其使用的解释)
在本发明中，为了方便起见，如果需要，一个实施例将被分成多 个部分等进行说明。但是，它们不是彼此无关和不同的，除非特别明 确说明，且单个实例的独立部分之一是其中说明的其余不相关的部分 或整体的细节、变型等等。原则上，将省略相同部分的重复说明。而 且，该实施例中的各个部件都不是必需的，除非特别明确说明，除非 该部件理论上限于特定数目，或除非上下文显然表明该部件不可或缺。
同样地，即使与实施例等的说明中的材料、成分等相关地采用这 样的词语“X由A组成”时，其不旨在排除包含除“A”之外的元素的 材料、成分等，除非特别明确说明，或除非其显然从上下文可知其排 除这种材料、成分等等。例如，当提及成分时，词语是指“X包含作为主要成分的A”等等。将认识到即使在提及“硅构件”等时，其也 不限于纯硅，且还包括了包含SiGe(硅锗)合金的构件，包含硅作为 主要成分的另一多元素合金、另一添加剂等。此外，即使提及金镀层、 Cu层、镍镀层等时，假设不仅包括纯金镀层、纯铜层、纯镍镀层等， 而且还包括包含金、Cu、镍等作为主要成分的构件，除非特别明确说 明。
而且，当提及具体数值或数量时，其可大于或小于具体数值，除 非特别明确说明，除非数值或数量理论上限于该数目，或除非上下文 明显表示数值或数量限于该数目。
在用于实施例的各个附图中，相同或相似的部分由相同或相似的 符号或参考数字来指定，且原则上将不再重复其说明。
在附图中，当阴影线等造成复杂说明时或当被阴影化的部分和空 余部分之间的区别清楚时，即使在截面图中也可省略阴影线等。与此 相关，即使孔为二维封闭的，当从说明等中显而易见孔为二维封闭等 时，可省略其背景轮廓。另一方面，即使在截面图中未示出，也可以 线或点来阴影化处空余部分之外的部分以清晰示出阴影线部不是空余 部分或清晰示出区域的边界。
在本说明书中，“电子部件”是指利用电子的部件。特别地，半 导体中利用电子的部件为“半导体部件”。“半导体部件”的实例包 括半导体芯片。因此，术语“半导体部件”包括“半导体芯片”且“半 导体部件”的上位概念为“电子部件”。
而且，在本说明书中，“半导体装置”是指包括半导体部件以及 电耦合至半导体部件的外部耦合端子且其中半导体部件由密封体覆盖 的结构。特别地，“半导体装置”被构造为经由外部耦合端子可电耦 合至外部装置。
而且，在本说明书中，“功率晶体管”是多个(例如若干至几万) 单位晶体管(单元晶体管)的集合，它们彼此并联，即使以高于单位 晶体管的最大容许电流也能执行各个单位晶体管的功能。例如，当单 位晶体管用作开关元件时，“功率晶体管”用作开关元件，其即使以 高于单位晶体管的最大容许电流的电流也能适当应用。开关元件中包 括的“功率晶体管”的实例包括IGBT(绝缘栅双极晶体管)以及功率 MOSFET(金属氧化物半导体场效应晶体管)。在本说明书中，术语“功 率晶体管”用于示出包括“功率MOSFET”和“IGBT”两者的上位概 念。包括功率晶体管的半导体芯片也可被称为功率半导体芯片。
(实施例)
在本实施例中，作为其中包括各具有功率晶体管的半导体芯片的 多个电子部件被包含在单个封装中的半导体装置的一个实例，将说明 作为包括反相器电路(功率转换电路)的半导体封装(半导体装置) 的功率转换装置。而且在本实施例中，将说明采用IGBT作为功率晶体 管的实例。
反相器电路将DC功率转换成AC功率。例如，当直流电源交替 产生正/负输出时，电流的方向响应于此而反转。在这种情况下，因为 电流方向交替反转，因此输出可被认为是AC功率。这是反相器电路的 原理。本文提及的AC功率是由单相AC功率和3相AC功率代表的各 种形式。例如，本实施实例将说明3相反相器电路，其将DC功率转换 成3相AC功率。但是，本实施例中的技术观点所应用于的目标不限于 3相反相器电路。本实施例中的技术观点广泛适用于例如单相反相器电 路等等。
<3相反相器构造实例>
图1是示出包括本实施例中的反相器电路和3相感应电机的电机 电路的构造的电路图。在图1中，电机电路具有3相感应电机MT和 反相器电路INV。3相感应电机MT被构造为以三种不同相的电压驱动。 具体地，在3相感应电机MT中，利用3相交流在作为导体的转子RT 周围产生旋转磁场，该3相交流具有相位相差120度的被称为U相、V 相和W相的三相。在这种情况下，磁场围绕转子RT旋转。这意味着 穿过作为导体的转子RT的磁通量改变。因此，电磁感应发生在作为导 体的转子RT中以便感应电流在转子RT中流动。旋转磁场中流动的电 感电流是指根据弗莱明左手定则施加至转子RT的力，且转子RT通过 该力旋转。因此可以看出，在3相感应电机MT中，通过采用3相交 流可旋转转子RT。即，3相电感电机MT需要3相交流。因此，在电 机电路中，通过采用从直流产生交流的反相器电路INV，AC功率被提 供至感应电机。在本实施例中，AC功率的三种类型(U、V和W相) 由单反相器电路INV产生并提供至3相感应电机。
下文将说明反相器电路INV的构造的实例。如图1中所示，在本 实施例的反相器电路INV中，例如提供晶体管(在图1中所示的实例 中为IGBT)Q1和二极管FWD以对应于三相。本实施例中的反相器电 路INV中包括的各个开关元件由其中彼此反并联耦合的晶体管Q1和 二极管FWD的部件形成。换言之，图1中所示的分支LG1中的上电 极臂和下电极臂、分支LG2中电极臂的上和下电极臂以及分支LG3中 的上电极臂和下电极臂中的每一个由其中彼此反并联耦合的晶体管Q1 和二极管FWD的部件形成。
在反相器电路INV中，在对其提供了相对较高电位的高电平侧端 子(例如正电位端子)HT以及三相感应电机MT的各个相(U、V和 W相)之间，晶体管Q1和二极管FWD彼此反并联耦合。而且，在对 其提供比3相感应电机MT的各个相相对较低的电位的低电平侧端子(例如负电位端子)LT以及3相感应电机MT的各个相(U、V和W 相)之间，晶体管Q1和二极管FWD彼此反并联耦合。即，对于各个 相来说，提供两个晶体管Q1和两个二极管FWD，且因此为三相提供 六个晶体管Q1和六个二极管FWD。将栅控制电路GC耦合至各个晶 体管Q1的栅极，以控制晶体管Q1的开关操作。在由此构成的反相器 电路INV中，栅控制电路GC控制晶体管Q1的开关操作以将DC功率 转换成3相AC功率并将3相AC功率提供至3相感应电机MT。
在本实施例中的反相器电路INV中，作为IGBT的晶体管Q1用 作开关元件，并提供二极管FWD以便使其与晶体管Q1反并联耦合。 在利用开关元件仅实现开关功能方面，作为开关元件的晶体管Q1是必 需的。但是，其中省略二极管FWD的构造也可采用。但是，在其中耦 合至反相器电路INV的负载包括电感的情况下，需要提供二极管FWD。
当负载是不包括电感的纯电阻时，因为没有返回能量，因此二极 管FWD不是必需的。但是，在其中电路包括电感的情况下，例如电机 耦合至负载，则存在其中负载电流在相反于导通状态下的开关中电流 流动的方向上流动的模式。即，在其中负载包括电感的情况下，由于 负载的电感(电流会反向流动)，因此能量会返回反相器电路INV。
此时，因为作为IGBT的晶体管Q1本身不具有使反向电流流动的 功能，因此需要二极管FWD与晶体管Q1反并联地耦合。即，在其中 反相器电路INV中的负载包括电感的情况下，例如在电机控制的情况 下，存储在电感中的能量(1/2LI2)需要在晶体管Q1截止时被释放。但 是，为了释放存储在电感中的能量，晶体管Q1不能使反向电流通过其 本身流动。因此，为了使存储在电感中的电能反向流动，二极管FWD 与晶体管Q1反并联地被耦合。即，二极管FWD具有使反向电流流动 的功能以便释放存储在电感中的电能。出于上述原因，在耦合至包括 电感的负载的反向器电路中，需要提供与晶体管Q1反并联的二极管 FWD作为开关元件。二极管FWD被称为续流二极管。
在本实施例中的反相器电路INV的情况下，例如如图1中所示， 在高电平侧端子HT和低电平侧端子LT之间，耦合电容元件CAP。电 容元件CAP具有例如平滑反相器电路INV中的开关噪声并稳定系统电 压的功能。在图1中所示的实例中，电容元件CAP设置在反相器电路 INV外部，但是电容元件CAP也可设置在反相器电路INV内部。
而且，本实施例中的反相器电路INV耦合至电阻元件R1以及检 测电路(电流检测电路)DTC。电阻元件R1是测量从作为负载的电机 MT经由各个下电极臂流至低电平侧端子LT的电流的分流电阻器。检 测电路DTC耦合至作为分流电阻器的电阻元件R1的两端。通过检测 具有已知电阻值的电阻元件R1的两端处的电压，能计算电阻元件R1 中流动的电流。例如，检测电路DTC是放大电路，且由放大电路放大 的电压信号例如从端子SDT(数据输出端子)输出。将在下文说明电 阻元件R1和检测电路DTC的细节。
<功率半导体芯片的结构>
以下参考附图，将对包括图1中所示的反相器电路INV中包括的 作为IGBT的晶体管Q1的功率半导体芯片的结构以及包括二极管FWD 的半导体芯片的结构中的每一个进行说明。图2是示出其中形成图1 中所示的晶体管的半导体芯片的顶侧形状的平面图。图3是示出图2 中所示的半导体芯片的背面的平面图。图4是示出图2和3中所示的 半导体芯片中包括的各个晶体管的结构的实例的截面图。
在本实施例的情况下，包括在反相器电路INV中的晶体管Q1和 二极管FWD彼此独立地形成在半导体芯片中。下文将说明其中形成晶 体管Q1的半导体芯片，且随后说明其中形成二极管FWD的半导体芯 片。
如图2和3中所示，本实施例中的半导体芯片SC1具有顶面(表 面、上表面或主面)SCt(参见图2)以及与顶面SCt相反的背面(表 面、下表面或主面)SCb(参见图3)。半导体芯片SC1的顶面SCt和 背面SCb中的每一个具有四边形形状。例如，顶面SCt的面积等于背 面SCb的面积。
也如图2中所示，半导体芯片SC1具有形成在顶面SCt上的栅电 极(栅电极焊盘或顶面电极)GP以及发射极电极(发射极电极焊盘或 顶面电极)EP。在图2中所示的实例中，在顶面SCt处，暴露单栅电 极GP和单发射极电极EP。发射极电极EP的暴露部分的面积大于栅电 极GP的暴露部分的面积。发射极电极EP耦合至反相器电路INV的输 出端子(参见图1)或耦合至低电平端子LT(参见图1)。因此，通 过增加发射极电极EP的暴露部分的面积，能降低其中高电流流动的传 输路径的阻抗。
也如图3中所示，半导体芯片SC1具有形成在背面SCb上的集电 极电极(集电极电极焊盘或背面电极)CP。集电极电极CP形成在半导 体芯片SC1的整个背面SCb上。如从图2和3之间的比较可见，集电 极电极CP的暴露部分的面积大于发射极电极EP的暴露部分的面积。 集电极电极CP耦合至反相器电路INV的输出端子(参见图1)或耦合 至高电平侧端子HT(参见图1)，虽然其细节将在下文说明。因此， 通过增加集电极电极CP的暴露部分的面积，能降低其中高电流流过的 传输路径的阻抗。
注意到，利用图2和3，已经说明了半导体芯片SC1的基本构造， 但是可适当采用各种变型。例如，除了图2中所示的电极之外，也可 提供用于监视半导体芯片SC1的操作状态的电极，例如温度检测电极、 电压感测电机或电流感测电极、用于检查半导体芯片SC1的电极等等。 在提供这些电极的情况下，类似于栅电极GP，这些电极暴露在半导体 芯片SC1的顶面SCt处。这些电极对应于信号传输电极，且这些电极 中的每一个的暴露部分的面积小于发射极电极EP的暴露部分的面积。
半导体芯片SC1中包括的各个晶体管Q1(参见图4)具有例如图 4中所示的结构。在形成在半导体芯片SC1的背面SCb上的集电极电 极CP上，形成p+型半导体区PR1。在p+型半导体区PR1上，形成n+型半导体区NR1。在n+型半导体区NR1上，形成n-型半导体区NR2。 在n-型半导体区NR2上，形成p型半导体区PR2。形成沟槽TR以延 伸通过p型半导体区PR2并到达n-型半导体区NR2。以与沟槽TR对 准，形成n+型半导体区ER以作为发射区。在沟槽TR中，形成由二氧 化硅膜制成的栅绝缘膜GOX，且经由栅绝缘膜GOX形成栅电极GE。 栅电极GE例如由多晶硅膜形成以便被嵌入沟槽TR中。
在由此构造的晶体管Q1中，栅电极GE耦合至图2中所示的栅电 极GP。同样地，作为发射区的n+型半导体区ER电耦合至发射极电极 EP。作为集电区的p+型半导体区PR1电耦合至形成在半导体芯片SC1 的背面SCb上的集电极电极CP。晶体管Q1中的每一个都具有功率MOSFET的高速开关特性和电压驱动特性以及双极晶体管的低导通电 压特性。
注意到n+型半导体区NR1被称为缓冲层。提供n+型半导体区NR1 以便避免穿通现象，在穿通现象中当晶体管Q1截止时从p型半导体区 PR2生长进入n-型半导体区NR2的耗尽层与在n-型半导体区NR2以下 的层中形成的P+型半导体区PR1接触。为了限制从P+型半导体区PR1 注入n-型半导体区NR2等的空穴量，也提供n+型半导体区NR1。
晶体管Q1的栅电极GE耦合至图1中所示的栅控制电路GC。此 时，来自栅控制电路GC的信号经由栅电极GP(参见图4)施加至晶 体管Q1的栅电极GE(参见图4)，以由此使晶体管Q1的开关操作由 栅控制电路CG控制。
以下将给出其中形成图1中所示的二极管FWD的半导体芯片的说 明。图5是示出其中形成图1中所示的二极管的半导体芯片的顶侧形 状的平面图。图6是示出图5中所示的半导体芯片的背面的平面图。 图7是示出图5和6中所示的半导体芯片中包括的各个二极管的结构 的实例的截面图。
如图5和6中所示，本实施例中的半导体芯片SC2具有顶面(表 面、上表面或主面)SCt(参见图5)以及与顶面SCt相反的背面(表 面、下表面或主面)SCb(参见图6)。半导体芯片SC2的顶面SCt和 背面SCb中的每一个都具有四边形形状。例如，顶面SCt的面积等于 背面SCb的面积。如从图2和5之间的比较可见，半导体芯片SC1的 顶面SCt的面积(参见图2)大于半导体芯片SC2的顶面SCt的面积 (参见图5)。
也如图5中所示，半导体芯片SC2具有形成在顶面SCt上的阳极 电极(阳极电极焊盘或顶面电极)ADP。也如图6中所示，半导体芯 片SC2具有形成在背面SCb上的阴极电极(阴极电极焊盘或背面电极) CDP。阴极电极CDP形成在半导体芯片SC2的整个背面SCb上。
例如，半导体芯片SC2中包括的各个二极管FWD具有如图7中 所示的机构。如图7中所示，在半导体芯片SC2的背面SCb上形成的 阴极电极CDP上，形成n+型半导体区NR3。在n+型半导体区NR3上， 形成n-型半导体区NR4。在n-型半导体区NR4上，形成彼此间隔的p 型半导体区PR3。在p型半导体区PR3之间，形成p-型半导体区PR4。 在p型半导体区PR3和p-型半导体区PR4上，形成阳极电极ADP。阳 极电极ADP例如由Al-Si合金制成。
在由此构成的二极管FWD中，当正电压施加至阳极电极ADP且 负电压施加至阴极电极CDP时，n-型半导体区NR4以及各个p型半导 体区PR3之间的pn结正向偏置以使电流流过。另一方面，当负电压施 加至阳极电极ADP且正电压施加至阴极电极CDP时，n-型半导体区 NR4以及各个p型半导体区PR3之间的pn结反向偏置以避免电流流 动。以此方式，可操作具有整流功能的二极管FWD。
<驱动电路的构造>
以下将给出图1中所示的栅控制电路GC的构造的说明。图8是 示出栅控制电路GC的电路块构造的示意图。假设在参考图8给出的栅 控制电路GC的构造的说明中，例如，栅控制电路GC控制驱动3相感 应电机MT的反相器电路INV的三相中的一相。在图8中，在电耦合至高电压电源的端子VCC和例如电耦合至低电压电源，例如形成反相 器电路INV的三相中的一相的高电平侧晶体管HQ1和低电平侧晶体管 LQ1彼此串联地耦合。高电平侧晶体管HQ1和低电平侧晶体管LQ1之 间的中间节点经由端子Vs电耦合至3相感应电机MT。
构造本文提及的栅控制电路GC以便控制高电平侧晶体管(高电 平侧IGBT)HQ1的操作的导通/截止以及低电平侧晶体管(低电平侧 IGBT)LQ1的操作的导通/截止。例如，栅控制电路GC控制施加至高 电平侧晶体管HQ1的栅电极以由此执行高电平侧晶体管HQ1的导通/ 截止操作且控制施加至第电平侧晶体管LQ1的栅电极的栅电压以由此 执行低电平侧晶体管LQ1的导通/截止操作。
图8中所示的栅控制电路GC例如耦合至电耦合至低电压电源(例 如15伏特)的端子VDD以及耦合至电耦合至参考电位(例如，诸如 接地电位的固定电位)的端子VSS。注意到，在下文说明的图9中所 示的实例中，电子VDD耦合至逻辑电路LOG，且低电压从低电压电源 经由逻辑电路LOG提供至栅控制电路GC。栅控制电路GC具有处理 从反相器电路INV的端子TH1和端子TL1输入的输入信号的输入信号 处理电路ISC、电平移位电路LSC、低电平侧驱动电路DCL以及高电 平侧驱动电路DCH。
低电平侧驱动电路DCL基于从输入信号处理电路ISC输出的处理 信号控制施加至低电平侧晶体管LQ1的栅电极的栅电压。例如，低电 平侧驱动电路DCL接收来自端子VSS的参考电位并将基于参考电位产 生的栅电压提供至低电平侧晶体管LQ1的栅电极。当提供至栅电极的 栅电压相对于参考电位不低于阈值电压时，低电平侧晶体管LQ1导通。 另一方面，当提供至栅电极的栅电压相对于参考电位低于阈值电压时， 低电平侧晶体管LQ1截止。因此，低电平侧晶体管LQ1的导通/截止操 作通过低电平侧驱动电路DCL控制。
另一方面，高电平侧驱动电路DCH将来自输入信号处理电路LSC 的处理信号输入至电平移位电路LSC，且随后基于来自电平移位电路 LSC的输出信号控制施加至高电平侧晶体管HQ1的栅电极的栅电压。 例如，高电平侧驱动电路DCH从耦合至作为负载的电机MT的端子 Vs接收作为参考的参考电位。高电平侧晶体管HQ1例如采用高电平侧 晶体管HQ1的发射极电位作为参考电位。但是，高电平侧晶体管HQ1 的发射极电位在提供至端子COM的电位和提供至端子VCC的电位之 间变化。当高电平侧晶体管HQ1导通时，高电平侧晶体管HQ1的发射 极电位等于提供至端子VCC的电源电位。这意味着，为了导通高电平 侧晶体管HQ1，需要基于电源电位产生栅电压。因此，高电平侧驱动 电路DCH接收来自端子Vs的高电平侧晶体管HQ1的发射极电位，并 基于从端子Vs接收到的电位产生施加至高电平侧晶体管HQ1的栅电 极的栅电压。因为从端子Vs接收的电位改变至电源电位，因此需要高 于电源电位的电位作为基于从端子Vs接收到的电位而产生的高电平侧 晶体管HQ1的栅电压。高电平侧驱动电路DCH例如将端子VFB耦合 至位于反相器电路INV外部的低压电源LPS(例如15伏特)(即下述 图9中所示的半导体装置PKG1)，并利用从端子VFB接收到的电位 产生高于电源电位的栅电压。栅电压从高电平侧驱动电路DCH提供至 高电平侧晶体管HQ1的栅电极。因此，当提供至栅电极的栅电压相对 于参考电位不低于阈值电压时，高电平侧晶体管HQ1导通。另一方面， 当提供至栅电极的栅电压相对于参考电位低于阈值电压时，高电平侧 晶体管HQ1截止。因此，高电平侧晶体管HQ1的导通/截止操作由高 电平侧驱动电路DCH来控制。
<关于电流测量>
如上所述，功率转换电路通过开关操作提供功率。因此，当采用 功率转换电路时，优选监视开关操作是否正确执行。对于监视功率转 换电路的开关操作的方法来说，存在监视电流在电路中流动的方法。 例如，当由于监视到电流在电路中流动而检测到过电流在电路中流动 时，能够暂停电源并降低对负载的损伤。例如，当持续测量到电流在 电路中流动时，能够利用测量结果对功率转换电路的操作进行反馈控 制。
但是，当测量到电流在电路中流动且基于上述测量结果控制功率 转换电路时，需要以高精度执行测量。例如，当功率转换电路的操作 由于错误检测到过电流而频繁暂停时，会退化其中含有功率转换电路 的系统的操作效率。当执行反馈控制时，需要以特别高的精度执行测 量。
因此，本发明人已经就测量功率转换电路中的电流的技术进行了 研究。对于测量电流在功率转换电路中流动的方法来说，首先可列举 采用分流电阻器的方法。采用分流电阻器的电流测量方法允许通过检 测具有已知电阻值的电阻元件R1两端的电压而计算电阻元件R1(参 见图1)中流动的电流。在这种情况下，与直接测量电流值的方法相比， 噪声等的影响相对较小，且因此可提高测量精度。在本实施例中，如 图1中所示，适当采用低电平侧检测方法，其中电阻元件R1耦合至作 为负载的电机MT的较低电位侧。在图1的变型例中，也可适当采用 高电平侧检测方法，其中电阻元件R1耦合至作为负载的电机MT的较 高电位侧。在采用低电平侧检测方法的情况下，足以检测由地电位产 生的电位差。这能简化检测电路的构造。另一方面，在采用高电平侧 检测方法的情况下，即使在作为负载的电机MT接地时，也可执行检 测。
通过由此利用分流电阻器测量电流，能提高测量精度。但是，当 分流电阻器和功率转换电路之间的距离较长时，在从功率转换电路至 分流电阻器的路径中，测量会受到噪声等的影响。因此，不能测量校 正值。因此，在提高测量电流精度方面，优选最小化分流电阻器和电 流转换电路之间的路径长度。例如，如图1中所示，当反相器电路INV 和作为分流电阻器的电阻元件R1嵌入半导体装置PKG1中时，可减小 反相器电路INV和电阻元件R1之间的路径长度。
但是，由于进行了研究，因此本发明已经发现，通过创造性地改 进反相器电路INV和电阻元件R1中包括的多个电子部件的布局，可进 一步提高测量电流的精度。
<半导体装置的构造>
利用附图，下文将详细说明图1中所示的反相器电路INV中包括 的半导体装置PKG1的构造的一个实例。图9是示出图1中所示的半 导体装置的电路构造的细节的说明图。在图9中，省略了各利用图8 描述的输入信号处理电路ISC和电平移位电路LSC的说明。在图9中 所示的实例中，输入信号处理电路ISC(参见图8)提供在低电平侧驱 动电路DCL和高电平侧驱动电路DCH中的每一个的内部，而电平移 位电路LSC(参见图8)提供在高电平驱动电路DCH内部。
如图9中所示，根据本实施例的半导体装置PKG1包括反相器电 路的开关元件中包括的六个功率半导体芯片(半导体芯片SCH1、 SCH2、SCH3、SCL1、SCL2和SCL3)以及控制各个功率半导体芯片 的操作的控制芯片(半导体芯片SCC)。注意到，如上所述，本实施 例中的功率半导体芯片中包括的功率晶体管为IGBT。因此，多个功率 半导体芯片中的每一个都耦合至其中形成二极管FWD的半导体芯片 SC2。
作为高电平侧功率半导体芯片的半导体芯片SCH1、SCH2和SCH3 中的每一个的集电极电极都经由其中形成二极管FWD的半导体芯片 SC2的阴极电极耦合至端子(引脚或外部引脚)HT，端子HT耦合至 用于相对较高电源电位的传输路径。从端子HT提供例如约600V的高 电源电位。作为高电平侧功率半导体芯片的半导体芯片SCH1、SCH2 和SCH3中的每一个的发射极电极经由其中形成了二极管FWD的半导 体芯片SC2的阳极电极耦合至端子(引脚或外部引脚)TU、TV和TW 中的任一个，端子TU、TV和TW作为输出端子耦合至作为负载的电机MT(参见图1)。在图9中所示的实例中，半导体芯片SCH1的发 射极电极耦合至端子TU，半导体芯片SCH2的发射极电极耦合至端子 TV，且半导体芯片SCH3的发射极电极耦合至端子TW。
作为低电平侧功率半导体芯片的半导体芯片SCL1、SCL2和SCL3 中的每一个的集电极电极经由其中形成了二极管FWD的半导体芯片 SC2的阴极电极耦合至端子TU、TV和TW中的任一个。在图9中所 示的实例中，半导体芯片SCL1的集电极电极耦合至端子TU，半导体芯片SCL2的集电极电极耦合至端子TV，且半导体芯片SCL3的集电 极电极耦合至端子TW。作为低电平侧功率半导体芯片的半导体芯片 SCL1、SCL2和SCL3中的每一个的发射极电极经由半导体芯片SC2 的阳极电极耦合至端子(引脚或外部引脚)LT，端子LT耦合至用于相 对低电源电位的传输路径。
六个功率半导体芯片中的每一个的栅电极都电耦合至作为控制芯 片的半导体芯片SCC。具体地，半导体芯片SCC具有驱动高电平侧开 关元件的高电平侧驱动电路DCH以及驱动低电平侧开关元件的低电平 侧驱动电路DCL。作为高电平侧功率半导体芯片的半导体芯片SCH1、 SCH2和SCH3中的每一个的栅电极都电耦合至半导体芯片SCC的高 电平侧驱动电路DCH。另一方面，作为低电平侧功率半导体芯片的半 导体芯片SCL1、SCL2和SCL3中的每一个的栅电极都电耦合至半导 体芯片SCC的低电平侧驱动电路DCL。
半导体芯片SCC的高电平侧驱动电路DCH耦合至作为对其提供 高电平侧控制输入信号的输入端子的端子(引脚或外部引脚)TH1、TH2 和TH3。高电平侧驱动电路DCH也耦合至对其提供用于产生高电平侧 栅电压的电位的端子VFB。注意到，在图9中，示出一个端子VFB作 为代表，但是相应的端子VFB被提供用于U、V和W相。因此，三个 端子VFB耦合至高电平侧驱动电路DCH。
半导体芯片SCC的低电平侧驱动电路DCL耦合至作为对其提供 了低电平侧控制输入信号的输入端子的端子(引脚或外部引脚)TL1、 TL2和TL3。低电平侧驱动电路DCL耦合至对其提供了用于产生低电 平侧栅电压的电位的端子VSS。
半导体芯片SCC具有逻辑电路LOG，其执行用于高电平侧驱动电 路DCH和低电平侧驱动电路DCL中的每一个的操作控制的算数处理。 当半导体芯片SCC由此包括逻辑电路LOG时，可在半导体芯片SCC 内部执行数据的处理和控制信号的产生，从而致使较高的信号传输速 度。但是，在本实施例的变型中，也能使半导体芯片SCC不包括逻辑 电路LOG且利用在半导体装置PKG1外部提供的算数处理电路执行信 号传输。
如上所述，本实施例中的半导体装置PKG1具有操作为分流电阻 器的嵌入式电阻元件R1。电阻元件R1嵌入下述图12中所示的电阻部 件(电子部件，芯片部件或芯片电阻器)CR1中。电阻元件R1具有耦 合至电极RE1的一端部以及耦合至电极RE2的另一端部。如图9中所 示，电极RE1电耦合至作为低电平侧功率半导体芯片的半导体芯片 SCL1、SCL2和SCL3中的每一个的发射极电极EP(参见图2)。电极 RE1也耦合至作为低电平侧端子的端子LT，而电极RE2耦合至端子 NT，端子NT耦合至地电位(接地电位)。当电阻元件R1中没有电流 流动时，端子LT和NT为同一电位(例如地电位)。但是，当电流在 电阻元件R1中流动时，压降发生以改变端子LT处的电位。检测电路 DTC测量端子LT处的电位改变以作为电压值，且检测电阻元件R1中 流动的电流。因此，电阻元件R1两端的电极RE1和RE2中的每一个 耦合至半导体芯片SCC的检测电路DTC。
在图9中所示的实例中，检测电路DTC包括噪声滤除电路NF1 以及耦合至噪声滤除电路NF1的放大电路(运算放大器)AP1。噪声 滤除电路NF1耦合在放大电路AP1和电阻元件R1之间。电阻元件R1 的电极RE1和RE2处的电位通过噪声滤除电路NF1经历噪声降低且随后输入至放大电路AP1。当放大电路AP1检测的电位差不低于预设阈 值电压时，关断信号输出至栅控制电路GC以暂停提供至负载的电流。 即，本实施例中的检测电路DTC测量作为分流电阻器的电阻元件R1 的两个电极之间的电位差，以在过电流在反相器电路中流动时检测过 电流。当检测到过电流时，检测电路DTC将关断信号输出至半导体芯 片SCC中的栅控制电路GC。在半导体装置PKG1中，检测电路DTC 和栅控制电路GC之间的传输距离较短。这可降低从通过检测电路DTC 检测到过电流至关断信号输入至栅控制电路GC的传输时间。此外，因 为用于关断信号的传输距离较短，所以能降低影响关断信号的噪声分 量。
而且，在图9中所示的实例中，检测电路DTC包括噪声滤除电路 NF2以及耦合至噪声滤除电路NF2的放大电路(运算放大器)AP2。 噪声滤除电路NF2耦合在放大电路AP2和电阻元件R1之间。电阻元 件R1的电极RE1和RE2处的相应电位通过噪声滤除电路NF2经历噪声降低且随后输入至放大电路AP2。输出由放大电路AP2检测到的电 位差，以作为经由端子(引脚或外部引脚)SDT至半导体装置PKG1 外部的信号。通过由此测量作为分流电阻器的电阻元件R1的两个电极 之间的电位差，本实施例中的检测电路DTC可监视反相器电路中流动的电流的值。也能调整基于从端子SDT输出的信号而输入至栅控制电 路GC的信号。换言之，从端子SDT输出的信号也可用作反馈控制信 号。
注意到在图9中所示的实例中，检测电路DTC包括两个检测电路， 即包括噪声滤除电路NF1以及放大电路AP1的组以及包括噪声滤除电 路NF2以及放大电路AP2的组。但是，检测电路DTC中包括的放大 电路的数目不限于图9中所示的实例。例如，检测电路DTC可包括放 大电路AP1和AP2中的任一个。或者，例如，检测电路DTC也可包 括除放大电路AP1和AP2之外的另一放大电路。也存在其中噪声滤除 电路NF1和NF2未插入在放大电路AP1以及AP2和电阻元件R1之间 的变型例。但是，通过降低输入至放大电路AP1和AP2的信号的噪声 分量，可提高检测电路DTC的检测精度。因此，如本实施例中，噪声 滤除电路NF1和NF2优选插入在放大电路AP1以及AP2和电阻元件 R1之间。
<外形结构>
图9中所示的多个半导体芯片以及包括电阻元件R1的电阻部件 CR1(参见图12)密封在图10中所示的密封体MR中。图10为示出 包括图9中所示的电路的半导体装置的外观的平面图。图11为沿着图 10中的Y方向的侧视图。
如图10中所示，半导体装置PKG1的密封体MR在平面图中具有 沿着X方向延伸的一边(长边)MRs1、与边MRs1相反设置的一边(长 边)MRs2、沿着与X方向交叉(图10中垂直于X方向)的Y方向延 伸的一边(短边)MRs3以及与边MRs3相反设置的一边(短边)MRs4。 边MRs1和MRs2与边MRs3和MRs4相比相对较长。注意到，在图 10中所示的实例中，半导体装置PKG1的密封体MR在平面图中具有 四边形形状(图10中的长方形)。但是，半导体装置PKG1的二维形 状具有除四边形之外的各种变型。例如，其也能为切除四边形的四个 角的部分的形状，其对应于在垂直于X和Y方向的方向上，长边和短 边彼此交叉的交点。在这种情况下，能抑制密封体MR的角消失。
多个引脚LD从密封体MR的侧面暴露。具体地，多个引脚LD从 作为密封体MR的多个边中彼此相反设置的长边的边MRs1和MRs2 中的每一个暴露。另一方面，引脚LD未从作为密封体MR的多个边中 彼此相反设置的短边的边MRs3和MRs2暴露。但是，如图11中所示， 图12中所示的悬置引脚HL的部分(切割面)从图10中所示的边MRs3 和MRs4暴露。其中多个引脚LD由此从具有长方形(矩形)二维形状 的密封体MR的长边(彼此相反设置)选择性突出的封装结构被称为 DIP(双列直插封装)或SOP(小轮廓封装)。注意到，在图11中所 示的实例中，多个引脚LD中的每一个都具有沿着作为密封体MR的厚 度方向(从上表面MRt和下表面MRb中的一个朝向另一个的方向)的 Z方向延伸的形状。具有各具有这种形状的引脚的半导体装置PKG1 被称为DIP。但是，在本实施例的变型中，本发明也可应用至诸如SOP 或SON(小轮廓无引脚封装)的封装结构。在这种情况下，可沿着未 示出的安装衬底的顶面安装半导体装置。
在多个引脚LD中，从密封体MR的边MRs1暴露的多个引脚LD1 中的每一个都耦合至图9中所示的多个功率半导体芯片(半导体芯片 SCH1、SCH2、SCH3、SCL1、SCL2和SLC3)中的任一个的发射极电 极或集电极电极。多个引脚LD1中的每一个都形成在相对高电压下操作的高电压电路的一部分，例如端子HT、TU、TV或TW。另一方面， 在多个引脚LD中，从密封体MR的边MRs2暴露的多个引脚LD2中 的每一个都主要耦合至图9中所示的半导体芯片SCC。多个引脚LD2 中的每一个都形成在相对低电压下操作的低压电路的一部分，例如图9 中所示的端子TH1至TH3、TL1至TL3、VSS、VDD和SDT中的每一 个。通过由此暴露高压电路中包括的多个引脚LD1以及相反侧的低压 电路中包括的多个引脚LD2，能增加密封体MR外部的高压电路和低 压电路之间的爬电距离。因此，能抑制高压电路和低压电路之间的爬 电放电。
密封体MR的上表面MRt具有划线标记MRmk。标记MRmk是例 如用于产品型号等的识别符号。在密封体MR中，形成多个开口MRH (图10中为两个)。开口MRH中的每一个为插入部，通过其诸如螺 丝的固定夹具在半导体装置PKG1固定在未示出的安装基板上时插入。 形成开口MRH以便从密封体MR的上表面MRb和下表面MRt中的一 个(参见图11)通过密封体MR延伸至另一个。多个开口MRH中的 每一个都位于重叠中心线(虚拟线)VCL的位置处，中心线VCL连接 作为密封体MR的四个边中的短边的边MRs3和MRs4的相应中间点。 在图10中所示的实例中，多个开口MRH中的每一个都在平面图中为 圆形形式，且圆形中心重叠中心线VCL。注意到在图10中，两个开口 MRH中的每一个都具有其中朝向密封体MR的短边开口的形状。但是， 也能使平面图中封闭的开口MRH(通孔)形成在密封体MR的短边内 侧，只要各个开口MRH都具有能使诸如螺丝的固定夹具通过其插入的 开孔面积即可。
<内部结构>
以下将给出半导体装置的内部布局的说明。图12是示出穿过图 10中所示的密封体的半导体装置的内部结构的平面图。图13是以放大 关系示出图12中所示的控制半导体芯片外周的主要部分放大平面图。 图14是以放大关系示出图12中所示的布线基板的外周的主要部分放 大平面图。图15是以放大关系示出图12中所示的电阻部件的外周的 放大平面图。
以下将基于图12中所示的布局说明上述半导体装置PKG1的分立 部件之间的电耦合关系。即，半导体芯片SCH1、SCH2和SCH3中的 每一个都经由例如诸如焊料的导电键合材料安装在单芯片安装部(管 芯焊盘)DPH上。如已经说明的图4中所示，在半导体芯片SCH1、SCH2和SCH3中的每一个的背面SCb上，形成集电极电极CP。芯片 安装部DPH为包含例如诸如作为主要成分的铜(Cu)的金属且连接至 端子HT的导电构件。在图12中所示的实例中，集成地形成芯片安装 部DPH和端子HT。换言之，在图12中所示的实例中，芯片安装部 DPH和端子HT中的每一个形成单金属板的一部分。半导体芯片SCH1、 SCH2和SCH3中的每一个都经由导电键合材料安装在芯片安装部DPH 上以便其形成由集电极电极CP(参见图4)的背面SCb(参见图4)面 对芯片安装部DPH。因此，半导体芯片SCH1、SCH2和SCH3中的每 一个的集电极电极CP经由芯片安装部DPH连接至端子HT。
在芯片安装部DPH上，进一步形成三个半导体芯片SC2。如已经 说明的图7中所示，在半导体芯片SC2中的每一个的背面SCb上，形 成阴极电极CDP。三个半导体芯片SC2中的每一个都经由导电键合材 料安装在芯片安装部DPH上以便其形成由阴极电极CDP(参见图7)的背面SCb(参见图7)面对芯片安装部DPH。因此，半导体芯片SCH1、 SCH2和SCH3的集电极电极(参见图4)电耦合至安装在芯片安装部 DPH上的半导体芯片SC2的相应阴极电极CDP(参见图7)。
形成在半导体芯片SCH1、SCH2和SCH3中的每一个的顶面SCt (参见图4)上的发射极电极EP(参见图4)经由引线WH耦合至端 子TU、TV和TW中的任一个。在图12中所示的实例中，端子TU、 TV和TW耦合至作为分散的金属板的相应芯片安装部DPL。在图12 中所示的实例中，集成地形成包括芯片安装部DPL和端子TU的组以 及包括芯片安装部DPL和端子TV的组以及包括芯片安装部DPL和端 子TW的组中的每一个。换言之，包括芯片安装部DPL和端子TU的 组以及包括芯片安装部DPL和端子TV的组以及包括芯片安装部DPL 和端子TW的组中的每一个形成单金属板的一部分。连接至端子TU、 TV和TW的各个金属板包括引线WH耦合至其的引线键合区。多个引 线WH中的每一个都具有耦合至高电平侧功率半导体芯片的发射极电 极EP(参见图4)的一端部以及耦合至耦合了端子TU、TV或TW的 金属板的引线键合区的另一端部。多个引线WH中的每一个都在其两 个端部之间的中间点处耦合至半导体芯片SC2的阳极电极ADP(参见 图7)。换言之，高电平侧功率半导体芯片中的每一个的发射极电极 EP经由引线WH耦合至半导体芯片SC2的阳极电极ADP以及端子TU、 TV和TW中的任一个。
半导体芯片SCL1、SCL2和SCL3经由例如诸如焊料的导电键合 材料安装在三个分离的芯片安装部(管芯焊盘)DPL上。如已经说明 的图4中所示，在半导体芯片SCL1、SCL2和SCL3中的每一个的背 面SCb上，形成集电极电极CP。多个芯片安装部DPL中的每一个都 是包含例如诸如作为主要成分的铜(Cu)的金属的导电构件并耦合至 端子TU、TV和TW中的任一个。半导体芯片SCL1、SCL2和SCL3 经由导电键合材料安装在相应芯片安装部DPL上，以便其形成由集电 极电极CP(参见图4)的背面SCb(参见图4)面对芯片安装部DPL。 因此，半导体芯片SCL1、SCL2和SCL3中的每一个的集电极电极CP 经由芯片安装部DPL耦合至端子TU、TV和TW中的任一个。
形成在半导体芯片SCL1、SCL2和SCL3中的每一个的顶面SCt (参见图4)上的发射极电极EP(参见图4)经由引线WL耦合至端子 LT。耦合至端子LT的各个金属板具有引线WL耦合至其的引线键合 区。多个引线WL中的每一个都具有耦合至低电平侧功率半导体芯片 的发射极电极EP(参见图4)的一端部以及耦合至耦合了端子LT的金 属板的引线键合区的另一端部。多个引线WL中的每一个都在其两个 端部之间的中间点处耦合至半导体芯片SC2的阳极电极ADP(参见图 7)。换言之，低电平侧功率半导体芯片中的每一个的发射极电极EP都经由引线WL耦合至半导体芯片SC2的阳极电极ADP以及端子LT。
多个引线WH以及多个引线WL中的每一个例如都由铝制成。在 引线WH和WL中的每一个中，流动高于其他引线WR中的每一个中 流动的电流的电流。因此，引线WH和WL的直径大于耦合至半导体 芯片SCC的引线WR的直径。耦合至半导体芯片SCC的引线WR中的 每一个例如由金(Au)或铜(Cu)制成。但是，以与引线WH和WL 相同的方式，铝线也可用于引线WR。
在Y方向上，六个功率半导体芯片(半导体芯片SCH1、SCH2、 SCH3、SCL1、SCL2和SCL3)中的每一个都设置在相比于密封体MR 的边MRs2更靠近其边MRs1的位置处。这使得从六个功率半导体芯片 中的每一个的发射极电极或集电极电极至图10中所示的多个引脚LD1 中的每一个的传输距离降低。
六个功率半导体芯片中的每一个的栅电极都电耦合至作为控制芯 片的半导体芯片SCC。作为低电平侧功率半导体芯片的半导体芯片 SCL1、SCL2和SCL3的相应栅电极GP(参见图2)经由相应引线WGL 分别耦合至半导体芯片SCC的焊盘(电极焊盘，电极或表面电极)PDGL (参见图13)。焊盘PDGL为暴露在半导体芯片SCC的顶面SCt(参 见图13)处并耦合至图9中所示的低电平侧驱动电路DCL的电极焊盘。 作为高电平侧功率半导体芯片的半导体芯片SCH1、SCH2和SCH3的 相应栅电极GP(参见图12)经由相应引线WGH分别耦合至半导体芯片SCC的焊盘(电极焊盘、电极或表面电极)PDGH(参见图13)。 焊盘PDGH为暴露在半导体芯片SCC的顶面SCt处且耦合至图9中所 示的高电平侧驱动电路DCH的电极焊盘。
在图13中所示的实例中，半导体芯片SCC经由键合材料BD安 装在芯片安装部DPC的上表面DPt上。半导体芯片SCC的顶面SCt 具有在平面图中彼此相反设置的边(长边)SCs1以及边(长边)SCs2、 在平面图中在与边SCs1和SCs2交叉的方向上延伸的边(短边)SCs3、以及平面图中与边SCs3相反设置的边(短边)SCs4。设置半导体芯片 SCC的长边以便沿着图12中所示的密封体MR的长边延伸。换言之， 半导体芯片SCC安装在芯片安装部DPC(参见图12)上以便半导体芯 片SCC的边SCs1和SCs2在X方向上延伸(参见图12)。
图12中所示的半导体装置PKG1中的半导体芯片SCC的边之间 的位置关系也可表述如下。即，半导体芯片SCC的边SCs2(参见图 13)位于边SCs1(参见图13)和密封体MR的边MRs2之间。换言之， 半导体芯片SCC的边SCs1位于边SCs2和密封体MR的边MRs1之间。 而且，半导体芯片SCC的边SCs3(参见图13)位于边SCs4(参见图 13)和密封体MR的边MRs3之间。换言之，半导体芯片SCC的边SCs4 位于边SCs3和密封体MR的边MRs4之间。
如图12中所示，在本实施例中的半导体装置PKG1的情况下，半 导体芯片SCL1、SCL2和SCL3的相应栅电极GP(参见图2)经由相 应引线WGL直接耦合至半导体芯片SCC的焊盘PDGL(参见图13)。 换言之，半导体芯片SCL1、SCL2和SCL3的相应栅电极GP在没有插 入布线基板PCB的情况下耦合至半导体芯片SCC。另一方面，半导体 芯片SCH1、SCH2和SCH3的相应栅电极GP(参见图2)经由布线基 板PCB耦合至半导体芯片SCC的焊盘PDGH(参见图13)。布线基板 PCB是具有由绝缘材料制成的基础材料且多个引线BW形成在上述基 础材料中的布线材料。布线基板PCB安装在芯片安装部DPC上以便相 邻于半导体芯片SCC。具体地，在平面图中，在布线基板PCB和密封 体MR的边MRs3之间，安装半导体芯片SCC。换言之，在平面图中， 布线基板PCB安装在半导体芯片SCC和密封体MR的边MRs4之间。
如图14中所示，布线基板PCB中包括的多个引线BW的两端部 耦合至暴露在布线基板PCB的上表面PCBt处的键合焊盘(焊盘、键 合引线或键合指)BPD。引线BW由布线基板PCB的上表面PCBt上 形成的绝缘膜覆盖，且键合焊盘BPD暴露于在绝缘膜中形成的开口中。 引线WR分别耦合至多个键合焊盘BPD。多个引线WR中的某些耦合 至图12中所示的半导体芯片SCH1、SCH2和SCH3。多个引线WR的 另外一些耦合至图12中所示的多个引脚LD中的从密封体MR的边 MRs2凸起的那些。因此，布线基板PCB为插入基板，其将半导体芯 片SCC电耦合至位于远离半导体芯片SCC的位置处的部件。
在图14中所示的实例中，布线基板PCB经由键合材料BD安装 在芯片安装部DPC的上表面DPt上。布线基板PCB的上表面PCBt具 有在平面图中彼此相反设置的边(长边)PCs1和边(长边)PCs2、在 平面图中在与边PCs1和PCs2交叉的方向上延伸的边(短边)PCs3、 以及平面图中与边PCs3相反设置的边(短边)PCs4。设置布线基板 PCB的长边以便沿着图12中所示的密封体MR的长边延伸。换言之， 布线基板PCB安装在芯片安装部DPC(参见图12)上以便布线基板PCB的边PCs1和PCs2在X方向上延伸(参见图12)。
在本实施例的情况下，半导体芯片SCC设置在相比于X方向上密 封体MR的边MRs4更靠近其边MRs3的位置处。另一方面，半导体芯 片SCH1、SCH2和SCH3中的每一个都设置于在X方向上相比于密封 体MR的边MRs3更靠近其边MRs4的位置处。因此，从半导体芯片 SCC至各个高电平侧功率半导体芯片的距离相对长于从半导体芯片 SCC至各个低电平侧功率半导体芯片的距离。因此，在本实施例中， 布线基板PCB设置为插入半导体芯片SCC和高电平侧功率半导体芯片 之间的传输路径中。当半导体芯片SCC经由布线基板PCB电耦合至高电平侧功率半导体芯片时，与其中半导体芯片SCC经由引线WGH直 接耦合至高电平侧功率半导体芯片的情况相比，可降低其上引线WGH 延伸的距离。因此，引线WGH不太可能变形，且因此能抑制由于引线 WGH的变形而造成的可靠性退化。注意到随后将说明半导体芯片SCC设置于在X方向上相比于密封体MR的边MRs4更靠近其边MRs3的 位置处的原因。
半导体芯片SCC耦合至从对其提供了高电平侧控制输入信号的密 封体MR的边MRs2暴露的多个引脚LD中的端子(引脚或外部引脚) TH1、TH2和TH3。半导体芯片SCC也耦合至从对其提供了低电平侧 控制输入信号的密封体MR的边MRs2暴露的多个引脚LD中的端子(引脚或外部引脚)TL1、TL2和TL3。半导体芯片SCC经由引线WR (参见图13)电耦合至作为低电平侧输入端子的端子TL1、TL2和TL3 中的每一个。半导体芯片SCC也经由引线WR(参见图13)和布线基 板PCB电耦合至作为高电平侧输入端子的端子TH1、TH2和TH3中的 每一个。
从密封体MR的边MRs2暴露的多个引脚LD包括对其提供了低 压电源电位的端子(引脚或外部引脚)VDD。端子VDD经由引线WR (参见图13)电耦合至半导体芯片SCC。
在Y方向上，半导体芯片SCC设置在相比于密封体MR的边MRs1 更靠近其边MRs2的位置处。这可减小从形成在半导体芯片SCC的顶 面SCt上的多个电极至图10中所示的多个引脚LD2的相应传输距离。
从密封体MR的边MRs2暴露的多个引脚LD也包括对其提供用 于产生高电平侧栅电压的电位的多个端子(引脚或外部引脚)VFB。多 个端子VFB中的每一个都经由布线基板PCB和引线WR(参见图13) 电耦合至半导体芯片SCC。从密封体MR的边MRs2暴露的多个引脚 LD也包括对其提供了参考电位的端子(引脚或外部引脚)VSS。端子 VSS耦合至芯片安装部DPC。在半导体芯片SCC中包括的多个电极焊 盘中，对其提供了参考电位的焊盘(电极焊盘、电极或表面电极)PDVS (参见图13)经由引线WVS耦合至芯片安装部DPC。通过由此将VSS 的芯片安装部DPC耦合至端子以及将参考电位提供至整个芯片安装部 DPC，焊盘PDVS可提供在半导体芯片SCC的顶面SCt(参见图13) 上的任意位置处。
如上所述，本实施例中的半导体装置PKG1包括电阻部件(电子 部件)CR1，其包括操作为分流电阻器的电阻元件R1。电阻部件CR1 包括电极RE1、平面图中与电极RE1相反设置的电极RE2、以及耦合 至电极RE1和RE2两者的电阻元件R1(参见图9)。如图15中所示， 电阻部件CR1具有长方形(矩形)二维形状且具有彼此相反设置的边 (长边)CRs3和边(长边)CRs4、在与边CRs3和CRs4交叉的方向 上延伸的边(短边)CRs1、以及与边CRs1相反设置的边(短边)CRs2。 电极RE1设置为更靠近作为电阻部件CR1的两个长边中的一个的端部 的边CRs1。电极RE2设置为更靠近作为电阻部件CR1的两个长边中 的另一个的端部的边CRs2。
电极RE1和RE2经由导电键合材料BD安装在分立部件安装部(焊 盘)EP1和EP2上。具体地，电极RE1经由键合材料BD粘合固定在 部件安装部EP1上。电极RE2经由键合材料BD粘合固定在部件安装 部EP2上。键合材料BD为导电粘合材料，导电粘合材料例如为包含 大量导电颗粒的树脂材料。导电粘合材料的树脂材料的实例包括诸如 环氧基树脂的热固化树脂成分。导电颗粒的实例包括银(Ag)颗粒。
部件安装部分EP2为包含诸如铜(Cu)作为主要成分的金属的导 电构件且耦合至耦合了地电位(接地电位)的端子(引脚或外部引脚) NT。即，电阻部件CR1的电极RE2经由键合材料BD和部件安装部 EP2耦合至端子NT。部件安装部EP2也耦合至在与X方向交叉的Y 方向上延伸的引脚(内部引脚)LDD2。引线WD2耦合至引脚LDD2 的一部分(例如尖端部)。引脚LDD2经由引线WD2耦合至图13中 所示的半导体芯片SCC的焊盘(电极、电极焊盘或测量焊盘)PDD2。 即，电阻部件CR1的电极ER2经由键合材料BD、部件安装部EP2、 引脚LDD2和引线WD2耦合至焊盘PDD2。
部件安装部EP1为包含诸如铜(Cu)作为主要成分的金属的导电构 件。部件安装部EP1耦合至低电平侧端子LT，对低电平侧端子LT提 供了相对低于3相感应电机MT(参见图1)中每一相的电位的电位。 即，电阻部件CR1的电极RE1经由键合材料BD和部件安装部EP1耦合至端子LT。
部件安装部EP1连接至在X方向上位于部件安装部EP1和芯片安 装部DPL(参见图12)之间的引线键合区WBR(参见图15)。耦合 至半导体芯片SCL1(参见图12)的引线WL，耦合至半导体芯片SCL2 (参见图12)的引线WL以及耦合至半导体芯片SCL3(参见图12) 的引线WL耦合至引线键合区WBR。即，电阻部件CR1的电极RE1 经由键合材料BD、部件安装部EP1、引线键合区WBR和多个引线 WL耦合至半导体芯片SCl1、SCL2和SCL3。部件安装部EP1耦合至在与X方向交叉的Y方向上延伸的引脚(内部引脚)LDD1。引线WD1 耦合至引脚LDD1的一部分(例如尖端部)。引脚LDD1经由引线WD1 耦合至图13中所示的半导体芯片SCC的焊盘(电极、电极焊盘或测量 焊盘)PDD1。即，电阻部件CR1的电极RE1经由键合材料BD、部件 安装部EP1、引脚LDD1和引线WD1耦合至焊盘PDD1。
包括图13中所示的焊盘PDD1和PDD2的两个焊盘(电极、电极 焊盘或测量焊盘)为耦合至图9中所示的半导体芯片SCC的检测电路 DTC的电极。因此，电阻部件CR1的电极RE1和RE2中的每一个都 经由焊盘PDD耦合至图9中所示的检测电路。
<部件布局和检测电流精度之间的关系>
以下将给出图12中所示的部件布局和检测半导体装置PKG1中流 动的电流的精度之间关系的说明。鉴于要提高检测图9中所示的电阻 部件CR1中流动的电流的精度，优选减小下述两个传输路径中的每一 个的路径长度。
上述两个传输路径中的一个是从低电平侧功率半导体芯片中的每 一个的发射极电极至电阻部件CR1的电极RE1的传输路径(该路径以 下被称为第一传输路径)。在图12中所示的实例中，引线WL和从引 线键合区WBR至图15中所示的电极RE1的路径对应于第一传输路径。 通过减小第一传输路径的路径长度，可降低路径中的电感分量和电阻 分量。这可降低对于在第一路径中流动的电流的噪声。
在本实施例的情况下，如图12中所示，设置部件CR1、多个低电 平侧功率半导体芯片(半导体芯片SCL3、SCL2和SCL1)以及多个高 电平侧功率半导体芯片(半导体芯片SCH3、SCH2和SCH1)以便增 加在X方向上距朝向密封体MR的边MRs4的密封体MR的边MRs3 的距离。换言之，多个低电平侧功率半导体芯片(半导体芯片SCL3、 SCL2和SCL1)彼此相邻设置，且电阻部件CR1相邻其设置。换言之， 在多个低电平侧功率半导体芯片(半导体芯片SCL3、SCL2和SCL1) 和电阻部件CR1之间，没有设置高电平侧功率半导体芯片。
对于与图12中所示的布局进行比较的研究实例，可考虑其中低电 平侧功率半导体芯片和高电平侧功率半导体芯片在X方向上交替设置 的布局。在这种情况下，高电平侧功率半导体芯片插入某些低电平侧 功率半导体芯片和电阻部件CR1之间。因此，增加图12中所示的引线 WL的长度。相反，根据本实施例，没有高电平侧功率半导体芯片设置 在多个低电平侧功率半导体芯片和电阻部件CR1之间。这可降低多个 引线WL的相应长度。
在图12中所示的半导体装置PKG1的情况下，在平面图中，多个 引线WL都没有与耦合至端子HT的金属板重叠。如上所述，提供高电 源电位的端子HT可能作为噪声源。但是，当多个引线WL都没有与耦 合至端子HT的金属板重叠时，能降低由多个引线WL上的高电源电位 引发的噪声影响。
上述两个传输路径中的另一个是从电阻部件CR1的电极RE1和 RE2中的每一个至图9中所示的检测电路DTC的传输路径(该路径以 下被称为第二传输路径)。在图12中所示的实例中，引脚LDD1和 LDD2、引线WD和半导体芯片SCC的内部电路的长度对应于第二传 输路径。如上所述，在检测电路DTC中，测量电极RE1和RE2之间 的电压。因此，与其中直接测量电流值的情况相比，由传输距离引发 的噪声影响相对较小。但是，因为直至信号输入至图9中所示的放大 电路AP1(或放大电路AP2)时信号电平仍为低，因此需要对于降低 预防大信号的噪声。因此优选减小第二传输路径的长度且因此减小了 路径中的电感分量和电阻分量。
在本实施例的情况下，如图12中所示，半导体芯片SCC设置于 在X方向上相比于密封体MR的边MRs4更靠近其边MRs3的位置处。 换言之，以更靠近电阻部件CR1来设置半导体芯片SCC，即使从多个 高电平侧功率半导体芯片至半导体芯片SCC的距离增加。这可减小引脚LDD1在其上延伸的距离、引脚LDD2在其上延伸的距离、引线WD1 (参见图13和15)在其上延伸的距离、以及引线WD2(参见图13和 15)在其上延伸的距离中的每一个。换言之，能减小上述第二传输路 径的路径长度。
因此，根据本实施例，能减小上述第一传输路径和第二传输路径 中的每一个的路径长度。这使得在半导体装置PKG1中包括的反相器 电路中检测电流流动的精度提高。因此，提高了通过检测电路测量的 信号的可靠性，且因此能抑制过电流的错误检测和基于错误数据的反 馈控制。
注意到从图9中所示的放大电路AP1(或放大电路AP2)输出的 信号具有高于输入至放大电路AP1(或放大电路AP2)的信号的耐噪 声性的耐噪声性。因此，用于从检测电路DTC输出的信号的传输路径 长于上述第一传输路径和第二传输路径中的每一个。在图12中所示的 实例中，包括端子SDT的金属板(引脚)在其上延伸的距离长于图15 中所示的引脚LDD1和LDD2在其上延伸的各个距离。但是，当没有 布局限制时，各个信号传输路径的传输距离优选更短。因此，例如， 包括端子SDT的金属板(引脚)在其上延伸的距离可短于图15中所示 的引脚LDD1和LDD2在其上延伸的各个距离。
在图12中所示的实例中，设置电阻部件CR1以便电阻部件CR1 的长边在与密封体MR的长边交叉的方向上延伸。换言之，电阻部件 CR1安装在部件安装部EP1和EP2(参见图15)上以便作为电阻部件 CR1的两个长边的边CRs3和CRs4中的每一个在与X方向交叉的方向 上延伸。在图15中所示的实例中，边CRs3和CRs4中的每一个在沿着 垂直于X方向的Y方向上延伸。而且，在平面图中，电阻部件CR1安 装在部件安装部EP1和EP2上，以便电极RE2位于相比于电极RE1 更靠近半导体芯片SCC的位置。在这种情况下，能减小从电极RE2至 半导体芯片SCC的传输距离。
鉴于减小图12中所示的各个引线WD在其上延伸的距离，优选将 耦合至引线WD的焊盘PDD(参见图13)的位置设置为更靠近半导体 芯片SCC的顶面SCt(参见图13)上的电阻部件CR1。在本实施例的 情况下，如图13中所示，形成在半导体芯片SCC的顶面SCt上的多个焊盘(电极)中的耦合至引线WD1的焊盘PDD1和耦合至引线WD2 的焊盘PDD2中每一个，都设置在顶面SCt上相比于边SCs4更靠近边 SCs3的位置处。焊盘PDD1和PDD2中的每一个也设置在顶面SCt上 相比于边SCs2更靠近边SCs1的位置处。
在平面图中，电阻部件CR1位于相比于连接密封体MR的边MRs3 和MRs4的相应中间点的中线VCL(参见图10)更靠近其边MRs1的 位置。在这种情况下，能减小从电阻部件CR1至端子LT的距离以及 从电阻部件CR1至端子NT的距离中的每一个。
如图16中所示，在垂直于包括X方向和Y方向的X-Y平面的厚 度方向(Z方向)上，电阻部件CR1的厚度大于多个功率半导体芯片 (半导体芯片SCH1、SCH2、SCH3、SCL1、SCL2和SCL3)和半导 体芯片SCC的相应厚度。图16是示出图12中所示的多个半导体芯片， 布线基板和电阻部件的相应厚度的主要部分截面图。在图16中所示的 实例中，半导体芯片SCH1、SCH2、SCH3、SCL1、SCL2和SCL3的 相应厚度约为200至300μm。半导体芯片SCC和布线基板PCB的相应 厚度也约为200至300μm。另一方面，电阻部件CR1的厚度约为1mm， 其不小于功率半导体芯片和布线基板PCB中的每一个的三倍厚度。如 图16中所示，布线WGH和WGL的布线环的高度低于电阻部件CR1 的高度。布线WH和WL的布线环的高度也低于电阻部件CR1的高度。注意到上述各个布线环的高度是从作为参考面的芯片安装部DPC(或 芯片安装部DPH或DPL)的上表面DPt至引线达到的最高点的距离。 电阻部件CR1的高度是从作为参考面的部件安装部EP1的上表面EPt 至在Z方向上最远离上表面EPt的电阻部件CR1的部分的距离。
如图16中所示，当电阻部件CR1的厚度与其他电子部件的厚度 相比特别大时，优选电阻部件CR1不插入经由引线WR而彼此电耦合 的电子部件之间。当电阻部件CR1未插入经由引线WR彼此电耦合的 电子部件之间时，能降低布线环的高度，如图16中所示。这可抑制引 线WR变形。这也可降低由各个引线WR形成的传输路径的长度。
如图12中所示，电阻部件CR1位于相比于连接密封体MR的边 MRs3和MRs4的相应中间点的中线VCL(参见图10)更靠近其边 MRs1的位置。而且，在X方向上，设置电阻部件CR1、多个低电平 侧功率半导体芯片以及多个高电平侧功率半导体芯片，以便增加从密 封体MR的边MRs3朝向其边MRs4的距离。半导体芯片SCC和布线 基板PCB中的每一个位于相比于中线VCL(参见图10)更靠近边MRs2 的位置。因此，在半导体芯片SCC和布线基板PCB中的每一个以及功 率半导体芯片之间，未插入电阻部件CR1。
而且，如图12中所示，沿着密封体MR的边MRs3设置(边MRs3 附近)形成在密封体MR中的两个开口MRH中的一个。密封体MR的 边MRs4设置(边MRs4附近)密封体MR中形成的两个开口MRH中 的另一个沿。如采用图10所述的，两个开口MRH中的每一个都与中 线VCL重叠。因此，鉴于减小半导体装置PKG1的二维尺寸，电阻部 件CR1优选被设置为不与中线VCL(参见图10)重叠，如图12中所 示。
另一方面，从作为功率半导体芯片的半导体芯片SCH1、SCH2、 SCH3、SCL1、SCL2和SCL3至半导体芯片SCC以及布线基板PCB的 距离优选更短。因此，这些功率半导体芯片中的每一个都优选被设置 为在平面图中靠近图10中所示的中线VCL。
在图12中所示的实例中，在平面图中，半导体芯片SCH1、SCH2、SCH3、SCL1、SCL2和SCL3中的每一个被设置在位于更靠近密封体 MR的边MRs3的开口MRH和更靠近其边MRs4的开口MRH之间。 半导体芯片SCH1、SCH2、SCH3、SCL1、SCL2和SCL3中的每一个 也被设置在位于并连接密封体MR的两个开口MRH和边MRs1之间的 区域之间。
<制造半导体装置的方法>
以下将给出利用图1至16说明的半导体装置PKG1的制造方法。 图17是示出用于本实施例的半导体装置的组装流程的说明图。根据图 17中所示的组装流程制造本实施例中的半导体装置PKG1。
<基础材料提供步骤>
在图17中所示的基础材料提供步骤中，提供图18中所示的引线 框架(基础材料)LF。图18是示出图17中所示的基础材料提供步骤 中提供的引线框架的一部分的放大平面图。
本步骤中提供的引线框架LF包括框架部LFb内部的多个装置形 成部LFa。引线框架LF由金属制成。在本实施例中，引线框架LF例 如由包含铜(Cu)作为主要成分的金属制成。
注意到本实施例将说明一个实例，其中如图17中所示，在密封步 骤之后执行镀敷步骤，以在多个引脚LD的外部引脚部上形成金属膜 (外部引线框架镀敷膜)。但是，在变型中，也能在基础材料提供步 骤阶段以金属膜事先涂覆包含铜作为主要成分的基础材料的顶面。在 这种情况下，引线框架LF的整个暴露表面由金属膜覆盖。
如也在图18中所示，在各个装置形成部LFa的中心部处，形成芯 片安装部DPH、多个芯片安装部DPL、芯片安装部DPC以及部件安装 部EP1和EP2。芯片安装部DPH、多个芯片安装部DPL以及芯片安装 部DPC以及部件安装部EP1和EP2中的每一个耦合至多个引脚LD中的任一个且经由引脚LD由框架部LFb支撑。悬置引脚HL耦合至框架 部LFb，且悬置引脚HL中的每一个具有朝向装置形成部LFa内部延伸 的部分。悬置引脚HL为在多个引脚LD被切割之后支撑密封体MR直 至单片化步骤的支撑构件。
如图18中所示，引线框架LF的装置形成部LFa中的每一个都具 有在平面图中沿着X方向延伸的边(长边)LFa1、与边LFa1相反设置 的边(长边)LFa2、沿着与X方向交叉的Y方向(图18中正交)延 伸的边(短边)LFa3、以及与边LFa3相反设置的边(短边)LFa4。边 LFa1和LFa2与边LFa3和LFa4相比较长。
在X方向上，部件安装部EP1(以及部件安装部EP2)、多个芯 片安装部DPL以及单个芯片安装部DPH沿着边LFa1设置以便增加从 边LFa3朝向边LFa4的距离。在边LFa2和多个芯片安装部DPL中的 每一个以及单个芯片安装部DPH之间，芯片安装部DPC沿着边LFa2 设置。横跨边LFa1和LFa2中的每一个，延伸多个引脚LD。而且，横 跨边LFa1和LFa2中的每一个，延伸悬置引脚HL，但是未延伸多个引 脚LD。
多个引脚LD经由连杆TB彼此连接。连杆TB不仅具有连接多个 引脚LD的连接构件的功能，而且具有抑制树脂在图17中所示的密封 步骤中泄漏的围堰构件的功能。
<电子部件提供步骤>
在图17中所示的电子部件提供步骤中，提供作为利用图2至4说 明的功率半导体芯片的功率半导体芯片SC1、利用图5至7说明的半 导体芯片SC2、图13中所示的半导体芯片SCC、图14中所示的布线 基板PCB以及图15中所示的电阻部件CR1。
通过提供其中形成集成电路的晶圆，切割晶圆以单片化晶圆中形 成的芯片区且由此从晶圆获得多个半导体芯片而提供半导体芯片SC1、 SC2和SCC中的每一个。
如下获得图14中所示的布线基板PCB。例如，在布线基板上形成 各在图14中所示的多个引线BW和多个键合焊盘BPD之后，形成绝 缘膜以覆盖引线BW和键合焊盘BPD。随后，在绝缘膜中形成多个开 口以暴露键合焊盘BPD且由此提供布线基板PCB。
通过将电极RE1和RE2耦合至具有已知电阻值的电阻器的两端而 获得图15中所示的电阻部件CR1。注意到，对于电阻部件CR1来说， 也可采用通用产品。在这种情况下，通过购买外部制造的电阻部件CR1 而获得电阻部件CR1。也能购买布线基板PCB和半导体芯片SC1、SC2 和SCC中的每一个。
在本实施例中，首先说明基础材料提供步骤，且随后说明电子部 件提供步骤。但是可首先执行基础材料提供步骤或电子部件提供步骤， 或可同时执行基础材料提供步骤和电子部件提供步骤两者。在完成基 础材料提供步骤和电子部件提供步骤中的每一个之后执行管芯键合步 骤。
<管芯键合步骤>
在图17中随后示出的管芯键合步骤(半导体芯片安装步骤)，如 图19中所示，电子部件提供步骤中提供的电子部件安装在芯片安装部 DPH、DPL和DPC以及部件安装部EP1和EP2上，如图19中所示。 图19是示出分立的电子部件安装在图18中所示的引线框架的多个芯 片安装部和部件安装部上的状态的放大平面图。
在本步骤中，在芯片安装部DPH的上表面DPt上，安装半导体芯 片SCH1、SCH2和SCH3以及三个半导体芯片SC2。此外，在多个芯 片安装部DPL的相应上表面DPt上，安装半导体芯片SCH1、SCH2和SCH3以及三个半导体芯片SC2。半导体芯片SCH1、SCH2、SCH3、 SCL1、SCL2、SCL3中的每一个和SC2经由导电键合材料(例如，具 有约300℃的熔点的高熔点焊料)安装在芯片安装部上。因此，多个 功率半导体芯片的相应集电极电极经由芯片安装部耦合至引脚LD。而 且，半导体芯片SC2的相应阴极电极经由芯片安装部电耦合至功率半 导体芯片的集电极电极以及引脚LD。当诸如焊料和导电粘合材料的多 种类型的材料用作导电键合材料时，首先安装采用需要高温处理的材 料(例如焊料)的电子部件。在本实施例的情况下，包括二极管的功 率半导体芯片和半导体芯片SC2利用焊料彼此耦合。因此，首先安装这些半导体芯片。
随后，半导体芯片SCC和布线基板PCB经由作为导电粘合材料 的键合材料BD(参见图13和14)各自安装在芯片安装部DPC上。电 阻部件CR1经由作为导电粘合材料的键合材料BD(参见图15)安装 在部件安装部EP1和EP2上。具体地，电阻部件CR1的电极RE1耦合 至部件安装部EP1，同时电阻部件CR1的电极RE2耦合至部件安装部 EP2。在采用导电粘合材料的情况下，分立的电子部件经由导电粘合材 料暂时固定在安装部上，且随后热固化导电粘合材料中包含的树脂成 分。因此，分立的电子部件固定在安装部上且经由安装部电耦合至引脚LD。
<引线键合步骤>
随后，在图17中所示的引线键合步骤中，如图20中所示，耦合 引线WR以将电子部件彼此电耦合或将电子部件电耦合至引脚LD。图 20是示出结束图17中所示的引线键合步骤之后的引线框架的放大平面 图。
在本步骤中，形成在半导体芯片SCH1、SCH2和SCH3的相应顶 面SCt(参见图12)上的发射极电极EP(参见图2)经由引线WH耦 合至半导体芯片SC2的相应阳极电极ADP(参见图5)以及耦合至相 应端子TU、TV和TW。另一方面，形成在半导体芯片SCL1、SCL2 和SCL3的相应顶面SCt(参见图2)上的发射极电极EP(参见图2) 经由引线WL耦合至半导体芯片SC2的相应阳极电极ADP(参见图5) 以及耦合至耦合了端子LT的引线键合区WBR(参见图15)。引线WH和WL中的每一个例如都由铝制成且通过楔焊方法(也被称为点焊 方法)键合。楔焊方法允许在三个以上位置处焊接一个引线。因此， 在电耦合作为功率半导体芯片的半导体芯片SC1(参见图2)、半导体 芯片SC2以及引线框架LF的引线键合区利用引线WH和WL中的每 一个彼此耦合的情况下，楔焊方法是适当的。
在本步骤中，半导体芯片SCL1、SCL2和SCL3的相应栅电极GP (参见图2)经由引线WGL(参见图12)耦合至半导体芯片SCC的焊 盘PDGL(参见图13)。另一方面，半导体芯片SCH1、SCH2和SCH3 的相应栅电极GP(参见图2)和发射极电极EP(参见图2)经由引线 WGH(参见图12)耦合至布线基板PCB的键合焊盘BDP(参见图14)。 半导体芯片SCC的多个焊盘PDGH(参见图13)经由引线WGH(参 见图13)分别耦合至布线基板PCB的键合焊盘BPD(参见图14)。而且，半导体芯片SCC的多个焊盘PDD经由引线WD分别耦合至图 15中所示的引脚LDD1和LDD2。半导体芯片SCC的其他电极焊盘经 由引线WR电耦合至芯片安装部DPC和引脚LD。另一方面，布线基 板PCB的键合焊盘BPD经由引线WR电耦合至引脚LD。
耦合至半导体芯片SCC和布线基板PCB的各个引线WR的直接 小于引线WL和WH中的每一个的直径。引线WR中的每一个都由金 (Au)、铜(Cu)或铝(Al)制成且例如通过采用称为毛细管的焊头 的键合方法被键合。注意到即使在两个位置键合引线时也可采用上述 键合方法。因此，也可通过键合方法键合将耦合至半导体芯片SCC和 布线基板PCB的各个引线WR。
<密封步骤>
在图17后续所示的密封步骤中，以树脂密封图20中所示的多个 电子部件中的每一个、多个引线以及多个引脚LD的相应部分(内部引 脚部)，以形成图21中所示的密封体MR。图21是示出其中以树脂密 封图20中所示的半导体芯片的状态的放大平面图。图22是示出在沿 着图21中的线A-A的截面中树脂被提供进入具有引线框架固定在铸模 中的空腔的状态下的放大截面图。
在本步骤中，如图22中所示，在引线框架LF置于包括空腔MDc 的铸模MD中的状态下，树脂被提供进入由空腔MDc形成的空间中。 随后，固化上述树脂以由此形成密封体(树脂体)MR。形成密封体 MR的这种方法称为传递模塑(transfer mold)方法。
在传递模塑方法中，树脂在压力下被强制提供进入空腔MDc中。 因此，当图12中所示的多个引线的引线环的相应高度较高时，引线 WR的环形状会在提供的树脂的压力下变形。但是，在本实施例的情况 下，如上所述，电阻部件CR1未插入经由引线WR彼此电耦合的电子 部件之间。这使得引线环的高度降低。因此，在本实施例的情况下， 即使在密封步骤中采用传递模塑方法时，也能抑制引线WR的变形。
铸模MD的空腔MDc位于平面图中由连杆TB(参见图21)围绕 的装置形成部LFa(参见图21)的内部区域中。因此，密封体MR的 主要体部形成在由连杆TB围绕的装置形成部LFa的内部区域中。已经 泄露出空腔MDc的树脂的一部分由连杆TB挡住。因此，在连杆TB 的内部区域中，形成围堰内树脂MRd，如图21中所示，而且，位于连 杆TB外部的多个引脚LD的相应部分(外部引脚部)未被树脂密封， 而是从密封体MR暴露出来。
注意到，在固化密封体MR之后，可利用诸如钻头的钻具形成图 21中所示的两个开口MRH中的每一个。在另一形成方法中，也能将 对应于开口MRH(参见图21)的柱状构件附接至图22中所示的铸模MD。在这种情况下，当树脂被提供进入空腔MDc中时，未示出的柱 状构件阻挡树脂。因此，可获得其中形成如图21中所示的开口MRH 的密封体MR。
<镀敷步骤>
在图17后续所示的镀敷步骤中，金属膜(外部引线框架镀敷膜) 形成在从密封体MR暴露出来的图21中所示的多个引脚LD的相应部 分上。在本步骤中，例如由焊料制成的金属膜形成在各个引脚LD的整 个暴露表面上。对于形成金属膜的方法来说，可适当采用将电离产生 的金属离子沉淀在引脚LD的暴露表面上的电解镀敷方法。鉴于通过控 制金属膜形成期间的电流而容易控制金属膜的质量，优选电解镀敷方 法。鉴于使形成金属膜所需的时间减少，也优选电解镀敷方法。
<标记步骤>
在图17后续所示的标记步骤中，如图23中所示，诸如制品的名 字、型号等的信息(标记MRmk)形成在树脂制成的密封体MR的顶 面上。图23是示出其中标记形成在图21中所示的密封体的上表面上 的状态的放大平面图。注意到，对于形成标记的方法来说，可采用利 用印刷方法的印刷标记的方法或者借助激光通过照射密封体的顶面刻 上标记的方法。
<引脚切割步骤>
在图17后续所示的引脚切割步骤中，如图24中所示，通过切割 多个引脚LD的相应外部引脚部，从引线框架LF上切下来多个引脚LD。 图24是示出其中切割图23中所示多个引脚且随后对多个引脚进行构 形的状态的放大平面图。在本实施例中，切割多个引脚LD且随后如图 11中所示多个引脚被构形为弯曲形状。
在本步骤中，切割连接多个引脚LD的连杆TB(参见图23)。此 外，从框架部LFb切割下来多个引脚LD中的每一个。因此多个引脚LD变成分立构件。在切割多个引脚LD之后，建立其中经由悬置引脚 HL通过框架部LFb制成密封体MR和多个引脚LD的状态。
注意到，在本实施例中给出的说明中，在上述镀敷步骤之后切割 连杆TB。但是，工艺也可在切割连杆TB之后，执行镀敷步骤，且随 后从框架部LFb切割下多个引脚LD中的每一个。
例如利用未示出的冲裁模通过冲压而切割多个引脚LD和连杆 TB。切割之后，例如通过利用未示出的铸模，利用冲压使多个引脚LD 的外部引脚部弯曲而使多个引脚LD构形为例如图11中所示的形状。
<单片化步骤>
随后在图17中所示的单片化步骤中，切割图24中所示的多个悬 置引脚HL以及耦合至悬置引脚HL的连杆TB以将多个装置形成部LF1 中的半导体封装彼此分离。在本步骤中，通过切割多个悬置引脚HL以 及保留在密封体MR的角部中的树脂，获得作为图10中所示的半导体 封装的半导体装置PKG1(具体地，检查步骤之前的样品)。切割方法 使得可例如以与上述引脚构形步骤相同的方式通过利用未示出的冲裁 模的冲压执行切割。
在本步骤之后，执行诸如外观测试和电测试的必要检查和测试， 且确定可接收的装置的每一个变成作为图10中所示的成品的半导体装 置PKG1。随后，对半导体装置PKG1进行出货或安装在未示出的安装 基板上。
虽然已经基于实施例在上文具体说明了本发明人实现的本发明， 但是本发明不限于上述实施例。将认识到在不脱离其主旨的范围内可 对本发明进行各种改变和变型。注意到，虽然已经在上述实施例中说 明了若干变型，但是下文将说明除上述实施例中所述之外的典型变型 例。
<变型例1>
在上述实施例中利用图12说明的实施方式中，高电平侧功率半导 体芯片中的每一个都经由布线基板PCB耦合至半导体芯片SCC。但是， 存在安装在芯片安装部DPC上的半导体芯片数量以及布线基板PCB存 在/不存在的各种变型。
例如，在图12中所示的实例中，已经给出了各在图9中所示的栅 控制电路GC、逻辑电路LOG以及检测电路DTC集成地形成在单个半 导体芯片SCC中的实施方式的说明。在上述电路中，需要减小其与电 阻部件CR1的距离的电路为检测电路DTC。鉴于提高检测电流的精度， 可延长从栅控制电路GC和逻辑电路LOG至电阻部件CR1的相应距 离。
因此，在图12的变型中，两个半导体芯片可安装在芯片安装部 DPC上。在这种情况下，其中一个半导体芯片为包括图9中所示的检 测电路DTC的检测半导体芯片。另一半导体芯片为包括栅控制电路GC (以及逻辑电路LOG)的控制半导体芯片。在这种情况下，当将检测 半导体芯片安装至位于控制半导体芯片和平面图中密封体MR的边 MRs3之间时，可降低上述第二传输路径的路径长度。控制半导体芯片 安装在相比于图12中所示的半导体芯片SCC的位置更靠近边MRs4的 位置。在这种情况下，可将从控制半导体芯片至六个功率半导体芯片 的相应距离设置为基本相等。因此，也能在不安装布线基板PCB的情 况下经由引线直接将六个功率半导体芯片中的每一个直接耦合至控制 半导体芯片。
但是，在其中检测电路DTC输出关闭信号的情况下，该关闭信号 在检测到过电流时停止栅控制电路GC的操作，鉴于抑制关闭信号的退 化，用于关闭信号的传输路径优选更短。因此，鉴于提高关闭信号的 传输可靠性，检测电路DTC和栅控制电路GC优选安装在同一半导体 芯片SCC上。
在图12中所示的实例中，设计电路布局以最小化半导体芯片SCC 的二维尺寸(图13中所示的顶面SCt的面积)。但是，当作为图13 中所示的半导体芯片SCC的长边的边SCs1和SCs2较长时，也可考虑 其中未安装图12中所示的布线基板PCB且六个功率半导体芯片中的每 一个都经由引线直接耦合至半导体芯片SCC的实施方式。在这种情况 下，在芯片安装部DPC上，仅安装具有长边SCs1的半导体芯片SCC。
但是，当作为图13中所示的半导体芯片SCC的长边的边SCs1和 SCs2特别长时，应力可能集中在各个长边的中间点附近。因此，半导 体芯片SCC可能由于温度循环负载等造成的应力而损坏。因此，鉴于 提高半导体芯片SCC的可靠性，如图12中所示，优选其中采用半导体 芯片SCC和布线基板PCB的实施方式。
在其中最小化半导体芯片SCC的二维尺寸(图13中所示的顶面 SCt的面积)的情况下，可增加从单个半导体晶圆获取的半导体芯片 SCC的数量。因此，鉴于提高半导体芯片SCC的制造效率，优选最小 化半导体芯片SCC的二维尺寸。
<变型例2>
在上文利用图12和15说明的实施例中，电阻部件CR1设置为使 得电阻部件CR1的长边在与密封体MR的长边交叉的方向上延伸。但 是，在变型例中，电阻部件CR1也可被设置为其长边沿着密封体MR 的长边。在这种情况下，包括图15中所示的引脚LDD2的传输路径长于图15中所示的情况。但是，耦合至引脚LDD2的端子NT耦合至地 电位。因此，在包括引脚LDD2的传输路径上引发的噪声影响比在包 括引脚LDD1的传输路径上引发的噪声影响相对较小。
但是，当包括引脚LDD2的传输路径的路径长度增加时，也会增 加噪声污染的风险。因此，如图15中所示，电阻部件CR优选被设置 为其长边沿着与密封体MR的长边交叉的方向上延伸。
<变型例3>
在上文利用图15说明的实施例中，引脚LDD1耦合至其上安装了 电阻部件CR1的部件安装部EP1，引脚LDD2耦合至部件安装部EP2， 且引线WD耦合至引脚LDD1和LDD2。但是，当部件安装部EP1和 EP2的位置足够靠近半导体芯片SCC(图12)时，引线WD也可直接 耦合至部件安装部EP1和EP2的空置区域。
但是，在其中未提供引脚LDD1和LDD2的情况下，可延长引线 WD在其上延伸的距离。因此，鉴于降低了引线WD在其上延伸的距 离，优选提供引脚LDD1和LDD2。
<变型例4>
如图15中所示，上述实施例已经说明了其中引脚(内部引脚) LDD1和LDD2耦合至部件安装部(焊盘)EP1和EP2的实施方式。通 过改变如图25中所述的变型例中所示的引脚LDD1和LDD2的布局， 可进一步提高检测电路DTC的测量精度。图25是示出图15的变型例 的放大平面图。图25示出对应于图25中所示的部分的等效电路。图 25为平面图，但是阴影化了引脚LDD1和LDD2。
如图25中所示，引脚LDD1从部件安装部EP1朝向部件安装部 EP2引出。另一方面，引脚LDD2从部件安装部EP2朝向部件安装部 EP1引出。换言之，引脚LDD1和LDD2被设置为直接在电阻部件CR1 下延伸。引脚LDD1和LDD2的相应引出部被设置为使得沿着平面图 中连接电极RE1和RE2的相应中心的中线延伸。
在图25中所示的变型例的情况下，如图25中的等效电路所示， 能从将检测电路DTC耦合至电阻部件CR1的传输路径移除部件安装部EP1以及其电阻分量。这使得可精确测量电极RE1和RE2之间的电位 差。因此，能进一步提高检测电路DTC的测量精度。
<变型例5>
在上述实施例中，如利用图12所述，电阻部件CR1设置在相比 于密封体MR的边MRs2更靠近其边MRs1的位置处。但是，如图26 中所示的半导体装置PKG2中实现的，当注意力放在降低电阻部件CR1 和半导体芯片SCC之间的距离上时，电阻部件CR1也可设置在相比于 密封体MR的边MRs1更靠近其边MRs2的位置处。图26是示出图12 的变型例中的半导体装置的内部结构的平面图。在图26中，以与图25 中相同的方式，阴影化引脚LDD1和LDD2。
在图26中所示的半导体装置PKG2中，电阻部件CR1相比于图 12中所示的半导体装置PKG1更靠近密封体MR的边MRs2。在图26 中所示的实例中，在平面图中，电阻部件CR1被设置在与连接作为短 边的边MRs3和MRs4的相应中间点的中线(虚拟线)VCL重叠的位 置处。具体地，电阻部件的电极RE2及其主体部的一半以上都位于边 MRs2和中线VCL之间。另一方面，电阻部件的电极RE1及其主体部 的一部分位于边MRs1和中线VCL之间。在图26中所示的实例中，在 平面图中，电阻部件CR1置于作为半导体芯片SCC的长边的边SCs1 (参见图13)的延伸线上。
半导体芯片SCC和电阻部件CR1间隔的距离被设置为在半导体装 置PKG2中比图12中所示的半导体装置PKG1短。因此，能减小引脚 LDD1和LDD2在其上延伸的距离。根据引脚LDD1和LDD2的尖端部 的布局，也能减小耦合至引脚LDD1和LDD2的引线WD在其上延伸 (参见图12)的距离。
在半导体装置PKG2的情况下，以与利用图25说明的<变型例4> 相同的方式，引脚LDD1和LDD2从部件安装部EP1和EP2引出，以 便直接在电阻部件CR1下延伸。而且，在半导体装置PKG2的情况下， 引脚LDD1和LDD2中的每一个在沿着X方向的平面图中从与电阻部 件CR1重叠的位置线性延伸。在这种情况下，容易均衡引脚LDD1和 LDD2的长度(换言之，容易提供相等长度)。
另一方面，当注意力集中在低电平侧功率半导体芯片中的每一个 和电阻部件CR1之间的距离上时，即从图15中所示的引线WL耦合所 至的引线键合区WBR(参见图15)到电阻部件CR1的距离，该距离 可被设置为在图12中所示的半导体装置PKG1中比图26中所示的半导体装置PKG2更短。在这种情况下，能降低将低电平侧功率半导体 芯片耦合至电阻部件CR1的路径的电阻分量和电感分量。因此，在半 导体装置PKG1中，与半导体装置PKG2的情况相比，可提高测量电 流的精度。
当将各个低电平侧功率半导体芯片耦合至电阻部件CR1的路径长 度被降低时，即使分流电阻器具有较小阻值，也可执行准确测量。因 此，在半导体装置PKG1中，与半导体装置PKG2的情况相比，可降 低由于分流电阻器造成的功耗。
而且，在半导体装置PKG2的情况下，因为电阻部件CR1设置在 其中形成图12中所示的开口MRH的位置处，因此不能在该位置形成 开口MRH。因此，图12中所示的半导体装置PKG1优选半导体装置 PKG2，因为可在与中线VCL重叠的位置处提供用于使螺钉插入其中的开口MRH。
注意到也能改变引脚LD的布局且因此允许整个电阻部件CR1位 于中线VCL和边MRs2之间，虽然省略了其说明。在这种情况下，将 低电平侧功率半导体芯片中的每一个耦合至电阻部件CR1的路径的长 度大于图26中所示的半导体装置PKG2中的长度。此外，因为需要改 变引脚LD的布局，因此需要靠近边MRs1设置沿着图26中所示的边MRs2设置的多个引脚LD中的某些。或者，需要增加封装的二维尺寸。
<变型例6>
在上述实施例中所述的实例中，对于开关元件中包括的各个晶体 管Q1，采用IGBT。但是，在变型例中，功率MOSFET也可用于反相 器电路的各个开关元件。在采用功率MOSFET的情况下，在各个晶体 管中包括的半导体元件中，形成作为寄生二极管的体二极管。体二极 管作为图7中所示的二极管(续流二极管)FWD。因此，当采用包括 功率MOSFET的半导体芯片时，体二极管嵌入在半导体芯片中。因此， 在采用功率MOSFET的情况下，适当采用一个半导体芯片作为一个开 关元件。
在对反相器电路的各个开关元件采用功率MOSFET的情况下，在 上述实施例中给出的说明中，被称为发射极的部分可适当用作源极， 而被称为集电极的部分可适当用作漏极。因此，这里省略重复说明。
<变型例7>
而且，在上述实施例中，已经说明了作为半导体装置的封装结构 的一个实例的DIP。但是，该实施例中的技术观点以及上述各个变型例 不限于此且还可应用于诸如SOP和SON的封装结构。
<变型例8>
在上述实施例中说明的实例中，半导体装置PKG1由各在图1中 示出的反相器电路INV以及检测电路DTC中包括的电子部件形成。但 是，半导体装置PKG1中包括的电子部件的数量具有多种变型。例如， 半导体装置PKG1也可包括实现额外功能的电子部件。
<变型例9>
而且，上述实施例已经说明了其中例如与中线VCL重叠的两个开 口MRH形成在密封体MR中的半导体装置PKG1，如图10中所示。 但是，该实施例中的技术观点以及上述各个变型适用于各种变型例。 例如，该技术观点适用于其中未形成图10中所示的开口MRH的半导 体装置。在这种情况下，改进电阻部件CR1的布局的设计灵活度以能 进一步减小电阻部件CR1和半导体芯片SCC之间的距离。
<变型例10>
虽然已经在上文说明了各种变型例，但是例如可适当组合使用上 述各个变型例。

Claims (16)

1.一种半导体装置，包括：
多个第一半导体芯片，所述多个第一半导体芯片每一个都包括第一表面、暴露在所述第一表面处的第一表面电极、以及耦合至所述第一表面电极的第一功率晶体管；
多个第二半导体芯片，所述多个第二半导体芯片每一个都包括第二表面、暴露在所述第二表面处的第二表面电极、以及耦合至所述第一表面电极的第二功率晶体管；
第一电子部件，所述第一电子部件包括电耦合至所述第二功率晶体管的第一电极、与所述第一电极相反的第二电极、以及耦合至所述第一电极和所述第二电极的电阻元件；
第三半导体芯片，所述第三半导体芯片包括第三表面、暴露在所述第三表面处的多个第三表面电极、以及经由所述第三表面电极中的任一个电耦合至所述第一电子部件的所述第一电极和所述第二电极中的每一个的第一电路；
第一芯片安装部，在所述第一芯片安装部上方安装所述第一半导体芯片；
第二芯片安装部，在所述第二芯片安装部上方安装所述第二半导体芯片；
第三芯片安装部，在所述第三芯片安装部上方安装所述第三半导体芯片；
密封体，所述密封体具有在平面图中在第一方向上延伸的第一长边、在平面图中与所述第一长边相反的第二长边、在平面图中在与所述第一方向交叉的第二方向上延伸的第一短边、以及在平面图中与所述第一短边相反的第二短边，并且所述密封体将所述第一半导体芯片、所述第二半导体芯片、所述第三半导体芯片、所述第一电子部件、所述第一芯片安装部、所述第二芯片安装部、以及所述第三芯片安装部密封在所述密封体中；以及
多个引脚，所述多个引脚每一个都耦合至所述第一半导体芯片、所述第二半导体芯片、所述第三半导体芯片、以及所述第一电子部件中的任一个，并且具有密封在所述密封体中的其一部分以及从所述密封体的所述第一长边和所述第二长边中的一个暴露出来的其另一部分，
其中，在所述第二方向上，所述第一半导体芯片和所述第二半导体芯片中的每一个都布置在相比于所述密封体的所述第二长边更靠近所述密封体的所述第一长边的位置处，同时所述第三半导体芯片布置在相比于所述密封体的所述第一长边更靠近所述密封体的所述第二长边的位置处，以及
其中，在所述第一方向上，安排所述第一电子部件、所述第二半导体芯片、以及所述第一半导体芯片，以便增大从所述密封体的所述第一短边朝向所述密封体的所述第二短边的距离，同时所述第三半导体芯片布置在相比于所述第二短边更靠近所述第一短边的位置处。
2.根据权利要求1所述的半导体装置，
其中，所述第三半导体芯片的所述第三表面具有在所述第一方向上延伸的第一边、与所述第一边相反并且在所述第一边和所述密封体的所述第二长边之间设置的第二边、在与所述第一方向交叉的所述第二方向上延伸的第三边、以及与所述第三边相反并且在所述第三边和所述密封体的所述第二短边之间设置的第四边，
其中，经由耦合至所述第三表面电极之中的第一测量电极的第一引线，所述第一电子部件的所述第一电极电耦合至所述第三半导体芯片，
其中，经由耦合至所述第三表面电极之中的第二测量电极的第二引线，所述第一电子部件的所述第二电极电耦合至所述第三半导体芯片，以及
其中，所述第一测量电极和所述第二测量电极中的每一个都布置在所述第三表面上方相比于所述第四边更靠近所述第三边的位置处。
3.根据权利要求2所述的半导体装置，
其中，所述第一测量电极和所述第二测量电极中的每一个都布置在所述第三表面上方相比于所述第二边更靠近所述第一边的位置处。
4.根据权利要求1所述的半导体装置，
其中，在平面图中，所述第一电子部件布置在比连接所述密封体的所述第一短边和所述第二短边的各自中间点的中线更靠近所述第一长边的位置处。
5.根据权利要求4所述的半导体装置，
其中，经由耦合至所述第三表面电极之中的第一测量电极的第一引线，所述第一电子部件的所述第一电极电耦合至所述第三半导体芯片，
其中，经由耦合至所述第三表面电极之中的第二测量电极的第二引线，所述第一电子部件的所述第二电极电耦合至所述第三半导体芯片，以及
其中，在垂直于包括所述第一方向和所述第二方向的平面的厚度方向上，所述第一电子部件的厚度大于所述第二半导体芯片和所述第三半导体芯片的各自厚度。
6.根据权利要求1所述的半导体装置，
其中，所述第三半导体芯片电耦合至所述第一半导体芯片中的每一个和所述第二半导体芯片中的每一个，以及
其中，所述第三半导体芯片包括驱动所述第一半导体芯片的所述第一功率晶体管中的每一个的第一驱动电路、驱动所述第二半导体芯片的所述第二功率晶体管中的每一个的第二驱动电路、以及所述第一电路。
7.根据权利要求6所述的半导体装置，
其中，在平面图中，布线基板布置在所述第三半导体芯片和所述密封体的所述第二短边之间，以及
其中，经由所述布线基板，所述第三半导体芯片耦合至所述第一半导体芯片中的每一个的栅电极。
8.根据权利要求1所述的半导体装置，
其中，经由导电键合材料，所述第一电子部件的所述第一电极安装在第一部件安装部上方，
其中，经由所述导电键合材料，所述第一电子部件的所述第二电极安装在与所述第一部件安装部间隔开的第二部件安装部上方，
其中，沿着与所述第一反向交叉的第三方向延伸的第一内部引脚耦合至所述第一部件安装部，
其中，沿着所述第三方向延伸的第二内部引脚耦合至所述第二部件安装部，
其中，所述第一电子部件的所述第一电极经由所述第一内部引脚和第一引线中的每一个都电耦合至所述第三半导体芯片，所述第一引线耦合至所述第三表面电极之中的第一测量电极，以及
其中，所述第一电子部件的所述第二电极经由所述第二内部引脚和第二引线中的每一个都电耦合至所述第三半导体芯片，所述第二引线耦合至所述第三表面电极之中的第二测量电极。
9.根据权利要求8所述的半导体装置，
其中，所述第二部件安装部耦合至所述引脚之中的并且从所述密封体的所述第一长边暴露的第一外部引脚，以及
其中，地电位被提供至所述第一外部引脚。
10.根据权利要求9所述的半导体装置，
其中，所述第一芯片安装部耦合至所述引脚之中的并且从所述密封体的所述第一长边暴露的第二外部引脚，
其中，所述第一部件安装部耦合至所述引脚之中的并且从所述密封体的所述第一长边暴露的第三外部引脚，以及
其中，高于被提供至所述第三外部引脚的电位被提供至所述第二外部引脚。
11.根据权利要求10所述的半导体装置，
其中，所述引脚包括从所述密封体的所述第一长边暴露的多个第一引脚、以及从所述密封体的所述第二长边暴露的多个第二引脚，以及
其中，所述第二引脚中的每一个都电耦合至所述第三半导体芯片。
12.根据权利要求1的半导体装置，
其中，所述第一电子部件具有在平面图中彼此相反设置的两个长边，
其中，设置在所述第一电子部件的所述两个长边中的每一个的一个端部处的所述第一电极经由导电键合材料安装在第一部件安装部上方，
其中，设置在所述第一电子部件的所述两个长边中的每一个的另一个端部处的所述第二电极经由所述导电键合材料安装在与所述第一部件安装部间隔开的第二部件安装部上方，以及
其中，在平面图中，所述第一电子部件被安装成使得所述两个长边沿着与所述第一方向交叉的第三方向延伸，并且所述第二电极设置成比所述第一电极更靠近所述第三半导体芯片。
13.根据权利要求4所述的半导体装置，
其中，所述密封体具有：
在垂直于包括所述第一方向和所述第二方向的平面的厚度方向上，彼此相反设置的第一表面和第二表面；以及
多个通孔，所述多个通孔通过所述密封体从所述第一表面和所述第二表面中的一个延伸至所述第一表面和所述第二表面中的另一个，
其中，所述通孔包括沿着所述密封体的所述第一短边设置的第一通孔以及沿着所述第二短边设置的第二通孔，以及
其中，所述第一通孔和第二通孔中的每一个都形成在与所述中线重叠的位置处。
14.根据权利要求13所述的半导体装置，
其中，在平面图中，所述第一半导体芯片和所述第二半导体芯片中的每一个都布置在所述第一通孔和第二通孔之间，同时所述第一电子部件布置在设置于所述第一通孔和所述第二通孔之间的区域以及所述密封体的所述第一长边之间。
15.根据权利要求1所述的半导体装置，
其中，所述第三半导体芯片电耦合至所述第一半导体芯片中的每一个和所述第二半导体芯片中的每一个，
其中，所述第三半导体芯片包括驱动所述第一半导体芯片的所述第一功率晶体管中的每一个的第一驱动电路、驱动所述第二半导体芯片的所述第二功率晶体管中的每一个的第二驱动电路、以及所述第一电路，以及
其中，所述第一电路电耦合至所述第一驱动电路和所述第二驱动电路。
16.一种半导体装置，包括：
多个端子，所述多个端子包括耦合至第一电位的第一端子、耦合至低于所述第一电位的第二电位的第二端子、以及耦合至地电位的第三端子，
多个第一半导体芯片，所述多个第一半导体芯片每一个都包括耦合至所述第一端子的第一功率晶体管；
多个第二半导体芯片，所述多个第二半导体芯片每一个都包括耦合至所述第二端子的第二功率晶体管；
电阻部件，所述电阻部件包括电耦合至所述第二功率晶体管的第一电极、与所述第一电极相反的第二电极、以及耦合至所述第一电极和所述第二电极的电阻元件；
第三半导体芯片，所述第三半导体芯片包括电耦合至所述电阻部件的所述第一电极和所述第二电极的放大电路；以及
密封体，所述密封体包括在平面图中在第一方向上延伸的第一长边、在平面图中与所述第一长边相反的第二长边、在平面图中在与所述第一方向交叉的第二方向上延伸的第一短边、以及在平面图中与所述第一短边相反的第二短边，并且所述密封体将所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片密封在所述密封体中，
其中，在所述第二方向上，所述第一半导体芯片和所述第二半导体芯片中的每一个都布置在相比于所述密封体的所述第二长边更靠近所述密封体的所述第一长边的位置处，同时所述第三半导体芯片布置在相比于所述密封体的所述第一长边更靠近所述密封体的所述第二长边的位置处，以及
其中，在所述第一方向上，安排所述电阻部件、所述第二半导体芯片和所述第一半导体芯片，以便增大从所述密封体的所述第一短边朝向所述密封体的所述第二短边的距离，同时所述第三半导体芯片布置在相比于所述第二短边更靠近所述第一短边的位置处。
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