CN100399583C - 具有静电放电保护的齐纳二极管的双扩散金属氧化物半导体场效应晶体管 - Google Patents

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Abstract

一种具有过电压保护的沟槽DOMS晶体管，其包括第一导电类型的衬底和在衬底上形成的第二导电类型的主体区域(116)。至少一个沟槽(124)，其延伸通过主体区域和衬底。绝缘层和沟槽在一条直线上，并且叠加在主体区域上。该传导电极在沟槽里沉积，使得它叠加在绝缘层上。第一导电类型的源区域在主体区域里邻近沟槽形成。未掺杂多晶硅层叠加在部分绝缘层上。多个第一导电类型的阴极(145)区域在未掺杂的多晶硅层(160)上形成。至少一个阳极(148)区域和多个阴极区域中的相邻的一个接触。

Description

具有静电放电保护的齐纳二极管的双扩散金属氧化物半导体场效应晶体管
技术领域
本发明通常涉及MOSFET晶体管，特别涉及具有沟槽结构的DMOS晶体管。
背景技术
DMOS(双扩散MOS)晶体管是一类使用扩散来形成晶体管区域的MOSFET(金属氧化物半导体场效应晶体管)。DMOS晶体管一般被用作功率晶体管来为功率集成电路应用提供高电压电路。当需要低的正向压降时，DMOS晶体管提供更高的每单元面积电流。
通常的分立DMOS电路包括两个或多个平行制造的单独的DMOS晶体管元件。单独的DMOS晶体管元件共享共同的漏极接触点(衬底)，同时它们的源极用金属短接，并且它们的栅极由多晶硅短接。这样，即使分立的DMOS电路由较小的晶体管矩阵构造，它表现为好像是一个单一的大晶体管。对分立DMS电路来说，当晶体管矩阵由栅极导通时，需要最大化每单元面积的导电。
DMOS晶体管的一种特别类型是所谓的沟槽DMOS晶体管，其中沟槽是垂直形成的，并且栅极在从源极和漏极间延伸出的沟槽里形成。与薄氧化层在一条线并且填充了多晶硅的沟槽允许较少压缩的电流并且因此提供较低值的特定的接通阻抗。例如在美国专利第5,072,266，5,541,425，和5,866,931中公开的沟槽DMOS晶体管。
静电放电(ESD)对半导体器件提出了问题，特别是对DMOS结构。来自静电放电的高电压瞬态信号可以以高于10,000伏特偏压物体。在DMOS器件的唯一的危害是高的电场，其能够通过在器件操作的正常过程中使用的相对薄的栅极绝缘体来产生。该栅极绝缘体、通常为氧化物、能够在当在栅极上增大的电荷穿过通常作为绝缘体使用的栅极二极管时的高电场情况下绝缘击穿。由绝缘击穿引起的永久损害的效果可能会立即变得很明显；因此，栅极氧化物绝缘击穿的可能性组成现实的可靠性的考虑。因为ESD情况在许多工作环境中都很常见，很多商用DMOS器件配备了独立的ESD保护系统。它可能与主功能电路分立，也可能与主功能电路结合在一起。
用于保护器件的栅极免受高于氧化物击穿值的电压的破坏的方法是使用在DMOS的栅极和源极间连接的齐纳二极管。这种方法和器件的一个例子在美国专利No.5,602,046中示出。这个技术改进了MOSFET栅极的ESD额定值，并且帮助避免过电压的损害。
在先前提到的专利中示出的器件的一个问题是它的构造需要另外的掩膜步骤，增加了其制造的复杂性和增加了器件的成本。
因此，需要提供具有来自制造相对简单和廉价的ESD的过电压保护的沟槽DMOS晶体管。
发明内容
本发明提供了具有过电压保护的沟槽DMOS晶体管。晶体管包括第一导电类型的衬底和在衬底上形成的第二导电类型的主体区域。至少一个沟槽延伸通过主体区域和衬底。该绝缘层和沟槽的侧壁在一条线上并叠加主体区域的上面。将导电极放置在沟槽中使得它叠加绝缘层的上面。第一导电类型的源区域形成在与沟槽邻近的主体区域上。未掺杂多晶硅层叠加在与所述至少一个沟槽垂直地移开的部分绝缘层上。多个第一导电类型的阴极区域形成在未掺杂多晶硅层里。至少一个第二导电类型的阳极区域多个阴极区域相邻并从而与其接触。
根据本发明的一个方面，未掺杂的多晶硅层叠加在从主体区域垂直移开的部分绝缘层上。
根据本发明的另一方面，多个阴极区域和阳极区域被放置在从沟槽垂直移开的部分绝缘层里。
根据本发明的又一个方面，多个阴极区域包括在那里注入的硼。
根据本发明的另一方面，源区域和多个阴极区域在沉积步骤中同时形成。
根据本发明又一方面，提供一种制造具有过电压保护的沟槽DMOS晶体管的方法，所述方法包括下列步骤：提供第一导电类型的衬底；在衬底上沉积主体区域，所述主体区域具有第二导电类型；形成至少一个延伸通过主体区域和衬底的沟槽；沉积绝缘层，使其与沟槽的侧壁在一条直线上并且叠加在所述主体区域上；在沟槽里沉积导电电极，使其叠加在绝缘层上；注入第一导电类型的掺杂物以在邻近沟槽的主体区域中形成源区域；沉积未掺杂多晶硅层，使其叠加在与所述至少一个沟槽垂直地移开的部分绝缘层上；注入第一导电类型的掺杂物以在未掺杂的多晶硅层形成多个阴极区域和第二导电类型的阳极区域，所述多个阴极区域由至少一个阳极区域所分开；其中所述形成源区域和多个阴极区域的注入步骤是同时进行的。
附图说明
图1示出了典型的N沟槽DMOS的等效电路，其中将齐纳二极管放置在DMOS的源极和栅极之间；
图2示出了现有沟槽DMOS结构的横面图；
图3-12示出了形成具有根据本发明构造的过电压保护的DMOS晶体管的过程步骤的顺序。
具体实施方式
图1示出了其中齐纳二极管放置在DMOS的源极和栅极之间的典型N沟槽DMOS的等效电路。当栅到源的电压超过特定电压值时齐纳二极管击穿。
图2示出了现有沟槽DMOS结构的实例。该结构包括n+衬底100，在其上生长轻微n-掺杂的外延层104。在掺杂外延层104中，提供相反导电的主体区域116。叠加在大部分的主体区域116上的n掺杂外延层140作为源使用。在外延层里提供矩形沟槽124，其在结构的上表面开口，并且定义了晶体管元件的周长。栅氧化物层130与沟槽124的侧壁在一条线上。沟槽124由多晶硅填充，也就是，多晶态硅。将漏极电极连接到半导体衬底100的后表面，源极电极连接到两个源区域140和主体区域116，并且将栅极电极连接到填充沟槽124的多晶硅。
根据本发明，如图2所示，以一种不需要附加掩膜步骤的方式将齐纳二极管结合到沟槽DMOS的结构中。图11示出了所得器件的横截面图。在图11中，齐纳二极管包括阴极145和阳极148。如下面的详细描述，如图11所示的结构具有优势，因为DMOS晶体管的源区域140和齐纳二极管的n+阴极区域145可在同一掩膜和注入步骤中形成。
图3-12示出了一系列形成发明的DMOS器件所执行的示例性步骤。在图3中，N-掺杂外延层104在传统的N+掺杂衬底100上生成。外延层104对于30V的器件来说通常厚度是5.5微米。之后，在注入和扩散步骤中形成P-主体区域116。因为P-主体注入物在整个衬底是均匀的，所以不需要掩膜。该P-主体区域在40-60KeV以大约5.5×1013/cm3的用量注入硼。
在图4中，掩膜层通过以氧化物层覆盖外延层104的表面来形成，然后进行传统的曝光和构图以剩下掩膜部分120。掩膜部分120用于定义沟槽的位置。构图的掩膜部分120定义了沟槽的侧壁。沟槽124被使用反应式离子蚀刻法通过掩膜开口来干蚀刻到通常为1.5-2.5微米范围的深度。
在蚀刻沟槽之后，每一沟槽的侧壁是光滑的。首先，干化学蚀刻可能用于从沟槽侧壁移去氧化物的薄层(通常大约500-1000A)来消除由于反应式离子蚀刻引起的损害。之后，在沟槽124和掩膜部分120上形成牺牲二氧化硅层(没有示出)。该牺牲层以及掩膜部分120被通过缓冲氧化物蚀刻剂或者通过HF蚀刻剂除去，使得形成的沟槽侧壁尽可能地光滑。
如图5所示，然后在整个结构上沉积栅极氧化物层130，使得它覆盖沟槽壁和p-主体116的表面。栅极氧化物层130通常具有在500-800埃范围内的厚度。接下来，在图6中，用多晶硅(也就是，多晶态硅)152填充沟槽124。在沉积前，多晶硅通常掺杂磷氯化物或注入砷或磷来减小它的电阻系数，通常在20Ω/m的范围内。在本发明的一些实施例，该多晶硅可能在两个步骤的过程中沉积。在第一步骤中，沉积未掺杂多晶硅层以与沟槽侧壁在一条直线上。掺杂多晶硅层的沉积跟随着未掺杂多晶硅层。通常，掺杂的多晶硅层的厚度大于未掺杂的多晶硅层的厚度。例如，掺杂的多晶硅层和未掺杂的多晶硅层的厚度的比率可能为7∶1，具有大约8000A的总厚度。未掺杂多晶硅层被优选地用作缓冲层，抑制掺杂物穿透栅极氧化物层而渗透进p-主体，从而进一步减少穿通现象。
在图7中，蚀刻多晶硅层152来最优化它的厚度，并曝光部分在p-主体116的表面上延伸的栅极氧化物层130。在图8中，在栅氧化物层130和掺杂的多晶硅层152的曝光的表面上沉积未掺杂多晶硅层160。该未掺杂的多晶硅层160通常具有在5000到10000埃范围内的厚度，而该未掺杂的多晶硅层160定义其中将形成齐纳二极管的层。
在图9中，深蚀刻未掺杂多晶硅层使得它被从定义的DMOS的区域完全被移去。就是说，移去未掺杂的多晶硅层使得它不叠加在沟槽和DMOS的主体区域的上面。因此，未掺杂的多晶硅层160仅仅留在将形成齐纳二极管的区域中。
接下来，在图10中，使用光致抗蚀剂掩膜处理以形成构图的掩膜层170。该构图的掩膜层170定义了DMOS晶体管的源区域140和齐纳二极管的n+阴极区域145。然后，通过注入和扩散处理来形成源140和阴极区域145。例如，源区域可能在80KeV以通常在8×1015-1.2×1016的范围内的浓度注入砷。在注入之后，该砷被扩散到大约0.5微米的深度。在图11中，以传统方式移去掩膜层170，并且将中性硼注入阴极区域145和阳极区域148来达到齐纳二极管的所需击穿电压。
在图12中，沟槽DMOS晶体管通过在该结构上以传统方式来形成和构图BPSG层来实现，以定义与源和栅极电极相关的BPSG。而且，在衬底的下表面形成漏接触层。最后，使用焊盘掩膜来定义焊盘触点。
虽然在这里特定地图示和描述了多种实施例，应该了解本发明的修正和变化将被上述教导所覆盖，并且在未脱离本发明精神和范围的附加权利要求的范围之内。例如，本发明的方法可能用于形成沟槽DMOS和其中多种半导体区域的导电与在这里所描述的相反的齐纳二极管。

Claims (21)

1.一种具有过电压保护的沟槽DMOS晶体管，包括：
衬底，其具有第一导电类型；
主体区域，其在衬底上，所述主体区域具有第二导电类型；
至少一个沟槽，其延伸通过主体区域和衬底；
绝缘层，其和沟槽的侧壁在一条直线上，并且叠加在所述主体区域上；
导电电极，其在叠加在该绝缘层上的沟槽中；
源区，其具有第一导电类型，在主体区域中并和沟槽相邻；
未掺杂多晶硅层，其叠加在与所述至少一个沟槽垂直地移开的部分绝缘层上；以及
多个阴极区域，其具有第一导电类型，在未掺杂多晶硅层中；以及
至少一个第二导电类型的阳极区域，其和多个阴极区域相邻并从而与其接触。
2.如权利要求1所述的晶体管，其中所述绝缘层是氧化物层。
3.如权利要求1所述的晶体管，其中所述导电电极是多晶硅。
4.如权利要求1所述的晶体管，进一步包括放置在衬底下表面上的漏电极。
5.如权利要求4所述的晶体管，进一步包括耦合到源极区域的源电极。
6.如权利要求2所述的晶体管，其中所述氧化物层具有在500到800埃之间的厚度。
7.如权利要求1所述的晶体管，其中所述导电电极包括第二层未掺杂的多晶硅和在所述第二未掺杂的多晶硅层上设置的掺杂的多晶硅层。
8.如权利要求1所述的晶体管，其中所述未掺杂的多晶硅层具有在5000-10000埃之间的厚度。
9.如权利要求1所述的晶体管，其中所述未掺杂的多晶硅层叠加在也从主体区域垂直移开的部分绝缘层上。
10.如权利要求1所述的晶体管，其中所述多个阴极区域包括在那里注入的硼。
11.一种制造具有过电压保护的沟槽DMOS晶体管的方法，所述方法包括下列步骤：
提供第一导电类型的衬底；
在衬底上沉积主体区域，所述主体区域具有第二导电类型；
形成至少一个延伸通过主体区域和衬底的沟槽；
沉积绝缘层，使其与沟槽的侧壁在一条直线上并且叠加在所述主体区域上；
在沟槽里沉积导电电极，使其叠加在绝缘层上；
注入第一导电类型的掺杂物以在邻近沟槽的主体区域中形成源区域；
沉积未掺杂多晶硅层，使其叠加在与所述至少一个沟槽垂直地移开的部分绝缘层上；
注入第一导电类型的掺杂物以在未掺杂的多晶硅层形成多个阴极区域和第二导电类型的阳极区域，所述多个阴极区域由至少一个阳极区域所分开，
其中所述形成源区域和多个阴极区域的注入步骤是同时进行的。
12.如权利要求11所述的方法，进一步包括在主体区域和未掺杂多晶硅层上定义光刻掩膜的步骤。
13.如权利要求11所述的方法，进一步包括蚀刻导电电极，以曝光部分叠加在主体区域上的绝缘层的步骤。
14.如权利要求11所述的方法，进一步包括蚀刻掉部分叠加在主体区域和所述至少一个沟槽上的未掺杂多晶硅层的步骤。
15.如权利要求11所述的方法，其中所述绝缘层是氧化物层。
16.如权利要求11所述的方法，其中所述导电电极是多晶硅。
17.如权利要求11所述的方法，进一步包括在衬底下表面形成漏极电极的步骤。
18.如权利要求17所述的方法，进一步包括形成耦合到源区域的源极电极的步骤。
19.如权利要求15所述的方法，其中所述氧化物层具有在500到800埃之间的厚度。
20.如权利要求19所述的方法，其中所述导电电极包括第二未掺杂多晶硅层和放置在所述第二未掺杂多晶硅层上的掺杂多晶硅层。
21.如权利要求11所述的方法，其中进一步包括在至少所述多个阴极区域和所述阳极中注入硼来达到规定的二极管击穿电压的步骤。
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