CN100375249C - 填充开口、介层洞开口与沟槽的方法 - Google Patents

填充开口、介层洞开口与沟槽的方法 Download PDF

Info

Publication number
CN100375249C
CN100375249C CNB2005101252528A CN200510125252A CN100375249C CN 100375249 C CN100375249 C CN 100375249C CN B2005101252528 A CNB2005101252528 A CN B2005101252528A CN 200510125252 A CN200510125252 A CN 200510125252A CN 100375249 C CN100375249 C CN 100375249C
Authority
CN
China
Prior art keywords
layer
interlayer hole
opening
filling
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005101252528A
Other languages
English (en)
Other versions
CN1790627A (zh
Inventor
严永松
陈桂顺
林嘉祥
林嘉祺
林宗宪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1790627A publication Critical patent/CN1790627A/zh
Application granted granted Critical
Publication of CN100375249C publication Critical patent/CN100375249C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种填充开口、介层洞开口与沟槽的方法,具体涉及一种等向性扩散填充方法,对一结构进行热流处理,此结构包括光致抗蚀剂层与热流材料层,以于其间产生一交联层,以减少疏-密介层洞图案区间的阶层高度差,以使随后的沟槽工艺最佳化且减化工艺步骤。

Description

填充开口、介层洞开口与沟槽的方法
技术领域
本发明是有关于一种集成电路与其它电路元件的制造,且特别有关于一种等向性扩散介层洞的填充方法,以改善位于疏-密(iso-dense)介层洞图案区中的介层洞的填充均匀度。
背景技术
以图案化半导体材料为主的微电子集成电路(ICs)持续朝向每单位体积具有超高密度电路元件装置发展,在先进ICs制造的单镶嵌或双镶嵌工艺中,由于铜的导电率是铝的2倍、钨的3倍,所以目前都已利用铜来取代铝与钨来作为内连线材料。在介层洞先形成的双镶嵌工艺中,一般图案化沟槽的方法如下:首先在介层洞开口中填入有机底部抗反射涂布(bottom anti-reflectivecoating,简称BARC),再于介层洞插塞上形成光致抗蚀剂层,再进行沟槽微影,但在疏-密介层洞插塞间的填充差距很大,所以对随后的沟槽工艺而言是项挑战,因为在疏-密介层洞插塞间的大的填充差距会使沟槽的蚀刻不完全,而在介层洞插塞周围留下一圈未被蚀刻的树脂材料;而解决此疏-密介层洞插塞阶层高度不同的方法之一,就是利用一个额外的回蚀刻步骤来降低疏-密介层洞中所填补的有机材料的变异,但这个方法会使工艺更加复杂且成本更为提高;Ho等人的美国专利第6,645,854号描述一种在不同负荷比(duty ratios)接触洞上形成平坦光致抗蚀剂涂布的方法,在此一并提出以作为参考。
发明内容
有鉴于此,本发明的目的之一就是提供一种介层洞填充方法,以改善于疏-密介层洞图案区中的填充一致度。
本发明的另一目的就是提供一种瓶型沟槽工艺的沟槽填充方法。
本发明的另一目的就是提供一种等向性扩散填充方法,对光致抗蚀剂层上的热流材料层进行热流处理,以简化工艺步骤且降低工艺成本。
为达上述目的,本发明提供一种填充开口的方法,包括提供具有至少一开口的半导体基底;形成光致抗蚀剂层于半导体基底上,以部分填充开口;形成热回流材料层于光致抗蚀剂层上,以完全填充开口,其中该热回流材料层为水溶性有机过度涂布材料,且可与该光致抗蚀剂层于一热回流工艺中反应而形成一交联层;执行热回流工艺,以形成交联层于热回流材料层与光致抗蚀剂层间;其中,交联层为热回流材料层的反应部分;以及其中,交联层与光致抗蚀剂层的组合完全填充开口且作为牺牲填充材料层;以及将热回流材料层的未反应部分移除。
本发明所述的填充开口的方法,使用一亲水溶液移除该热回流材料层的未反应部分。
本发明所述的填充开口的方法,该开口被蚀刻至该半导体基底中。
本发明所述的填充开口的方法,该牺牲填充材料层高于该开口的表面,以作为一底部抗反射涂布层。
本发明所述的填充开口的方法,填充该开口的该牺牲填充材料层是用于一双镶嵌工艺或一瓶型沟槽工艺。
为达上述目的,本发明尚提供一种填充介层洞开口的方法,以减少疏-密介层洞图案区的阶层高度差,包括提供半导体基底,半导体基底具有至少一第一介层洞开口于相对低介层洞图案密度的分散介层洞图案区中,以及至少一第二介层洞开口于相对高介层洞图案密度的密集介层洞图案区中;形成光致抗蚀剂层于半导体基底上,以部分填充第一介层洞开口与第二介层洞开口;形成热回流材料层于光致抗蚀剂层上,以完全填充第一介层洞开口与第二介层洞开口,其中该热回流材料层为水溶性有机过度涂布材料,且可与该光致抗蚀剂层于一热回流工艺中反应而形成一交联层;执行热回流工艺,以形成交联层于热回流材料层与光致抗蚀剂层间;其中,交联层为热回流材料层的反应部分;以及其中,交联层与光致抗蚀剂层的组合是作为牺牲填充材料层,牺牲填充材料层完全填充第一介层洞开口与第二介层洞开口,且最小化分散介层洞图案区与密集介层洞图案区间的阶层高度差;以及将热回流材料层的未反应部分移除。
本发明所述的填充介层洞开口的方法,该第一介层洞开口与该第二介层洞开口形成于该半导体基底上的一介电层中,且该牺牲填充材料层覆盖该介电层。
本发明所述的填充介层洞开口的方法,尚包括:相继形成一底部抗反射涂布层与一图案化光致抗蚀剂层于该牺牲填充材料层上,其中该图案化光致抗蚀剂层包括一第一沟槽开口于该第一介层洞开口上与一第二沟槽开口于该第二介层洞开口上;利用该图案化光致抗蚀剂层与该底部抗反射涂布层作为一掩膜,且部分蚀刻该介电层与该牺牲填充材料层,以于该第一介层洞开口形成一第一沟槽图案且于该第二介层洞开口形成一第二沟槽图案;以及从该第一介层洞开口的一较低区域与该第二介层洞开口的一较低区域将该牺牲填充材料层移除。
本发明所述的填充介层洞开口的方法,尚包括:形成一图案化光致抗蚀剂层于该牺牲填充材料层上,其中该图案化光致抗蚀剂层包括一第一沟槽开口于该第一介层洞开口上以及一第二沟槽开口于该第二介层洞开口上;利用于该介电层上表面的该图案化光致抗蚀剂层与该牺牲填充材料层作为一掩膜,且部分蚀刻该牺牲填充材料层与该介电层,以于该第一介层洞开口的上方区域形成一第一沟槽图案,且于该第二介层洞开口的上方区域形成一第二沟槽图案。
为达上述目的,本发明尚提供一种填充沟槽的方法,包括提供半导体基底,半导体基底具有至少一沟槽蚀刻至其中;形成光致抗蚀剂层于半导体基底上,以部分填充沟槽;形成热回流材料层于光致抗蚀剂层上,以完全填充沟槽,其中该热回流材料层为水溶性有机过度涂布材料,且可与该光致抗蚀剂层于一热回流工艺中反应而形成一交联层;执行热回流工艺,以形成交联层于热回流材料层与光致抗蚀剂层间;其中,交联层为热回流材料层的反应部分;以及其中,交联层与光致抗蚀剂层的组合是作为牺牲填充材料层来完全填充沟槽;将热回流材料层的未反应部分移除;将牺牲填充材料层部分从沟槽的上方区域移除,以暴露沟槽上方部分的侧壁;形成介电间隔物于沟槽的暴露侧壁上;以及从沟槽的较低区域将牺牲填充材料层移除,以露出沟槽较低区域的侧壁。
本发明所述填充开口、介层洞开口与沟槽的方法,可减小疏-密介层洞图案区间的高度差,以改善随后的沟槽工艺。且本发明可改善疏-密介层洞填充不一致度,简化工艺步骤与降低成本。
附图说明
图1A至图1I为一系列剖面图,用以说明于介层洞先形成的双镶嵌工艺中利用牺牲填充材料层填充疏-密介层洞开口的方法;
图2A至图2C为一系列剖面图,用以说明于介层洞先形成的双镶嵌工艺中一填充疏-密介层洞开口的较佳实施例;
图3A至图3F为一系列剖面图,用以说明于瓶型深沟槽工艺中一址充沟槽的较佳实施例。
具体实施方式
本发明提供一种等向性扩散填充方法,是对热流材料层与光致抗蚀剂层结构进行热流工艺处理,以在疏-密介层洞图案区间产生交联层,以减少其阶层高度差,以最佳化随后的沟槽工艺,并克服在先前技术中使用一道或多道回蚀刻工艺所产生的上述问题。本领域技术人员经下列讨论可了解双镶嵌工艺也是本发明的应用之一,尤其是介层洞先形成的双镶嵌工艺;本发明也可用于其它的深沟槽工艺,特别是瓶型沟槽工艺。
下文特举出较佳实施例,并配合所附图式作详细说明,而在图式与说明中所使用的相同符号表示相同或类似的部分,且在图式中的形状与厚度有时会因清楚与方便起见而夸大些,下文描述主要是针对与本发明有关的元件结构,本领域技术人员应可了解所描述的装置可以许多其它形式出现,并不一定只如所示或所描述的,再者,当指出某一层位于另一层或基底上时,表示此层是直接位于另一层或基底上,或其间还有其它层存在,在本揭露的内容里,“密集”或“密度”这些词是指半导体元件或工作部件的特定区域构件(如布线结构、插塞、介层洞开口与其它有源以及无源元件)的密度,例如,在半导体元件中较密集的区域是表示其在特定区域比较不密集的区域具有较大的构件面积。
以下将配合图1A至图1I的剖面图说明本发明的方法在介层洞先形成的双镶嵌工艺的应用。
在图1A中,用于内连线制造中的半导体基底10上具有图案化的金属间介电(IMD)层12,半导体基底10包括一基底,此基底用于半导体集成电路制造中,且集成电路可形成于其中与/或于其上。“半导体基底”一词是定义为任何包括半导体材料的构件,如具有或没有外延层的硅基底、包括埋入绝缘层的绝缘体覆硅基底或具有硅锗层的基底。而于此所用的“集成电路”一词是指具有多个独立电路元件的电子电路,如晶体管、二极管、电阻、电容、电感器与其它有源以及无源半导体元件。半导体基底10包括导体区,此导体区为导电线路的一部分,且具有通过平坦化处理如化学机械研磨所露出的表面,而适用于导体区的材料可包括但不限于如铜、铝、铜合金或其它导电性材料,为清楚与方便起见,将图式中的导电区省略。
IMD层12的厚度约至1000~30000埃,且可经由多种技术包括旋转涂布、CVD或未来发展的沉积程序而形成,IMD层12可由SiO2、掺杂碳的SiO2、具有小于4.0的相对低的介电常数材料或其组合物所形成,本发明的实施例可使用各式低介电常数材料,例如旋涂无机介电质、旋涂有机介电质、多孔介电材料、有机聚合物、有机硅玻璃、FSG(SiOF系列材料)、HSQ(氢硅酸盐)系列材料、MSQ(甲基硅酸盐)系列材料或多孔有机系列材料。在一实施例中,氮化硅、碳化硅、氧化硅或氮氧化硅的蚀刻停止层可经多种技术选择性地形成于IMD层12下,包括CVD、PECVD、PVD或未来发展的沉积程序。在一实施例中,氮化硅、氮氧化硅、碳化硅或氧化硅的钝化层可经由各种技术选择性地形成于IMD层12上,包括CVD、PECVD、PVD与未来发展的沉积程序。
请参阅图1A,于IMD层12中形成多个介层洞开口14a与14b,以露出部分半导体基底10,如露出相对应的导体区,根据元件的图案,介层洞开口14a与14b可以多种介层洞图案密度形成,而“介层洞图案密度”是定义为介层洞开口所具有的面积除以介层洞开口与开口间区域的总面积,在分散介层洞图案区I中,介层洞开口14a的介层洞图案密度约为0~0.3,而在密集介层洞图案区II中,介层洞开口14b的介层洞图案密度大于约0.5,介层洞开口14a与14b可利用传统的微影与非等向性蚀刻工艺(如等离子蚀刻或反应式离子蚀刻)将于光致抗蚀剂层的开口转移IMD层12中而形成。
在图1B中,光致抗蚀剂层16涂布于IMD层12上,通过控制厚度使膜的轮廓相对因基底上的图案角度或相对高度而改变,如部分填充该介层洞开口14a与14b且留下凹蚀处,而未被填充的部分会于随后的工艺完全被填充。在一实施例中,光致抗蚀剂层16为一I线(I line)光致抗蚀剂,此种光致抗蚀剂一般包括Novolac树脂,此Novolac树脂是由甲酚、二甲酚或其它具有甲醛的取代酚所反应制备而成。在一实施例中,光致抗蚀剂层16为一远UV光致抗蚀剂,此远UV光致抗蚀剂传统上包括具有羟苯乙烯(hydroxystyrene)基的聚合物。光致抗蚀剂层16可为正光致抗蚀剂或负光致抗蚀剂。此外,光致抗蚀剂层16可为已用在生产线上的光致抗蚀剂,以避免使用新材料所需的成本。
在烘烤光致抗蚀剂层16后,再于光致抗蚀剂层16上涂布热回流材料层18,以充分填充介层洞开口14a与14b,如图1C所示。热回流材料层18的上表面高于IMD层12的上表面,且较佳高于光致抗蚀剂层16的上表面,任何水溶性有机过度涂布材料(organicover-coating material)可与光致抗蚀剂层16在烘烤温度下反应,且与光致抗蚀剂层16形成一交联层的均可用于本发明。热回流材料层18可利用RELACS(Resolution enhancementLithography Assisted by Chemical Shrink)材料或WASOOM(water-soluble organic over-coating material)来形成,RELACS材料是由水溶树脂与接合剂所形成的商业上可得的化学品,是由Clariant公司所制造,用以在次波长工艺中增进线/间距密集图案的工艺容许度,在此提出由Tzu等人的美国专利第6,632,590号以作为参考,本发明是利用RELACS材料改善填充的不一致度。用以缩小接触洞尺寸的WASOOM是由JSR微电子所生产的NFC-540,在此提出由Jun-Sung Chun等人的美国专利第6,486,058号以作为参考,WASOOM可包括但不限于聚乙烯醇、二苯骈吡咯(carbazol)、聚乙烯吡咯烷酮(pyrrolidone)、四级氨、sulphonium salt、C2-C10烷基二醇、胍(guanidine)、乙醇酸(glycolic acid)、乙酸盐(glycolate salts)、乳酸、乳酸盐、聚羟醇、聚乙烯乙二烯、糖、淀粉、糖与淀粉的衍生物、泛酸(panthenol)、吡咯烷酮(pyrrolidone)羧酸、琉璃醣碳基酸(hyaluronic acid)、内酰胺(lactamide)单乙醇胺、乙酰胺(acetamide)单乙醇胺、尿素、通式为(HOCH2CH2)xNHy的乙醇胺、磷酸酯、醇、单脂肪酸、二脂肪酸、三脂肪酸、聚酸、脂肪酸衍生物或上述混合物。
在图1D中,通过经各式热处理技术的热回流工艺使光致抗蚀剂层16的酸与热回流材料层18组合成交联态,以形成交联层20,如在50~200℃的热处理,以下将光致抗蚀剂层16与交联层20的组合称作牺牲填充材料层22。之后,热回流材料层18未反应的部分会利用一含亲水性显影溶液清洗工艺清洗掉,如去离子水、含TMAH溶液、烷基醇或其混合物,结果如图1E所示,牺牲填无材料层22大体上在IMD层12上表面形成一平坦轮廓,且在IMD层12上表面上具有约10~5000埃的厚度。
在图1F中,通过于牺牲填充材料层22上旋涂一底部抗反射涂布(BARC)层24,例如是由厂商如Shipley公司、JSR、TOK、Hoechst与Brewer所提供的材料,此BARC层24可于200℃下烘烤,以使其与有机溶剂不相溶,然后在BARC层24上形成具有多个沟槽开口27的图案化光致抗蚀剂层26。在图1G中,接着利用微影、掩膜技术与蚀刻工艺,将沟槽开口27经BARC层24与牺牲填充材料层22大体上转移至IMD层12上方。
在图1H中,对IMD层12与牺牲填充材料层22所露出的部分进行蚀刻,以分别于介层洞开口14a与14b上方区形成沟槽27a与27b,在经IMD层12的蚀刻处理后,一般而言图案化光致抗蚀剂层26与BARC层24会消耗掉,且会降低于介层洞开口14a与14b的牺牲填充材料层22的表面。最后,在图1I中,牺牲填充材料层22的残留部分在湿溶液(如H2SO4与H2O2)处理下会从介层洞开口14a与14b的较低部分剥除,如此即完成具有分散的介层洞图案区I与密集的介层洞图案区II的双镶嵌开口。
此用于双镶嵌工艺的填充疏-密介层洞开口的制造方法具有比先前技术更好的优点,如于等向性扩散介层洞填充技术中,可利用热回流工艺使热回流材料层与光致抗蚀剂层间产生一交联层,以减小疏-密介层洞图案区间的高度差,以改善随后的沟槽工艺。若与一般所使用的回蚀刻工艺相比,本发明所使用的双抗蚀剂涂布、烘烤与曝光可改善疏-密介层洞填充不一致度,以简化工艺步骤与降低成本。
图2A至图2C为一系列剖面图,用以说明用于介层洞先形成的双镶嵌工艺的填充疏-密介层洞开口的实施例。于此将省略与图1A至图1I相同或类似的说明。与图1F所述的方法相比,在介层洞开口14a与14b上的牺牲填充材料层22可作为BARC层,以省略在图2C中形成BARC层24的步骤,以进一步简化工艺步骤且降低成本。
接下来将依图3A至图3F说明本发明的另一实施例中于瓶型深沟槽工艺中填充沟槽的制造方法。
在图3A中,首先提供半导体基底30如硅基底,此基底具有垫氧化层32与垫氮化层34,以作为在半导体基底30中蚀刻深沟槽36的掩膜,深沟槽36是经由微影与掩膜技术与干蚀刻工艺所形成,以达到一约4~6μm的预定深度,此外,顺应式衬层如氧化硅、氮化硅或其组合物,可选择性地沿着沟槽36的底部与侧壁形成。
在图3B中,于半导体基底30上涂布一光致抗蚀剂层38,以部分填充深沟槽36,光致抗蚀剂层38可包括I线光致抗蚀剂、深UV光致抗蚀剂或任何用在生产线上的适宜光致抗蚀剂,以避免使用新材料的成本;再于光致抗蚀剂层38上涂布热回流材料层40,以将深沟槽36完全填充;热回流材料层40的上表面高于深沟槽36的表面,且较佳高于光致抗蚀剂层38的上表面,可与本发明的光致抗蚀剂层38于烘烤温度下反应而形成交联层的水溶有机过度涂布材料,皆可用于本发明中;热回流材料层40可以RELACS材料或WASOOM形成,通过热处理技术,如在50~200℃、时间从数十秒至一百几十秒的烘烤,使光致抗蚀剂层38的酸与热回流材料层40组合成交联层42,以下与光致抗蚀剂层38组合的交联层42称作牺牲填充材料层44,之后,热回流材料层40未反应的部分会被洗掉,如图3C所示,而牺牲填充材料层44大体上在垫氮化层34上形成一平坦轮廓。
在图3D中,利用非等向性蚀刻(如等离子蚀刻或RIE)或等向性蚀刻(如湿蚀刻)将位于深沟槽36中的牺牲填充材料层44蚀刻出约为1~2μm的预定深度;接下来,在进行沉积、微影、掩膜技术与干蚀刻工艺前,可于暴露的深沟槽36侧壁形成介电间隙壁46,此介电间隙壁46可包括氧化硅、氮化硅或其组合物,请参阅图3E,接下来利用等向性蚀刻且以介电间隙壁46作为蚀刻掩膜将牺牲填充材料层44留存的部分从深沟槽36移除;最后,在图3F中,对未被介电间隙壁46遮蔽的深沟槽36下部分进行非等向性蚀刻,以形成一瓶型沟槽37。
虽然本发明已通过较佳实施例说明如上,但该较佳实施例并非用以限定本发明。本领域的技术人员,在不脱离本发明的精神和范围内,应有能力对该较佳实施例做出各种更改和补充,因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下:
10、30:半导体基底
12:金属间介电层
14a、14b:介层洞开口
16、38:光致抗蚀剂层
18、40:热回流材料层
20、42:交联层
22、44:牺牲填充材料层
24:底部抗反射涂布层
26:图案化光致抗蚀剂层
27:沟槽开口
27a、27b:沟槽
32:垫氧化层
34:垫氮化层
36:深沟槽
37:瓶型沟槽
46:介电间隙壁
I:分散的介层洞图案区
II:密集的介层洞图案区

Claims (10)

1.一种填充开口的方法,其特征在于,所述填充开口的方法包括:
提供具有至少一开口的一半导体基底;
形成一光致抗蚀剂层于该半导体基底上,以部分填充该开口;
形成一热回流材料层于该光致抗蚀剂层上,以完全填充该开口,其中该热回流材料层为水溶性有机过度涂布材料,且可与该光致抗蚀剂层于一热回流工艺中反应而形成一交联层;
执行该热回流工艺,以形成该交联层于该热回流材料层与该光致抗蚀剂层间;
其中,该交联层为该热回流材料层的反应部分;以及
其中,该交联层与该光致抗蚀剂层的组合完全填充该开口且作为一牺牲填充材料层;以及
将该热回流材料层的未反应部分移除。
2.根据权利要求1所述的填充开口的方法,其特征在于,使用一亲水溶液移除该热回流材料层的未反应部分。
3.根据权利要求1所述的填充开口的方法,其特征在于,该开口被蚀刻至该半导体基底中。
4.根据权利要求1所述的填充开口的方法,其特征在于,该牺牲填充材料层高于该开口的表面,以作为一底部抗反射涂布层。
5.根据权利要求1所述的填充开口的方法,其特征在于,填充该开口的该牺牲填充材料层是用于一双镶嵌工艺或一瓶型沟槽工艺。
6.一种填充介层洞开口的方法,以减少疏-密介层洞图案区的阶层高度差,其特征在于,所述填充介层洞开口的方法包括:
提供一半导体基底,该半导体基底具有至少一第一介层洞开口于一相对低介层洞图案密度的一分散介层洞图案区中,以及至少一第二介层洞开口于一相对高介层洞图案密度的一密集介层洞图案区中;
形成一光致抗蚀剂层于该半导体基底上,以部分填充该第一介层洞开口与该第二介层洞开口;
形成一热回流材料层于该光致抗蚀剂层上,以完全填充该第一介层洞开口与该第二介层洞开口,其中该热回流材料层为水溶性有机过度涂布材料,且可与该光致抗蚀剂层于一热回流工艺中反应而形成一交联层;
执行该热回流工艺,以形成该交联层于该热回流材料层与该光致抗蚀剂层间;
其中,该交联层为该热回流材料层的反应部分;以及
其中,该交联层与该光致抗蚀剂层的组合是作为一牺牲填充材料层,该牺牲填充材料层完全填充该第一介层洞开口与该第二介层洞开口,且最小化该分散介层洞图案区与该密集介层洞图案区间的阶层高度差;以及
将该热回流材料层的未反应部分移除。
7.根据权利要求6所述的填充介层洞开口的方法,其特征在于,该第一介层洞开口与该第二介层洞开口形成于该半导体基底上的一介电层中,且该牺牲填充材料层覆盖该介电层。
8.根据权利要求7所述的填充介层洞开口的方法,其特征在于,尚包括:
相继形成一底部抗反射涂布层与一图案化光致抗蚀剂层于该牺牲填充材料层上,其中该图案化光致抗蚀剂层包括一第一沟槽开口于该第一介层洞开口上与一第二沟槽开口于该第二介层洞开口上;
利用该图案化光致抗蚀剂层与该底部抗反射涂布层作为一掩膜,且部分蚀刻该介电层与该牺牲填充材料层,以于该第一介层洞开口形成一第一沟槽图案且于该第二介层洞开口形成一第二沟槽图案;以及
从该第一介层洞开口与该第二介层洞开口将该牺牲填充材料层移除。
9.根据权利要求7所述的填充介层洞开口的方法,其特征在于,尚包括:
形成一图案化光致抗蚀剂层于该牺牲填充材料层上,其中该图案化光致抗蚀剂层包括一第一沟槽开口于该第一介层洞开口上以及一第二沟槽开口于该第二介层洞开口上;
利用于该介电层上表面的该图案化光致抗蚀剂层与该牺牲填充材料层作为一掩膜,且部分蚀刻该牺牲填充材料层与该介电层,以于该第一介层洞开口的上方区域形成一第一沟槽图案,且于该第二介层洞开口的上方区域形成一第二沟槽图案。
10.一种填充沟槽的方法,其特征在于,所述填充沟槽的方法包括:
提供一半导体基底,该半导体基底具有至少一沟槽蚀刻至其中;
形成一光致抗蚀剂层于该半导体基底上,以部分填充该沟槽;
形成一热回流材料层于该光致抗蚀剂层上,以完全填充该沟槽,其中该热回流材料层为水溶性有机过度涂布材料,且可与该光致抗蚀剂层于一热回流工艺中反应而形成一交联层;
执行该热回流工艺,以形成该交联层于该热回流材料层与该光致抗蚀剂层间;
其中,该交联层为该热回流材料层的反应部分;以及
其中,该交联层与该光致抗蚀剂层的组合是作为一牺牲填充材料层来完全填充该沟槽;
将该热回流材料层的未反应部分移除;
将该牺牲填充材料层部分从该沟槽的上方区域移除,以暴露该沟槽上方部分的一侧壁;
形成一介电间隔物于该沟槽的暴露侧壁上;以及
从该沟槽将该牺牲填充材料层移除,以露出该沟槽的一侧壁。
CNB2005101252528A 2004-11-22 2005-11-22 填充开口、介层洞开口与沟槽的方法 Expired - Fee Related CN100375249C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/992,668 US7226873B2 (en) 2004-11-22 2004-11-22 Method of improving via filling uniformity in isolated and dense via-pattern regions
US10/992,668 2004-11-22

Publications (2)

Publication Number Publication Date
CN1790627A CN1790627A (zh) 2006-06-21
CN100375249C true CN100375249C (zh) 2008-03-12

Family

ID=36461477

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101252528A Expired - Fee Related CN100375249C (zh) 2004-11-22 2005-11-22 填充开口、介层洞开口与沟槽的方法

Country Status (3)

Country Link
US (1) US7226873B2 (zh)
CN (1) CN100375249C (zh)
TW (1) TWI274399B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517891A (zh) * 2013-10-04 2015-04-15 台湾积体电路制造股份有限公司 形成沟槽结构的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282451B2 (en) * 2005-08-31 2007-10-16 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having metal interconnect layers therein
US7452822B2 (en) * 2006-02-13 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Via plug formation in dual damascene process
US7972957B2 (en) * 2006-02-27 2011-07-05 Taiwan Semiconductor Manufacturing Company Method of making openings in a layer of a semiconductor device
CN101958245B (zh) * 2009-07-16 2012-10-03 中芯国际集成电路制造(上海)有限公司 刻蚀方法
US8288271B2 (en) * 2009-11-02 2012-10-16 International Business Machines Corporation Method for reworking antireflective coating over semiconductor substrate
US20110244683A1 (en) * 2010-04-01 2011-10-06 Michiaki Sano Fabricating Voids Using Slurry Protect Coat Before Chemical-Mechanical Polishing
US8563405B2 (en) * 2010-05-06 2013-10-22 Ineffable Cellular Limited Liability Company Method for manufacturing semiconductor device
US8288230B2 (en) * 2010-09-30 2012-10-16 Infineon Technologies Austria Ag Method for producing a gate electrode structure
CN103579073B (zh) * 2012-07-20 2016-06-08 上海华虹宏力半导体制造有限公司 深沟槽填充方法
CN104347479B (zh) * 2013-07-29 2017-11-14 中芯国际集成电路制造(上海)有限公司 用于双大马士革结构的蚀刻方法
US9543165B2 (en) * 2015-02-13 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
TWI687987B (zh) * 2015-02-17 2020-03-11 愛爾蘭商滿捷特科技公司 填充蝕刻洞的製程
US9847245B1 (en) * 2016-06-16 2017-12-19 Samsung Electronics Co., Ltd. Filling processes
US20200083132A1 (en) * 2018-09-07 2020-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN110854019A (zh) * 2019-11-26 2020-02-28 上海华力集成电路制造有限公司 半导体制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1159076A (zh) * 1995-11-20 1997-09-10 现代电子产业株式会社 半导体器件的平整方法
CN1221971A (zh) * 1997-12-31 1999-07-07 三菱电机株式会社 半导体器件及其制造方法
JPH11283910A (ja) * 1998-03-31 1999-10-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN1244723A (zh) * 1998-08-06 2000-02-16 三菱电机株式会社 半导体器件的制造方法及半导体器件
US6486058B1 (en) * 2000-10-04 2002-11-26 Integrated Device Technology, Inc. Method of forming a photoresist pattern using WASOOM
US6767833B2 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Co., Ltd Method for damascene reworking

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6645851B1 (en) 2002-09-17 2003-11-11 Taiwan Semiconductor Manufacturing Company Method of forming planarized coatings on contact hole patterns of various duty ratios
US7094711B2 (en) * 2004-03-25 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Micro pipe manufacturing method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1159076A (zh) * 1995-11-20 1997-09-10 现代电子产业株式会社 半导体器件的平整方法
CN1221971A (zh) * 1997-12-31 1999-07-07 三菱电机株式会社 半导体器件及其制造方法
JPH11283910A (ja) * 1998-03-31 1999-10-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN1244723A (zh) * 1998-08-06 2000-02-16 三菱电机株式会社 半导体器件的制造方法及半导体器件
US6486058B1 (en) * 2000-10-04 2002-11-26 Integrated Device Technology, Inc. Method of forming a photoresist pattern using WASOOM
US6767833B2 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Co., Ltd Method for damascene reworking

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517891A (zh) * 2013-10-04 2015-04-15 台湾积体电路制造股份有限公司 形成沟槽结构的方法

Also Published As

Publication number Publication date
US20060110941A1 (en) 2006-05-25
TW200620549A (en) 2006-06-16
TWI274399B (en) 2007-02-21
CN1790627A (zh) 2006-06-21
US7226873B2 (en) 2007-06-05

Similar Documents

Publication Publication Date Title
CN100375249C (zh) 填充开口、介层洞开口与沟槽的方法
US6605545B2 (en) Method for forming hybrid low-K film stack to avoid thermal stress effect
US9202863B2 (en) Structure with self aligned resist layer on an interconnect surface and method of making same
US8962432B2 (en) Semiconductor device with self aligned end-to-end conductive line structure and method for forming the same
US20020187627A1 (en) Method of fabricating a dual damascene structure
US20080318169A1 (en) Pattern forming method
CN100499038C (zh) 接触孔的制造方法
US7253112B2 (en) Dual damascene process
JP2004119950A (ja) 半導体装置の製造方法
CN109309042A (zh) 半导体器件及其形成方法
KR20030000137A (ko) 반도체소자의 제조방법
TW447021B (en) Method for preventing photoresist residue in a dual damascene process
KR100987871B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6720252B2 (en) Method of deep contact fill and planarization for dual damascene structures
KR19990057781A (ko) 반도체장치의 폴리실리콘 플러그패드 형성방법
KR100290466B1 (ko) 반도체소자의 제조방법
KR100312386B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100309474B1 (ko) 금속배선 형성방법
KR100249389B1 (ko) 비아 홀의 형성 방법
KR20010048964A (ko) 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법
KR100571408B1 (ko) 반도체 소자의 듀얼 다마신 배선 제조 방법
KR100481889B1 (ko) 반도체 소자의 제조방법
TW413904B (en) Method for forming a dual damascene structure on the surface of a semiconductor chip
KR0170910B1 (ko) 반도체 소자의 비아콘택 형성방법
CN117198986A (zh) 一种半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080312