CN100340000C

CN100340000C - 记忆性半导体存储器

Info

Publication number: CN100340000C
Application number: CNB021035954A
Authority: CN
Inventors: 林建炜
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2002-02-07
Filing date: 2002-02-07
Publication date: 2007-09-26
Anticipated expiration: 2022-02-07
Also published as: CN1462075A

Abstract

一种记忆性半导体存储器。为提供一种节省芯片上空间、控制闸极的宽度不受光学微影术限制的半导体信息存储装置，提出本发明，它包括半导体基板、相隔设置于半导体基板上的位元区、源极区、信道、浮动闸极、控制闸极、形成于位元区与源极区间的半导体基板上的第一介电层；浮动闸极呈上尖下宽的中空火山口状；依浮动闸极设有覆盖于浮动闸极上方周围的第二介电层及与第二介电层结合的第三介电层；其中第二介电层顺应性地覆盖浮动闸极的火山口内侧及外侧，且第三介电层的高度低于浮动闸极的尖端；浮动闸极的底面与下方的源极区部分重叠；控制闸极设置于第二、三介电层上。

Description

记忆性半导体存储器

技术领域

本发明属于半导体信息存储装置，特别是一种记忆性半导体存储器。

背景技术

非挥发性(non～volatile)记忆单元是一种在电源关闭时仍可记忆资料的半导体存储器，一般分为只读存储器(read only memory，ROM)、可抹除及程序化只读存储器(erasable programmable read only memory，EPROM)以及电子式可抹除及程序化只读存储器(elect rically era sable programmable readonly memory，EEPROM)。EPROM与EEPROM都是以电子方式将信号写入；EPROM是以照射紫外光将资料抹除；EEPROM是以电子方式将资料抹除。而习知的快闪(flash)EEPROM是以电子方式一次抹除所有或一区域中的EEPROM的资料。

如图1所示，习知的EEPROM包含基底(substrate)10、两个与基底10相反电性的源极(source)11、汲极(drain)15及信道(channel)13。在为硅基板的基底10上方依序为薄氧化层(thin oxide)12、浮动闸极(floating gate)14、介电层18及控制闸极(control gate)16。于控制闸极16与为硅基板基底10的表面形成有绝缘之用的闸氧化硅层19；控制闸极16与浮动闸极14之间形成绝缘之用的闸间绝缘层。

如图1所示，习知的EEPROM单元系靠通过厚度约8～10nm薄氧化层12的Fowler-Nordheim穿透效应(F-N tunneling effect)而进行写入程序及抹除数据的动作。

当进行程序化(program)以抹除数据时，在控制闸极16与汲极15间施加高电压；此时加至控制闸极16的高电压系因电容偶合(coupling)至浮动闸极14，在薄氧化层12处产生高电场，使得电子因穿透效应而由汲极15穿过薄氧化层12进入浮动闸极14中。

当要写入数据时，则在汲极区15施加高电压，而控制闸极16及为基底10接地。此时，由于电容偶合作用，薄氧化层12处产生高电场，使得电子因穿透效应而由浮动闸极14穿过薄氧化层12注入汲极15中。

如图2所示，习知的分离式闸极(spilt gate)的EPROM单元架构，其控制闸极16必须外扩以覆盖浮动闸极14，其间的重叠有一定的限制，从而浪费芯片上的空间。

如图3所示，习知的堆栈式闸极(stack gate)的EPROM单元架构，由于程序化与抹除动作的需要，浮动闸极14与控制闸极16在结构上也要求一定的大小。

发明内容

本发明的目的是提供一种节省芯片上空间、控制闸极的宽度不受光学微影术(lithography)限制的记忆性半导体存储器。

本发明包括半导体基板、相隔设置于半导体基板上的位元区、源极区、信道、浮动闸极、控制闸极、形成于位元区与源极区间的半导体基板上的第一介电层；浮动闸极呈上尖下宽的中空火山口状；依浮动闸极设有覆盖于浮动闸极上方周围的第二介电层及与第二介电层结合的第三介电层；其中第二介电层顺应性地覆盖浮动闸极的火山口内侧及外侧，且第三介电层的高度低于浮动闸极的尖端；浮动闸极的底面与下方的源极区部分重叠；控制闸极设置于第二、三介电层上。

其中：

呈上尖下宽中空火山口状浮动闸极为方形。

浮动闸极的底面与下方的源极区的重叠程度为源极区与浮动闸极底面未重叠的长度占浮动闸极底面长度的1％至50％。

第二介电层系配合浮动闸极的尖角覆盖；第二介电层在浮动闸极尖角上的垂直落差高度大于浮动闸极垂直高度的5％以上。

半导体基板为硅基板。

由于本发明包括半导体基板、相隔设置于半导体基板上的位元区、源极区、信道、浮动闸极、控制闸极、形成于位元区与源极区间的半导体基板上的第一介电层；浮动闸极呈上尖下宽的中空火山口状；依浮动闸极设有覆盖于浮动闸极上方周围的第二介电层及与第二介电层结合的第三介电层；其中第二介电层顺应性地覆盖浮动闸极的火山口内侧及外侧，且第三介电层的高度低于浮动闸极的尖端；浮动闸极的底面与下方的源极区部分重叠；控制闸极设置于第二、三介电层上。当本发明进行抹除(erasing)动作时，系于控制闸极施加一高电压，而位区与源极区接地，此时由浮动闸极的尖端将产生高电场，使得带电载体(carrier)由浮动闸极的尖端移出到控制闸极中，而浮动闸极的临界电压(threshold voltage，Vt)也下降一定值；当本发明进行程序化(programming)动作时，系于源极区加一电位，在控制闸极加一高电压，而位区接地，此时控制闸极的高电压会产生电容偶合至浮动闸极，而使该处的信道产生一高电场，使得电子由位区移动至源极区后，再经过信道进入浮动闸极中，而浮动闸极的临界电压(Vt)也升高一定值；当本发明进行读取(reading)动作时，系于控制闸极加一电压及于源极区加一电位，而位区接感应装置，用以感应电流或电压的变化，当在程序化状态时，浮动闸极中有电子，临界电压(Vt)较高，感应装置处感应到低电流或是低电压；而在抹除状态时，浮动闸极中没有电子，临界电压(Vt)较低。不仅节省芯片上空间，而且控制闸极的宽度不受光学微影术限制，从而达到本发明的目的。

附图说明

图1、为习知EEPROM的结构示意图。

图2、为习知的分离式闸极(spilt gate)的EPROM单元架构结构示意图。

图3、为习知的堆栈式闸极(stack gate)的EPROM单元架构结构示意图。

图4、为本发明结构示意俯视图。

图5、为图4中A-A剖视图。

图6、为图4中B-B剖视图。

图7、为本发明制造过程剖视图(形成垫氧化层)。

图8、为本发明制造过程剖视图(形成光阻层)。

图9、为本发明制造过程剖视图(定义浮动闸极区域)。

图10、为本发明制造过程剖视图(形成浮动闸极层)。

图11、为本发明制造过程剖视图(形成浮动闸极)。

图12、为本发明制造过程剖视图(蚀刻浮动闸极外的结构层、垫氧化层及信道氧化物)。

图13、为本发明制造过程剖视图(形成位元区及源极区)。

图14、为本发明制造过程剖视图(形成第二、三介电层)。

图15、为本发明制造过程剖视图(蚀刻第二、三介电层)。

图16、为本发明制造过程剖视图(定义控制闸极)。

图17、为本发明制造过程剖视图(形成隔离氧化物层)。

图18、为本发明制造过程剖视图(形成控制闸极)。

具体实施方式

如图4、图5、图6所示，本发明为电子式可抹除及程序化只读记忆单元(EEPROM)的记忆性半导体存储器，其系在半导体，如硅基板300上相隔形成两个非对称的位元区(Bit area)301、源极区(Source area)305及中间区域的信道303；在位元区301与源极区305间的半导体基板300上为作为第一介电层的信道氧化层(tunneling oxide)320。在信道氧化层320上为具有上尖下宽的牛角的一圈中空火山口状的浮动闸极304，浮动闸极依制程而定可为一方形；浮动闸极304的底面与下方的源极区305有一定程度的重叠，以得到一定的偶合(coupling)效果；浮动闸极304的上方与两旁覆盖与第三介电层309结合的闸间氧化层的第二介电层308，第二介电层308的覆盖系配合浮动闸极304的尖角；为闸间氧化层的第二介电层308在中空的浮动闸极304内圈呈凹槽状；以使第二介电层308顺应性地覆盖于浮动闸极304火山口内侧及外侧；于第二介电层308上方形成控制闸极306。

浮动闸极304的底面与下方的源极区305的重叠程度，较佳者是源极区305与浮动闸极304底面未重叠的长度1L占浮动闸极304底面长度的1％至50％。

为闸间氧化层的第二介电层308系配合浮动闸极304的尖角覆盖，较佳者是为闸间氧化层的第二介电层在浮动闸极304尖角上的垂直落差高度1H需大于浮动闸极304垂直高度的5％以上，以维持一尖角形状。

如图4所示，位区301与源极区305为结构基础，其上的浮动闸极304中间则以区域1A定义中空凹槽，浮动闸极304与源极区305部分重叠，控制闸极306覆盖于最上层。

如图6所示，浮动闸极304下方为浅沟隔离结构(STI)的隔离结构。浮动闸极304上以氧化硅/氮化硅/氧化硅隔离材料覆盖第二、三介电层308、309并于其上覆盖控制闸极306。

本发明为EEPROM单元的记忆性半导体存储器进行抹除(erasing)动作时，系于控制闸极306施加一高电压，而位区301与源极区305接地，此时由浮动闸极304的牛角状尖端将产生高电场，使得带电载体(carrier)由浮动闸极304的牛角状尖端移出到控制闸极306中，而浮动闸极304的临界电压(thresholdvoltage，Vt)也下降一定值。

本发明为EEPROM单元的记忆性半导体存储器进行程序化(programming)动作时，系于源极区305加一电位，在控制闸极306加一高电压，而位区301接地，此时控制闸极306的高电压会产生电容偶合至浮动闸极304，而使该处的信道氧化层320产生一高电场，使得电子由位区301移动至源极区305后，再经过信道氧化层320进入浮动闸极304中，而浮动闸极304的临界电压(Vt)也升高一定值。

本发明为EEPROM单元的记忆性半导体存储器进行读取(reading)动作时，系于控制闸极306加一电压及于源极区305加一电位，而位区301接感应装置，用以感应电流或电压的变化。当在程序化状态时，浮动闸极304中有电子，临界电压(Vt)较高，感应装置处感应到低电流或是低电压。而在抹除状态时，浮动闸极304中没有电子，临界电压(Vt)较低，此时感应装置处感应到高电流或是高电压。而本发明的两逻辑位准(logic)”0”与”1”可依此定义为低电流的程序化状态及高电流的抹除状态。

本发明制造时，如图7所示，本发明为电子式可抹除及程序化只读记忆单元(EEPROM)，其系先在半导体的硅基板300表面上，形成层垫氧化层(padoxide)302，例如，利用湿式氧化法(wet oxidation)在硅基板300表面氧化形成垫氧化层302。

如图8所示，在垫氧化层302上沉积为氮化硅的结构层(structurelayer)319作为光阻层，其厚度介于1000至1μm。

如图9所示，在结构层319上先定义出浮动闸极的区域，接着向下蚀刻为氮化硅结构层319上定义的区域以形成凹槽。

在去除定义浮动闸极区域的作为光阻层的结构层319时，会顺便将暴露的垫氧化层302去除，使浮动闸极的区域中的闸硅基板300裸露。

接着进行高温氧化制程，在裸露的硅基板300上形成薄薄的信道氧化物(tunnel oxide)320，其厚度大约为80到100。

如图10所示，利用化学气相沉积制程，在凹槽处沉积多晶硅层作为浮动闸极304层，其厚度约为1000至1.2μm间。

如图11所示，对多晶硅的浮动闸极304层区域进行回蚀刻，形成上尖下宽的中空火山口状浮动闸极304。

如图12所示，对浮动闸极304外围的氮化硅结构层319进行剥除蚀刻(stripe)，剥除蚀刻同时去除了裸露的氧化物，如浮动闸极304外围的垫氧化层302及浮动闸极304中央处未覆盖处的信道氧化物(tunnel oxide)320。

剥除浮动闸极304外围的氮化硅结构层319后，可以看到一对上尖下宽且中空如牛角状的浮动闸极304。根据制程设定，俯视中空的浮动闸极304可为方形中空状或类圆形中空状。

如图13所示，在硅基板300中形成位元区(Bit area)301及源极区(Sourcearea)305，其中源极区305凹设于硅基板300并位于浮动闸极304下，其部分面积与浮动闸极304重叠(overlap)。其中，由侧面图观之，源极区305与浮动闸极304底面未重叠的长度1L为浮动闸极304底面长度的1％至50％之间。

如图14所示，沿浮动闸极304及暴露的硅基板300沉积隔离材料作为第二介电层308，隔离材料可为常见的氧化硅/氮化硅/氧化硅结构。然后再以高密度电浆化学气相沉积制程形成第三介电层309，其厚度约为1μm。

如图15所示，回刻(etch-back)至第二介电层308，使第二介电层308配合浮动闸极304的形状，形成尖角状覆盖，使第三介电层309的高度低于浮动闸极304的尖端，且其第二介电层308尖角处与第三介电层309的高度落差1h较佳为大于浮动闸极304垂直高度的5％以上。

如图16所示，定义控制闸极的区域，先在浮动闸极304的内部位置定义出控制闸极的预定位置1A；接着，在定义的控制闸极位置向下蚀刻第二介电层308至基板300，在浮动闸极304内部形成桶状内凹的区域。

如图17所示，由于在上述蚀刻过程中，浮动闸极304内部的第二介电层308被蚀刻，因此，此时在浮动闸极304内部的基板300上再形成一层隔离氧化物310，此氧化物层310可以藉由热氧化或化学气相沉积方式产生。

如图18所示，进行控制闸极材料的沉积，以多晶硅材料涵盖浮动闸极304区域。其次，于控制闸极区域制作控制闸极光罩，经微影制程后形成图案化光阻，利用光阻蚀刻后形成定义的控制闸极306。

如图5所示，蚀刻后的控制闸极306覆盖浮动闸极304之上的区域，且内部呈凹槽状。

由上述制造方法便制成本发明。

Claims

1、一种记忆性半导体存储器，它包括半导体基板、相隔设置于半导体基板上的位元区、源极区、信道、浮动闸极、控制闸极、形成于位元区与源极区间的半导体基板上的第一介电层；其特征在于所述的浮动闸极呈上尖下宽的中空火山口状；依浮动闸极设有覆盖于浮动闸极上方周围的第二介电层及与第二介电层结合的第三介电层；其中第二介电层顺应性地覆盖浮动闸极的火山口内侧及外侧，且第三介电层的高度低于浮动闸极的尖端；浮动闸极的底面与下方的源极区部分重叠；控制闸极设置于第二、三介电层上。

2、根据权利要求1所述的记忆性半导体存储器，其特征在于所述的呈上尖下宽中空火山口状浮动闸极为方形。

3、根据权利要求1所述的记忆性半导体存储器，其特征在于所述的浮动闸极的底面与下方的源极区的重叠程度为源极区与浮动闸极底面未重叠的长度占浮动闸极底面长度的1％至50％。

4、根据权利要求1或3所述的记忆性半导体存储器，其特征在于所述的第二介电层系配合浮动闸极的尖角覆盖；第二介电层在浮动闸极尖角上的垂直落差高度大于浮动闸极垂直高度的5％以上。

5、根据权利要求1或3所述的记忆性半导体存储器，其特征在于所述的半导体基板为硅基板。