BRPI0309327B1 - "Apparatus and method for providing transformer-decoded data in a system for processing of video data" - Google Patents

Abstract

"arquitetura de decodificador de treliça hdtv". trata-se de um sistema de decodificação em treliça para uso no processamento de um sinal de televisão de alta definição (high definition television) . o sistema de decodificação em treliça inclui uma unidade de rastreio passado (33) que identifica uma seqüência de estados de treliça antecedentes de acordo com uma treliça de transição de estado. um computador de métrica de ramificação (2), inclui oito sub-unidades discretas (3), uma para cada possível estado de treliça. cada sub-unidade (3) gera dois bits de saída (14, 15) indicativos das duas ramificações de treliça que saem do estado de treliça representado por aquela sub-unidade particular (3) . uma unidade de adicionar-comparar-selecionar (8) inclui oito sub-unidades discretas (23), cada uma associada a um estado de treliça particular. cada sub-unidade (23) inclui, como uma entrada, dois bits (28, 29) recebidos do computador de métrica de ramificação (2) e como uma saída, dois bits (6, 31). o bit 31 é escolhido de 28 e 29. o bit 6 é escolhido da entrada de informação de métrica de ramificação (26, 27) em cada sub-unidade (23) . uma unidade de controle de rastreio passado e memória (33) inclui um multiplicador n a 1 (49) que recebe, como uma entrada, os bits de saída (6, 31) da unidade de adicionar-comparar-selecionar (8) . o presente sistema oferece uma redução de hardware com relação à técnica anterior.

Description

"APARELHO E MÉTODO PARA FORNECER DADOS DECODIFICADOS EM TRELIÇA EM UM SISTEMA PARA PROCESSAMENTO DE DADOS DE VÍDEO" O presente pedido de patente reivindica a prioridade do pedido de patente provisório no. 60/372.971, depositado em 16 de abril de 2002.

CAMPO DA INVENÇÃO

Esta invenção se refere, de modo geral, ao campo de processamento de sinal digital e, mais particularmente, a um decodificador de treliça adequado para decodificar múltiplos sinais High Definition Television (HDTV) codificados no modo treliça.

FUNDAMENTOS DA INVENÇÃO A norma do Advanced Television Systems Committee (ATSC) para HDTV nos Estados Unidos, especifica um sistema de transmissão de banda lateral vestigial (VSB - Vestigial Sideband) de oito bits (oito níveis por símbolo), que inclui envio de correção de erro (FEC - Forward Error Correction) como um meio de melhorar o desempenho do sistema. 0 sistema de transmissão FEC consiste de um codificador Reed Solomon seguido por um intercalador de bytes e um codificador de treliça. O sistema de recepção inclui um decodificador de treliça correspondente, um de-intercalador e decodificador de Reed Solomon. A codificação de treliça é usada em combinação com outras técnicas para proteger contra a interferência oriunda de fontes de ruídos particulares. A Figura 1 é um diagrama de bloco simplificado de um transmissor e receptor HDTV típico, dando ênfase aos componentes FEC.

Os requisitos da decodificação de treliça para HDTV são apresentados nas seções 4.2.4 - 4.2.6 (Anexo D), 10.2.3.9, 10.2.3.10 e outras seções de Digital Television Standards for HDTV Transmission, de 12 de abril de 1995, preparado pela ATSC. A norma HDTV apresenta um sistema de codificação de treliça que emprega uma função de intercala-ção que envolve doze codificadores de treliça paralelos em um transmissor e doze decodificadores de treliça paralelos em um receptor para processar doze fluxos de dados intercalados. O sistema de treliça empregado utiliza um código de modulação codificado em treliça (TCM) a uma taxa de 2/3. O código é implementado por meio da codificação de um bit usando uma taxa de 1/2, um codificador convolucional de quatro estados e então, adicionando-se um bit não codificado FEC, que é pré-codifiçado diferencialmente. Cada conjunto de três bits produzidos pelo codificador é mapeado até um símbolo modulador VSB de oito níveis. A Figura 2 é um diagrama de bloco que mostra o pré-codificador diferencial, o codificador de treliça e o mapeador de símbolo de oito níveis VSB correspondente. Os doze codificadores e pré-codificadores idênticos são usados em seqüência, processando-se cada um byte de uma vez e, subseqüentemente, transmitindo-se um símbolo completo de cada vez. Os bits de dados de entrada XI e X2 são codificados com três bits Z2, Z1 e Z0. Cada palavra de três bits corresponde a um dos oito símbolos R. X2 é processado por um pré-codificador para fornecer o bit codificado Z2. XI é codificado como dois bits Z1 e Z0 pelo codificador de treliça. A Figura 3 ilustra o esquema de intercalação de doze codificadores, enquanto a Figura 4 mostra o sistema de de-intercalação de doze decodificadores. A necessidade da intercalação de doze codificadores tem origem com o requisito de eliminar possível interferência de co-canal de televisão analógico de National Tele-vision Standard Committee (NTSC), que coexistirá com HDTV em um futuro próximo. É usado um filtro de rejeição NTSC com um nulo em ou perto dos portadores de áudio, cor e vídeo NTSC. 0 filtro é uma linha de atraso derivada de doze símbolos adicionada ao demodulador e é usada apenas quando a interferência NTSC é realmente detectada, conforme discutido na patente U.S. No. 5.086.340, cujo título é CO-CHANNEL INTERFERENCE REDUCTION SYSTEM FOR DIGITAL HIGH DEFINITION TELEVISION, concedida em 4 de fevereiro de 1992 a Citta et al. Quando nenhuma interferência NTSC é detectada, o decodi-ficador de treliça ótimo para o canal de ruído Gaussiano branco aditivo (AWGN) é um decodificador de Viterbi de quatro estados. Quando a interferência NTSC está presente, o filtro de rejeição NTSC introduz correlação no sinal recebido que adiciona complexidade ao decodificador de treliça ótimo. O esquema de intercalação de doze codificado-res/decodificadores permite que cada decodificador veja um filtro de rejeição com um atraso de um símbolo ao invés de um atraso de doze símbolos. Isso permite que o decodificador de treliça ótimo seja implementado como um decodificador de Viterbi de oito estados. A Figura 5 é uma diagrama de um sistema de decodificação de treliça com e sem o filtro de rejeição NTSC para cada um dos doze decodificadores seqüen-ciais.

Na ausência de interferência NTSC, o decodificador de treliça HDTV ótimo contém uma treliça de quatro estados, conforme é mostrado na Figura 6. Cada ramificação da treliça é composta de duas transições associadas a um conjunto emparelhado, ou co-conjunto a, b, c ou d. Os dois símbolos de cada co-conjunto são vistos na Tabela 1. TABELA 1 A Figura 6 ilustra a relação entre as transições e as entradas correspondentes no codificador X2 e XI. Cada estado da treliça de quatro estados é identificado por uma representação binária em um lado da treliça e por uma representação decimal no outro lado da treliça.

No caso em que a interferência NTSC está presente e o filtro de rejeição NTSC está ativo, cada um dos doze decodif icadores de treliça recebe um sinal de resposta parcial, sendo que o filtro de rejeição tem um atraso de um símbolo por decodificador. 0 atraso de memória adicional introduzido pelo filtro de rejeição fará com que o decodif icador de treliça resultante seja uma combinação da função de transferência de filtro e da treliça de quatro estados. 0 decodificador de treliça de resposta parcial resultante é equivalente e um decodificador de treliça com uma treliça de oito estados.

Conforme é mostrado na Figura 6, cada estado da treliça de oito estados é identificado por sua representação binária e por sua relação com os estados da treliça de quatro estados, assim como com o co-conjunto associado a ambos os conjuntos de ramificações de treliça que convergem para o estado. Cada um dos quatro estados na treliça original é separado em dois componentes, com cada componente associado a um co-conjunto diferente que representa uma ramificação para dentro daquele estado. Por exemplo, o estado 0 na treliça de quatro estados se torna os estados Oa e Oc na treliça de oito estados. 0 estado Oa representa apenas transições para o estado associado ao co-conjunto a e o estado Oc representa as transições para o estado associado ao co-conjunto c. Assim, todas as ramificações que levam ao estado Oa estão associadas ao co-conjunto a e todas as ramificações que levam ao estado Oc estão associadas ao co-conjunto c. A Figura 7 é um diagrama de blocos simplificado do sistema de comunicação com modulação codificada em treliça sob interferência do co-canal NTSC. A seqüência de entrada de dados é denotada por x; z é a seqüência de saída do codificador, a seqüência transmitida ou palavra código; w é o seqüenciador AWGN; r é a seqüência de símbolos recebida; y é a seqüência de saída do filtro de rejeição NTSC e x* é a se- qüência de dados decodificados. 0 decodificador de treliça recebe em sua entrada um sinal de resposta parcial mais ruídos. 0 sinal de resposta parcial é derivado dos símbolos VSB de oito níveis é conhecido como VSB de quinze níveis, desde que ele tem quinze possíveis níveis de amplitude que variam de -7 a +7. A patente U.S. No. 5.841.478, cujo título é CODE SEQUENCE DETECTION IN A TRELLIS DECODER, concedida em 24 de novembro de 1998 a Hu et al., descreve um decodif icador de treliça adaptativo que pode comutar, sem emenda, entre ambos os modos (com interferência NTSC ou sem interferência NTSC presente), assim como decodificar seqüencialmente as doze seqüências codificadas de-intercaladas descritas pela Figura 4. 0 diagrama de blocos simplificado do dispositivo de Hu et al., mostrado na Figura 8, ilustra um decodificador de treliça que tem duas entradas principais, a saber, a seqüência recebida de símbolos codificados e uma entrada de controle, vsb_mode que identifica o modo de entrada como VSB de oito níveis ou de quinze níveis. Entradas adicionais não inclusas na Figura 8 são o relógio e a reinicialização do sistema global. A saída do decodificador é uma seqüência de bytes decodificados. A seqüência recebida de símbolos codificados serve como a entrada para a unidade de controle de sincronização, que detecta padrões de sincronização de campo e segmento dentro da seqüência de símbolos e gera os sinais sincronizados correspondentes. Estes sinais sincronizados são então usados para criar um sinal de habilitação que identifica os dados codificados dentro da seqüência de símbolos recebidos e elimina os padrões sincronizados. A seqüência de dados codificados é então enviada para o computador métrico de ramificação (BMC) e unidades de atraso. Adicionalmente, a unidade de sincronização e controle qera um sinal de reiniciali-zação reqistrado que é usado para reinicializar o decodifi-cador quando ele é ligado, sempre que ocorrer uma condição fora de sincronização ou em resposta a uma outra entrada, tal como reinicialização global. Ambos os sinais de reinici-alização e de habilitação são enviados para as outras unidades decodificadoras. A unidade BMC computa os valores métricos entre cada símbolo codificado recebido e os símbolos codificados associados às ramificações da treliça. A unidade BMC é composta de oito sub-unidades BMC, uma para cada estado. Cada sub-unidade BMC computa a métrica para as duas ramificações fora do estado, de acordo com o protocolo da Figura 6 e então, envia seu par de métrica de ramificação para a unidade adicionar-comparar-selecionar (ACS). A entrada de controle vsb_mode identifica se a métrica está associada ao modo VSB de oito níveis ou VSB de quinze níveis. A arquitetura do de-codificador utiliza a treliça de oito estados ilustrada na Figura 6 para ambos os modos de operação porque a treliça de oito estados pode imitar a operação da treliça de quatro estados . A unidade ACS também é dividida em oito sub-unidades, uma por estado, com cada uma tendo um valor métrico de caminho armazenado associado. A unidade ACS recebe as dezesseis métricas de ramificação e as adiciona aos oito valores métricos de caminho armazenados de modo a gerar dezesseis valores métricos de caminho temporários. Subseqüente-mente, cada sub-unidade ACS compara os dois valores métricos de caminho temporários correspondentes às duas ramificações que levam a seu estado. Então, cada sub-unidade ACS seleciona o valor métrico de caminho mínimo que leva a seu estado e retorna esta informação para a unidade BMC, assim como atualiza seu valor métrico de caminho armazenado correspondente. A unidade BMV precisa de informações sobre o símbolo codificado anterior em cada estado de modo a computar a métrica no caso de interferência NTSC. A unidade ACS também gera um apontador de bit para cada estado que identifica que ramificação do par de ramificações que leva ao estado, está associada ao caminho mínimo que leva àquele estado. Os oito apontadores de bits são então enviados para a unidade de rastreio do passado. A unidade ACS também escolhe, entre as oito métricas de caminho de estado, o um caminho com o valor mínimo e envia a informação de estado mínimo para a unidade de rastreio do passado. Finalmente, a unidade ACS envia informações de métrica de caminho para a unidade monitora de sincronização. A unidade monitora de sincronização determina se a seqüência de símbolos recebida está alinhada apropriadamente pela unidade de controle de sincronização observando os valores métricos associados a um dos oito estados de treliça e comparando-os com um valor limite. Se o valor limite não for satisfeito, é enviado um sinal fora de sincronização para a unidade de controle de sincronização. A unidade de controle de rastreio do passado e de memória armazena os apontadores de bit recebidos associados a cada caminho de estado mínimo em uma memória intermediária. Os apontadores de bit armazenados são usados para ras-trear para trás a treliça enquanto os apontadores de bit recentemente recebidos são usados para rastrear a treliça à frente. Como resultado, a unidade de controle de rastreio passado e memória gera uma seqüência de bits de decisão decodificados de treliça que refletem os bits de informação XI, conforme descrito nas Figuras 2 e 6. Estes bits decodificados são enviados para o re-codificador e de-mapeador de treliça. 0 re-codificador é uma réplica d Figura 2 usando os bits decodificados recebidos para gerar os bits equivalentes ZO e Zl. Estes bits re-codifiçados são enviados para o de-mapeador de treliça. Simultaneamente, uma versão atrasada da seqüência recebida de símbolos codificados é gerada pela unidade de atraso e enviada para o de-mapeador de treliça. 0 de-mapeador de treliça usa a seqüência codificada recebida atrasada, junto com os bits re-codifiçados ZO e Zl para identificar o bit codificado Z2 e o bit de informação correspondente X2. Então, o de-mapeador de treliça envia os bits decodificados XI e X2 para o montador de bytes, o qual organiza os bits de informações em bytes. A motivação para o uso de um re-codif icador e um de-mapeador de treliça é decodificar o bit de informação X2, já que nenhuma informação sobre aquele bit foi enviada pela unidade BMC para as unidades ACS e de rastreio passado. Assim, existe a necessidade de uma unidade de atraso que atrase a seqüência codificada recebida de modo a recuperar aquela informação. Este atraso tem duração relativamente longa já que ele tem que acomodar o atraso em todas as unidades que ele desvia, a saber, as unidades BMC, ACS e de rastreio passado. A unidade de rastreio passado, em particular, tipicamente tem um grande bloco de memória e latência resultante associada. A seqüência codificada recebida é geralmente quantificada para um grande número de bits (oito a dez), representando um atraso de memória total de tamanho substancial. É necessária uma arquitetura de treliça que elimine a necessidade de re-codificação, de-mapeamento e a unidade de atraso relativamente grande.

BREVE SUMÁRIO DA INVENÇÃO A presente invenção é um sistema decodificador de treliça que acomoda a estrutura de intercalação de doze decodif icadores do padrão ATSC HDTV, assim como o modo de interferência NTSC. A presente invenção inclui um decodificador de treliça adaptativo que comuta, sem emenda, entre múltiplos modos operacionais e decodifica os códigos de entrada intercalados. O presente sistema permite uma redução no hardware. Este sistema pode ser aplicado a dispositivos decodif icadores de treliça similares que precisam comutar, de maneira adaptativa, entre múltiplos modos e que precisam decodificar os códigos intercalados de entrada. 0 presente projeto elimina três dos blocos operacionais presentes na arquitetura de decodificação em treliça anterior. Em particular, a unidade de atraso, o re-codificador e o de-mapeador de treliça não são necessários devido a novos aperfeiçoamentos no computador de métrica de ramificação (BMC) e unidade de adicionar-comparar-selecionar (ACS) e unidade de rastreio passado. Os elementos restantes, como o controle de sincronização, o monitor de sincronização e o montador de bytes, permanecem inalterados. A presente invenção utiliza o fato de que o bit concernente a informação X2 está presente na unidade BMC e tal informação é enviada para as unidades ACS e de rastreio passado, eliminando assim a necessidade de re-codificar, de-mapear e a unidade de grande atraso.

BREVE DESCRIÇÃO DOS DESENHOS

Nos desenhos: A Figura 1 é um diagrama de bloco simplificado de um sistema transmissor e receptor HDTV da técnica anterior; A Figura 2 é um diagrama de bloco de um codificador de treliça, pré-codificador diferencial e mapeador de símbolo HDTV da técnica anterior; A Figura 3 é um diagrama de bloco de um intercala-dor de codificador de treliça HDTV da técnica anterior; A Figura 4 é um diagrama de bloco de um de-intercalador decodificador de treliça HDTV da técnica anterior ;

A Figura 5 é um diagrama de bloco de um decodifi-cador de treliça HDTV da técnica anterior que mostra a presença e a ausência de um filtro de rejeição NTSC A Figura 6 é um diagrama esquemático de treliças de quatro e de oito estados da técnica anterior; A Figura 7 é um diagrama esquemática de um sistema de modulação codificado em treliça da técnica anterior com rejeição de interferência NTSC; A Figura 8 é um diagrama de bloco da arquitetura do decodificador de treliça da técnica anterior; A Figura 9 é um diagrama de bloco do sistema deco-dificador de treliça construído de acordo com os princípios da presente invenção; A Figura 10 é um diagrama de entrada/saída da sub-unidade BMC, construída de acordo com os princípios da presente invenção; A Figura 11 é um diagrama esquemático das entradas e saídas para os estados da treliça para as sub-unidades BMC, conforme ilustrado na Figura 10; A Figura 12 é um diagrama de bloco das sub-unidades BMC, conforme ilustrado na Figura 10; A Figura 13 é um fluxograma que ilustra o algoritmo computacional de distância utilizado na presente invenção; A Figura 14 é um diagrama esquemática da sub-unidade ACS construída de acordo com os princípios da presente invenção; A Figura 15 é um diagrama esguemático das entradas e saidas da sub-unidade Acs, ilustrada na Figura 14; A Figura 16 é um diagrama de bloco de todo o caminho da unidade de rastreio de avanço e de rastreio passado, construída de acordo com os princípios da presente invenção; e A Figura 17 é um diagrama de bloco de toda a unidade de rastreio de volta do caminho, construída de acordo com os princípios da presente invenção.

DESCRIÇÃO DETALHADA DA INVENÇÃO

Com referência à Figura 9, um diagrama de bloco simplificado da presente invenção mostra um decodificador de treliça 1 tendo três elementos a menos gue a arquitetura do decodificador de treliça da técnica anterior ilustrada na Figura 8. Como em BMC da técnica anterior, a unidade BMC aperfeiçoada 2 inclui oito sub-unidades BMC, com cada sub-unidade correspondendo a um estado de treliça individual. Conforme visto na Figura 10, cada sub-unidade BMC 3 inclui diversas entradas e saídas, sendo que as entradas de relógio, reinicialização e habilitação estão excluídas por questão de clareza. A entrada 4 da sub-unidade BMC 3 é rx_symb, que é o símbolo recebido 5 para cada amostra que aparece na entrada para o decodificador de treliça 1. A entrada 6 é acs_surv, que é a entrada de bit gerada a partir da saída 7 da unidade ACS 8. A entrada 6 indica o caminho sobrevivente no estado de treliça da sub-unidade BMC particular para a ramificação de treliça anterior. Conforme se pode ver por meio da inspeção da Figura 6, existem dois caminhos sobrevi- ventes em cada estado que são derivados dos dois estados anteriores diferentes. A entrada 9 é vsb_mode, que é um bit de controle que tem um valor de zero para a treliça de quatro estados que corresponde a VSB de oito níveis, caso onde nenhum filtro de rejeição NTSC está presente. A entrada 9 tem um valor de um para a treliça de oito estados correspondente ao caso VSB de quinze niveis, criado quando o filtro de rejeição NTSC é usado. A entrada 10 é bit_ui e a entrada 11 bit_vi, sendo que essas entradas correspondem a um bit de saída de uma das oito sub-unidades BMC 3, durante a computação de ramificação da treliça anterior. O símbolo ui é gerado quando a entrada 6 é um zero e o símbolo vi é gerado quando a entrada 6 tem um valor de um. A saída 14 é bit2_uo e a saída 15 é bit2_vo. As duas ramificações que levam do estado representado pela sub-unidade 3 são denominados uo e vo, e os bits de saída que correspondem a estas ramificações são bit2_uo e bit2_vo, respectivamente. Seus valores são calculados para a ramificação atual. Os símbolos uo e vo são associados ao bit de entrada XI, conforme ilustrado nas Figuras 2 e 6. O bit uo é gerado quando o bit XI tem um valor de zero, enquanto o bit vo ocorre quando o valor do bit XI é um. Os bits de saída 14 e 15 representam o bit de informação estimado X2 para as ramificações correspondentes u e v e servem como entradas 18 para a unidade ACS 8. A saída 12 é bit_uo e a saída 13 é bit_vo. As saídas 12 e 13 são iguais às saídas 14 e 15, respectivamente, exceto pelo fato de que as saídas 12 e 13 são atrasadas por uma ramificação antes de sairem. A saida 16 é bm__uo e a saida 17 é bm_vo, que são as métricas da ramificação de saida, respectivamente, para as ramificações de tre-liça atual uo e vo do estado representado pela sub-unidade particular 3. As saidas 16 e 17 servem como entradas 18 para a unidade ACS 8.

Também com referência à Figura 11, a interconexão das oito sub-unidades BMC discretas, é mostrada. Os símbolos uo e vo estão associados às saídas 12 e 13 de cada sub-unidade BMC. Por exemplo, para a sub-unidade bmc6, a saída bit_uo do caminho 19 é associada à ramificação de treliça criada quando o bit de entrada XI é igual a zero, ou seja, a ramificação de treliça que leva ao estado 1. No entanto, de acordo com a computação métrica realizada na unidade BMC 2, o valor de bit_uo ou bit_vo reflete o valor mais provável do bit X2 visto nas Figuras 2 e 6. 0 símbolo ui é gerado quando a entrada 6 é um zero e o símbolo vi é gerado quando a entrada 6 tem um valor de um. A entrada 6 é o bit acs_surv, que é a entrada de bit gerada a partir da saída 7 da unidade ACS 8. Desta maneira, o valor da entrada 6 indica o caminho sobrevivente (métrica mínima) para o estado de treliça da sub-unidade BMC particular para a ramificação de treliça anterior. Por exemplo, se o bit acs_surv enviado como uma entrada para bcm6 for um, isso indica que o caminho sobrevivente 20 para o estado 6 vem do estado 4 porque o bit_vi foi selecionado em resposta ao valor do bit acs_surv. Em outras palavras, se o bit acs_surv tiver um valor de um, a sub-unidade 3 que recebe o bit acs_surv escolherá bit_vi.

Também com referência à Figura 12, os elementos da sub-unidade BMC 3 podem ser vistos. Os computadores de distância 21 e 22 são similares e podem ser programados ou projetados para alcançarem uma métrica desejada particular. As constantes w- e w+ são os símbolos do co-conjunto associado à ramificação anterior no estado particular selecionado pelo bit acs-surv. Cada estado tem os valores estabelecidos na Figura 6. Também com referência à Figura 13, o algoritmo usado pelos computadores de distância 21 e 22 pode ser entendido. Este algoritmo calcula a métrica Euclidiana absoluta descrita na patente U.S. No. 5.841.478. No algoritmo, o valor de d é substituído por u ou v, de modo a gerar os valores de uo e vo, respectivamente. As constantes d- e d+ são realmente u- e u+ ou v- e v+, para os computadores de distância 21 (uo) e 22 (vo), respectivamente. Estas constantes correspondem aos símbolos do co-conjunto associado às ramificações u ou v do estado particular. Conforme visto na Figura 6, cada estado tem seus valores correspondentes. Outros algoritmos podem ser usados para métricas diferentes, conforme desejado.

Uma melhora significativa da presente invenção a partir da técnica anterior na patente U.S. No. 5,841.478 é a inclusão das saídas 14 e 15 na sub-unidade BMC 3. Os bits de saída 14 e 15 representam o bit de informação estimada X2 para as ramificações correspondentes u e v, respectivamente, e servem como entradas 18 para a unidade ACS 8. A unidade ACS 8 está dividida em oito sub-unidades 23, sendo que cada uma das sub-unidades 23 corresponde a um estado de treliça particular. Conforme melhor visto na Figura 14, cada sub-unidade ACS 23 inclui uma entrada pm__u 24 e uma entrada pm_v 25. As entradas 24 e 25 contêm os valores métricos armazenados dos estados u e v, respectivamente, que se mesclam no estado particular representado pela sub-unidade 23. A entrada bm_u 26 e a entrada vm_v 27 são as métricas de ramificação geradas pelas sub-unidades BMC e para as ramificações de treliça atuais u e v (0 e 1), respectivamente, que se mesclam no estado da sub-unidade ACS particular. A entrada bit2_u 28 e a entrada bit2_v 29 representam o bit de informação estimada X2 gerado pelas sub-unidades BMC 3 para as ramificações de treliça atuais u e v (0 e 1), respectivamente, que se mesclam no estado da sub-unidade ACS 23 particular. As entradas bit2_u e bit2_v são as seleções instantâneas das saídas bit2_uo e bit2_vo 14 e 15, respectivamente, recebidas de cada sub-unidade BMC 3. A saída pm_out 30 sa sub-unidade 23 é a métrica do caminho atualizada associada ao estado de sub-unidade ACS particular. O valor métrico do caminho é atualizado após os valores originais pm_u e pm_v serem adicionados aos valores da entrada bm_u 26 e bm_v 27 correspondentes. É feita uma comparação entre os valores métricos u e v e o valor mínimo é selecionado como o valor a ser atribuído a pm_out 30. O bit de saída acs_surv 6 é zero ou um, dependendo da escolha do caminho métrico mínimo que leva a um estado, com base no algoritmo usado para definir o caminho métrico mínimo. A sa- ida bit2_out 21 é o bit de informação estimada X2 que é escolhido a partir das duas entradas 28 e 29 (bit2_u e bit2_v, respectivamente) com base no valor do bit acs_surv 6. Um valor zero para o bit 6 seleciona a entrada bit2_u 28, enquanto um valor de um para bit 6 seleciona a entrada bit2_v 29 Em adição às oito sub-unidades ACS 23, a unidade ACS 8 compara a métrica pm_out 30 de todas as sub-unidades 23 e identifica a sub-unidade 23 particular que tem a métrica mínima, que é identificada como acs_min 32. Acs_min 32 é uma entrada na unidade de rastreio passado 33. Alternativamente, o estado associado ao valor acs_min pode ser fixado, desde que unidades existentes de rastreio passado tenham profundidades suficientes de rastreio passado da probabilidade de todos os estados conterem a mesma informação passada. A Figura 15 ilustra a interconexão das oito sub-unidades ACS 23. Os símbolos u e v são associados às entradas pm_u e pm_v 25 ou bm_u 26 e bm_v 27, respectivamente, de cada sub-unidade ACS 23. A relação entre quaisquer duas sub-unidades ACS segue a relação entre um par correspondente de sub-unidades BMC 3, conforme ilustrado na Figura 11. Adicionalmente, a relação entre qualquer sub-unidade BMC 3 e qualquer sub-unidade ACS 23 é definida pelas relações ilustradas nas Figuras 11 e 15. Por exemplo, acs6 fornece uma saída 34 a acsl e uma saída 35 a acs7. De modo similar, acs6 fornece saídas a bmcl e bmc7. A sub-unidade BMC bmc6 fornece uma saída 19 e bmcl e uma saída 36 a bmc7. De maneira similar, bmc6 fornece saídas a acsl e acs7. Por outro lado, a sub-unidade ACS acs 6 não pode fornecer uma saída a acs5 ou a bmc 5 e bmc6 não pode fornecer saídas a bmc5 ou acs5. Como no caso de BMC, se o bit acs_surv 6 gerado por acs6 tiver o valor de um, o caminho sobrevivente (ou caminho métrico mínimo) para o estado 6 tem que vir do estado 4 ao longo do caminho 37, por um valor de um do bit 6 significa que o bit v é selecionado como o sobrevivente. Também significa que bit2_out é igual a bit2_v. Se, ao invés disso, o valor do bit 6 for zero, o caminho sobrevivente para o estado 6 tem que vir do estado 0 ao longo do caminho 38, porque um valor de zero do bit 6 significa que o bit u é selecionado como o sobrevivente. Também significa que bit2_out é igual a bit2_u.

Também com referência à Figura 16, a unidade de rastreio passado aperfeiçoada 33 pode ser entendida. Em uma modalidade preferida, o protocolo particular usado é o algoritmo All Path Traceback/Forward Trace (APTFT). Alternativamente, qualquer algoritmo de rastreio passado geral também pode ser usado como um algoritmo de troca de registrador. Um aperfeiçoamento significativo da presente invenção a partir da técnica anterior na patente U.S. No. 5.841.478 é a inclusão das entradas 28 e 29 (bit2_u e bit2_v) e a saída correspondente 31 (bit2_out) na sub-unidade ACS 23. 0 bit bit2_out 31, assim como o bit acs_surv 6 da unidade ACS 8 servem como a entrada de dados m39 para a unidade de rastreio passado 33 para todos os oito estados e para cada ramificação de treli-ça. As entradas de ramificação 40 incluem um relógio, sinais de habilitação, reinicialização, quaisquer sinais de sincronização e o acs_min 32 que aparece como uma saída da unidade ACS 8, de modo a identificar o estado métrico mínimo para cada ramificação de treliça. A unidade de controle 41 gera todos os sinais de controle e endereçamento de leitu-ra/gravação dos diversos blocos de memória.. A memória intermediária 42 é uma memória último a entrar, primeiro a sair (LIFO - Last In, First Out) que tem um tamanho de T*N, onde T é uma profundidade de memória sobrevivente predeterminada e N é o número de estados por treliça, que é igual a oito. A memória intermediária 42 armazena temporariamente as saídas da unidade ACS 8. Os dados, na forma de dois bits por ramificação (bit acs_surv 6 e bit bit2_out 31) são gravados na memória intermediária 42 na ordem de chegada, N estados de cada vez. Os dados são lidos na ordem inversa durante a época seguinte, sendo que uma época é caracterizada pelo tamanho da memória intermediária dividida pelo número de ramificações, ou seja, T/2. Após cada operação de leitura, um novo conjunto de dados de entrada é gravado no mesmo local na memória. De modo a armazenar o bit de entrada adicional bit2_out (o bit de informação estimada X2) para cada estado de treliça, o tamanho da memória intermediária 42 é duas vezes maior que aquele requerido pelas unidades de rastreio passado da técnica anterior. A unidade de controle 41 direciona a unidade de rastreio passado de caminho 43 para ler a memória intermediária 42 a partir da época anterior, na ordem inversa de armazenamento. Os bits acs_surv 6 são realmente apontadores para o estado anterior no caminho sobrevivente da treliça, que leva a um estado particular. A unidade de controle 41 direciona a unidade de rastreio passado 43 a usar os bits acs_surv 6 para rastrear de volta através da treliça, uma época inteira de T/2 amostras de cada vez. Conforme há o rastreio através da treliça, a unidade de rastreio passado de caminho 43 envia uma saida decodificada 44 para o memória de seqüência decodificada 45 para cada um dos N estados na treliça. A unidade de rastreio passado de caminho 43, consequentemente, precisa de N apontadores de estado para identificar os N caminhos sobreviventes na treliça. Os N apontadores de estado são atualizados para cada ramificação, de modo a apontarem para o estado anterior na ramificação correspondente .

Também com referência à Fiqura 17, os detalhes de toda a unidade de rastreio passado de caminho 43 podem ser entendidos. 0 apontador de estado 46 seleciona qual dos N bits associados ao bit acs_surv 6 e ao bit bit2_out 31, devem ser utilizados. 0 bit acs_surv 6, junto com o apontador de estado 46, gera o estado anterior no caminho. Eles também geram o bit de saida 47, bitl_dec, que é uma estimativa do bit de informação XI. 0 bit de saida 48, bit2_dec, correspondente ao bit escolhido 31, bit2_out.

Uma característica significativa permitida pela unidade de rastreio passado de caminho 43 é a adição do N a 1 multiplexador 49 associado ao bit de entrada 31, bit2_out, para cada um dos oito estados de treliça. A memória de seqüência decodificada 45 recebe as seqüências decodificadas 44 (bitl_dec e bit2_dec) da unidade de rastreio passado de todo o caminho 43 para todos os estados de treliça. A memó- ria de seqüência decodificada 45 torna as seqüências decodificadas disponíveis para o multiplexador 50, duas épocas mais tarde e na ordem inversa. Os dados de entrada 39 são gravados na memória intermediária 42 na ordem normal de envio e passados para a unidade de rastreio passado de todo o caminho 43 na ordem inversa. A saida decodificada 44 da unidade de rastreio passado de todo o caminho 43 é enviada para a memória de seqüência decodificada 45 e, subseqüentemente, lida a partir da seqüência de memória 45 na ordem inversa.

As duas operações de leitura inversa se cancelam e o dado decodificado final 51 está na ordem correta de envio. O atraso de duas épocas introduzido pela memória de seqüência 45 dita um tamanho de memória de 2*T*N, ou duas vezes aquele usado nos dispositivos da técnica anterior. É necessária uma memória maior por causa da necessidade de armazenar a entrada adicional bit2_dec (bit 48, o bit de informação estimada X2) para cada estado de treliça.

Enquanto a unidade de rastreio passado de todo o caminho 43 está lendo e processando o dado ACS 39 que tinha sido armazenado temporariamente durante a época anterior, a unidade de rastreio de avanço 52 está rastreando à frente através da treliça usando o dado acs_surv da época atual. A unidade de rastreio de avanço 52 gera um apontador de seleção de caminho, P, que é enviado ao longo do caminho de sinal 53 até o multiplexador 50. O apontador P é associado ao sinal de entrada de caminho de estado mínimo 7, acs_min, gerado pela unidade ACS 8. O apontador P, que é atualizado durante cada época, aponta para o caminho de estado mínimo e dá o estado associado a este caminho duas épocas antes. A unidade de seleção de caminho e rastreio de avanço tem natureza convencional, conforme é bem conhecido na técnica. A unidade multiplexadora 50 utiliza o apontador de rastreio direto P para selecionar nas N seqüências decodificadas que residem dentro da memória de seqüência decodificada 45. A saida do multiplexador 51 é o bit(s) decodificado(s) correspondente (s). Como a seqüência decodificada é composta de dois bits (bitl_dec e bit2_dec), ao invés do um bit (bitl_dec) encontrado nos dispositivos da técnica anterior, a lógica do multiplexador 50 é necessariamente dobrada.

Conforme foi estabelecido anteriormente, a arquitetura de decodificador em treliça associada à presente invenção não está limitada às modalidades descritas. Outra arquitetura pode ser derivada, de acordo com os princípios da presente invenção. Os princípios incorporados na presente invenção não estão restritos à arquitetura de oito estados descrita.

As funções dos elementos descritos aqui podem ser implementadas no todo ou em parte dentro das instruções programadas de um microprocessador.

REIVINDICAÇÕES

Claims (7)

1. Aparelho para fornecer dados decodificados em treliça em um sistema para processamento de dados de video, compreendendo grupos de pacotes de dados codificados em treliça, intercalados, sendo que o aparelho (1) é CARACTERIZADO pelo fato de compreender: um meio (2) para gerar dados de decisão (28, 29) associados às transições do estado de treliça em resposta ao dito dado de video, incluindo uma sub-unidade de computador métrico de ramificação (bmc) compreendendo um meio para estimar um valor para um segundo bit de dados de decisão (15) a partir de um par de primeiro e segundo bits de dados de entrada bmc (10,11) com base num sinal indicativo de um caminho de sobrevivência para um estado de treliça de sub-unidade de computador métrico de ramificação particular para uma ramificação de treliça anterior, em que o referido segundo bit de dados de decisão (15) representa um segundo bit de informação estimado dos dados de video para uma derivação de ramificação em treliça a partir do estado de treliça associado à sub-unidade bmc; uma rede de rastreio passado (33) responsiva ao dito dado de decisão, para identificar uma seqüência de estados de treliça antecedentes, conforme determinado por uma treliça de transição de estado, em que os ditos estados antecedentes são identificados para uma seqüência de pacotes intercalados colocados; um meio (3) para calcular para uma ramificação de treliça atual um valor (14) para um primeiro bit de dados de decisão e um valor estimado (15) para o segundo bit de dados de decisão; um meio (41) para fornecer uma pluralidade de se-qüências de dados decodificados em treliça; um meio (52) para identificar uma dentre a pluralidade de sequências de dados decodificados em treliça com um apontador atualizado pela identificação de estados de treliça antecedentes com o dito dado de decisão; um meio (23) para selecionar concomitantemente um primeiro dado de bit de saida (6) e um segundo dado de bit de saida (31) dentre todos os estados de treliça em resposta à seleção da métrica de caminho minimo entre todos os estados de treliça; e um meio (50) responsivo resposta à dita seqüência identificada de estados de treliça antecedentes, para fornecer o dito dado decodificado de treliça (51).

2. Aparelho, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de incluir adicionalmente um meio (8) para selecionar, concomitantemente, um primeiro bit de dados de entrada (26) e o segundo bit de dados (27) para um estado de treliça em resposta à seleção da métrica de caminho mínima para o estado de treliça.

3. Aparelho, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que a rede de rastreio passado (33) compreende adicionalmente um meio (45) para armazenar o valor do primeiro bit de dados (6) e o valor estimado do segundo bit de dados (31).

4. Aparelho, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que o apontador seleciona um dos primeiros bits de dados (6) e um dos segundos bits de dados (31), como bits de dados decodificados corretamente.

5. Método para fornecer dados decodificados em treliça em um sistema para processamento de dados de video, compreendendo grupos de pacotes de dados codificados em treliça, intercalados, formados a partir de pares de dados de informação contendo um primeiro bit de dados e um segundo bit de dados, o método CARACTERIZADO pelo fato de compreender as etapas de: gerar dados de decisão associados às transições de estado de treliça em resposta aos ditos dados de video incluindo selecionar o valor estimado para um segundo bit de dados de informação a partir de um par de primeiro e segundo bits de dados de entrada com base em um sinal indicativo de um caminho sobrevivente para um estado de treliça de sub-unidade de computador métrico de ramificação particular para uma ramificação de treliça anterior; identificar uma sequência de estados antecedentes de treliça de acordo com uma treliça de transição de estado, em que os ditos estados antecedentes são identificados para uma sequência de pacotes intercalados colocados em resposta aos ditos dados de decisão; calcular, para uma ramificação de treliça atual, o valor do primeiro bit de dados e o valor estimado do segundo bit de dados; selecionar concomitantemente um primeiro bit de dados de saída e um segundo bit de dados de saída entre todos os estados de treliça, em resposta à seleção de uma métrica de caminho mínimo entre todos os estados de treliça; fornecer uma pluralidade de sequências de dados decodificados de treliça; e identificar uma dentre a pluralidade de sequências de dados decodificados de treliça com um apontador atualizado pela identificação de estados antecedentes de treliça com os ditos dados de decisão; e fornecer os ditos dados decodificado de treliça em resposta à dita seqüência identificada de estados antecedentes de treliça.

6. Método, de acordo com a reivindicação 5, CARACTERIZADO pelo fato de compreender adicionalmente a etapa de selecionar, concomitantemente, um primeiro bit de dados e um segundo bit de dados de entrada para um estado de treliça em resposta à seleção da métrica de caminho mínimo para o estado de treliça.

7. Método, de acordo com a reivindicação 5, CARACTERIZADO pelo fato de compreender adicionalmente a etapa de atualizar o apontador uma vez a cada época.