KR100666284B1 - 트렐리스인코딩된비디오입력신호처리시스템및방법 - Google Patents

Abstract

적응성 트렐리스 디코더(40)는 복수의 동작 모드들 사이에서 심리스 스위칭(seamlessly switching)한다. 이 디코더는 소정 수의 상태들을 갖는 단일 상태 천이 트렐리스(state transition trellis)를 사용하여, 복수의 모드들 사이에서 스위칭하고 데이터 유형 천이들을 수용한다. 상기 디코더 시스템은 다른 모드들과 연관된 다른 레벨들을 각각 포함하는 다른 포맷들로 인코딩되어 있는 인코딩된 트렐리스 인코딩된 비디오 데이터(trellis encoded video data)를 디코딩한다. 상기 디코더 시스템은 모드들 간을 구별하는 구성 신호(configuration signal)에 응답하여 적응적으로 동작하며, 동일 개수의 트렐리스 디코딩 상태들을 갖는 상태 천이 트렐리스를 사용하여 다른 포맷들의 인코딩된 데이터를 디코딩한다. 상태 천이 디코딩 트렐리스는 또한, 일 유형의 데이터에서 다른 유형으로의 천이의 결과로서 발생되는 동기화 신호(10)에 응답하거나 또는 모드 변경에 응답하여, 소정 상태로 리셋될 수도 있다.

Description

트렐리스 인코딩된 비디오 입력 신호 처리 시스템 및 방법

본 발명은 디지털 신호처리 분야에 관한 것으로서, 보다 상세하게는, 예컨대, 복수의 모드 트렐리스 인코딩된 고선명 텔레비젼(HDTV)용 신호들을 디코딩하는데 적합한 트렐리스 디코더에 관한 것이다.

방송 및 통신 분야에서, 트렐리스 코딩이 신호 잡음 면역성을 개선시키기 위해 사용되고 있다. 트렐리스 코딩은 특정 잡음원들로부터의 보호를 위해 다른 기술과 조합되어 사용된다. 이들 기술들 중의 하나로는, 송신 중에 발생할 수도 있는 간섭 버스트들(bursts)을 방지하기 위해 사용되는 데이터 인터리빙(interleaving) 기술이 있다. 이 기술에서는, 송신 전에 데이터가 규정된 시퀀스로 배열(인터리브)되고, 수신시에 원래의 시퀀스로 복원(디인터리브)된다. 이 동작은, 송신 중의 데이터 손실이 인접 데이터의 손실을 초래하지 않도록, 미리 결정된 시퀀스로 데이터를 시간적으로 확산 또는 분산시킨다. 대신, 손실된 데이터는 분산되고, 따라서 보다 용이하게 숨겨지거나 보정된다. 간섭 면역성을 제공하기 위해 사용되는 또 다른 기술로는, 데이터 의존적인 누화(crosstalk)와 동일채널 간섭(co-channel interference)으로부터 신호를 보호하기 위해 사용될 수 있는 간섭 배제 필터링(interference rejection filtering) 기술이 있다.

미국의 고선명 텔레비젼에 대한 트렐리스 코딩 요구조건들은 미국의 텔레비젼 시스템 발전 위원회(Advanced Television System Committee: ATSC)에 의해 마련된, 1995년 4월 12일의 HDTV 송신용 디지털 텔레비젼 표준(Digital Television Standard for HDTV Transmission)(이하 HDTV 표준이라 칭함)의 섹션들 4.2.4-4.2.6(부록 D), 10.2.3.9, 10.2.3.10 및 다른 섹션들에 제공되어 있다. HDTV 표준은, 12개의 인터리브된 데이터 스트림들을 처리하기 위하여, 송신기에 12개의 병렬 트렐리스 인코더들 및 수신기에 12개의 병렬 트렐리스 디코더들을 포함하고, 인터리브 기능을 사용하는 트렐리스 코딩 시스템을 제공한다. HDTV 표준 트렐리스 코딩 시스템은 또한 수신기 디코더에 간섭 배제 필터를 사용하여 NTSC 주파수들과 관련된 누화 및 동일채널 간섭을 감소시킨다. HDTV 표준에 의해 명기된 간섭 배제 필터는 선택적이며, 디코딩되는 특정 데이터에 따라 동적으로 적용될 수 있다.

트렐리스 디코딩과 함께 인터리브된 코드 또는 동적으로 선택가능한 필터 기능들을 사용하는 것은 부가적인 트렐리스 디코더 설계 제한들과 부가적인 동작 모드들을 유발한다. 이 부가적인 설계 제한들과 동작 모드들은 예컨대, HDTV 수신기 분야에 대하여, 트렐리스 디코딩 기능의 설계와 구현을 매우 복잡하게 만든다. 특히, 복잡도는 트렐리스 디코더가 복수의 모드들 사이의 심리스 스위칭(seamless switching)을 제공할 것이 요구되는 경우에 증가하게 되는데, 예컨대, NTSC 필터링된 입력 데이터와 필터링되지 않은 입력 데이터 간에서 스위칭할 경우 또는 HDTV 채널들 간에서 스위칭할 경우에 발생할 수 있는 것과 같다. 또한, 소비자용 HDTV 수신기들과 관련된 비용 및 하드웨어 제한들은 비용 효율이 높은 효과적인 트렐리스 디코더 설계를 요구한다. 이러한 비용 효율이 높은 설계를 얻기 위해서, 인터리브된 데이터 스트림 및 동작의 복수의 모드들을 수용할 수 있는 효과적인 트렐리스 디코더 구조를 이용할 수 있을 것이다.

본 발명의 원리에 따르면, 트렐리스 디코더 시스템은 상이한 동작 모드들 사이에서 심리스 스위칭하는 적응성 트렐리스 디코더를 포함한다. 개시된 시스템은 소정 수의 상태들을 갖는 단일 디코딩 트렐리스를 사용한다. 이 디코딩 트렐리스는 복수의 모드들 사이에서 스위칭하며, 다른 유형들의 데이터 사이에서의 천이들을 수용한다.

트렐리스 인코딩된 입력 비디오 신호를 처리하는 시스템에서, 사전 처리기는 입력 신호를 다수의 사전 처리 모드들 중 한 모드, 예컨대, 필터링된 모드와 필터링되지 않은 모드 중 한 모드로 처리한다. 사전 처리기는 예를 들어 부분 응답 및 정상 포맷들과 같은 복수의 다른 신호 포맷들 중 하나를 나타내는 처리된 신호를 제공하며, 상기 포맷들은 다른 모드들과 연관되고 다른 레벨들, 예를 들어 15 레벨 또는 8 레벨을 포함한다. 트렐리스 디코더는 처리된 신호를 디코딩하여 트렐리스 디코딩된 출력 데이터를 제공한다. 이 트렐리스 디코더는 동일한 개수의 트렐리스 상태들을 갖는 상태 천이 트렐리스를 사용하여 다른 신호 포맷들의 처리된 신호들을 디코딩한다.

본 발명의 특징에 따라, 상기 디코더는 데이터 유형 천이 또는 모드 변경에 응답하여 동기화 신호를 발생시키는 제어 네트워크를 포함한다. 상기 디코더는 또한 동기화 신호에 응답하여 소정 상태로 리셋되는 상태 천이 코딩 트렐리스를 사용한다.

도 1은 본 발명에 따른 비디오 수신기 트렐리스 디코더 시스템(24)을 도시한 것으로서, 이 시스템은 예컨대 HDTV 표준에 따라 인코딩된 데이터와 같은, 복수의 인터리브된 데이터 스트림들을 디코딩하기 위한 것이다. 이 시스템은, 다수의 포맷(예컨대, 정규 8 레벨 포맷 및 부분 응답 15레벨 포맷)으로 사전 처리되고, 다수의 모드(필터링된 모드 또는 필터링되지 않은 모드)중 어느 하나의 모드로 사전 처리된 데이터 스트림들을 적응적으로 디코딩한다. 또한, 상기 시스템은 필터링된 데이터 모드와 필터링되지 않은 데이터 모드 사이를 스위칭하는 심리스 비터비 디코더(seamless Viterbi decoder)를 제공한다. 덧붙여, 도 1의 디코더(24)는 HDTV 표준에서 기술된 바와 같은 다수의 병렬 트렐리스 디코더들보다는 단일의 적응성 트렐리스 디코더 기능을 사용한다.

개시된 시스템은 HDTV 수신기 시스템의 환경에서 설명되지만, 그것은 단지 예시적인 것이다. 개시된 시스템은 다른 유형의 통신 시스템들에 사용될 수도 있다. 상기 시스템은 또한 다른 신호 잡음 면역성 강화 방식들뿐만 아니라, 다른 유형의 사전 처리 모드들 및 기능들, 다른 유형의 필터 기능들, 및 다양한 인터리브 방법들을 포함하는 다른 유형의 동작 모드들에서 사용될 수도 있다.

개략적으로, 도1에서, 복조기(도시안됨)로부터의 트렐리스 인코딩된 입력 데이터인 데이터1(DATA1)이 동기화 제어 유닛(10)에 입력된다. 데이터1은 데이터 심벌들의 이진 데이터 시퀀스의 형태이며, 공지된 바와 같이, 심벌 각각은 할당된 디지털 값에 의해 표현된다. 심벌들의 집합은 공지된 것처럼 신호 콘스텔레이션(constellation)으로 칭하는 점들의 집합으로서, 복소 평면에 표현된다. 유닛(10)은 데이터1 내에서 필드 및 세그먼트 동기신호를 검출한다. 데이터 필드는 다수의 세그먼트들을 포함하며, 세그먼트 각각은 다수의 데이터 패킷들을 포함한다. 이 동기신호들은 HDTV 표준의 섹션 10.2.3.9-10.2.3.13 및 섹션 4.2.6-4.2.7(부록 D)에 규정되어 있다. 유닛(10)은, 이들 검출된 동기신호들을 사용하여 데이터1을 재배열하고, 재배열된 출력 데이터를 분기 메트릭 계산기(BMC)(30) 및 지연 유닛(70)에 제공한다. 동기화 제어 유닛(10)은 또한 레지스터 리셋 및 레지스터 인에이블 신호들, R/E를 발생시키는데, 이것은, 예컨대 동기가 맞지 않는 상황이 발생하는 경우, 또는 전역 시스템 리셋과 같은 다른 입력에 응답하여, 파워온(power-on) 상태에서 도 1의 디코더(24)를 리셋 및 동기화 하는데 사용된다. 유닛(10)은 또한, 후술되는 바와 같이, 동기화 모니터(80)로부터의 동기이탈 신호(out-of-sync singal)에 응답하여 R/E 신호를 발생시킨다. 또한, 입력 신호 CONF는 필터링되거나 필터링되지 않은 데이터를 디코딩하도록 도 1의 시스템 요소들을 구성하기 위해 사용된다. CONF 신호는 데이터1이 NTSC 동일채널 간섭 배제 필터에 의해 사전 필터링 되었는지의 여부를 나타낸다. 예컨대, CONF 신호는 도 1의 구성요소와 통신하여 전반적인 시스템 기능들을 제어하는 제어 처리기(도면을 단순화시키기 위해 도시안됨)에 의해 제공될 수 있으며, 또는 필터의 존재를 나타내는, 소스로부터의 이산 신호로서 제공될 수 있다. 배제 필터의 사용은 도 12를 참조로 보다 구체적으로 설명될 것이다.

분기 메트릭 계산기(30)는 수신된 데이터 심벌 각각에 대한 한 세트의 값(metrics)을 계산한다. 이 메트릭 값들은 심벌 콘스텔레이션을 포함하는 세트의 다른 점들에 대한 수신된 심벌의 근접성을 나타낸다. 계산된 메트릭 값들은 공지된 비터비 디코딩 알고리즘을 사용하는 코드 시퀀스 검출 시스템(40)에 출력된다. 코드 시퀀스 검출 시스템은, 가산-비교-선택(ACS) 유닛(43)과 역추적 제어 유닛(47)을 사용하여 구현된 예시적 비터비 디코딩 시스템의 환경에서 설명된다. ACS 유닛(43)은 유닛(30)으로부터의 메트릭 값들을 사용하여 일련의 반복적인 가산-비교-선택 동작들을 수행하고, 역추적 제어 유닛(47) 및 유닛(30)에 결정 비트들의 시퀀스를 제공한다. ACS 유닛(43)에 의해 출력된 결정 비트들은 유닛(30)으로부터의 메트릭 값들에 대한 가산-비교-선택 동작의 결과를 나타낸다. 역추적 유닛(47)은 수신된 데이터 심벌들에 대해, 유닛(43)으로부터의 결정 비트들을 사용하여 인코더에 의해 인코딩되었던 비트들의 시퀀스에 가장 잘 대응할 것 같은 비트들의 시퀀스를 결정한다. 또한, 유닛(43)으로부터의 입력 결정 비트는 필터링된 모드에서, 유닛(30)의 구조내에서 분기 메트릭 계산 신호 경로들 중 한 경로를 선택하기 위하여 사용된다. 동기화 모니티(80)는 ACS 유닛(43)내의 가산-비교-선택 계산 유닛들 중 하나로부터의 메트릭 값들을 평가함으로써, 유닛(10)으로부터의 재배열된 데이터 출력이 정확하게 동기화 되었는지의 여부를 결정한다. 모니터(80)는 메트릭 값들의 평가에 근거하여 유닛(10) 및 다른 수신기 요소들에 의해 사용되는 동기 이탈 신호를 발생시킨다.

역추적 유닛(47)은 트렐리스 디매퍼(demapper)(60) 및 재인코더(re-encoder)(50)에 트렐리스 디코딩된 결정 비트들의 시퀀스를 출력한다. 유닛(50)은 유닛(47)으로부터의 비트들의 시퀀스를 재인코딩하여 디매퍼(60)에 재인코딩된 비트 시퀀스를 제공한다. 또한, 유닛(10)으로부터의 재배열된 데이터는 유닛(70)에 의해 지연되어 트렐리스 디매퍼(60)에 제공된다. 트렐리스 디매퍼(60)는 유닛(47,50,70)으로부터의 입력 데이터를 사용하여, 송신된 데이터 심벌을 식별하고, 대응하는 원래의 인코딩된 데이터를 복원한다. 디매퍼(60)로부터의 결과적인, 복원된 원래의 데이터는 어셈블러(90)에 의해 데이터 바이트들로 어셈블링되고, 요구에 따라 다른 수신기 구성요소들로 출력된다.

이제 도 1의 트렐리스 디코더(24)의 상세한 동작이 설명될 것이다. 여기서, 비터비 디코딩, 분기 메트릭 계산 및 트렐리스 코딩은 공지되어 있으며, 예컨대, 참고 자료인 Lee와 Messerschmidt의 Digital Communication(Kluwer Academic Press, Boston, MA, 미국, 1988)에 개괄적으로 설명되어 있다.

트렐리스 디코더(24)에 대한 데이터1 입력 신호는 도 2에 도시된 인코딩 기능을 사용하여 HDTV 표준(부록의 섹션 4.2.5 및 다른 섹션)에 따라 인코딩된다. 도 2는 두 개의 입력 데이터 비트 X1 및 X2가 3개의 비트 Z2, Z1, Z0로 인코딩되는 것을 도시한다. 3비트 워드 각각은 R의 8심벌들 중 하나에 대응한다. 이를 위해, 공지된 것처럼, X2는 필터 성분 가산기(100) 및 레지스터(105)를 포함하는 프리코더(102)에 의해 처리되어, 인코딩된 비트 Z2를 제공한다. X1은 공지된 것처럼, 가산기(115) 및 레지스터들(110 및 120)을 포함하는 트렐리스 인코더(103)에 의해 2비트 Z1 및 Z0로 인코딩된다. 도 2의 인코더 기능으로부터의 출력 데이터 워드는 도 2의 매퍼(mapper)(125)에 의해 표시된 십진 값의 데이터 워드의 시퀀스 또는 심벌 R에 매핑된다. 도 2의 인코더의 동작은 도 3의 첨부된 상태 천이표에 의해 도시된다.

도 2의 인코더로부터의 데이터 출력 R은 4개의 코세트(coset)에서 8개의 점들 또는 레벨들을 포함하는 심벌 콘스텔레이션을 나타낸다. 코세트 값들은, 코세트 A=(A-,A+)=(-7,+1), 코세트 B=(B-,B+)=(-5,+3), 코세트 C=(C-,C+)=(-3,+5), 코세트 D=(D-,D+)=(-1,+7)이다. 이 매핑은 임의적이다. HDTV 표준의 섹션 5.1에서 케이블 동작용으로 언급된 16레벨 매핑과 같은 다른 매핑들이 사용될 수도 있다. 이런 형태로 인코딩된 데이터는 반송파 상에 변조되어 HDTV 수신기로 송신된다.

도 12에 도시된 HDTV 수신기 환경에서, 잔류 측파대(VSB) 변조된 인코딩된 데이터는, 후술되는 바와 같이, 입력 처리기 및 복조기 유닛(750)에 인가된다. 복조된 데이터는, 트렐리스 디코딩되기 전에, NTSC 동일채널 간섭 배제 필터(22) 및 다중화기(MUX)(28)를 포함하는 사전 처리기(27)에 의해 사전 처리된다. 도 12의 사전 처리기(27)에서는, CONF 신호에 응답하여, 유닛(750)으로부터 복조된 데이터 또는 유닛(750)으로부터 복조된 후 NTSC 배제 필터(22)에 의해 필터링된 데이터가 다중화기(28)에 의해 선택된다. 다중화기(28)로부터 선택된 데이터는 트렐리스 디코더(24)에 의해 디코딩된다. 공지된 것처럼, 트렐리스 디코딩 전에 유닛(22)에 의해 사전 필터링되지 않은 데이터는, 통신 과정에서 발생되는 임의의 잡음 또는 간섭에 의해 변형된, 8개의 인코딩된 레벨들을 포함하는 데이터 포맷을 갖는다. 그러나, 트렐리스 디코딩 전에 유닛(22)에 의해 사전 필터링되는 데이터는, 공지된 것처럼, 통신 과정에서 발생되는 임의의 잡음 또는 간섭에 의해 변형된, 15개의 인코딩된 레벨들을 포함하는 데이터 포맷을 갖는다.

공지된 것처럼, 배제 필터(22)가 사용되는 필터링된 모드에서는 8 상태 트렐리스 디코더가 필요하며, 필터(22)가 사용되지 않는 필터링되지 않은 모드에서는 4상태 트렐리스 디코더가 필요하다. 양호하게는, 트렐리스 디코더 시스템(24)(도 1)은 단일의 8상태 트렐리스 구조를 포함하며, 모드들 사이에서 심리스 스위칭한다. 디코더(24)는, 선택적인 필터 모드들에 대해, 그리고 예컨대, 프로그램 변화 및 다른 유형의 천이들로부터 초래되는 데이터 중단들에 대해 심리스 스위칭을 제공한다. 디코더(24)에 의한, 트렐리스 디코딩되고 세그먼트내 심벌 디인터리브된 데이터 출력은 유닛(760)에 제공된다. 그리고 나서, 디코더로부터의 심벌 디인터리브된 데이터는, 후술되는 바와 같이, 처리 및 표시를 위한 다른 HDTV 수신기 구성요소들을 통과하기 전에 출력 처리기(760)에 의해 더 처리된다.

트렐리스 디코더(24)의 심리스 스위칭 능력은, 디코더 구조 및 개별적인 디코더 구성요소들의 설계로부터 비롯된 것이다. 디코더(24) 구조의 주요 특징은, 필터링된 데이터 입력 모드와 필터링되지 않은 데이터 입력 모드에 대해, 단일의 8상태 ACS 유닛(유닛 43)을 포함한다는 것이다. 이것은 비터비 디코더(40)가 CONF 구성 신호의 상태에 상관없이 필터링된 또는 필터링되지 않은 데이터를 명백하게 디코딩하도록 한다. 본 발명자들은 8상태 ACS 유닛이 필터링되지 않은 모드에서 필요한 4상태 ACS 구조를 모방해 내는데 사용될 수 있다는 것을 인식하였다. 이것은 BMC 유닛(30)이 병렬 등가 계산들을 수행하여 필터링되지 않은 모드에서 ACS 유닛(43)에 복제된 분기 메트릭 값들을 제공하기 때문이다. 개시된 ACS 구조는 복제된 입력 값들이 제공될 때 원하는 4상태 ACS 구조를 모방해 낼뿐만 아니라, ACS 유닛(43)이 필터링된 모드와 필터링되지 않은 모드에서 동일 방식으로 동작할 수 있도록 한다. 디코더(24)의 또다른 특징은 입력 구성 신호 CONF에 응답하는 적응적 구조를 포함한다는 것이다. CONF 신호는 디코더(24) 입력 데이터가 NTSC 배제 필터에 의해 필터링되는지의 여부를 나타낸다. 이런 특징들은 디코더(24)가 NTSC 필터의 선택적 사용에 관련된 필터링된 모드와 필터링되지 않은 모드 간에서 심리스 동작할 수 있도록 한다.

제어 유닛(10)은 입력 데이터1에서 HDTV 표준 호환성 필드 및 세그먼트 동기 신호들을 검출한다. 필드 및 세그먼트 동기신호들은 트렐리스 인코딩 또는 프리코딩되지 않는다. 따라서, 동기신호들은 HDTV 표준의 섹션 10.2.3.9 및 10.3.2-10.3.3.3에 설명된 공지된 기술을 사용하여 검출될 수 있다. 이들 동기신호들은 유닛(10)내에서 사용되어, 데이터1에 포함된 데이터를 버퍼링하고 재배열하여, BMC 유닛(30) 및 지연 유닛(70)에 동기 정보가 없는 재배열된 출력 데이터 세그먼트들을 제공한다. 데이터는, 버퍼 레지스터들 또는 등가 메모리에 데이터를 순차 저장하고, 다음에 레지스터들로부터 비데이터 동기 패킷들(non-data sync packets)이 생략된 데이터를 출력함으로써, 재배열된다. 비데이터 패킷들은 저장 전에 또는 저장 후에 제거될 수 있다. 유닛(10)으로부터의 인코딩된 재배열된 데이터는 연속 세그먼트들의 형태이다. 세그먼트 각각은 12개의 인터리브된 데이터 스트림들(SP1-SP12)의 연속적이고 순차적인 패킷들을 포함한다. 패킷 각각은 HDTV 표준에서 규정된 하나의 인코딩된 데이터 심벌을 포함한다. 연속 세그먼트들과 연속 패킷 모두, 개재되는(intervening) 동기화 간격들을 포함하지 않는다. 대안적인 데이터 재배열 방법들이 사용될 수도 있다. 예컨대, 동기 간격들을 검출하여 제거하는 것 대신, 디코더(24)는 동기 간격들을 검출하고, 동기 간격들의 지속기간 동안 리셋 및 레지스터 인에이블 신호들을 사용하여 공지된 상태로 디코더(24)의 기능들을 억제하거나 유지할 수 있다.

제어 유닛(10)은 또한 디코더(24)를 리셋하고 동기화하는데 사용되는 리셋/인에이블 신호들(R/E)을 발생시킨다. R/E 신호들은 전력 공급 시 및 동기화 모니터(80)로부터의 동기 이탈 데이터 상태를 나타내는 신호에 응답하여 발생된다. R/E 신호들은 또한 예컨대, 범용 시스템 리셋 또는 프로그램 변경 표시 신호와 같은 외부 입력 신호에 응답하여, 발생될 수도 있다. 디코더(24)의 구조는 R/E 신호들에 응답하여, 트렐리스 디코딩 동작의 재동기화 되도록 한다. 이 재동기화 능력은 디코더(24)의 단일 트렐리스 디코딩 기능이 선택적인 필터 모드들 및 데이터 중단들에 대한 심리스 스위칭 즉, 시청자가 불쾌해 하지 않는 스위칭을 제공할 수 있도록 한다.

제어 유닛(10)은 또한 CONF 신호를 사용하여 필터링된 데이터 모드를 검출하고, 이 모드에서 NTSC 배제 필터에 의해 유발된 데이터 손상을 보정하는 또 다른 기능을 포함한다. 데이터 손상은 세그먼트 동기 이 후, 12 심벌 간격들 뒤에 발생하는 4 심벌 패킷들에서 발생한다. 필터링된 데이터 모드에서, 동일채널 배제 필터는 현재 데이터 세그먼트의 나란히 배열된(즉, 동일 관계 심벌 패킷) 인코딩된 데이터 심벌로부터, 선행 데이터 세그먼트의 인코딩된 데이터 심벌을 감산한다. 이 동작은 부분 응답 입력 데이터(HDTV 표준의 섹션 10.2.3.8 및 10.2.3.9)를 산출한다. 그러나, 동기 간격(지속기간에서 4심벌들)이 4심벌 패킷들보다 12 심벌 간격들 만큼 앞설 때, 감산은 손상된다. 이것은 동기 값 및 나란히 배열되지 않은 심벌 값들이 4 심벌 패킷들로부터 감산되기 때문이다. 따라서, 필터링된 데이터 모드에서 유닛(10)은, 세그먼트 동기 간격 이후 12 심벌 간격들 뒤에 발생하는 4심벌 패킷들을 식별한다. 또한, 유닛(10)은 배제 필터에서 감산된 저장된 동기 값들을 다시 가산하고, 저장된 정확한 심벌 패킷 데이터(세그먼트 동기보다 앞서는 4개의 나란히 배열된 심벌 패킷들)를 감산한다. 이러한 방법으로, 유닛(10)은 필터링된 데이터 모드에서 유닛(30 및 70)에 정정된 부분 응답 재배열 데이터를 제공한다. 부분 응답 데이터를 정정하는 유사한 방법은 HDTV 표준의 섹션 16.2.3.9 및 도 10.12에 제안되어 있다.

분기 메트릭 계산기(30)는 유닛(10)으로부터 수신된, 인코딩되고 인터리브된 재배열된 심벌 각각에 대한 값들(메트릭 값들)을 계산한다. 계산된 메트릭 값들은 가산-비교-선택(ACS) 유닛(43) 및 역추적 제어 유닛(47)을 포함하는 유닛(40)에 의해 비터비 디코딩된다. 도 6은 도 1의 분기 메트릭 계산기(BMC) 유닛(30)의 구조를 도시한다. 도 7은 도 6의 개별 BMC 유닛의 구조를 도시하며, BMU1-BMU8 유닛들(유닛들 600-635) 각각을 나타낸다. 도 6의 유닛 BMU1-BMU8의 S 입력단자들에 제공된 입력 데이터는 유닛(10)으로부터의 인터리브된 심벌 데이터와 ACS 유닛(43)(도 1)으로부터의 입력들을 포함한다. 심벌 데이터 및 ACS 입력들(ACSI)은 도 7에서 유닛(700 및 730) 각각에 대한 입력들로 개별적으로 식별된다.

도 7의 BMC 유닛은 유닛(10)으로부터의 인코딩된 인터리브된 심벌 시퀀스를 순차적으로 처리한다. CONF 신호에 의해 선택된 필터링되지 않은 데이터 모드에서, 유닛(10)으로부터의 데이터의 제 1 인터리브된 심벌의 입력 심벌 데이터는 가산기(700)에 의해 변경되지 않은 채 통과된다. 이 모드에서 다중화기(MUX:705)는 가산기(700)에 0의 값을 출력한다. 제 1 및 제 2 거리 계산기(710 및 715)는 제 1 및 제 2 코세트 각각으로부터 인코딩된 입력 심벌의 유클리드 기하학적 거리를 계산하고, 2개의 대응하는 메트릭 값들 출력들인 분기 메트릭 데이터1 및 분기 메트릭 데이터2를 제공한다. 표 1은 BMU 유닛 거리 계산기에 의해 수행된 코세트 계산, 예컨대 BMU1에 대해 코세트 A 및 C 각각에 근접도가 계산된다. 또한, 제 1 및 제 2 거리 계산기들(710 및 715) 각각은 레지스터들(740 및 735)을 통해 출력 비트들(C 및 D)을 제공한다. 비트들 C 및 D는, 입력 심벌이 제 1 및 제 2 코세트 각각의 이내의 2개의 값들 중 어떤 값에 가장 근접한지를 나타낸다. 레지스터(740 및 735)는 직렬 연결되는 개별적인 1비트 레지스터들을 포함하고, 이 1비트 레지스터들을 통해 비트 C 및 D는 각각 순환적으로 시프트된다. 이런 식으로, 유닛(10)(도 1)으로부터 12개의 인터리브된 심벌 각각에 대한 출력 비트 C 및 D가 레지스터(740 및 735)로부터 순차적으로 출력된다. 거리 계산기는 통상 룩업 테이블들(look-up tables)을 사용하여 구현되지만, 예컨대, 감산, 절대 값 및 비교 동작에 의해 거리를 계산하는 것과 같은 다른 방법으로 구현될 수도 있다.

필터링된 데이터 동작 모드에서, 유닛(10)으로부터의 데이터의 제 1 인터리브된 심벌의 입력 심벌 데이터는 가산기(700)에 의해, 유닛(720)으로부터 다중화기들(725 및 705)을 통해 전달된 코세트 값 W+ 또는 코세트 값 W-와 합산된다. 합산된 데이터는 전술된 바와 같이 거리 계산기들(710 및 715)에 의해 처리된다. 코세트 값들 W+ 및 W-는 전술된 4개의 코세트들 A-D 중 하나에 속한다. 개별 BMU 유닛에 사용되는 특정 W+ 및 W- 코세트 값은 표 1에 규정된 특정 BMU 유닛에 대한 4개의 규정된 코세트 A-D로부터 선택된다. W+ 및 W- 코세트는 유닛(10)으로부터의 변형된 입력 심벌 데이터를 거리 계산기들(710 및 715)에 의해 처리될 수 있는 심벌 데이터로 복원하도록 선택된다. 이 동작은, 필터링된 모드에서 인터리브와 동일채널 배제 필터링의 결합은 전술된 부분 응답 입력 데이터를 산출하고 필터링되지 않은 모드에서 산출된 정상 심벌 데이터를 산출하지 않으므로 필요하다(HDTV 표준의 섹션 10.2.3.8 및 10.2.3.9). 다중화기(730)는 다중화기(725)를 통해, W+ 또는 W-가 가산기(700)에서 ACS 유닛(43)으로부터의 ACSI 입력 결정 비트의 상태 및 비트 입력 신호 A 및 B의 상태에 근거하여 변형된 입력 데이터와 합산되는지를 결정한다. 유닛(43)으로부터의 ACSI 입력 결정 비트는 입력 A 또는 입력 B가 가산기(700)에 의해 합산되는 W+ 값과 W- 값 중에서 어떤 값을 선택하는지를 결정한다. 예컨대, ACSI=1이면 입력 B가 다중화기(730)에 의해 선택되고, B=1이면 다중화기(730)를 통해 가산기(700)에서 가산되도록 W+가 다중화기(725)에 의해 선택된다. A 및 B 입력 상호 접속은 도 6에 도시되고, 예컨대, 유닛 BMU4에 대한 A 및 B는 BMU5 및 BMU6에 의해 각각 제공된다(도 6). 필터링된 모드에서 도 7의 BMU 유닛의 나머지 동작은 필터링되지 않은 모드에 대해 설명된 것과 동일하다.

도 1의 BMC 유닛(30)은 마찬가지로 유닛(10)으로부터의 재배열된 데이터 세그먼트의 나머지 인터리브된 심벌을 순차적으로 처리한다. 재배열된 데이터 세그먼트를 완전히 처리한 후, BMC 유닛(30)은, 유닛(10)으로부터의 그 다음 재배열된 데이터 세그먼트의 제 1 인터리브된 데이터 심벌 패킷으로 시작하여, 전술된 과정을 반복한다.

동일한 개별 BMU 유닛(BMU1-BMU8)의 상호 연결이, 도 6의 전반적인 BMC 구조에 도시되어 있다. 유닛(10)으로부터의 인터리브된 심벌 데이터는 유닛 BMU1-BMU8의 S 입력단자에 입력되어 도 7의 예시적 유닛에 대해 설명된 것처럼 이들 상호 연결된 유닛 각각에 의해 처리된다. 유닛 BMU1-BMU8의 단자 V0 및 V1상의 결과적인 분기 메트릭 데이터1 및 분기 메트릭 데이터2 출력은 ACS 유닛(43)(도 1)에 제공된다. 도 1의 ACS 유닛(43)은 유닛(30)의 BMU 유닛 각각으로부터의 분기 메트릭 데이터1 및 분기 메트릭 데이터2를 사용하여 일련의 반복적인 가산-비교-선택 동작을 수행한다.

도 9는 도 1의 유닛(43)의 전반적인 ACS 구조를 포함하는 개별적인 ACS 유닛 사이의 상호 연결을 도시한다. 도 9에서, 단일의 8상태 ACS 구조는 필터링된 데이터 입력 모드 및 필터링되지 않은 입력 모드 모두에 대해 사용된다. 도 9의 ACS 구조는 도 5의 필터링된 모드의 8상태 천이도를 구현한다. ACS 유닛(유닛 900-935) 각각은 트렐리스 상태(000...111)에 관련된다. 도 4의 4상태 천이도는 필터링되지 않은 모드에 대한 등가의 트렐리스 상태 천이들을 도시한다. 도 5의 상태 천이도에 도시된 상태의 재배열은 도 9에 도시된 상호 연결을 보다 명백히 한다.

도 8은 도 9의 ACS 유닛(유닛 900-935) 각각을 나타내는 개별적인 ACS 유닛의 구조를 도시한다. 도 9의 ACS 구조는 유닛(30)(도 1)으로부터의 개별적인 인터리브된 데이터 심벌에 대한 분기 메트릭 데이터를 순차적으로 처리한다. 도 8의 가산기(805 및 810)는, 다른 ACS 유닛으로부터 획득된 분기 메트릭 데이터1 및 분기 메트릭 데이터2와, BMU 유닛(30)(도 1)으로부터의 인터리브된 데이터 심벌에 대한 분기 메트릭 데이터1 및 분기 메트릭 데이터2를 합산한다. 유닛(805 및 810)으로부터의 결과적인 2개의 합은 유닛(815)에 의해 비교된다. 두 개의 합 중 어떤 것이 더 작은지를 나타내는 단일의 결정 비트 출력이 유닛(815)에 의해 레지스터(800) 및 다중화기(820)에 출력된다. 다중화기(820)는 유닛(805 및 810)의 출력으로부터 더 작은 합을 선택한다. 이 선택된 합은 레지스터(825)의 출력에 출력 경로 메트릭 데이터(Output Path Metric Data)로 나타난다.

레지스터(800)는 12개의 직렬 연결된 개별적인 1비트 레지스터들을 포함하며, 이들 1비트 레지스터들을 통해 유닛(815)으로부터의 결정 비트 출력이 순환적으로 시프트된다. 출력(30)(도 1)에 ACSI 출력으로서 제공되는 결정 비트 출력에는 레지스터(800)에 의한 12 순환 지연이 선행된다. 역추적 제어 유닛(47)(도 1)에 제공된 결정 비트 출력에는 레지스티(800)에 의한 단일의 순환 지연이 선행된다. 이런 방식으로, 12개의 인터리브된 심벌 각각에 관련된 각각의 단일 결정 비트 출력은 레지스터(800)로부터 순차적으로 출력된다. 마찬가지로, 레지스터(825)는 직렬 연결된 개별적인 레지스터를 포함하며, 이 개별적인 레지스터를 통해, 유닛(820)으로부터의 출력 경로 메트릭 데이터가 순환적으로 시프트된다. 유닛(825) 내의 직렬 접속된 레지스터의 비트폭은 ACS 유닛 처리 해상도 필요조건에 따라 선택된다.

레지스터(825)로부터의 출력 경로 메트릭 데이터는 도 9의 상호 연결도에 따라 2개의 다른 ACS 유닛에 제공된다. 예컨대, 도 9의 ACS 유닛(900)으로부터의 출력 경로 메트릭 데이터는 ACS 유닛(910 및 915)의 입력 경로 메트릭 데이터1, 즉, V2 입력에 제공된다. 마찬가지로, 도 8의 가산기(805 및 810)에 제공된 입력 경로 메트릭 데이터1 및 입력 경로 메트릭 데이터2는 도 9의 상호 연결도에 따라 2개의 다른 ACS 유닛에 의해 제공된다. 예컨대, ACS 유닛(900)의 입력 경로 메트릭 데이터1, 즉, V2 입력은 ACS 유닛(905)에 의해 제공되고, ACS 유닛(900)의 입력 경로 메트릭 데이터2, 즉, V3 입력은 ACS 유닛(925)에 의해 제공된다. 유닛(30)(도 1)으로부터의 가산-비교-선택 동작 시퀀스의 결과를 메트릭 값으로 나타내는 결정 비트의 시퀀스는 도 8의 레지스터(800)로부터 단일 순환 지연 후 역추적 제어 유닛(47)에 그리고 12 순환 지연 후 유닛(30)(도 1)에 출력된다. 유닛(43)의 8개의 ACS 유닛 각각은 유닛(47 및 30)에 결정 비트의 시퀀스를 제공한다. 8개의 결정 비트는, 유닛(10)에 의해 제공된 인터리브된 심벌 패킷 각각에 대해 유닛(43)으로부터 유닛(47 및 30)에 병렬로 순환적으로 출력된다. BMC 유닛(30) 및 ACS 유닛(43)(도 1)은 표 2에 제시된 것처럼 상호 연결된다. 유닛(30 및 43)은 도 6과 도 9에 각각 도시되어 있다.

필터링되지 않은 모드에서, 소정의 수신된 필터링되지 않은 심벌에 대해 4개의 별개의 분기 메트릭 값들의 최대 값이 존재한다. 또한, 이 모드에서 BMC 유닛(30)은 16개의 병렬 계산을 수행하여 ACS 유닛(43)에 16개의 분기 메트릭 값을 제공하고, 하나의 계산이 4번 복제된다. 따라서, 유닛(43)에 제공된 16개의 값은 4개의 별개의 분기 메트릭 값의 복사값들을 포함한다. 유닛(43)에 입력되는 분기 메트릭 값의 복제는 ACS 유닛(43)(도 9)의 구조가 도 4의 원하는 4상태 ACS 트렐리스를 에뮬레이트(emulate)할 수 있도록 허용한다. 실제로, 분기 메트릭 값은 시스템 잡음 때문에 완전하게는 아니더라도 거의 BMC 유닛(30)에 의해 복제된다.

필터링된 모드에서, BMC 유닛(30)(도 1)은 각 입력 심벌에 대해 15개의 별개의 분기 메트릭 값들의 최대 값을 발생시키고, 도 5의 8상태 ACS 트렐리스에 따라 동작한다, 필터링된 모드와 필터링되지 않은 모드에 대한 도 9에 도시된 단일 8상태 ACS 구조의 사용은, 모드들 사이에서 디코더(24)의 심리스하고 명백한 천이를 용이하게 한다.

또한, ACS 유닛(도 9의 유닛 900-935) 중 하나의 레지스터(825)(도 8)로부터의 출력 경로 메트릭 데이터의 최상위 비트(MSB)는 동기화 모니터(80)(도 1)에 제공된다. 동기화 모니터(80)는 프로그램된 시간 간격으로 발생하는 레지스터(825)로부터의 MSB에서 반전의 수를 카운트하고, 그 카운트를 프로그램된 임계 값과 비교한다. 프로그램된 값은 제어 처리기(도시안됨)에 의해 제공될 수도 있고 유닛(80)에 저장될 수도 있다. 카운트가 임계 값을 초과하면, 동기이탈 표시 신호가 발생되어 동기화 제어 유닛(10)(도 1)에 제공된다. 유닛(80)으로부터 동기이탈 신호를 수신하면, 유닛(10)은 유닛(80)에 리셋 신호를 제공하여 동기화 모니터를 리셋함으로써, 또다른 동기이탈 상태의 검출을 허용한다. 모니터(80)는 대안적으로 다른 파라미터에 응답하도록 조절될 수도 있다.

ACS 유닛(43)의 구조는, 인터리브된 데이터 심벌 및 ACS 유닛 트렐리스 상태에 의해 형성된 결정 비트 데이터를 역추적 유닛(47)(도 1)에 제공한다. 역추적 유닛(47)은, 유닛(10)에 의해 제공된 인코딩되고 인터리브된 심벌 각각에 대해 유닛(43)의 대응하는 8개의 ACS 유닛으로부터의 8개의 병렬 결정 비트(B1-B8, 하나의 8비트 워드)를 순환적으로 수신한다. 인터리브된 심벌당 하나의 8비트 워드가 순환적으로 수신된다. 수신된 결정 워드는 유닛(43)의 대응하는 8개의 ACS 유닛으로부터의 8개의 결정 비트 시퀀스를 나타낸다. 유닛(47)은 개별적인 인터리브된 데이터 심벌과 관련된 유닛(43)으로부터의 결정 워드 각각을 순차적으로 처리한다. 결정 워드는 유닛(47)에 의해, 송신기에서 미리 인코딩된 인터리브된 심벌 시퀀스를 가장 잘 나타낼 것 같은 Z1 비트의 시퀀스를 산출하기 위해 사용된다. 결정 비트 각각은 2개의 가능한 상태 천이 경로 중 어떤 것이 ACS 유닛 상태로 통하는지 나타낸다.

도 10은 역추적 제어 유닛(47)(도 1)의 구조를 도시한다. 역추적 유닛(47)의 동작은, ACS 유닛(43)에 의해 출력된, 인코딩되고 인터리브된 심벌의 시퀀스와 관련된 결정 워드를 기준으로 설명될 것이다. 도 10의 역추적 유닛의 구조는 도 15에 도시된 트렐리스 디코딩 처리를 구현한다. 도 15의 시작 단계(440) 다음의 단계(443)에서, 결정 워드는 ACS 유닛(43)(도 1)으로부터의 8개의 결정 비트 시퀀스의 형태로 순환적으로 입력된다. 입력 결정 워드는 순방향 추적 유닛(도 10)에 제공되고, 단계(445)에서 또한 버퍼 메모리(140)(도 10)에 저장되고 지연된다. 단계(450)에서, 도 10의 역추적 선택 유닛(145)은 유닛(140)에 저장된 결정 비트 시퀀스로부터 8개의 트렐리스 디코딩된 비트 시퀀스를 얻는다. 이 트렐리스 디코딩된 비트 시퀀스는, 인코딩되고 인터리브된 데이터 심벌에 가장 대응할 것 같은 인코딩된 Z1 비트 시퀀스에 대한 후보이다.

도 15의 단계(450)에서, 유닛(145)(도 10)은 역추적 과정에서 상태 천이 트렐리스 경로를 결정함으로써 후보 디코딩된 Z1 비트 시퀀스를 얻는다. 이 과정에서, 초기 선행 트렐리스 상태가 8개의 결정 비트 입력 시퀀스 중 하나에 대해 식별된다. 이 초기 상태는, 입력 시퀀스의 ACS 유닛(43)(도 1)으로부터의 결정 비트를 선행 천이 경로의 표시자로 사용함으로써 식별된다. 이 선행 상태의 시퀀스가 식별될 때까지, ACS 유닛(43)으로부터의 결정 비트를 사용하여 트렐리스 상태 천이도를 역방향으로 진행함(traverse)으로써, 이 초기 선행 상태로부터 다른 선행 상태들이 식별된다. 이 선행 상태의 시퀀스로부터, 트렐리스 디코딩된 비트의 대응하는 시퀀스가 결정된다. 이 단계들은 버퍼(140)(도 10)에 저장된 결정 비트의 나머지 시퀀스 각각에 대해 반복된다. 상기 역추적 처리에 관한 이론은 공지되어 있으며, 다른 역추적 방법과 함께, I.E.E.E. Transaction on Communication에서 출판된 G. Feygin 등에 의한 "Architecture Tradeoffs for Survivor Sequence Memory Management in Viterbi Decoders"(1993년 3월, 제 41권, No.3)에 설명되어 있다.

설명된 역추적 과정은 소정의 깊이(T), 즉, 역추적 깊이로 수행되어 미리 결정된 개수의 선행 상태들을 식별한다. 공지된 이론에 따르면, 역추적 간격(T)은 실제로, 수렴된 상태를 식별하기에 충분한 역추적 간격으로서 채택된다.(Lee 와 Messerschmidt, 섹션 7.4.3) 수렴된 상태는 임의의 초기 선행 트렐리스 상태로부터 역추적을 따라 도달되기 쉬운 상태이다. 수렴된 상태는 참된 인코딩된 Z1 데이터일 가능성이 가장 큰 데이터 시퀀스를 나타낸다. 따라서, 수렴된 상태는 후보 시퀀스로부터 출력되어질 트렐리스 디코딩된 데이터 시퀀스를 나타낸다. 예시적인 실시예에서, 역추적 과정은 T/2만큼의, 에포치들로 칭하는 역추적 간격들 동안 2단계에서 수행된다. 그런 에포치들 또는 서브 역추적 간격들의 선택은 임의적이며, 시스템 설계자에 의해 선택될 수 있다.

후보 디코딩된 트렐리스 시퀀스를 식별하기 위해, 역추적은 연속적으로 재배열된 데이터 세그먼트들의 나란히 배열된 인터리브된 심벌 패킷들에 대해 수행된다. 12개의 인터리브된 심벌 패킷들 중 하나, 예컨대 패킷 7(SP7),에 대한 역추적은, 대응하는 선행 인터리브된 심벌 패킷, 여기서는 7번째 패킷(SP7),의 심벌 데이터에 대한 선행 상태를 식별하기 위해 수행된다.

단일 트렐리스 경로에 대한 역추적은 공지되어 있지만, 개시된 시스템은 인터리브된 데이터 및 다수의 후보 결정 비트 시퀀스에 대한 역추적을 포함하도록 역추적 과정을 확장하는데 장점이 있다. 이 확장된 역추적 과정은 도 10의 유닛(145)에 의해 실현되는 도 13의 방법을 사용하여 에포치 단위로 수행된다. 도 13의 시작 단계(640)에 이어지는 단계(645)에서, 역추적 선택 유닛(145)의 내부 저장 레지스터는 제어 유닛(165)(도 10)으로부터의 제어 신호에 응답하여, 에포치 데이터 경계에서 초기화된다. 인터리브된 심벌 패킷, 에컨대 SP1,에 대한 결정 워드는 단계(650)에서 버퍼(140)(도 10)로부터 순환적으로 입력된다. 선행 상태는 단계(655)에서, 단계(650)의 결정 워드 입력의 결정 비트, 예컨대 B1,을 사용하여 전술된 역추적 과정을 적용함으로써, 현재 상태로부터 식별된다. 역추적 과정의 주요 특징은, 연속 데이터 세그먼트의 나란히 배열된 인터리브된 패킷의 심벌 데이터에 대해 선행 상태가 식별된다는 것이다. 예컨대, 데이터 세그먼트의 7번째 인터리브된 심벌 패킷(SP7)에 대해, 대응하는 7번째 인터리브된 심벌 패킷 결정 비트가 선행 상태를 식별하기 위하여 사용된다. 단계(655)에서, 인터리브된 심벌의 식별된 선행 상태에 대응하는 트렐리스 디코딩된 비트가 유닛(145)(도 10)에 의해 메모리(150)에 저장된다.

단계(660)는 인터리브된 심벌에 대한 8개의 트렐리스 디코딩된 비트가 메모리(150)(도 10)에 저장될 때까지 입력 결정 워드의 나머지 결정 비트(예컨대, B2-B8) 각각에 대해 단계(655)를 반복한다. 단계(665)에서는, 재배열된 데이터 세그먼트의 나머지 12개의 인터리브된 심벌(예컨대, SP2-SP12) 각각에 대해 단계(650-660)가 반복된다. 마찬가지로, 단계(670)에서는 에포치 간격을 포함하는 다수의 재배열된 데이터 세그먼트에 대해 단계(650-665)가 반복된다. 단계(675)에서는 인터리브된 입력 심벌에 대한 최종적인 8개의 후보 트렐리스 디코딩된 비트 시퀀스가 유닛(145)에 의해 메모리(150)로 제공된다. 하나의 에포치 간격에 대한 이런 역추적 처리의 반복은 도 13의 단계(680)에서 끝나고 도 15에 포함된 처리인 단계(450)를 완성한다.

도 15의 단계(460 및 465)에서, 순방향 추적 유닛(160)(도 10)은 8개의 후보 시퀀스 중에서 인코딩되고 수신기로 송신된 시퀀스에 가장 잘 대응할 것 같은 트렐리스 디코딩된 비트 시퀀스를 식별한다. 단계(470)에서, 지연(delay) 후, 결과적으로 식별된 트렐리스 디코딩된 시퀀스는, 추적 유닛(160)으로부터의 선택 신호에 응답하여, 메모리(150)에 의해 다중화기(155)를 통해 트렐리스 디매퍼(60) 및 재인코더(50)(도 1)에 제공된다.

도 15의 단계(460 및 465)에서, 추적 유닛(160)은 송신된 인터리브된 심벌 패킷 시퀀스에 가장 잘 대응할 것 같은 트렐리스 디코딩된 비트 시퀀스와 수렴 상태를 식별한다. 추적 유닛(160)은 도 14에 도시된 역추적 처리를 사용하여 에포치 단위로 에포치에서의 트렐리스 디코딩된 비트 시퀀스를 식별한다. 순방향 추적 기술은 데이터 디코딩 지연(대기시간)을 감소시키는, 비용 효율이 높은 방법이다.

도 15의 스텝(460)에서, 도 14의 순방향 추적 처리는 입력 데이터의 에포치 간격 동안 8개의 데이터 시퀀스 각각에 대한 2개의 포인터, 즉 포인터1 및 포인터2를 업데이트 하도록 수행된다. 이들 포인터는 트렐리스 디코딩된 비트 시퀀스를 식별하기 위해 사용된다.

도 14의 시작 단계(840)에 이어지는 단계(843)에서는, 8개의 포인터2 표시자들이 대응하는 포인터1 표시자 값들로 업데이트 된다. 이 포인터들은 유닛(160)내에 저장된다. 스텝(845)에서, 유닛(160)의 내부 저장 레지스터가 제어 유닛(165)(도 10)으로부터의 제어 신호에 응답하여, 에포치 데이터 경계에서 초기화된다. 제어 유닛(165)은 유닛(10)(도 1)으로부터의 R/E 입력 신호에 응답하여, 제어 신호를 제공함으로써 에포치 경계에서 추적을 시작하도록 추적 유닛(145 및 160)을 동기화한다. 인터리브된 심벌 패킷, 예컨대, SP1에 대한 지연되지 않은 결정 워드는 단계(850)에서 ACS 유닛(43)(도 1)으로부터 순환적으로 입력된다.

단계(855)에서는, 입력 결정 워드의 8개의 데이터 시퀀스와 관련된 8개의 별개의 포인터1 표시자들 중 하나를 업데이트 하는데 3단계의 과정이 이용된다. 지연되지 않은 입력 워드의 결정 비트, 예컨대 B1,이 전술된 역추적 과정을 적용함으로써 현재의 상태로부터 선행 상태를 식별하기 위하여 이용된다. 선행 상태는 유닛(145)의 역추적 과정에 대해 설명된 선행 데이터 세그먼트의 나란히 배열된 인터리브된 심벌 패킷(예컨대, SP1)의 심벌 패킷 데이터에 대해 식별된다. 식별된 선행 상태는 입력 결정 워드의 8개의 데이터 시퀀스와 관련된 8개의 별개의 포인터1 표시자들 중 하나를 선택하기 위해 사용된다. 인터리브된 심벌(예컨대, SP1)의 선택된 포인터1에 의해 지시되는 상태는, 임의의 선행 포인터1의 내용을 덮어쓰면서, 결정 비트 시퀀스(예컨대, B1에 대한 시퀀스)와 관련된 포인터1 표시자에 저장된다.

스텝(860)은, 인터리브된 심벌(SP1)에 대해 8개의 데이터 시퀀스 각각이 유닛(160)에 저장될 때까지, 입력 결정 워드의 나머지 결정 비트(본 예에서 비트 B2-B8) 각각에 대해 단계(855)를 반복한다. 단계(865)에서는, 12개의 심벌 재배열된 데이터 세그먼트의 나머지 인터리브된 심벌(본 예에서 심벌 SP2-SP12)에 대해 스텝(850-860)이 반복된다. 마찬가지로, 단계(870)는 에포치 간격(T/2)을 포함하는 다수의 재배열 데이터 세그먼트가 처리될 때까지 단계(850-865)를 반복한다. 이런 순방향 추적 과정의 반복은 도 14의 단계(880)에서 끝나고, 도 15에 포함된 처리인 단계(460)를 완성한다.

도 15의 단계(465)에서, 업데이트된 포인터, 즉 포인터1 및 포인터2는 수렴된 상태를 식별하기 위해 사용된다. 정상 동작에서 역추적 간격 T에 이어지는 특정 데이터 시퀀스에 대한 포인터1 및 포인터2는 한 에포치 전에 발생하는 선행 상태를 나타낸다. 포인터1은 현재의 에포치 포인터이고 포인터2는 직전의 에포치 포인터이다. 포인터1 및 포인터2는 함께 수렴되는 선행 상태를 향하는 역으로 하나의 역추적 간격 T를 나타낸다. 에러가 없을 경우, 8개의 데이터 시퀀스 모두에 대한 포인터1 및 포인터2는 동일한 수렴상태를 나타내고, 따라서 메모리(150)로부터 방출되는 동일한 데이터 시퀀스를 나타낸다. 8개의 데이터 시퀀스들에 대하여 포인터1 표시자 중 하나가 선택되고, 8개의 포인터2 표시자들 중 하나를 식별하기 위해 사용된다. 다음에, 이 식별된 포인터2 표시자는 수렴 상태를 식별하기 위해 사용된다. 따라서, 8개의 포인터1 표시자들 중 하나는, 8개의 포인터2 표시자 중 하나와 함께 식별에 사용된다. 그러나, 포인터들은 평균화되거나 다수의 다른 기준으로 선택되어, 수렴된 상태 선택에 있어서 신뢰성을 개선시킬 수도 있다.

단계(465)에서 결정된 수렴된 상태는, 단계(470)에서 8개의 후보 트렐리스 디코딩된 비트 시퀀스들 중 어떤 시퀀스가 메모리(150)로부터 다중화기(155)(도 10)를 통해 방출되어야 하는지를 나타내는데 사용된다. 선택된 디코딩된 데이터 시퀀스는 송신된 인코딩되고 인터리브된 심벌 시퀀스와 가장 잘 대응할 것 같은 데이터이다.

지연 후, 결과적으로 식별된 트렐리스 디코딩된 시퀀스는, 추적 유닛(160)으로부터의 선택 신호에 응답하여, 메모리(150)에 의해 다중화기(155)(도 10)를 통해 트렐리스 디매퍼(60) 및 재인코더(50)로 방출된다. 다중화기(155)로부터 트렐리스 디매퍼(60) 및 재인코더(50)(도 1)로 출력된 방출된 트렐리스 디코딩된 시퀀스는 도 2의 인코더에 의해 인코딩된 인터리브된 심벌의 X1 비트의 원래의 시퀀스를 재생한다. X1 비트 시퀀스는 도 2에 도시된 Z1 비트 시퀀스와 동일하다. 도 15의 과정의 단계들은 가용한 입력 결정 데이터가 있는 한 반복된다. 그렇지 않다면 과정은 단계(480)에서 종료된다.

유닛(50)(도 1)은 유닛(47)(및 도 10의 다중화기(155))으로부터의 비트의 인터리브된 Z1 시퀀스를 순차적으로 재인코딩하여 디매퍼(60)에 재인코딩된 Z0 비트 시퀀스를 제공한다. Z1으로부터 Z0를 산출하기 위해 사용되는 재인코딩 기능은 도 2에 도시된 송신 전에 인코더에서 수행된 등가의 기능을 모방한다. 또한, 유닛(10)으로부터의 재배열되고 인터리브된 심벌 데이터는, 유닛(70)에 의해 지연되고 유닛(47)의 출력에 동기화되어, 트렐리스 디매퍼(60)에 제공된다.

도 11은 트렐리스 디매퍼(60)(도 1)의 구조를 도시한다. 트렐리스 디매퍼(60)는 유닛(47,50,70)(도 1)으로부터의 동기화되고 인터리브된 데이터 시퀀스를 순차적으로 처리한다. CONF 신호에 의해 선택된 필터링되지 않은 데이터 모드에서, 유닛(70)으로부터의 제 1 인터리브된 심벌의 지연된 입력 심벌 데이터는 변경되지 않은채 도 11의 디매퍼의 가산기(950)를 통과한다. 이 모드에서 다중화기(955)는 0의 값을 출력한다.

제 1 인터리브된 심벌에 대한 유닛(50 및 70)으로부터의 재인코딩된 입력 데이터(Z1 및 Z0)는 도 2의 심벌 매퍼 테이블(125)에 표시된 것처럼, 전술된 4개의 코세트 중 하나만을 규정한다. 예컨대, Z1=1, Z0=0은 코세트점 C(-3,+5)를 규정한다. 도 11의 룩업 테이블 기능(960)은 가산기(950)로부터 출력된 입력 심벌을, 입력 Z1 및 Z0에 의해 규정된 코세트의 2개의 콘스텔레이션 점 각각과 비교한다. 수신된 지연된 심벌 점에 가장 근접한 콘스텔레이션 점이 결정되고, 이 콘스텔레이션 점의 Z2 값이 제 1 인터리브된 심벌에 대한 디코딩된 Z2 값으로 포스트 코더(post-coder)(977)에 제공된다. 포스트 코더(977)는 가산기(980)와 레지스터(975)를 사용하여 도 2의 프리코더(102)의 역기능을 제공하고, Z2 값을 디코딩하여 제 1 인터리브된 심벌에 대한 X2 비트를 제공한다. 디매퍼(60)는 유닛(47 및 50)으로부터의 동기화된 관련 심벌 데이터를 사용하여 유닛(70)으로부터 수신된 인터리브된 심벌 패킷 각각에 대해 이러한 과정을 반복한다. 이런 식으로, 디코더(24)로 입력된 인티리브된 심벌에 대응하는 유닛(70)(도 1)으로부터의 인터리브된 심벌에 대한 X2 비트의 시퀀스가 가산기(980)로부터 순차적으로 출력된다.

필터링된 데이터 모드에서, 유닛(70)(도 1)으로부터의 제1 인터리브된 심벌에 대한 변형되고 지연된 심벌 패킷 데이터는, 도 11의 가산기(950)에 의해 유닛(985)으로부터 다중화기(955 및 970)를 통해 제공된 8개의 콘스텔레이션 값들 중 하나와 합산된다. 유닛(985)으로부터 선택된 콘스텔레이션 값은, 가산기(950)에 입력되는 심벌 데이터를 유닛(960)에 의해 처리될 수 있는 심벌 데이터로 복원할 수 있도록 선택된다. 전술된 바와 같이, 이 동작은 필터링된 모드에서 필요한데, 왜냐하면 인터리빙 기능과 배제 필터링 기능의 조합이 부분 응답 입력 데이터를 생성하기 때문이다(HDTV 표준의 섹션 10.2.3.9). 다중화기(970)는 다중화기(955)를 통해, 레지스터(965)에 의해 지연된 Z0 및 Z1 데이터의 상태, 및 레지스터(965)에 의해 지연된 기능(960)으로부터 출력된 Z2의 상태에 근거하여 콘스텔레이션 점(A-...D+)을 선택한다. 그렇지 않으면, 디매퍼(60)의 필터링된 모드 동작은 필터링되지 않은 모드에 대해 설명된 것과 동일하다.

디매퍼(60)(도 1)는 동기화된 X1 데이터와 함께 결과적으로 복원된 X2 데이터를 어셈블러(90)에 제공한다. 디코더(24)에 입력되는 각각의 인터리브된 데이터 심벌에 대응하는 X1 비트 및 X2 비트는 유닛(60)에 의해 어셈블러(90)로 순차적으로 제공된다. 각각의 X1, X2 비트쌍은 심벌 패킷에 대한 트렐리스 디코딩된 데이터이다. 어셈블러(90)는 연속하는 데이터 세그먼트의 나란히 배열된 인터리브된 패킷에 대한 4개의 X1, X2 비트쌍을 하나의 8비트 바이트로 어셈블링한다. 유닛(90)은 이런 식으로 12개의 인터리브된 데이터 패킷 각각에 대해 데이터 바이트를 어셈블링한다. 유닛은 그 바이트들을 12개의 인터리브된 심벌 패킷 스트림 각각에 대해 바이트 단위로 출력한다. 이런 식으로, 유닛(90)은 나머지 수신기 구성요소에 의해 사용되는 세그먼트내의(intra-segment) 심벌 디인터리브된 출력 데이터를 제공한다.

도 12에 부분적으로 도시된 예시적인 HDTV 수신기 시스템에서, 인코딩된 데이터는 처리기 및 복조기(750)에 의해 처리되고 복조된다. 유닛(750)은 입력 채널 튜너, RF 증폭기, IF( 중간 주파수) 증폭기 및 믹서단을 포함하고, 변조된 신호를 또다른 처리에 적합한 더 낮은 주파수 대역으로 하향 변조한다. 입력 처리기(750)는 또한 자동 이득 제어 네트워크, 아날로그-디지털 변환기 및, 타이밍 및 반송파 복원 네트워크를 포함한다. 수신된 신호는 유닛(750)내의 반송파 복원 네트워크에 의해 기저대역으로 복조된다. 반송파 복원 네트워크는 공지된 것처럼, 등화기, 로테이터, 슬라이서, 위상 에러 검출 네트워크 뿐만 아니라, 등화기와 로테이터 동작을 제어하는 위상 제어기를 포함할 수도 있다.

본 발명에 따라, 복조된 데이터와 NTSC 배제 필터(22)에 의해 처리된 복조된 데이터 중 하나가 CONF 신호에 응답하여 다중화기에 의해 선택되고, 디코더(24)에 의해 디코딩된다. 디코더(24)에 의해 출력된, 트렐리스 디코딩되고 세그먼트 내의 심벌 디인터리브된 데이터는 유닛(760)에 제공된다. 디코더(24)로부터의 심벌 디인터리브된 데이터는 다른 처리 및 표시를 위한 다른 HDTV 수신기 구성요소에 통과되기 전에 출력 처리기(760)에 의해 컨벌루션식으로 세그먼트 내의 디인터리브되고 리드-솔로몬(Reed-Solomon) 디코딩된다. 트렐리스 코딩과 관련된 세그먼트내 디인터리브 처리는 세그먼트 간 디인터리브 처리와 구별되는 다른 처리이다(HDTV 표준의 섹션 10.2.3.9 및 10.2.3.10). 예컨대, 특히 전술된 Lee 와 Messerschmidt의 자료에는 유닛(750 및 760)과 연관되어 논의된 기능들이 설명되어 있다.

도 1 내지 도 15를 참조로 설명된 구조는 배타적인 것이 아니다. 본 발명의 원리에 따라 동일 목적을 달성하는 다른 구조가 유도될 수도 있다. 예컨대, 단일 트렐리스 디코더가 사용되어 입력 데이터의 N개의 패킷들을 디코딩할 수도 있으며, 시스템에 따라서는 하나 이상의 트렐리스 디코더(예컨대, N개 미만)가 사용될 수도 있다. 또한, 다른 개수의 트렐리스 천이 상태를 갖는 구조가 창출될 수도 있다. 본 발명의 원리는 전술된 8상태 구조에 한정되지 않는다. 또한, 마이크로프로세서의 프로그래밍된 명령의 전부 또는 일부에 의해 다양한 구조의 요소의 기능이 구현될 수 있다.

본 발명은 디지털 신호 처리 분야에 관한 것으로서, 보다 구체적으로는 예컨대, 복수의 모드 트렐리스 인코딩된 고선명 텔레비젼(HDTV)용 신호들을 디코딩하는데 적합한 트렐리스 디코더를 제공한다.

도 1은 인터리브된 복수의 데이터 스트림들을 디코딩하며 복수의 동작 모드들 간에서 심리스 스위칭(seamless switching)을 제공하기 위한 본 발명에 따른 트렐리스 디코더 시스템의 도면.

도 2는 HDTV 표준으로 기술된, 트렐리스 인코더, 프리코더(pre-coder) 및 심벌 매퍼(symbol mapper)의 도면.

도 3은 도 2의 인코더 시스템을 위해 유도된 인코더 상태표.

도 4는 NTSC 동일채널 배제 필터에 의해 사전 필터링되지 않은 트렐리스 디코딩 데이터를 위해 유도된 4상태 트렐리스의 도면.

도 5는 NTSC 배제 필터에 의해 사전 필터링되지 않은 트렐리스 디코딩 데이터를 위해 유도된 8상태 트렐리스의 도면.

도 6은 도 1의 트렐리스 디코더용으로 적합한 본 발명에 따른 분기 메트릭 계산기(branch metric computer) 구조를 도시하는 블록도.

도 7은 도 6의 분기 메트릭 계산기 아키텍쳐용으로 적합한 본 발명에 따른 분기 메트릭 계산 유닛 아키텍쳐를 도시하는 도면.

도 8은 도 9의 ACS 기능 구조용으로 적합한, 본 발명에 따른 개별 가산-비교-선택(Add-Compare-Select: ACS) 유닛의 구조를 도시하는 도면.

도 9는 도 1의 트렐리스 디코더용으로 적합한, 본 발명에 따른 ACS 기능 아키텍쳐를 도시하는 도면.

도 10은 도 1의 트렐리스 디코더용으로 적합한, 본 발명에 따른 역추적 제어 유닛(traceback control unit) 아키텍쳐를 도시하는 도면.

도 11은 도 1의 트렐리스 디코더용으로 적합한 본 발명에 따른 트렐리스 디매퍼(demapper) 아키텍쳐를 도시하는 도면.

도 12는 HDTV 수상기 시스템의 환경에서, 필퍼링된 또는 필터링되지 않은 데이터의 인터리브된(interleaved) 복수의 데이터 스트림을 적응적으로 디코딩하는 본 발명에 따른 심리스 스위칭가능 트렐리스 디코더의 도면.

도 13은 본 발명에 따른, 인터리브된 데이터의 트렐리스 디코딩에 사용된 트렐리스 역추적 기능을 수행하는 처리의 흐름도.

도 14는 본 발명에 따른, 인터리브된 데이터의 트렐리스 디코딩에 사용된 순방향 추적 처리의 흐름도.

도 15는 본 발명에 따른, 도 10의 역추적 제어 기능을 구현하는, 도 13 및 도 14의 처리를 통합하는 트렐리스 디코딩 처리의 도면.

※ 도면 주요 부분에 대한 부호의 설명 ※

24 : 트렐리스 디코더 27 : 사전 처리기

30 : 분기 메트릭 계산기 40 : 비터비 디코더

43 : 가산-비교-선택 유닛

Claims (12)

1. 트렐리스 인코딩된 비디오 입력 신호를 처리하기 위한 시스템에 있어서,

   상기 입력 신호를 복수의 사전 처리 모드들 중 하나로 처리하여, 복수의 신호 포맷들 중 하나를 나타내는 처리된 신호를 제공하는 사전 처리 네트워크(27)로서, 상기 포맷들은 상기 모드들과 연관되는, 상기 사전 처리 네트워크(27); 및

   상기 처리된 신호를 디코딩하기 위한 트렐리스 디코더(24)로서, 상기 사전 처리 네트워크로부터의, 복수의 신호 포맷들의 처리된 신호들을 디코딩하기 위하여, 동일 개수의 트렐리스 상태를 갖는 상태 천이 트렐리스를 사용하는 상기 트렐리스 디코더(24)를 포함하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
2. 제 1 항에 있어서,

   상기 복수의 신호 포맷들은 각각 다른 레벨들을 나타내는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
3. 제 1 항에 있어서,

   상기 복수의 신호 포맷들은 정상 응답 및 부분 응답 신호 포맷들을 포함하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
4. 제 1 항에 있어서,

   상기 모드들 간을 구별하는 구성 신호를 제공하고,

   상기 트렐리스 디코더는 상기 구성 신호에 응답하여 상기 처리된 신호를 적응적으로 트렐리스 디코딩하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
5. 제 1 항에 있어서,

   상기 상태 천이 트렐리스는 8개의 트렐리스 상태들을 갖는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
6. 제 1 항에 있어서,

   상기 입력 신호의 데이터 유형 천이에 응답하여 동기화 신호를 발생시키기 위한 제어 네트워크를 포함하고,

   상기 상태 천이 트렐리스는 상기 동기화 신호에 응답하여 미리 결정된 상태로 리셋 되는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
7. 제 1 항에 있어서,

   상기 트렐리스 디코더는 상기 처리된 신호에 응답하여 분기 메트릭 값들(branch metric values)을 제공하기 위한 분기 메트릭 계산기를 포함하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
8. 제 7 항에 있어서,

   상기 분기 메트릭 계산기의 값들은 상기 모드들 중 한 모드에서 실질적으로 복제된 값을 포함하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
9. 제 7 항에 있어서,

   상기 분기 메트릭 계산기의 값들은 다른 모드들에서 다른 개수들의 실질적으로 복제된 분기 메트릭 값들을 포함하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
10. 제 7 항에 있어서,

    상기 트렐리스 디코더는 상기 분기 메트릭 값들에 응답하여 비터비(Viterbi) 디코딩된 출력을 제공하기 위한 비터비 디코더를 포함하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
11. 제 7 항에 있어서,

    상기 트렐리스 디코더는 상기 분기 메트릭 값들을 비교하여 결정 표시 출력을 제공하기 위한 비교 네트워크를 포함하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 시스템.
12. 트렐리스 인코딩된 비디오 입력 신호를 처리하기 위한 방법에 있어서,

    복수의 신호 포맷들 중 하나를 나타내는 처리된 신호를 제공하기 위해 복수의 사전 처리 모드들 중 하나에 의해 상기 입력 신호를 사전 처리하는 단계(27)로서, 상기 포맷들은 상기 모드들과 연관되는, 상기 사전 처리 단계(27); 및

    복수의 신호 포맷들의 처리된 신호들을 트렐리스 디코딩하기 위해, 동일한 개수의 트렐리스 상태들을 갖는 상태 천이 트렐리스에 따라 상기 처리된 신호를 트렐리스 디코딩하는 단계(24)를 포함하는 것을 특징으로 하는 트렐리스 인코딩된 비디오 입력 신호 처리 방법.

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