MXPA04010139A

MXPA04010139A - Arquitectura de descodificador de entramado de television de alta definicion.

Info

Publication number: MXPA04010139A
Application number: MXPA04010139A
Authority: MX
Inventors: Markman Ivonete
Original assignee: Thomson Licensing Sa
Priority date: 2002-04-16
Filing date: 2003-04-01
Publication date: 2005-06-08
Also published as: WO2003090451A2; JP2005523654A; KR100988224B1; AU2003226159A1; EP1495572B1; EP1495572A2; BR0309327A; US7289569B2; CN100342716C; US20050141629A1; WO2003090451A3; KR20040098073A; AU2003226159A8; EP1495572A4; CN1653801A; JP4208724B2; BRPI0309327B1

Abstract

Un sistema de descodificacion de entramado (1) para usarse en el procesamiento de senales de Television de Alta Definicion. El sistema de descodificacion de entramado incluye una unidad de rastreo hacia atras (33) que identifica una secuencia de estados de entramado antecedentes de acuerdo con un entramado de transicion de estado. Una computadora de metrica de bifurcacion (2) incluye ocho subunidades discretas (3), una para cada estado de entramado posible. Cada subunidad (3) genera dos bits de salida (14, 15) indicativos de dos bifurcaciones de entramado que salen del estado de entramado representados por esa subunidad particular (3). Una unidad de agregar-comparar-seleccionar (8) incluye ocho subunidades discretas (23), cada una asociada con un estado de entramado particular. Cada subunidad (23) incluye como una entrada dos bits (28, 29) recibidos de la computadora de metrica de bifurcacion (2) y como una salida dos bits (6, 31). El bit 31 se selecciona de 28 y 29. El bit 6 se selecciona de la entrada de informacion de la metrica de bifurcacion (26, 27) a cada subunidad (23). Una unidad de control de rastreo hacia atras y de memoria (33) incluye un N a 1 multiplicador (49) que recibe como una entrada los bits de salida (6, 31) de la unidad de agregar-comparar-seleccionar (8). El presente sistema ofrece una reduccion de hardware de la tecnica anterior.

Description

ARQUITECTURA DE DESCODIFICADOR DE ENTRAMADO DE TELEVISION DE ALTA DEFINICION La presente solicitud de patente reclama la prioridad de la solicitud de patente provisional No. 60/372,971 presentada el 16 de Abril del 2002.

CAMPO DE LA INVENCION Esta invención se refiere en general al campo del procesamiento de señal digital y más particularmente a un descodificador entramado adecuado para descodificar múltiples modos de entramado que codifican señales de Televisión de Alta Definición (HDTV).

ANTECEDENTES DE LA INVENCION El estándar del Comité de Sistemas de Televisión Avanzados (ATSC) para HDTV en los Estados Unidos especifica un sistema de transmisión de banda lateral vestigial (VSB) de ocho bits (ocho niveles por símbolo), el cual incluye corrección delantera de errores (FEC) como un medio para mejorar el funcionamiento del sistema. El sistema FEC de transmisión consiste de un codificador Reed Solomon seguido de un intercalador de bytes y un codificador entramado. El sistema receptor incluye un descodificador entramado correspondiente, un desinteracalador de bytes y un descodificador Reed Solomon. La codificación de entramado se utiliza en combinación con otras técnicas para proteger contra interferencia de fuentes de ruido particulares. La Figura 1 es un diagrama de bloque simplificado de un transmisor y receptor HDTV típicos que enfatizan los componentes FEC. Los requerimiento de la codificación de entramado para HDTV se presentan en las secciones 4.2.4 - 4.2.6 (Anexo D), 10.2.3.9, 10.2.3.10, y otras secciones de los Estándares de Televisión Digital para Transmisión HDTV del 12 de abril de 1995, preparado por la ATSC. El estándar HDTV presenta un sistema de codificación de entramado que emplea una función de intercalación que involucra doce codificadores de entramado paralelos en el transmisor y doce descodificadores de entramado paralelos en el receptor para procesar doce corrientes de datos intercaladas. El sistema de entramado empleado utiliza un código de modulación codificado en entramado de 2/3 de velocidad (TCM). El código se implementa a través de la codificación de un bit, utilizando una velocidad de ½, un codificador de cuatro estados circunvolucionales, y después agrega un bit descodificado FEC el cual es diferencialmente precodificado. Cada grupo de estos tres bits codificados producido por el codificador es mapeado a un símbolo modulador VSB de nivel ocho. La Figura 2 es un diagrama de bloque que muestra el precodif icador diferencial, el codificador de entramado y el cartógrafo del símbolo VSB de nivel ocho. Los dos descodificadores y codificadores idénticos se utilizan secuencialmente, procesando cada uno de los bytes a la vez y subsecuentemente transmitiendo un símbolo completo a la vez. Los bits de datos de entrada X1 y X2 son codificados como tres bits Z2, Z1 y ZO. Cada palabra de tres bits corresponde a uno de los ocho símbolos R. X2 se procesa mediante un precodificador para proveer el bit Z2 codificado. X1 se codifica como Z1 y ZOde dos bits a través del codificador de entramado. La Figura 3 describe el esquema de intercalación de los doce codificadores, mientras que la Figura 4 muestra el sistema de desintercalaciones de los 12 descodificadores. La necesidad de doce codificadores que intercaladotes se origina con el requerimiento de eliminar posibles interferencias del co-canal de televisión análoga del Comité de Estándar de Televisión Nacional (NTSC), el cual coexistirá con HDTV en un futuro previsible. Un filtro de rechazo NTSC se utiliza con un audio nulo o cerca de NTSC, portadores de croma y video. El filtro es una línea de retraso utilizada de 12 símbolos agregada al desmodulador, y se utiliza solamente cuando la interferencia NTSC es actualmente detectada, como se discute en la Patente de E.U.A. No. 5,086,340, intitulada SISTEMA DE REDUCCIÓN DE INTERFERENCIA DE CO-CANAL PARA TELEVISIÓN DE ALTA DEFINICIÓN DIGITAL, emitida el 4 de febrero de 1992 a Citta y otros. Cuando no se detecta ninguna interferencia NTSC, el descodificador de entramado óptimo para el canal de ruido Gaussian blanco aditivo (AWGN) es un descodificador Viterbi de cuatro estados. Cuando la interferencia NTSC está presente, el filtro de rechazo NTSC introduce la correlación en la señal recibida que agrega complejidad al descodificador de entramado óptimo. El esquema de 12 codif icadores/descod ificadores de intercalación permite a cada descodificador ver un filtro de rechazo con un retraso de un símbolo en lugar de un retraso de doce símbolos. Esto permite al descodificador de entramado óptimo ser ¡mplementado como un descodificador Viterbi de ocho estados. La Figura 5 es un diagrama de un sistema de descodificación de entramado con y sin el filtro de rechazo NTSC para cada uno de los doce descodif icadores secuenciales. En ausencia de interferencia NTSC, el descodificador de entramado HDTV óptimo contiene un entramado de cuatro estados, como se muestra en la Figura 6. Cada bifurcación del entramado está compuesta de dos transiciones asociadas con un grupo emparejado, o subgrupo a, b, c o d. Los dos símbolos de cada subgrupo se ven en el Cuadro 1.

CUADRO 1 Subgrupos Símbolos VSB de ocho niveles a = (a-, a + ) (-7, +1) b = (b-, b + ) (-5, +3) c = (c-, c+) (-3, +5) d = (d-, d + ) (-1, +7) La Figura 6 describe la relación entre las transiciones y las entradas del codificador correspondiente X2 y X1. Cada estado del entramado de cuatro estados se identifica a través de una representación binaria en un lado del entramado y por una representación decimal en el otro lado del entramado. En el caso cuando la interferencia NTSC está presente y el filtro de rechazo NTSC está activo, cada uno de los doce descodificadores de entramado reciben una señal de respuesta parcial, el filtro de rechazo teniendo un retraso de un símbolo por descodificador. El retraso de memoria adicional introducido por el filtro de rechazo causará que el descodificador de entramado resultante sea una combinación de la función de transferencia del filtro y el entramado de cuatro estados. El descodificador de entramado de respuesta parcial resultante es equivalente a un descodificador de entramado con un entramado de ocho estados. Como se muestra en la Figura 6, cada estado del entramado de ocho estados es identificado a través de su representación binaria y a través de su relación con los estados de entramado de cuatro estados, asi como el subgrupo asociado con ambos grupos de bifurcaciones del entramado las cuales converge dentro del estado. Cada uno de los cuatro estados en el entramado original se divide en dos componentes, con cada componente asociado con un subgrupo diferente representando una bifurcación en el estado. Por ejemplo, el estado 0 en el entramado de cuatro estados se convierte en los estados 0a y Oc en el entramado de ocho estados. El estado Oa representa solamente transiciones dentro del estado asociado con el subgrupo a, y el estado Oc representa las transiciones dentro del estado asociado con el subgrupo c. De esta forma, todas las bifurcaciones que conducen al estado Oc están asociadas con el subgrupo c. La Figura 7 es un diagrama de bloque simplificado del sistema de comunicación de modulación codificada de entramado bajo interferencia de co-canal NTSC. La secuencia de entrada de datos se denota a través de x; z es la secuencia de salida del codificador, la secuencia o palabra código transmitida; w es el secuenciador AWGN; r es la secuencia símbolo recibida; y es la secuencia de salida del filtro de rechazo NTSC y x* es la secuencia de datos descodificados. El descodificador de entramado recibe en su entrada una señal de respuesta parcial más ruido. La señal de respuesta parcial se deriva de los símbolos VSB de ocho niveles y es conocida como VSB de quince niveles ya que tienen quince niveles de amplitud posibles en la escala de -7 a +7. La Patente de E.U.A. No. 5,841,478, intitulada DETECCION DE SECUENCIA DE CODIGO EN UN DESCODIFICADOR DE ENTRAMADO, emitida el 24 de noviembre de 1998 a Hu y otros describe un descodificador de entramado adaptable el cual puede discretamente intercambiar entre ambos modos (NTSC o no NTSC) así como secuencialmente descodificar las doce secuencias codificadas desintercaladas descritas en la Figura 4. El diagrama de bloque simplificado del dispositivo de Hu y otros mostrado en la Figura 8 describe un descodificador de entramado que tiene dos entradas principales, particularmente la secuencia recibida de símbolos codificados y una entrada de control, vsb_mode que identifica el modo de entrada como ya sea un VSB de ocho niveles o de quince niveles. Las entradas adicionales no incluidas en la Figura 8 son el reinicio del reloj y del sistema global. La salida del descodificador es una secuencia de bytes descodificados. La secuencia recibida de símbolos descodificados sirve como la entrada para la unidad de control de sincronización, la cual detecta los patrones de sincronización del campo y del segmento dentro de la secuencia del símbolo y genera las señales sync correspondientes. Estas señales sync entonces se utilizan para crear una señal habilitada que identifica los datos codificados dentro de la secuencia del símbolo recibida y elimina los patrones sync. La secuencia de datos codificados entonces es enviada a la computadora métrica de bifurcación (BMC) y unidades de retraso. Adicionalmente, la unidad de sincronización y control genera una señal de reinicio registrada la cual se utiliza para reiniciar el descodificador en cuanto a energía, siempre que ocurra una condición sync de salir o en respuesta a otra entrada tal como un reinicio global. Ambas, la señal de reinicio y de habilitar son enviadas a las otras unidades del descodificador. La unidad BMC calcula los valores métricos entre cada símbolo codificado recibido y los símbolos codificados asociados con las bifurcaciones del entramado. La unidad BMC está compuesta de ocho subunidades BMC, una para cada estado. Cada subunidad BMC calcula la métrica para las dos bifurcaciones fuera de estado de acuerdo con el protocolo de la Figura 6, y después envía su par de métricas de bifurcación a la unidad agregar-comparar-seleccionar (ACS). El vsb_mode de entrada de control identifica si la métrica está asociada con el VSB de ocho niveles o el modo VSB de quince niveles. La arquitectura del descodificador utiliza el entramado de ocho estados descrito en la Figura 6 para ambos modos de operación, debido a que el entramado de ocho estados puede imitar la operación del entramado de cuatro estados. La unidad ACS también está dividida en ocho subunidades, una por estado, con cada una teniendo un valor métrico de trayectoria asociado. La unidad ACS recibe las métricas de las dieciséis bifurcaciones y las agrega a los ocho valores métricos de trayectoria almacenados correspondientes con el fin de generar dieciséis valores métricos de trayectoria temporales. Subsecuentemente cada subunidad ACS compara los dos valores métricos de trayectoria temporales correspondientes a las dos bifurcaciones que conducen a sus estados. Cada subunidad ACS entonces selecciona el valor métrico de trayectoria mínimo que conduce a su estado y devuelve esta información a la unidad BMC, así como la actualización de su valores métrico de trayectoria almacenado correspondiente. La unidad BMC necesita información acerca del símbolo codificado anterior dentro de cada estado con el fin de calcular las métricas en el caso de interferencia NTSC. La unidad ACS también genera un apuntador de bit para cada estado identificando que bifurcación del par de bifurcaciones conducen hacia el estado que está asociado con la trayectoria mínima que conduce a ese estado. Los apuntadores de ocho bits entonces son enviados a la unidad de rastreo hacia atrás. La unidad ACS también selecciona, entre las métricas de ocho bits, la trayectoria con el valor mínimo y envía la información del estado mínimo a la unidad de rastreo hacia atrás. Finalmente, la unidad ACS envía la información de la métrica de trayectoria a la unidad del monitor de sincronización. La unidad del monitor de sincronización determina si la secuencia del símbolo recibida está apropiadamente alineada por la unidad de control de sincronización observando los valores métricos asociados con uno de los ocho estados del entramado y comparándolos con un valor de umbral. Si el valor de umbral no es satisfecho, una salida de la señal sync es enviada a la unidad de control de sincronización. La unidad de control de rastreo hacia atrás y la de memoria almacenan los apuntadores de bits recibidos asociados con cada trayectoria de estado mínima en una memoria temporal. Los apuntadores de bits almacenados se utilizan para rastrear hacia atrás a través del entramado mientras que los apuntadores de bits recién recibidos se utilizan para rastrear hacia delante a través del entramado. Como un resultado la unidad de control de rastreo hacia atrás y de la de memoria genera una secuencia de bits de decisión descodificados de entramado que reflejan los bits de información X1 como se describe en las Figuras 2 y 6. Estos bits descodificados se envían al re-codificador y desmapeador de entramado. El re-codificador es una réplica de la Figura 2, utilizando los bits descodificados recibidos para generar los bits Z0 y Z1 equivalentes. Estos bits re-codificados son enviados al desmapeador de entramado. Simultáneamente, una versión retrasada de la secuencia recibida de símbolos codificados se genera a través de la unidad de retraso y se envía al desmapeador de entramado. El desmapeador de entramado utiliza la secuencia codificada retrasada, junto con los bits Z0 y Z1 re-codificados para identificar el bit Z2 codificado y el bit X2 de información correspondiente. El desmapeador entonces envía los bits descodificados X1 y X2 al ensamblador de bits, el cual organiza los bits de información en los bytes. La motivación para el uso de un re-codificador y un desmapeador de entramado es descodiflcar el bit X2 de información ya que no se envió ninguna información acerca de ese bit a través de la unidad BMC a las unidades ACS y se rastreo hacia atrás. Por lo tanto, existe una necesidad de que una unidad de retraso que retrasa la secuencia codificada recibida con el fin de recuperar esa información. Este retraso es relativamente largo en duración ya que debe acomodar el retraso en todas las unidades que elude, particularmente las unidades BMC, ACS y de rastreo hacia atrás. La unidad de rastreo hacia atrás en particular típicamente tiene un bloque de memoria grande y latencia resultante asociada. La secuencia codificada recibida es generalmente cuantificada se subdivide en números más grandes de bits (de ocho a diez) representando un retraso de memoria total de tamaño substancial. Una arquitectura de entramado es necesaria la cual elimina la necesidad de re-codificación, desmapeo y la unidad de retraso relativamente grande.

COMPENDIO DE LA INVENCION La presente invención es un sistema de descodificador de entramado que acomoda la estructura de intercalado de doce descodificadores del estándar ATCS HDTV así como el modo de interferencia NTSC. La presente invención incluye un descodificador de entramado adaptable que discretamente intercambia entre múltiples modos operacionales y descodifica códigos intercalados de entrada. El presente sistema permite una reducción en hardware. Este sistema puede ser aplicado a dispositivos de descodificador de entramado similares que necesitan adaptablemente intercambiar entre múltiples modos y el cual necesita descodificar códigos intercalados de entrada. El presente diseño elimina tres de los bloque operacionales presentes en arquitecturas de descodificación de entramado anteriores. En particular, la unidad de retraso, el re-codificador y es desmapeador de entramado no son necesariamente debido a mejoras novedosas en la computadora métrica de bifurcación (BMC), la unidad de agregar-comparar-seleccionar (ACS) y la unidad de rastreo hacia atrás. Los elementos restantes, tales como el control de sincronización, el monitor de sincronización y el ensamblador de byte permanecen sin cambios. La presente invención utiliza el hecho de que la información concerniente al bit X2 está presente en la unidad BMC, y dicha información es enviada a las unidades ACS y de rastreo hacia atrás, por consiguiente eliminando la necesidad de re-codificar, desmapear y la unidad de retraso grande.

BREVE DESCRIPCION DE LOS DIBUJOS En los dibujos: La Figura 1 es un diagrama de bloque simplificado de un sistema transmisor y receptor HDTV de la técnica anterior; La Figura 2 es un diagrama de bloque de un codificador de entramado HDTV de la técnica anterior, del precodificador diferencial y un mapeador de símbolos; La Figura 3 es un diagrama de bloque de un intercalador del codificador de entramado HDTV de la técnica anterior; La Figura 4 es un diagrama de bloque de un desintercalador del descodificador de entramado HDTV de la técnica anterior; La Figura 5 es un diagrama de bloque de un desintercalador del descodificador de entramado HDTV de la técnica anterior que muestra la presencia y ausencia de un filtro de rechazo NTSC; La Figura 6 es un diagrama esquemático de entramados de cuatro y ocho estados de la técnica anterior; La Figura 7 es un diagrama esquemático del sistema de modulación codificado de entramado de la técnica anterior con rechazo a la interferencia NTSC; La Figura 8 es un diagrama de bloque de la arquitectura del descodificador de entramado de la técnica anterior; La Figura 9 es un diagrama de bloque de un sistema descodificador de entramado construido de acuerdo con los principios de la presente invención; La Figura 10 es un diagrama de entrada/salida de la subunidad BMC construida de acuerdo con los principios · de la presente invención; La Figura 11 es un diagrama esquemático de las entradas y salidas para los estados de entramado para las subunidades BMC como se describe en la Figura 10; La Figura 12 es un diagrama de bloque de las subunidades BMC como se describe en la Figura 10; La Figura 13 es una gráfica de flujo que describe el algoritmo de computadora de la distancia utilizada en la presente invención; La Figura 14 es un diagrama esquemático de la subunidad ACS construida de acuerdo con los principios de la presente invención; La Figura 15 es un diagrama esquemático de las entradas y salidas de la subunidad ACS descrita en la Figura 14; La Figura 16 es un diagrama de bloque de todas las unidades de rastreo hacia atrás y rastreo hacia delante construidas de acuerdo con los principios de la presente invención; y La Figura 17 es un diagrama de bloque de la unidad de rastreo hacia atrás de todas las trayectorias construidas de acuerdo con los principios de la presente invención.

DESCRIPCION DETALLADA DE LA INVENCION Haciendo referencia a la Figura 9, un diagrama de bloque simplificado de la presente invención muestra un descodificador de entramado 1 que tiene tres elementos menos que la arquitectura del descodificador de entramado de la técnica anterior en la Figura 8. Como en el BMC de la técnica anterior, la unidad BMC mejorada 2 incluye ocho subunidades BMC, con cada subunidad correspondiente a un estado de entramado individual. Como se ve en la Figura 10, cada subunidad BMC 2 incluye varias entradas y salidas, las entradas del reloj, reinicio y habilitación siendo ejecutadas para claridad. La entrada 4 de la subunidad BMC 3 es rx_symb, el cual es el símbolo recibido 5 para cada muestra que aparece en la entrada del descodificador de entramado 1. La entrada 6 es acs_surv, la cual es la entrada de bit generada de la salida 7 de la unidad ACS 8. La entrada 6 indica la trayectoria sobreviviente dentro del estado de entramado de la subunidad BMC particular para la bifurcación de entramado previa. Como se puede ver a través de la inspección de la Figura 6, existen dos trayectorias sobrevivientes dentro de cada estado, las cuales se derivan de dos estados previos diferentes.

La entrada 9 es vsb_mode, la cual es un bit de control que tiene un valor de cero para el entramado de cuatro estados correspondiente al caso del VSB de ocho niveles en donde ningún filtro de rechazo NTSC está presente. La entrada 9 tiene un valor de uno para el entramado de ocho estados correspondiente al caso VSB de quince niveles creado cuando el filtro de rechazo NTSC es utilizado. La entrada 10 es bit u i y la entrada 11 es bit_v¡, estas entradas correspondientes a un bit de salida de una de las ocho subunidades BMC 3 durante el cálculo de la bifurcación del entramado previo. El símbolo ui se genera cundo la entrada 6 es un cero, y el símbolo vi se genera cuando la entrada 6 tiene un valor de uno. La salida 14 es bit2_uo y la salida 15 es bit2_vo. Las dos bifurcaciones que conducen desde el estado representado por la subunidad 3 son etiquetadas uo y vo, y los bits de salida correspondientes a estas bifurcaciones son bit2_uo y bit2_vo, respectivamente. Sus valores se calculan para la bifurcación actual. Los símbolos uo y vo están asociados con el bit X1 de entrada como se describe en las Figuras 2 y 6. El bit uo se genera cuando el bit X1 tiene un valor de cero, mientras que el bit vo ocurre cuando el valor del bit X1 es uno. Los bits de salida 14 y 15 representan la información estimada del bit X2 para las bifurcaciones correspondientes u y v, y sirven como entradas 18 a la unidad ACS 8. La salida 12 es bit_uo y la salida 13 es bit_vo. Las salidas 12 y 13 son iguales a las salidas 14 y 15, respectivamente, excepto que las salidas 12 y 13 son retrasadas por una bifurcación antes de darles salida. La salida 16 es bm uo y la salida 17 es bm_vo, las cuales son las métricas de bifurcación de salida, respectivamente, para las bifurcaciones del entramado actual uo y vo del estado representado por la subunidad particular 3. Estas salidas 16 y 17 sirven como la entrada 18 a la unidad ACS 8. Haciendo referencia también a la Figura 11, se muestra la interconexión de las ocho subunidades BMC discretas. Los símbolos uo y vo están asociados con las salidas 12 y 13 de cada subunidad BMC. Por ejemplo, para la subunidad bmc6, la salida bit_uo de la trayectoria 19 está asociada con la bifurcación de entramado creada cuando el bit de entrada X1 es igual a cero, es decir, la bifurcación de entramado que conducen al estado 1. Sin embargo, de acuerdo con los cálculos de métricas realizados en la unidad BMC 2, el valor de bit_uo o bit_vo refleja el valor más probable del bit X2 visto en las Figuras 2 y 6. El símbolo ui se genera cuando la entrada 6 es un cero, y el - símbolo vi se genera cuando la entrada 6 tiene un valor de uno. La entrada 6 es el bit acs_surv, el cual es la entrada de bit generada de la salida 7 de la unidad ACS 8. En esta forma, el valor de la entrada 6 indica la trayectoria sobreviviente (métrica mínima) dentro del estado de entramado de la subunidad BMC para la bifurcación de entramado previa. Por ejemplo, si el bit acs_surv enviado como una entrada a bcm6 es un uno, esto indica que la trayectoria sobreviviente 20 en el estado 6 viene del estado 4, debido a que el b¡t_v¡ ha sido seleccionado en respuesta al valor del bit acs_surv. En otras palabras, si el bit acs_surv tiene un valor de uno, la subunidad 3 que recibe el bit acs_surv seleccionará b ¡t v i . Haciendo referencia también a la Figura 12, los elementos de la subunidad BMC 3 pueden ser vistos. Las computadoras a distancia 21 y 22 son similares, y pueden ser programadas o diseñadas para lograr una métrica deseada particular. Las constantes w- y w+ son los símbolos del sub-grupo asociado con la bifurcación previa dentro del estado particular seleccionado por el bit acs_surv. Cada estado tiene los valores establecidos en la Figura 6. Haciendo referencia también a la Figura 12, el algoritmo utilizado por las computadoras a distancia 21 y 22 puede ser entendido. Este algoritmo calcula la métrica Euclideana absoluta descrita en la Patente de E.U.A. No. 5,841,478. En el algoritmo, el valor de d es reemplazado por u o v con el fin de generar los valores para uo y vo, respectivamente. Las constantes d- y d+ son actualmente u- y u+, o v- y v+, para las computadoras a distancia 21 (uo) y 22 (vo), respectivamente. Estas constantes corresponden a los símbolos del subgrupo asociado con las bifurcaciones u o v del estado particular. Como se ve en la Figura 6, cada estado tiene sus valores correspondientes. Otros algoritmos pueden ser utilizados para diferentes métricas según se desee. Una mejora importante de la presente invención de la técnica anterior en la Patente de E.U.A. No. 5,841,478 es la inclusión de las salidas 14 y 15 en la subunidad BMC 3. Los bits de salida 14 y 15 representan la información estimada del bit X2 para las bifurcaciones correspondientes u y v, respectivamente, y sirven como entradas 18 a la unidad ACS 8. La unidad ACS 8 se divide en ocho subunidades 23, cada una de las subunidades 23 correspondiente a un estado de entramado particular. Como mejor se ve en la Figura 14, cada subunidad ACS 23 incluye una entrada pm_u 24 y una entrada pm_v 25. Las entradas 24 y 25 contienen los valores métricos almacenados de los estados u y v, respectivamente, los cuales se fusionan en el estado particular representado por la subunidad 23. La entrada bm_u 26 y la entrada bm_v 27 son la métricas de bifurcación generadas por las subunidades BCM 3 para las bifurcaciones del entramado actuales u y v (0 y 1), respectivamente, las cuales se fusionan en estado de la subunidad ACS particular. La entrada bit2_u 28 y la entrada bit2_v 29 representan la información estimada del bit X2 generado por las subunidades BMC 3 para las bifurcaciones del entramado actuales u y v (0 y 1) respectivamente, las cuales se fusionan en el estado de la subunidad ACS 3 particular. Las entradas blt2_u y bit2_v son las selecciones instantáneas de las salidas bit2_u y bits2_v 14 y 15, respectivamente, recibidas de cada subunidad BMC 3. La salida pm_out 30 de la subunidad 23 es la métrica de la trayectoria actualizada asociada con el estado de la subunidad ACS particular. El valor métrico de la trayectoria es actualizado después de que los valores pm_u y pm_v originales son agregados a los valores de la entrada bm_u 26 y entrada bm_v 27. Una comparación se hace entre los valores de métrica u y v y el valor mínimo se selecciona como el valor que se va a asignar a pm_out 30. El bit de salida acs_surv 6 es cero o uno dependiendo de la selección de la trayectoria de la métrica mínima que conduce a un estado en base en el algoritmo utilizado para definir la trayectoria métrica mínima. La salida bit2_out 31 es la información estimada del bit X2 la cual se selecciona de dos entradas 28 y 29 (bit2_u y bit2_v, respectivamente) en base al valor del bit acs_surv 6. Un valor de cero para el bit 6 selecciona la entrada bit2_u 28 mientras un valor de uno para el bit 6 selecciona la entrada bit2_v 29. Además de las ocho subunidades ACS 23, la unidad ACS 8 compara las métricas pm_out 20 de todas las subunidades 23, e identifica la subunidad particular 23 que tiene la métrica mínima, la cual se identifica como acs_min 32. La acs_min 32 es una entrada a la unidad de rastreo hacia atrás 33. Alternativamente, el estado asociado con el valor acs_min puede ser establecido ya que la unidad de rastreo hacia atrás existente tiene suficientes profundidades de rastreo hacia atrás que todos los estados probablemente contienen la misma información pasada. La Figura 15 describe la interconexión de las ocho subunidades 23. Los símbolos u y v están asociados con las entradas pm_u 24 y pm_v 25, o bm_u 26 y bm_u 27, respectivamente, de cada subunidad BMC 23. La relación entre cualquiera de las dos subunidades ACS sigue la relación entre un par correspondiente de subunidades B;MC 3 como se describe en la Figura 11. Además, la relación entre cualquier subunidad BCM 3 y cualquier subunidad ACS 23 se define a través de las relaciones descritas en las Figuras 11 y 15. Por ejemplo, acs6 proporciona una salida 34 a acsl y una salida 35 a acs7. Similarmente, acs6 proporciona salidas a bmcl y bmc7. La subunidad BMC bmc6 proporciona salidas a acsl y acs7. Por el contrario, la subunidad ACS asc6 no puede proporcionar una salida a acs5 o a bmc5, y bmc6 no puede proporcionar salidas a bmc5 o acs5. Como en el caso de la BMC, si el bit acs_surv 6 generado por acs tiene un valor de uno, la trayectoria sobreviviente (o trayectoria de métrica mínima) en el estado 6 debe venir del estado 4 junto con la trayectoria 37, debido a que el valor del bit 6 de uno significa que el bit v se selecciona como el sobreviviente. Esto también significa que el bit2_out es igual al bit2_v. Si el valor del bit 6 es en lugar de cero, la trayectoria sobreviviente dentro del estado 6, debe venir del estado 0 junto con la trayectoria 38, debido a que el valor de bit 6 de cero significa que el bit u se selecciona como el sobreviviente. Esto también quiere decir que ese bit2_out es igual al bit2_u. También haciendo referencia a la Figura 16, la unidad de rastreo hacia atrás mejorada 33 puede ser entendida. En una modalidad preferida el protocolo particular utilizado es el algoritmo de Rastreo de Todas las Trayectorias de Rastreo hacia atrás/hacia delante (APTFT). Alternativamente, cualquier algoritmo de rastreo hacia atrás general puede se utilizado así como un algoritmo de intercambio de registro. Un mejoramiento significativo de la presente invención a partir de la técnica anterior en la Patente de E.U.A. No. 5,841,478 es la inclusión de las entradas 28 y 29 (b¡t2_u y bit2_v) y la salida correspondiente 31 (bit2_out) en la subunidad ACS 31. El bit bit2_out 31, así como el bit acs_surv 6 de la unidad ACS 8 sirve como la entrada de datos 39 para la unidad de rastreo hacia atrás 33 para los ocho estados y para cada bifurcación del entramado. Las entradas de control 40 incluyen una señal de reloj, de habilitar, de reinicio, cualquier señal sync y acs_min 32 que aparece como una salida de la unidad ACS 8 con el fin de identificar el estado de métrica mínimo para cada bifurcación del entramado. La unidad de control 41 genera todas las señales de control y el direccionamiento lee/escribir de los varios bloques de memoria. La memoria intermedia 42 es una memoria de última entrada, primera salida (LIFO) que tiene un tamaño de T*N, en donde T es una profundidad de memoria superviviente predeterminada y N es el número de estados por entramado, el cual es igual a ocho. La memoria intermedia 42 temporalmente almacena las salidas de la unidad ACS 8. Los datos en la forma de dos bits por bifurcación (bit acs_surv 6 y bit bit2_out 31) se escriben en la memoria intermedia 42 con el fin de hacer llegar, N estados a la vez. Los datos se leen en orden inverso durante la siguiente era, una era que está siendo caracterizada por el tamaño de la memoria de la memoria intermedia dividida entre el número de bifurcaciones, es decir, T/2. Después de cada operación de lectura, se escribe un nuevo grupo de datos de entrada dentro de la misma ubicación. Con el fin de almacenar el bit bit2_out de entrada adicional (la información estimada del bit X2) para cada estado del entramado, el tamaño de la memoria intermedia 42 es dos veces más grande que aquella requerida por las unidades de rastreo hacia atrás de la técnica anterior. La unidad de control 41 dirige toda la unidad de rastreo hacia atrás de trayectoria 43 para leer la memoria de la memoria intermedia 42 de la era anterior, en el orden inverso al almacenamiento. Los bits acs_surv 6 son actualmente apuntadores a un estado previo en la trayectoria superviviente del entramado que conducen a un estado particular. La unidad de control 41 dirige toda la unidad de rastreo hacia atrás de trayectoria 43 para utilizar los bits acs_surv 6 para rastrear hacia atrás a través del entramado para una era entera de muestras 112 a la vez. Ya que rastrea hacia atrás el entramado, toda la unidad de rastreo hacia atrás 43 envía una salida descodificada 44 a la memoria de secuencia descodificada 45 para cada uno de los N estados en el entramado. Toda la unidad de rastreo hacia atrás 43 por consiguiente necesita apuntadores de N estado para identificar las N trayectorias supervivientes en el entramado. Los apuntadores de N estado son actualizados para cada bifurcación con el fin de apuntar hacia el estado previo en la bifurcación correspondiente. Haciendo referencia también a la Figura 17, los detalles de la unidad de rastreo hacia atrás de todas las trayectorias 43 puede ser entendida. El apuntador de estado 46 selecciona cual de los N bits asociados con el bit acs_surv 6 y el bit bit2_out 31 se van a utilizar. El bit acs_surv 6, junto con el apuntador de estado 46, juntos generan el estado previo en la trayectoria. También generan el bit de salida 47, bit1_dec, el cual es un estimado de la información del bit X1. El bit de salida 48, bit2_sec, corresponde al bit 31 seleccionado, bit2_out. Una característica importante soportada por toda la unidad de rastreo hacia atrás 43 es la adición de N a un multiplexor 49 asociado con el bit de entrada 31, bit2_out, para cada uno de los ocho estados de entramado. La memoria de secuencia descodificada 45 recibe las secuencias descod if icadas 44 (bit1_dec y bit2_dec) de la unidad de rastreo hacia atrás de todas las trayectorias 43 para todos los estados del entramado. La memoria de secuencia descodificada 45 hace a las secuencias descodificadas disponibles para el multiplexor 50 dos eras después y en orden inverso. Los datos de entrada 39 se escriben dentro de la memoria de la memoria intermedia 42 en el orden de envío, normal y se pasan a toda la unidad de rastreo hacia atrás 43 en orden inverso. La salida descodificada 44 de la unidad de rastreo hacia atrás de todas las trayectorias se envía a la memoria de secuencia descodificada 45 y subsecuentemente se lee de la memoria de secuencia 45 en orden inverso. Las dos operaciones de lectura en reversa cancelan una a la otra y los datos descodificados finales 51 están en el orden de envío, correcto. El retraso de las dos eras introducido por la memoria de secuencia 45 dicta un tamaño de memoria de 2*T*N, o el doble de lo utilizado en los dispositivos de la técnica anterior. Se requiere de una memoria más grande debido a la necesidad de almacenar la entrada adicional bit2_sec (bit 48, la información estimada del bit X2) para cada estado del entramado. Mientras que la unidad de rastreo hacia atrás de todas las trayectorias 43 está leyendo y procesando los datos ACS'39, que han sido guardados en la memoria intermedia durante la era previa, la unidad de rastreo hacia delante 52 está rastreando hacia adelante a través del entramado, utilizando los datos acs_surv de la era actual. La unidad de rastreo hacia delante 52 genera un apuntador de selección de trayectoria, P, la cual se envía junto una trayectoria de señal 53 al multiplexor 50. El apuntador P está asociado con la señal de entrada de la trayectoria de estado mínima 7, acs_min, generada por la unidad ACS 8. El apuntador P, el cual se actualiza durante cada era, apunta hacia la trayectoria de estado mínima y da el estado asociado con esta trayectoria de dos eras anteriores. La unidad de rastreo hacia delante y la selección de trayectoria son de una naturaleza convencional así como bien conocida en la técnica. La unidad del multiplexor 50 utiliza el apuntador de rastreo hacia delante P para seleccionar una de las secuencias descodificadas N residentes dentro de la memoria de secuencia descodificada 45. La salida del multiplexor 51 es el bit(s) descodificado correspondiente. Ya que la secuencia descodificada está compuesta de dos bits (bit1_dec y bit2_dec) en lugar de un bit (bit1_dec) encontrado en los dispositivos anteriores, la lógica del multiplexor 50 es necesariamente duplicada. Como se ha manifestado anteriormente, la arquitectura del descodificador de entramado asociado con la presente invención no está limitada a las modalidades descritas. Otras arquitecturas pueden ser derivadas de acuerdo con los principios de la presente invención. Los principios modalizados en la presente invención no están restringidos a la arquitectura de ocho estados descrita. Las funciones de los elementos descritos en la presente pueden ser implementadas totalmente o en parte dentro de las instrucciones programadas de un microprocesador.

Claims

REIVINDICACIONES

1. En un sistema para procesar datos de video que comprende grupos de paquetes de datos codificados en entramado intercalados, un aparato (1) para proporcionar datos descodificados de entramado, que comprende: medios (2) para generar datos de decisión (28, 29) asociados con las transiciones del estado del entramado en respuesta a dichos datos de video, que comprenden medios para estimar un valor para un segundo bit de datos de un par de primeros y segundos bits de datos; una red de rastreo hacia atrás (33) responsable de dichos datos de decisión para identificar una secuencia de estados de entramado antecedentes, según determinados por un entramado de transición de estado, en donde dichos estados antecedentes son identificados por una secuencia de paquetes intercalados colocados; y medios (50) responsables de dicha secuencia identificada de estados de entramado antecedentes, para proporcionar dichos datos descodificados de entramado (51).

2. Un sistema de acuerdo con la reivindicación 1, que además incluye medios (3) para calcular para una bifurcación de entramado actual un valor (14) para el primer bit de datos y un valor estimado (15) para el segundo bit de datos.

3. Un sistema de acuerdo con la reivindicación 3, que incluye además medios (8) para concurrentemente seleccionar el primer bit de datos (26) y el segundo bit de datos (26) apropiados dentro de un estado de entramado en respuesta a la selección de la métrica de trayectoria mínima dentro del estado de entramado.

4. Un sistema de acuerdo con la reivindicación 4, que además incluye medios (23) para concurrentemente seleccionar el primer bit de datos (6) y el segundo bit de datos (31) apropiados entre todos los estados del entramado en respuesta a la selección de la métrica de trayectoria mínima entre todos los estados de entramado.

5. Un sistema de acuerdo con la reivindicación 4, en donde la red de rastreo hacia atrás (33) además comprende medios (45) para almacenar el valor del primer bit de datos (6) y el valor estimado del segundo bit de datos (31).

6. Un sistema de acuerdo con la reivindicación 5, que incluye además medios (41) para proporcionar una pluralidad de secuencias de datos descodificados de entramado y medios (52) para identificar una de una pluralidad de secuencias de datos descodificados de entramado con un apuntador actualizado a través de la identificación de los estados de entramado antecedentes con dichos datos de decisión.

7. Un sistema de acuerdo con la reivindicación 6, en donde el apuntador selecciona uno de los primeros bits de datos (6) y uno de los segundos bits de datos (31) como bits de datos correctamente descodificados.

8. En un sistema para procesar datos de video que comprende grupos de paquetes de datos codificados de entramado intercalados formados de pares de datos que contienen un primer bit de datos y un segundo bit de datos, un método para proporcionar datos descodificados de entramado que comprende los pasos de: calcular un valor para el primer bit de datos: estimar un valor para el segundo bit de datos; generar datos de decisión asociados con las transiciones de estado del entramado en respuesta a dichos datos de video; identificar una secuencia de estados de entramado antecedentes de acuerdo con un entramado de transición de estado, en donde dichos estados antecedentes se identifican para una secuencia de paquetes intercalados colocados en respuesta a dichos datos de decisión; y proporcionar dichos datos descodificados de entramado en respuesta a dicha secuencia identificada de estados de entramado antecedentes.

9. Un sistema de acuerdo con la reivindicación 8, que comprende además el paso de calcular para una bifurcación de entramado actual el valor del primer bit de datos y el valor estimado del segundo bit de datos.

10. Un sistema de acuerdo con la reivindicación 9, que comprende además el paso de concurrentemente seleccionar el primer bit de datos y el segundo bit de datos apropiado dentro de un estado de entramado en respuesta a la selección de la métrica de trayectoria mínima dentro del estado de entramado.

11. Un sistema de acuerdo con la reivindicación 10, que comprende además el paso de concurrentemente seleccionar el primer bit de datos y el segundo bit de datos apropiado dentro de todos los estados de entramado en respuesta a la selección de la métrica de trayectoria mínima entre todos los estados de entramado.

12. Un sistema de acuerdo con la reivindicación 8, que comprende además los pasos de: proporcionar una pluralidad de secuencias de datos descodificados de entramado; e identificar una de una pluralidad de secuencias de datos descodificados de entramado con un apuntador actualizado identificando los estados de entramado antecedentes con dichos datos de decisión.

13. Un sistema de acuerdo con la reivindicación 12, que comprende además el paso de actualizar el apuntador una vez para cada era.

14. Un descodificador de entramado (1) que tiene una pluralidad de bifurcaciones de entramado y estados de entramado para descodificar símbolos codificados que tienen por lo menos un primer bit de datos y un segundo bit de datos, el descodificador de entramado (1) comprende una computadora métrica de bifurcación (2), la computadora métrica de bifurcación (2) estando adaptada para calcular un valor de métrica entre el símbolo codificado recibido por el descodificador de entramado y el símbolo codificado asociado con las bifurcaciones de entramado, la computadora de métrica de bifurcación (2) genera una pluralidad de bits de salida (14, 15) asociados con una bifurcación de entramado actual conducida desde un estado de entramado, los bits de salida (14, 15) identifican características del primero y segundo bits de datos.

15. El descodif ícador de entramado de acuerdo con la reivindicación 14, en donde la computadora de métrica de bifurcación (2) además comprende una pluralidad de subunidades de computadora (3), cada subunidad de computadora (3) estando asociada con un estado de entramado particular, cada subunidad de computadora (3) genera una pluralidad de señales (12, 13, 14, 15, 16, 17) que identifican una característica estimada de cada bifurcación de entramado que deja el estado de entramado particular asociado con la subunidad de computadora.

16. El descodificador de entramado de acuerdo con la reivindicación 15, que comprende además una unidad de agregar-comparar-seleccionar (8), la unidad de agregar-comparar-seleccionar recibe los bits de salida de la computadora de métrica de bifurcación (12, 13, 14, 15, 16, 17) que identifica las características del primero y segundo bits de datos, la unidad de agregar-comparar-seleccionar (8) selecciona, el primero (6) y el segundo (31) bits de datos apropiados en base a la selección de la métrica de trayectoria mínima.

17. El descodificador de entramado de acuerdo con la reivindicación 16, en donde la unidad de agregar-comparar-seleccionar (8) además comprende una pluralidad de subunidades de agregar-comparar-seleccionar (23), cada subunidad de agregar-comparar-seleccionar estando asociada con un estado de entramado particular, cada subunidad de agregar-comparar-seleccionar (23) selecciona el primero (6) y el segundo (31) bit de datos apropiado correspondiente a cada estado en base a la selección de la métrica de trayectoria mínima dentro del estado.

18. El descodificador de entramado de acuerdo con la reivindicación 17, que comprende además una unidad de rastreo hacia atrás (33), la unidad de rastreo hacia atrás recibe el estimado (31) del segundo bit de datos de cada subunidad de agregar-comparar-seleccionar (23) y selecciona uno de los segundos bits de datos estimados (31) como un bit de datos correctamente descodificado.

19. El descodificador de entramado de acuerdo con la reivindicación 18, en donde la unidad de rastreo hacia atrás (33) recibe el valor (6) del primer bit de datos de cada subunidad de agregar-comparar-seleccionar (23) y selecciona uno de los primeros bits de datos (6) como un bit de datos correctamente codificado.