KR100988224B1 - 트렐리스 디코딩된 데이터 제공 장치 및 방법과, 트렐리스 디코더 - Google Patents

Abstract

고화질 텔레비전 신호 처리에 사용하기 위한 트렐리스 디코딩 시스템(1). 트렐리스 디코딩 시스템은 상태 전이 트렐리스에 따라 선행하는 트렐리스 상태의 시퀀스를 식별하는 트레이스백(traceback) 유닛(33)을 포함한다. 분기 메트릭(branch metric) 컴퓨터(2)는 8 개별 서브유닛(3)을 포함하며, 한 서브유닛은 각각의 가능한 트렐리스 상태를 위한 것이다. 각각의 서브유닛(3)은 특정 서브유닛(3)에 의해 표시되는 트렐리스 상태를 출력하는 두 트렐리스 분기를 나타내는 두 출력 비트(14,15)를 발생시킨다. 가산-비교-선택 유닛(8)은 8 개별 서브유닛(23)을 포함하고, 각각의 서브 유닛은 특정 트렐리스 상태와 관계 있다. 각각의 서브유닛(23)은 분기 메트릭 컴퓨터(2)로부터 수신된 2 비트(28, 29)를 입력으로서 그리고 2 비트(6, 31)를 출력으로서 포함한다. 비트(31)는 비트(28, 29)로부터 선택된다. 비트(6)는 각각의 서브유닛(23)에 입력되는 분기 메트릭 정보(26, 27)로부터 선택된다. 트레이스백 제어 및 메모리 유닛(33)은 가산-비교-선택 유닛(8)으로부터의 출력 비트(6, 31)를 입력으로서 수신하는 N 대 1 멀티플렉서(49)를 포함한다. 본 시스템은 종래 기술로부터 하드웨어 축소를 제공한다.

Description

트렐리스 디코딩된 데이터 제공 장치 및 방법과, 트렐리스 디코더{APPARATUS AND METHOD FOR PROVIDING TRELLIS DECODED DATA, AND TRELLIS DECODER}

본 발명은 전반적으로 디지털 신호 처리의 분야에 관한 것이고, 특히 다중 모드 트렐리스 인코딩된 고화질 텔레비전(HDTV) 신호를 디코딩하기에 적합한 트렐리스 디코더에 관한 것이다.

본 발명은 2002년 4월 16일자로 출원된 미국 특허 가출원 제 60/372,971호를 우선권으로 주장한다.

미국의 HDTV용 차세대 텔레비전 시스템 위원회｛ATSC: Advanced Television Systems Committee｝ 표준은 시스템 성능을 개선하는 수단으로서 순방향 에러 정정(FEC: forward error correction)을 포함하는 8 비트 (매 심볼당 8 레벨) 잔류 측파대(VSB: vestigial sideband) 송신 시스템을 구체적으로 기술하고 있다. 송신 FEC 시스템은 바이트 인터리버(interleaver)와 트렐리스 인코더를 수반하는 리드 솔로몬 인코더(Reed Solomon encoder)로 구성된다. 수신 시스템은 대응하는 트렐리스 디코더, 바이트 디인터리버(deinterleaver) 및 리드 솔로몬 디코더를 포함한다. 트렐리스 코딩은 특정 잡음 소스로 인한 혼신을 방지하도록 다른 기술과의 조합에서 사용된다. 도 1은 FEC 구성 요소를 강조하는 전형적인 HDTV 송신기 및 수신기에 대한 단순화된 블록도 이다.

HDTV용 트렐리스 코딩 요구 사항은 ATSC가 준비한 1995년 4월 12일자의 HDTV 송신용 디지털 텔레비전 표준에 관한 섹션 4.2.4 - 4.2.6(부록 D), 10.2.3.9, 10.2.3.10 및 다른 섹션에 제시된다. HDTV 표준은 12 인터리브드(interleaved) 데이터 스트림을 처리하기 위해 송신기에서 12 병렬 트렐리스 인코더와 수신기에서 12 병렬 트렐리스 디코더를 포함하는 인터리빙 기능을 사용하는 트렐리스 코딩 시스템을 제안한다. 사용된 트렐리스 시스템은 비율 2/3 트렐리스 코딩된 변조(TCM: trellis coded modulation) 코드를 이용한다. 코드는 비율 1/2, 4 상태 돌림형 인코더(convolutional encoder)를 사용하여 1 비트를 코딩하고 그 다음에 차동으로 프리코딩(precode) 되는 FEC 코딩되지 않는 비트를 부가함으로써 구현된다. 인코더에 의해 발생된 3 코딩된 비트의 각각의 세트는 8 레벨 VSB 변조기 심볼로 매핑(map) 된다. 도 2는 차동 프리코더(precoder)와, 트렐리스 인코더와, 대응 8비트 레벨 VSB 심볼 매퍼(mapper)를 도시하는 블록도이다. 12 동일 인코더와 프리코더가 순차적으로 사용되어 한번에 각각 1 바이트씩 처리하고 이어서 한꺼번에 하나의 완전한 심볼을 송신한다. 입력 데이터 비트 X1 및 X2는 3비트 Z2, Z1, Z0으로 인코딩 된다. 각각의 3비트 워드는 8 비트 심볼 R 중 하나와 대응한다. X2는 프리코더에 의해 처리되어 인코딩된 비트 Z2를 제공한다. X1은 트렐리스 인코더에 의해 두 비트 Z1, Z0으로 인코딩 된다. 도 3은 12 인코더 인터리빙 방식을 설명하는 반면에 도 4는 12 디코더 디인터리빙 시스템을 도시한다.

12 인코더 인터리빙에 대한 필요성은 가까운 장래에 HDTV와 공존할 가능성이 있는 NTSC(National Television Standard Committee) 아날로그 텔레비전 공동 채널 혼신 제거의 요구에서 비롯된다. NTSC 거부 필터는 NTSC 오디오, 색 및 비디오 반송파에서 또는 그 근방에서 널(null)과 함께 사용된다. 필터는 복조기에 부가된 12 심볼 탭 지연 라인이며, 발명의 명칭이 디지털 고화질 텔레비전용 공동 채널 혼신 축소 시스템(CO-CHANNEL INTERFERENCE REDUCTION SYSTEM FOR DIGITAL HIGH DEFINITION TELEVISION)이고 1992년 2월 4일 시타(Citta) 등에게 허여된 미국 특허 제 5,086,340호에서 논의된 바와 같이, NTSC 혼신이 실제로 검출될 때에만 사용된다. 아무런 NTSC 혼신도 검출되지 않을 때 가법 화이트 가우시안 잡음(AWGN: Additive white Gaussian noise) 채널용 최적 트렐리스 디코더는 4 상태 비터비 디코더(Viterbi decoder) 이다. NTSC 혼신이 있을 때 NTSC 거부 필터는 수신된 신호에 상관관계를 삽입하며, 이것은 최적 트렐리스 디코더에 복잡성을 더한다. 12 인코더/디코더 인터리빙 방식은 각각의 디코더로 하여금 12 심볼 지연 대신 1 심볼 지연을 가지고 거부 필터를 검토할 수 있게 한다. 이는 최적 트렐리스 디코더가 8 상태 비터비 디코더로서 구현될 수 있게 한다. 도 5는 12 순차 디코더 각각에 대해 NTSC 거부 필터를 구비한 및 구비하지 않은 트렐리스 디코딩 시스템에 대한 도면이다.

NTSC 혼신이 없을 때, 최적 HDTV 트렐리스 디코더는 도 6에 도시된 4 상태 트렐리스를 포함한다. 트렐리스의 각각의 분기는 한 쌍의 세트 또는 코세트(coset) a, b, c 또는 d와 연관된 두 전이로 구성된다. 각각의 코세트의 두 심볼은 표 1에 나타나 있다.

표 1

코세트	8 레벨 VSB 심볼
a = (a-, a+)	(-7, +1)
b = (b-, b+)	(-5, +3)
c = (c-, c+)	(-3, +5)
d = (d-, d+)	(-1, +7)

도 6은 전이와 대응 인코더 입력 X2와 X1 사이의 관계를 나타낸다. 4 상태 트렐리스의 각각의 상태는 트렐리스의 한 측면 상의 2진 표시와 트렐리스의 다른 측면 상의 10진 표시로 식별된다.

NTSC 혼신이 있고 NTSC 거부 필터가 활성화되는 경우, 각각의 12 트렐리스 디코더는 부분 응답 신호를 수신하고, 거부 필터는 매 디코더당 1 심볼 지연을 갖는다. 거부 필터에 의해 야기된 추가의 메모리 지연은 결과적인 트렐리스 디코더로 하여금 필터 전달 함수와 4 상태 트렐리스의 결합이 되게 할 것이다. 결과적인 부분 응답 트렐리스 디코더는 8 상태 트렐리스를 갖춘 트렐리스 디코더와 등가이다.

도 6에 도시된 바와 같이, 8 상태 트렐리스의 각각의 상태는 자신의 이진 표시와, 4 상태 트렐리스 상태와 자신의 관계와, 그 상태로 수렴하는 트렐리스 분기 두 세트와 연관된 코세트에 의해 식별된다. 원래 트렐리스에서의 4 상태 각각은 2 성분으로 분리되고, 각각의 성분은 그 상태로의 분기를 나타내는 상이한 코세트와 연관된다. 예를 들면, 4 상태 트렐리스에서의 상태 0은 8 상태 트렐리스에서 상태 0a, 0c로 된다. 상태 0a는 단지 코세트 a와 관련된 상태로의 전이를 나타내고, 상태 0c는 코세트 c와 관련된 상태로의 전이를 나타낸다. 따라서 상태 0a로 인도하는 모든 분기는 코세트 a와 관련 있고, 상태 0c로 인도하는 모든 분기는 코세트 c와 관련된다.

도 7은 NTSC 공동 채널 혼신 하에서 트렐리스 코딩된 변조 통신 시스템에 대 한 단순화된 블록도이다. 데이터 입력 시퀀스는 x로 표시되고, z는 인코더 출력 시퀀스, 송신된 시퀀스 또는 코드워드(codeword)이며, w는 AWGN 시퀀스이며, r은 수신된 심볼 시퀀스이며, y는 NTSC 거부 필터 출력 시퀀스이며, x*는 디코딩된 데이터 시퀀스이다. 트렐리스 디코더는 그 입력에서 부분 응답 신호 플러스 잡음을 수신한다. 부분 응답 신호는 8 레벨 VSB 심볼로부터 파생되며, -7로부터 +7까지의 범위에 걸친 15 가능 진폭 레벨을 갖기 때문에 15 레벨 VSB로 알려져 있다.

발명의 명칭이 트렐리스 디코더에서 코드 시퀀스 검출(CODE SEQUENCE DETECTION IN A TRELLIS DECODER)이고 1998년 11월 24일 휴(Hu) 등에게 허여된 미국 특허 제 5,841,478호는 (NTSC 혼신이 나타나거나 또는 NTSC 혼신이 나타나지 않는) 두 모드 사이에 끊김 없이(seamlessly) 스위칭하고 도 4에 설명된 12 디인터리브드(deinterleaved) 코딩된 시퀀스를 순차적으로 디코딩 할 수 있는 적응 트렐리스 디코더를 개시한다. 도 8에 도시된 휴 등의 디바이스의 단순화된 블록도는 두개의 주 입력 즉, 코딩된 심볼의 수신된 시퀀스와, 입력 모드를 8 레벨 또는 15 레벨 VSB로서 식별하는 제어 입력 vsb_mode를 구비하는 트렐리스 디코더를 도시한다. 도 8에 포함되지 않은 추가 입력은 클록 및 글로벌 시스템 리세트이다. 디코더 출력은 디코딩된 바이트의 시퀀스이다.

코딩된 심볼의 수신된 시퀀스는, 심볼 시퀀스 내에서 필드 및 세그먼트 동기화 패턴을 검출하고 대응 sync 신호를 발생하는 동기화 제어 유닛의 입력의 역할을 한다. 그 다음에, 이러한 sync 신호는 수신된 심볼 시퀀스 내에서 코딩된 데이터를 식별하고 sync 패턴을 제거하는 인에이블 신호를 생성하는데 사용된다. 코딩된 데 이터 시퀀스는 분기 메트릭 컴퓨터(BMC: branch metric computer)와 지연 유닛에 전송된다. 게다가 동기화 및 제어 유닛은 sync 조건의 출력이 발생할 때마다 또는 글로벌 리세트와 같은 다른 입력에 응답하여, 파워 온에서 디코더를 리세팅하는데 사용되는 등록된 리세트 신호를 발생한다. 리세트 신호 및 인에이블 신호는 모두 다른 디코더 유닛으로 전송된다.

BMC 유닛은 각각의 수신되고 인코딩된 심볼과 트렐리스 분기와 연관되고 인코딩된 심볼 사이의 메트릭 값을 계산한다. BMC 유닛은 각각의 상태에 대해 하나씩, 8 BMC 서브유닛으로 구성된다. 각각의 BMC 서브유닛은 도 6의 프로토콜에 따른 상태로부터 2 분기에 대한 메트릭을 계산하며, 그 다음에 분기 메트릭의 쌍을 가산-비교-선택(ACS) 유닛에 전송한다. 제어 입력 vsb_mode는 메트릭이 8 레벨 VSB 모드와 연관되는지 또는 15 레벨 VSB 모드와 연관되는지를 식별한다. 디코더 구조는 8 상태 트렐리스가 4 상태 트렐리스의 작동을 모방할 수 있기 때문에 두 작동 모드 모두에 대해 도 6에서 설명된 8 상태 트렐리스를 사용한다.

ACS 유닛은 또한 매 상태당 하나씩, 8 서브유닛으로 나누어지고, 각각의 서브유닛은 하나의 관련된 저장 경로 메트릭 값을 갖는다. ACS 유닛은 16 분기 메트릭을 수신하며, 16 임시 경로 메트릭 값을 발생하기 위해 그들을 대응하는 8 저장 경로 메트릭 값에 더한다. 이어서 각각의 ACS 서브유닛은 그 상태에 이르게 하는 2 분기에 대응하는 2 임시 경로 메트릭 값을 비교한다. 각각의 ACS 서브유닛은 그 다음에 그 상태에 이르게 하는 최소 경로 메트릭 값을 선택하고, BMC 유닛에 이 정보를 반환하고, 그 대응 저장 경로 메트릭 값을 갱신한다. BMC 유닛은 NTSC 혼신의 경우에 메트릭을 계산하기 위하여 각각의 상태로 이전에 코딩된 심볼에 관한 정보를 필요로 한다. ACS 유닛은, 각각의 상태에 이르게 하는 분기의 쌍 중 어느 분기가 그 상태에 이르게 하는 최소 경로와 연관되는가를 식별하는 각각의 상태에 대한 비트 포인터를 발생한다. 8 비트 포인터는 그 다음에 트레이스백(traceback) 유닛에 전송된다. ACS 유닛은 또한 8 상태 경로 메트릭 가운데 최소 값을 갖는 한 경로를 선택하고, 최소 상태 정보를 트레이스백 유닛에 전송한다. 최종적으로, ACS 유닛은 경로 메트릭 정보를 동기화 감시 유닛에 전송한다.

동기화 감시 유닛은 수신된 심볼 시퀀스가 8 트렐리스 상태 중 하나와 연관된 메트릭 값을 관찰하고 관찰된 메트릭 값을 임계치와 비교함으로써 동기화 감시 유닛에 의해 적절히 정렬되는가의 여부를 결정한다. 임계치가 만족되지 않으면 sync 신호의 출력은 동기화 제어 유닛에 전송된다.

트레이스백 제어 및 메모리 유닛은 버퍼 메모리에서 각각의 최소 상태 경로와 연관된 수신된 비트 포인터를 저장한다. 저장된 비트 포인터는 트렐리스를 통해 후방으로 추적하는데 사용되는 반면, 새로이 수신된 비트 포인터는 트렐리스를 통하여 전방으로 추적하는데 사용된다. 그 결과 트레이스백 제어 및 메모리 유닛은 도 2 및 도 6에 설명된 바와 같은 정보 비트 X1을 반사하는 트렐리스 디코딩된 결정 비트의 시퀀스를 발생한다. 이들 디코딩된 비트는 재-인코더(re-encoder) 및 트렐리스 디매퍼(demapper)에 전송된다.

재-인코더는 등가 Z0, Z1 비트를 생성하도록 수신되고 디코딩된 비트를 사용하는 도 2의 복제이다. 이들 재-인코딩된 비트는 트렐리스 디매퍼에 전송된다. 동 시에, 코딩된 심볼의 수신된 시퀀스의 지연된 버전(version)은 지연 유닛에 의해 발생되고 트렐리스 디매퍼에 전송된다. 트렐리스 디매퍼는, 인코딩된 비트 Z2와 대응 정보 비트 X2를 식별하도록 재-인코딩된 비트 Z0, Z1과 함께, 지연되고 수신되며 코딩된 시퀀스를 사용한다. 트렐리스 디매퍼는 그 다음에 디코딩된 비트 X1, X2를 바이트 어셈블러에 전송하고 바이트 어셈블러는 정보 비트를 바이트로 구성한다.

재-인코더 및 트렐리스 디매퍼의 사용을 위한 동기(motivation)는 어떠한 그 비트에 관한 정보도 BMC 유닛에 의해 ACS 및 트레이스백 유닛에 전송되지 않기 때문에 정보 비트 X2를 디코딩 하기 위한 것이다. 따라서, 그 정보를 회복하기 위하여 수신되고 코딩된 시퀀스를 지연시키는 지연 유닛에 대한 필요성이 있다. 이러한 지연은 지연이 바이패스(bypass)하는 모든 유닛 즉, BMC, ACS 및 트레이스백 유닛에서의 지연을 조화시켜야 하므로 지속 기간이 비교적 길다. 트레이스백 유닛은 특히 일반적으로 큰 메모리 블록을 가지며, 연관된 결과적인 지연(latency)을 갖는다. 수신되고 코딩된 시퀀스는 보통 실질적인 크기의 총 메모리 지연을 나타내는 다수의 비트(8 내지 10)로 양자화 된다. 재-인코딩, 디매핑(demapping) 및 비교적 큰 지연 유닛에 대한 필요성을 제거하는 트렐리스 구조가 필요하다.

본 발명은 ATSC HDTV 표준과 NTSC 혼신 모드의 12 디코더 인터리빙 구조를 조화시키는 트렐리스 디코더 시스템이다. 본 발명은 다중 동작 모드 사이에 끊김 없이 스위칭하고 입력 인터리브드 코드를 디코딩하는 적응 트렐리스 디코더를 포함한다. 본 시스템은 하드웨어 축소를 가능하게 한다. 이러한 시스템은 다중 모드 사이에 적합하게 스위칭 하는데 필요하고 입력 인터리브드 코드를 디코딩 하는데 필요한 유사한 트렐리스 디코더 디바이스에 적용될 수 있다.

본 디자인은 종래의 트렐리스 디코딩 구조에 있는 작동 블록중 3 블록을 제거한다. 특히, 지연 유닛, 재-인코더 및 트렐리스 디매퍼는 분기 메트릭 컴퓨터(BMC: branch metric computer), 가산-비교-선택(ACS: add-compare-select) 유닛 및 트레이스백 유닛에서 새로운 개선으로 인해 필요치 않다. 동기화 제어기, 동기화 감시기, 및 바이트 어셈블러와 같은 나머지 요소는 불변 상태로 남아있다. 본 발명은 비트 X2 관련 정보가 BMC 유닛에 존재하고 그러한 정보가 ACS 및 트레이스백 유닛에 전송되며, 그에 의해 재-인코딩, 디매핑 및 큰 지연 유닛에 대한 필요성을 제거하게 된다는 사실을 이용한다.

도 1은 종래 기술의 HDTV 송신기 및 수신기 시스템의 단순화된 블록도.

도 2는 종래 기술의 HDTV 트렐리스 인코더, 차동 프리코더 및 심볼 매퍼에 대한 블록도.

도 3은 종래 기술의 HDTV 트렐리스 인코더 인터리버에 대한 블록도.

도 4는 종래 기술의 HDTV 트렐리스 디코더 디인터리버에 대한 블록도.

도 5는 NTSC 거부 필터의 존재 및 부재를 도시하는 종래 기술의 HDTV 트렐리스 디코더에 대한 블록도.

도 6은 종래 기술의 4 및 8 상태 트렐리스에 대한 개략도.

도 7은 NTSC 혼신 거부부를 갖춘 종래 기술의 트렐리스 코딩된 변조 시스템에 대한 개략도.

도 8은 종래 기술의 트렐리스 디코더 구조에 대한 블록도.

도 9는 본 발명의 원리에 따라 구성된 트렐리스 디코더 시스템에 대한 블록도.

도 10은 본 발명의 원리에 따라 구성된 BMC 서브유닛에 대한 입력/출력 도면.

도 11은 도 10에 설명된 BMC 서브유닛에 대한 트렐리스 상태에 대한 입력 및 출력에 대한 개략도.

도 12는 도 10에 설명된 BMC 서브유닛에 대한 블록도.

도 13은 본 발명에서 사용된 거리 컴퓨터 알고리즘을 설명하는 흐름도.

도 14는 본 발명의 원리에 따라 구성된 ACS 서브유닛에 대한 개략도.

도 15는 도 14에 설명된 ACS 서브유닛의 입력 및 출력에 대한 개략도.

도 16은 본 발명의 원리에 따라 구성된 모든 경로 트레이스백 및 순방향 트레이스 유닛에 대한 블록도.

도 17은 본 발명에 따른 원리에 따라 구성된 모든 경로 트레이스백 유닛에 대한 블록도.

도 9를 참조하면, 본 발명의 단순화된 블록도는 도 8에 도시된 종래 기술의 트렐리스 디코더 구조보다 3만큼 더 적은 요소를 갖는 트렐리스 디코더(1)를 도시 한다. 종래 기술의 BMC에서처럼, 개선된 BMC 유닛(2)은 8 BMC 서브유닛을 포함하며, 각각의 서브유닛은 개별 트렐리스 상태에 대응한다. 도 10에서 알 수 있는 바와 같이, 각각의 BMC 서브유닛(3)은 수 개의 입력 및 출력을 포함하고, 명료하게 하기 위하여, 클록, 리세트 및 인에이블 입력은 배제된다. BMC 서브유닛(3)의 입력(4)은 트렐리스 디코더(1)의 입력에 나타나는 각각의 샘플에 대한 수신된 심볼(5)인 rx_symb이다. 입력(6)은 ACS 유닛(8)의 출력(7)으로부터 발생되는 비트 입력인 acs_surv이다. 입력(6)은 이전의 트렐리스 분기에 대한 특정 BMC 서브유닛 트렐리스 상태로의 잔존 경로를 나타낸다. 도 6의 검사에서 알 수 있는 바와 같이, 두 상이한 이전의 상태로부터 유도되는 각각의 상태로의 두 잔존 경로가 있다.

입력(9)은 NTSC 거부 필터가 존재하지 않는 8 레벨 VSB 경우에 대응하는 4 상태 트렐리스에 대해 0의 값을 갖는 제어 비트인 vsb_mode이다. 입력(9)은 NTSC 거부 필터가 사용될 때 생성되는 15 레벨 VSB 경우에 대응하는 8 상태 트렐리스에 대해 1의 값을 갖는다. 입력(10)은 bit_ui이고 입력(11)은 bit_vi이며, 이들 입력은 이전의 트렐리스 분기 계산 동안 8 BMC 서브유닛(3)중 한 유닛으로부터의 출력 비트에 대응한다. 심볼 ui는 입력(6)이 0일 때 발생되며, 심볼 vi는 입력(6)이 1의 값을 가질 때 발생된다.

출력(14)은 bit2_uo이고 출력(15)은 bit2_vo이다. 서브유닛(3)에 의해 표시되는 상태로부터 이르게되는 두 분기는 uo와 vo로 분류되고, 이들 분기에 대응하는 출력 비트는 각각 bit2_uo와 bit2_vo이다. 이들의 값은 현재의 분기에 대해 계산된다. 심볼 uo와 vo는 도 2 및 도 6에서 설명되는 입력 비트 X1과 연관된다. uo 비트는 비트 X1이 0 값을 가질 때 발생되는 반면, 비트 vo는 비트 X1의 값이 1일 때 발생한다. 출력 비트(14, 15)는 대응 분기 u 및 v에 대한 예측된 정보 비트 X2를 나타내며, ACS 유닛(8)에 대한 입력(18)의 역할을 한다. 출력(12)은 bit_uo이고 출력(13)은 bit_vo이다. 출력(12, 13)이 출력되기 전에 1 분기만큼 지연되는 것을 제외하면, 출력(12, 13)은 각각 출력(14, 15)과 동일하다. 출력(16)은 bm_uo이고 출력(17)은 bm_vo이며, bm_uo와 bm_vo는 특정 서브유닛(3)에 의해 표시되는 상태로부터의 현재의 트렐리스 분기 uo, vo에 대한 각각의 출력 분기 메트릭이다. 출력(16, 17)은 ACS 유닛(8)의 입력(18)의 역할을 한다.

또한 도 11을 참조하면, 8 개별 BMC 서브유닛의 상호 접속이 도시된다. 심볼 uo 및 vo는 각각의 BMC 서브유닛의 출력(12, 13)과 관련된다. 예를 들면, 서브유닛 bmc6의 경우, 경로(19)의 출력 bit_uo는 입력 비트 X1이 0과 동일할 때 생성되는 트렐리스 분기, 즉 트렐리스 분기가 상태 1에 이를 때 생성되는 트렐리스 분기와 관련된다. 그러나 BMC 유닛(2)에서 실행된 메트릭 계산에 따라 bit_uo 또는 bit_vo의 값은 도 2와 6에서 볼 수 있는 바와 같이 비트 X2의 가장 적당한 값을 반영한다.

심볼 ui는 입력(6)이 0일 때 발생되며, 심볼 vi는 입력(6)이 1의 값을 가질 때 발생된다. 입력(6)은 ACS 유닛(8)의 출력(7)으로부터 발생된 비트 입력인 acs_surv 비트이다. 이러한 방식으로, 입력(6)의 값은 이전 트렐리스 분기에 대한 특정 BMC 서브유닛 트렐리스 상태로의 잔존 (최소 메트릭) 경로를 나타낸다. 예를 들면, bcm6의 입력으로 전송된 acs_surv 비트가 1이면, 이것은 bit_vi가 acs_surv 비트의 값에 응답하여 선택되었기 때문에 상태 6으로의 잔존 경로(20)가 상태 4로부터 비롯된 것임을 나타낸다. 달리 말하면, acs_surv 비트가 1의 값을 가지면 상기 acs_surv 비트를 수신하는 서브유닛(3)은 bit_vi를 선택할 것이다.

또한 도 12를 참조하면, BMC 서브유닛(3)의 소자를 볼 수 있다. 거리 컴퓨터(21, 22)는 유사하며, 특정 희망 메트릭을 성취하도록 프로그램되거나 설계될 수 있다. 상수 w- 및 w+는 acs_surv 비트에 의해 선택된 특정 상태로의 이전 분기와 관련된 코세트의 심볼이다. 각각의 상태는 도 6에 제시된 값을 갖는다. 또한 도 13을 참조하면 거리 컴퓨터(21, 22)에 의해 사용된 알고리즘이 이해될 수 있다. 이 알고리즘은 미국 특허 제 5,841,478호에 설명된 절대 유클리드 메트릭(absolute Euclidean metric)을 계산한다. 상기 알고리즘에서 d의 값은 각각 uo 및 vo의 값을 발생하기 위하여 u 또는 v로 교체된다. 상수 d-와 d+는 각각 거리 컴퓨터(21)(uo) 및 (22)(vo)에 대해 실제로 u- 및 u+ 또는 v- 및 v+이다. 이러한 상수는 특정 상태로부터의 분기 u 또는 v와 연관된 코세트의 심볼에 대응한다. 도 6에서 알 수 있는 바와 같이, 각각의 상태는 그 대응 값을 갖는다. 다른 알고리즘은 원하는 다른 메트릭 용으로 사용될 수 있다.

미국 특허 제 5,841,478호에서의 종래 기술로부터 본 발명의 중요한 개선은 BMC 서브유닛(3)에서 출력(14, 15)을 포함하는 것이다. 출력 비트(14, 15)는 각각 대응 분기 u 및 v에 대한 예측된 정보 비트 X2를 나타내며, ACS 유닛(8)의 입력(18)의 역할을 한다. ACS 유닛(8)은 8 서브유닛(23)으로 나누어지고 각각의 서브유닛(23)은 특정 트렐리스 상태에 대응한다. 도 14에서 가장 잘 알 수 있듯이, 각각의 ACS 서브유닛(23)은 pm_u 입력(24)과 pm_v 입력(25)을 포함한다. 입력(24, 25)은 상태의 저장된 메트릭 값 u 및 v를 각각 포함하며, 저장된 메트릭 값은 서브유닛(23)에 의해 표시되는 특정 상태로 합병된다. bm_u 입력(26)과 bm_v 입력(27)은 각각 현재의 트렐리스 분기 u 및 v(0 및 1)에 대해 BMC 서브유닛(3)에 의해 발생되는 분기 메트릭이며 이러한 분기 메트릭은 특정 ACS 서브유닛 상태로 합병된다. bit2_u 입력(28) 및 bit2_v입력(29)은 각각 현재의 트렐리스 분기 u 및 v(0 및 1)에 대해 BMC 서브유닛(3)에 의해 발생되는 예측된 정보 비트 X2를 나타내며, 이들 정보 비트 X2는 특정 ACS 서브유닛(23) 상태로 합병된다. bit2_u 및 bit2_v 입력은 각각의 BMC 서브유닛(3)으로부터 수신된 각각의 bit2_uo 및 bit2_vo 출력(14, 15)의 순간 선택이다.

서브유닛(23)의 pm_out 출력(30)은 특정 ACS 서브유닛 상태와 연관된 갱신된 경로 메트릭이다. 경로 메트릭 값은 원 pm_u와 pm_v 값이 대응 bm_u 입력(26)과 bm_v 입력(27) 값에 가산된 후 갱신된다. 비교는 메트릭 값 u와 v 사이에 이루어지며 최소 값은 pm_out(30)에 할당될 값으로 선택된다. acs_surv 출력 비트(6)는 최소 메트릭 경로를 규정하는데 사용되는 알고리즘에 근거하여 한 상태에 이르게 하는 최소 메트릭 경로의 선택에 따라 0 또는 1이다. bit2_out 출력(31)은 acs_surv 비트(6)의 값에 근거하여 두 입력(28, 29)(각각 bit2_u 및 bit2_v)으로부터 선택된 예측된 정보 비트 X2이다. 비트(6)에 대한 0값은 bit2_u 입력(28)을 선택하고, 비트(6)에 대한 1값은 bit2_v 입력(29)을 선택한다.

8 ACS 서브유닛(23)에 더하여, ACS 유닛(8)은 모든 서브유닛(23)의 pm_out(30) 메트릭을 비교하고, acs_min(32)으로 식별되는 최소 메트릭을 갖는 특정 서브유닛(23)을 식별한다. acs_min(32)은 트레이스백 유닛(33)의 입력이다. 대안으로, 모든 상태가 동일한 과거 정보를 포함할 것 같은 충분한 트레이스백 깊이를 기존의 트레이스백 유닛이 가지기 때문에 acs_min 값과 관련된 상태는 고정될 수 있다. 도 15는 8 ACS 서브유닛(23)의 상호접속을 도시한다. 심볼 u 및 v는 각각 ACS 서브유닛(23)의 입력 pm_u(24) 및 pm_v(25) 또는 bm_u(26) 및 bm_v(27)와 관련된다. 임의의 두 ACS 서브유닛 사이의 관계는 도 11에 도시된 바와 같이 BMC 서브유닛(3)의 대응 쌍 사이의 관계를 따른다. 더 나아가, 임의의 BMC 서브유닛(3)과 임의의 ACS 서브유닛(23) 사이의 관계는 도 11 및 도 15에 도시된 관계로 규정된다. 예를 들면, acs6은 acs1에 출력(34)을, acs7에 출력(35)을 제공한다. 마찬가지로 acs6은 bmc1 및 bmc7에 출력을 제공한다. BMC 서브유닛 bmc6은 bmc1에 출력(19)을 제공하고 bmc7에 출력(36)을 제공한다. 마찬가지로 bmc6은 acs1과 acs7에 출력을 제공한다. 역으로 ACS 서브유닛 acs6은 acs5 또는 bmc5에 출력을 제공할 수 없으며, bmc6은 bmc5 또는 acs5에 출력을 제공할 수 없다. BMC의 경우에서처럼 acs6에 의해 발생되는 acs_surv 비트(6)가 1의 값을 가질 경우, 1인 비트(6) 값은 비트 v가 잔존물로서 선택되었음을 의미하기 때문에 상태 6으로의 잔존 경로(또는 최소 메트릭 경로)는 경로(37)를 따라 상태 4에서 비롯되어야 한다. 이것은 또한 bit2_out가 bit2_v와 동일함을 의미한다. 비트 6 값이 그 대신 0이면 0인 비트(6) 값은 비트 u가 잔존물로서 선택되는 것을 의미하기 때문에 상태 6으로의 잔존물 경로는 경로(38)를 따라 상태 0으로부터 비롯되어야 한다. 이것은 또한 bit2_out이 bit2_u와 동일함을 의미한다.

또한 도 16을 참조하면, 개선된 트레이스백 유닛(33)이 이해될 수 있다. 양호한 실시예에서, 사용된 특정 프로토콜은 전체 경로 트레이스백/순방향 트레이스(APTFT: All Path Traceback/Forward Trace) 알고리즘이다. 대안으로서 임의의 일반 트레이스백 알고리즘뿐만 아니라 레지스터 교환 알고리즘도 사용될 수 있다. 미국 특허 제 5,841,478호에서 종래 기술로부터 본 발명의 중요한 개선은 ACS 서브유닛(23)에서의 입력(28, 29)(bit2_u 및 bit_2v)과 대응 출력(31)(bit2_out)을 포함하는 것이다. ACS 유닛(8)의 bit2_out 비트(31)와 acs_surv 비트(6)는 모든 8 상태에 대해 그리고 각각의 트렐리스 분기에 대해 트레이스백 유닛(33)의 데이터 입력(39)의 역할을 한다. 제어 입력(40)은 클록, 인에이블, 리세트, 임의의 sync 신호, 각각의 트렐리스 분기에 대해 최소 메트릭 상태를 식별하기 위해 ACS 유닛(8)의 출력으로서 나타나는 acs_min(32)을 포함한다. 제어 유닛(41)은 모든 제어 신호와 여러 메모리 블록의 판독/기록 어드레싱을 발생한다.

버퍼(42)는 크기 T*N을 갖는 후입 선출(LIFO: last in first out) 메모리이며, 여기서 T는 미리 결정된 잔존 메모리 깊이이고, N은 매 트렐리스당 상태의 수이며, 이 수는 8이다. 버퍼(42)는 ACS 유닛(8)의 출력을 저장한다. 매 분기당 2 비트의 형태인 데이터｛acs_surv 비트(6)와 bit2_out 비트(31)｝는 한 번에 N 상태씩, 도착순으로 버퍼(42)에 기록된다. 데이터는 다음 주기 동안 역순으로 판독되고 한 주기는 분기의 수로 나누어지는 버퍼 메모리의 크기 즉, T/2를 특징으로 한다. 각각의 판독 동작 후 새로운 세트의 입력 데이터는 동일한 메모리 위치에 기록된 다. 각각의 트렐리스 상태에 대한 추가의 입력 bit2_out 비트(31)(예측된 정보 비트 X2)를 저장하기 위하여, 버퍼(42)의 크기는 종래 기술의 트레이스백 유닛에 의해 요구되는 크기의 2배이다.

제어 유닛(41)은 모든 경로 트레이스백 유닛(43)에게 이전 주기로부터 버퍼 메모리(42)를 저장의 역순으로 판독하도록 지시한다. acs_surv 비트(6)는 실제로 특정 상태로 이끄는 트렐리스 잔존 경로에서의 이전 상태로의 포인터이다. 제어 유닛(41)은 모든 경로 트레이스백 유닛(43)으로 하여금 한번에 T/2 샘플의 전체 주기동안 트렐리스를 통해 트레이스백 하도록 acs_surv 비트(6)를 사용하도록 지시한다. 트렐리스를 통해 트레이스백 하기 때문에 모든 경로 트레이스백 유닛(43)은 트렐리스에서 N 상태 각각에 대해 디코딩된 출력(44)을 디코딩된 시퀀스 메모리(45)에 전송한다. 모든 경로 트레이스백 유닛(43)은 따라서 트렐리스에서 N 잔존 경로를 식별하기 위하여 N 상태 포인터를 필요로 한다. N 상태 포인터는 대응 분기에서 이전의 상태에 포인트하기 위하여 모든 분기에 대해 갱신된다.

또한 도 17을 참조하면, 모든 경로 트레이스백 유닛(43)의 상세한 설명이 이해될 수 있다. 상태 포인터(46)는 acs_surv 비트(6) 및 bit2_out 비트(31)와 연관된 N 비트중 어느 비트가 이용될 것인가를 선택한다. acs_surv 비트(6)는 상태 포인터(46)와 함께 경로에서 이전 상태를 발생시킨다. acs_surv 비트(6)는 또한 정보 비트 X1의 예측값인 출력 비트(47) bit1_dec를 발생시킨다. 출력 비트(48) bit2_dec는 선택된 비트(31) bit2_out과 대응한다.

모든 경로 트에이스백 유닛(43)에 의해 제공된 중요한 특성은 각각의 8 트렐 리스 상태에 대해 입력 비트(31) bit2_out와 연관된 N 대 1 멀티플렉서(49)를 추가한다는 것이다. 디코딩된 시퀀스 메모리(45)는 모든 트렐리스 상태에 대해 모든 경로 트레이스백 유닛(43)으로부터 디코딩된 시퀀스(44)(bit1_dec 및 bit2_dec)를 수신한다. 디코딩된 시퀀스 메모리(45)는 디코딩된 시퀀스가 역순으로 2 주기 후에 멀티플렉서(50)에 사용할 수 있게 한다. 입력 데이터(39)는 버퍼 메모리(42)에 정상 순방향 순서로 기록되고 역순으로 모든 경로 트레이스백 유닛(43)으로 전달된다. 모든 경로 트레이스백 유닛(43)의 디코딩된 출력(44)은 디코딩된 시퀀스 메모리(45)에 전송되고 그 후에 시퀀스 메모리(45)로부터 역순으로 판독된다. 두 역순 판독 동작은 서로를 상쇄되고, 최종 디코딩된 데이터(51)는 정확한 순방향 순이다. 시퀀스 메모리(45)에 의해 야기된 2 주기 지연은 2*T*N의 메모리 크기 또는 종래 기술의 디바이스에서 사용된 것의 2배의 메모리 크기를 지시한다. 각각의 트렐리스 상태에 대해 추가의 입력 bit2_dec｛비트(48), 예측된 정보 비트X2｝를 저장할 필요성 때문에 더 큰 메모리가 요구된다.

모든 경로 트레이스백 유닛(43)은 이전의 주기 동안 버퍼링 되었던 ACS 데이터(39)를 판독하고 처리하는 반면, 순방향 트레이스 유닛(52)은 현재 주기의 acs_surv 데이터를 사용하여 트렐리스를 통하여 순방향으로 트레이스 한다. 순방향 트레이스 유닛(52)은 신호 경로(53)를 따라 멀티플렉서(50)에 전송되는 경로 선택 포인터 P를 발생시킨다. 포인터 P는 ACS 유닛(8)에 의해 발생된 최소 상태 경로 입력 신호(7) acs_min과 연관된다. 모든 주기 동안 갱신되는 포인터 P는 최소 상태 경로로 향하고, 2 주기 앞서서 이 경로와 연관된 상태를 부여한다. 순방향 트레이스 및 경로 선택 유닛은 종래 기술에서 잘 알려진 종래의 특성을 갖는다. 멀티플렉서 유닛(50)은 디코딩된 시퀀스 메모리(45) 내에 있는 N 디코딩된 시퀀스중 하나를 선택하도록 순방향 트레이스 포인터 P를 사용한다. 멀티플렉서 출력(51)은 대응하는 디코딩된 비트(들)이다. 디코딩된 시퀀스가 종래 기술의 디바이스에서 발견된 1 비트(bit1_dec) 대신 2 비트(bit1_dec 및 bit2_dec)로 구성되기 때문에, 멀티플렉서(50)의 로직은 배가될 필요가 있다.

앞에서 설명한 바와 같이, 본 발명과 관련된 트렐리스 디코더 구조는 설명된 실시예에 한정되지는 않는다. 다른 구조가 본 발명의 원리에 따라서 도출될 수 있다. 본 발명에서 구체화된 원리는 설명된 8 상태 구조에 한정되지는 않는다.

본 명세서에서 설명된 소자의 기능은 마이크로프로세서의 프로그래밍된 명령 내의 전체 또는 일부에서 구현될 수 있다.

상술한 바와 같이, 본 발명은 전반적으로 디지털 신호 처리의 분야, 특히 다중 모드 트렐리스 인코딩된 고화질 텔레비전(HDTV) 신호를 디코딩하기에 적합한 트렐리스 디코더에 이용할 수 있다.

Claims (20)

1. 인터리브드 트렐리스 인코딩된 데이터 패킷(interleaved trellis encoded data packets)의 그룹을 포함하는 비디오 데이터 처리 시스템에서 트렐리스 디코딩된 데이터를 제공하는 장치(1)로서,

   상기 비디오 데이터에 응답하여 트렐리스 상태 전이와 연관된 결정 데이터(28, 29)를 발생하는 수단(2)으로서, 한 쌍의 제 1 및 제 2 데이터 비트로부터 제 2 정보 데이터 비트에 대한 예측된 값을 선택하는 수단을 포함하는 분기 메트릭 컴퓨터(branch metric computer)를 포함하는, 결정 데이터 발생 수단(2)과,

   상태 전이 트렐리스에 의해 결정된 선행 트렐리스 상태의 시퀀스를 식별하기 위해 상기 예측된 값을 포함하는 상기 결정 데이터에 응답하는 트레이스백 네트워크(33)로서, 상기 선행 상태는 배치된 인터리브드 패킷의 시퀀스에 대해 식별되는, 트레이스백 네트워크(33)와,

   현재 트렐리스 분기에 대해, 제 1 데이터 비트에 대한 값(14)과 상기 제 2 정보 데이터 비트에 대한 예측 값(15)을 계산하는 수단(3)과,

   복수의 트렐리스 디코딩된 데이터 시퀀스를 제공하는 수단(41)과,

   상기 결정 데이터로 선행 트렐리스 상태를 식별함으로써 갱신된 포인터로 상기 복수의 트렐리스 디코딩된 데이터 시퀀스중 하나를 식별하는 수단(52)과,

   모든 트렐리스 상태 가운데 최소 경로 메트릭의 선택에 응답하여, 모든 트렐리스 상태 가운데 제 1 출력 데이터 비트(6)와 제 2 출력 데이터 비트(31)를 동시에 선택하는 수단(23)과,

   선행 트렐리스 상태의 상기 식별된 시퀀스에 응답하여, 상기 트렐리스 디코딩된 데이터(51)를 제공하는 수단(50)

   을 포함하는, 트렐리스 디코딩된 데이터 제공 장치.
2. 삭제
3. 인터리브드 트렐리스 인코딩된 데이터 패킷(interleaved trellis encoded data packets)의 그룹을 포함하는 비디오 데이터 처리 시스템에서 트렐리스 디코딩된 데이터를 제공하는 장치(1)로서,

   상기 비디오 데이터에 응답하여 트렐리스 상태 전이와 연관된 결정 데이터(28, 29)를 발생하는 수단(2)으로서, 한 쌍의 제 1 및 제 2 데이터 비트로부터 제 2 정보 데이터 비트에 대한 예측된 값을 선택하는 수단을 포함하는 분기 메트릭 컴퓨터(branch metric computer)를 포함하는, 결정 데이터 발생 수단(2)과,

   상태 전이 트렐리스에 의해 결정된 선행 트렐리스 상태의 시퀀스를 식별하기 위해 상기 결정 데이터에 응답하는 트레이스백 네트워크(33)로서, 상기 선행 상태는 배치된 인터리브드 패킷의 시퀀스에 대해 식별되는, 트레이스백 네트워크(33)와,

   현재 트렐리스 분기에 대해, 제 1 데이터 비트에 대한 값(14)과 상기 제 2 정보 데이터 비트에 대한 예측 값(15)을 계산하는 수단(3)과,

   복수의 트렐리스 디코딩된 데이터 시퀀스를 제공하는 수단(41)과,

   상기 결정 데이터로 선행 트렐리스 상태를 식별함으로써 갱신된 포인터로 상기 복수의 트렐리스 디코딩된 데이터 시퀀스중 하나를 식별하는 수단(52)과,

   한 트렐리스 상태로의 최소 경로 메트릭의 선택에 응답하여 제 1 입력 데이터 비트(26)와 제 2 입력 데이터 비트(27)를 한 트렐리스 상태로 동시에 선택하는 수단(8)과,

   선행 트렐리스 상태의 상기 식별된 시퀀스에 응답하여, 상기 트렐리스 디코딩된 데이터(51)를 제공하는 수단(50)

   을 포함하는, 트렐리스 디코딩된 데이터 제공 장치.
4. 삭제
5. 제 1항에 있어서,

   상기 트레이스백 네트워크(33)는 상기 제 1 출력 데이터 비트(6)의 값과 상기 제 2 출력 데이터 비트(31)의 예측 값을 저장하는 수단(45)을 더 포함하는, 트렐리스 디코딩된 데이터 제공 장치.
6. 삭제
7. 제 5항에 있어서,

   상기 포인터는 상기 제 1 데이터 비트(6)중 하나와, 상기 제 2 데이터 비트(31)중 하나를 정확하게 디코딩된 데이터 비트로서 선택하는, 트렐리스 디코딩된 데이터 제공 장치.
8. 제 1 데이터 비트와 제 2 데이터 비트를 포함하는 정보 데이터 쌍으로 형성되는 인터리브드 트렐리스 인코딩된 데이터 패킷의 그룹을 포함하는 비디오 데이터 처리 시스템에서, 트렐리스 디코딩된 데이터를 제공하는 방법으로서,

   상기 비디오 데이터에 응답하여 트렐리스 상태 전이와 연관된 결정 데이터를 발생하는 단계로서, 한 쌍의 제 1 데이터 비트와 제 2 데이터 비트로부터 제 2 정보 데이터 비트에 대한 예측 값을 선택하는 단계를 포함하는, 결정 데이터를 발생하는 단계와,

   상태 전이 트렐리스에 따라 선행 트렐리스 상태의 시퀀스를 식별하는 단계로서, 상기 선행 상태는 상기 결정 데이터에 응답하여 배치된 인터리브드 패킷의 시퀀스에 대해 식별되는, 선행 트렐리스 상태의 시퀀스를 식별하는 단계와,

   현재의 트렐리스 분기에 대해 상기 제 1 데이터 비트의 값과 상기 제 2 데이터 비트의 예측 값을 계산하는 단계와,

   모든 트렐리스 상태 가운데 최소 경로 메트릭의 선택에 응답하여 모든 트렐리스 상태 가운데 제 1 출력 데이터 비트와 제 2 출력 데이터 비트를 동시에 선택하는 단계와,

   복수의 트렐리스 디코딩된 데이터 시퀀스를 제공하는 단계와,

   상기 결정 데이터로 선행 트렐리스 상태를 식별함으로써 갱신된 포인터로 상기 복수의 트렐리스 디코딩된 데이터 시퀀스 중 하나를 식별하는 단계와,

   선행 트렐리스 상태의 상기 식별된 시퀀스에 응답하여 상기 트렐리스 디코딩된 데이터를 제공하는 단계

   를 포함하는, 트렐리스 디코딩된 데이터 제공 방법.
9. 삭제
10. 제 1 데이터 비트와 제 2 데이터 비트를 포함하는 정보 데이터 쌍으로 형성되는 인터리브드 트렐리스 인코딩된 데이터 패킷의 그룹을 포함하는 비디오 데이터 처리 시스템에서, 트렐리스 디코딩된 데이터를 제공하는 방법으로서,

    상기 비디오 데이터에 응답하여 트렐리스 상태 전이와 연관된 결정 데이터를 발생하는 단계로서, 한 쌍의 제 1 데이터 비트와 제 2 데이터 비트로부터 제 2 정보 데이터 비트에 대한 예측 값을 선택하는 단계를 포함하는, 결정 데이터를 발생하는 단계와,

    상태 전이 트렐리스에 따라 선행 트렐리스 상태의 시퀀스를 식별하는 단계로서, 상기 선행 상태는 상기 결정 데이터에 응답하여 배치된 인터리브드 패킷의 시퀀스에 대해 식별되는, 선행 트렐리스 상태의 시퀀스를 식별하는 단계와,

    현재의 트렐리스 분기에 대해 상기 제 1 데이터 비트의 값과 상기 제 2 데이터 비트의 예측 값을 계산하는 단계와,

    한 트렐리스 상태로의 최소 경로 메트릭의 선택에 응답하여 제 1 입력 데이터 비트와 제 2 입력 데이터 비트를 한 트렐리스 상태로 동시에 선택하는 단계와,

    복수의 트렐리스 디코딩된 데이터 시퀀스를 제공하는 단계와,

    상기 결정 데이터로 선행 트렐리스 상태를 식별함으로써 갱신된 포인터로 상기 복수의 트렐리스 디코딩된 데이터 시퀀스 중 하나를 식별하는 단계와,

    선행 트렐리스 상태의 상기 식별된 시퀀스에 응답하여 상기 트렐리스 디코딩된 데이터를 제공하는 단계

    를 포함하는, 트렐리스 디코딩된 데이터 제공 방법.
11. 삭제
12. 삭제
13. 제 8항에 있어서,

    각 주기동안 한 번씩 상기 포인터를 갱신하는 단계를 더 포함하는, 트렐리스 디코딩된 데이터 제공 방법.
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 삭제
20. 삭제

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