JPH10283770A - 半導体メモリ装置およびその読み出しおよび書き込み方法 - Google Patents

Abstract

(57)【要約】 【目的】 ロウ方向の高速シリアルアクセス可能なメモ
リにおいて、他の付属部品を用いることなく、メモリだ
けでコラム方向の高速シリアルアクセスをも可能とす
る。 【構成】 複数のメモリセルアレイＱｉｊと、Ｘデコ−
ダ手段Ａと、Ｙデコ−ダ手段Ｂとからなるバンク（バン
ク−０、バンク−１）を複数有する。このバンクには、
メモリ単位小集合Ｂ（ｉ，ｊ）のｊが奇数の時の集合Ｌ
ａ（ｉ）がバンク−０の奇数列グル−プに順次配置さ
れ、列方向に満たされると、バンク−１の偶数列グル−
プに配置される。Ｘデコ−ダ手段Ａと、Ｙデコ−ダ手段
Ｂとにはアドレス発生手段Ｄからアドレスが供給され
る。また、メモリ単位小集合Ｂ（ｉ，ｊ）のｊが偶数の
時の集合Ｌｂ（ｉ）はバンク−０の偶数列グル−プに順
次配置され、列方向に満たされると、バンク−１の奇数
列グル−プに配置される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体メモリ装置お
よびその読み出しおよび書き込み方法に関するもので、
特に読み出しおよび書き込み方法を工夫したメモリ装置
に関するものであるに関するものである。

【０００２】

【従来の技術】一般的なテレビあるいはパネル、ＰＣの
ＣＲＴの任意の一画面は、ブラウン管の蛍光面上を横方
向に走査される複数のラインから構成される。従来のシ
ステムの場合、一ラインは約９００から１０００ドット
の画像情報単位（以降画素と呼ぶ）からなり、一画面を
構成するライン数は約５００から６００本が一般的であ
る。これら、画像情報を扱うシステム（テレビ、ＣＴＲ
等）においてメモリを使用する場合、ライン情報を高速
にアクセスする必要がある。一方、ライン情報は、イン
クリメンタルするシリアルアドレスで扱いやすい。その
ため、一般的な汎用ＤＲＡＭ（ダイナミックランダムア
クセスメモリ）でライン情報を扱う場合、任意のワード
ラインで選択される一連のメモリ情報を高速にアクセス
するページモードが使用されることが多い。

【０００３】汎用ＤＲＡＭ以外に使用されるメモリとし
てフィールドメモリ、或いはフレームメモリと呼ばれる
専用メモリがある。これらのメモリはＤＲＡＭのビット
ライン対に１ページ分のデータレジスタを接続し、ＤＲ
ＡＭのワードラインで選択される一連の複数のメモリ情
報をデータレジスタに転送（或いは書き込みが終了した
データレジスタ情報をワードラインで選択される一連の
複数のメモリに転送）し、高速シリアルアクセスを可能
にする。従って、フィールドメモリ、フレームメモリで
も、前期ＤＲＡＭの場合と同様、同一ワードラインに接
続する情報（つまり、１ロウ分のページ情報）をページ
モードでシリアルにアクセスする。即ち、テレビ、ＣＲ
Ｔを用いた画像処理システムにおいてライン情報のアク
セスに使う場合、従来、メモリのロウ方向のページモー
ド（最近のＤＲＡＭではより高速なページモードである
Enhanced Data Out：ＥＤＯ）が使用されてきた。

【０００４】

【発明が解決しようとする課題】従来のページモードと
は直角方向のアクセス（即ちコラム方向のシリアルアク
セス）を必要とするスキャンコンバータ、ノイズフィル
タ、行列計算等の用途がある。しかし、従来のメモリ
は、構造上、ロウ方向のシリアルアクセスは高速にでき
るもののコラム方向のシリアルアクセスは高速にできな
い。たとえば、汎用ＤＲＡＭでは、現在もっとも高速な
シリアルアクセスモード（ページアクセスモード）であ
るＥＤＯモード時、アクセスクロック周波数は１５−２
０ｎｓである。しかしながら、コラム方向にシリアルア
クセスしようとするとワードラインの立ち下げから立ち
上げまでの時間が必要となるため、１２０−１５０ｎｓ
のサイクルとなってしまう。

【０００５】最近普及し始めている同期式ＤＲＡＭ（或
いはＳＤＲＡＭ）は、独立してアクセスが可能なバンク
と呼ばれるメモリ単位を複数有している構成が多く、２
バンク構成が一般的である。この２バンクを利用して、
ロウ方向のシリアルビットごとの異なるワードライン
（つまり異なるロウ）のデ−タを取り出すことは可能で
ある。しかし、２バンク構成のメモリでも異なるワード
ライン情報を１ビットごとにシリアルアクセスすること
はできない。テレビ専用メモリであるフィールドメモリ
でも、基本的にはロウ方向のページアクセスを連続する
ことを基本動作としているため、コラム方向の高速シリ
アルアクセスを実現することはできない。従って、実際
のシステムではコラム方向のシリアルアクセスを実現す
るため、メモリに複数のラインメモリを接続している。
すなわち、ラインメモリという付属部品が必要となり、
システムのコストアップにつながるという問題点があっ
た。本発明の目的は、ロウ方向の高速シリアルアクセス
可能なメモリにおいて、他の付属部品を用いることな
く、メモリだけでコラム方向の高速シリアルアクセスを
も可能とするメモリ装置およびその書き込みおよび読み
出し方法を提供することにある。

【０００６】

【課題を解決するための手段】本発明では、Ｘ方向およ
びＹ方向に配置された複数のメモリセルと、このメモリ
セルのＹ方向のアドレスを選択するＹデコ−ダ手段と
、メモリセルのＸ方向のアドレスを選択するＸデコ−
ダ手段とを有するメモリバンクがそれぞれ独立に動作で
きるｎ個（ｎは自然数）のメモリバンクを有するメモリ
を前提としている。

【０００７】そして、Ｘ方向に整列した複数のメモリセ
ルに、ａ個（ａは自然数）の連続するＸアドレスで指定
され、同一Ｙアドレスを有するデータを前記複数のバン
クのうちの一つの１＋ｋｎ（ｋ=０、１、２．．．．）
番目のＸアドレスで指定される前記複数のメモリセルに
順次に書き込みまたは読み出し、この指定された複数の
メモリセルにデ−タが全て書き込みまたは読み出された
ら、前記複数のバンクの他の一つの２＋ｋｎ（ｋ=０、
１、２．．．．）番目のＸアドレスで指定される前記複
数のメモリセルに順次に書き込みまたは読み出す。

【０００８】

【実施例】実施例の説明を行う前に、本発明の背景的な
部分について説明する。テレビ画面やＰＣ画面の動画で
も静止画でも基本的には静止画面の連続からできてい
る。その１画面はフレームと呼ばれ、画像ビット情報の
連続が、水平方向を捜査するラインであり、そのライン
の集合により１フレームが構成されている。メモリとテ
レビ画面（あるいはＰＣ画面）の物理アドレスが１対１
に対応していると、システム設計が容易となる。ここで
はメモリとテレビ画面（あるいはＰＣ画面）の物理アド
レスが１対１に対応しているとして考える（アドレスと
メモリ単位との対応はテレビ画面あるいはＰＣ画面の画
像ドットとアドレスと対応させて考える）。

【０００９】図２は、Ｘ＝０〜Ｎ−１のＸアドレスとＹ
＝０〜Ｍ−１のＹアドレスで一義的に選択されるメモリ
単位の集合からなるメモリを示す図である。以降の説明
は、図２のメモリを例にして考えるものとする。なお、
図２でアドレス（Ｘｉ，Ｙｊ）で選択されるメモリ単位
に記憶される情報をＤ（Ｘｉ，Ｙｊ）とする。一般的に
ライン走査がメモリのページモードアクセスに対応し易
いため、ライン方向はメモリのＸ方向（ロウ方向）に対
応し、ラインビットアドレスはＹアドレスで設定されて
いる。すなわち、ラインアドレスはＸアドレスに対応
し、ライン中の各ビットのアドレスはＹアドレスに相当
する（すなわち物理イメージではメモリと画像のＸ，Ｙ
は反対であることに注意を要する）。通常の汎用メモリ
ではメモリの１ロウ分のビット数（１ページ分のビット
数）以上の連続シリアルデータアクセスは不可能であ
る。ＳＤＲＡＭやフィールドメモリ（或いはフレームメ
モリ）と呼ばれる複数バンクのメモリアレイを有するメ
モリではこれが可能となる。２バンク以上あれは１ペー
ジ分のデータアクセス中に次のページのアクセスの準備
がバックグラウンドでできるからである。しかし、コラ
ム方向の高速シリアルアクセスは先に説明したように不
可能である。本発明では、複数バンク構成のメモリな
ら、バンクインターリーブを利用し、異なるロウ（ワー
ドライン）上の連続アドレスビットの高速シリアルアク
セスが可能であることを応用し、書き込みアドレスを操
作することにより、コラム方向の連続高速シリアルアク
セスを可能とする。

【００１０】本発明では、従来のＸアドレスとＹアドレ
スで指定される（２次元の平面上の）画像データ等を複
数バンクを有する実際のメモリ素子上にアドレスを並び
替えることで、従来のロウ方向の高速シリアルページア
クセスを可能にするのみならず、従来不可能だったコラ
ム方向の高速シリアルページアクセスを可能にする。こ
こでは、２バンクを有するＳＤＲＡＭで実現する方法を
図２を参照しつつ説明する。先に説明したように、テレ
ビ画面やＰＣのＣＲＴ画面においては、Ｘアドレスはラ
インアドレスに対応し、Ｙアドレスはラインビットアド
レスに対応する。図２は、画面を９０度か移転したもの
であると考えればよい。図２のメモリ単位とアドレスの
関係をそのままにしておき、図３に示すように、Ｙアド
レスは一定で、Ｘ方向にメモリ単位を隣り合うｋ個（ｋ
は任意の整数、以下省略）づつまとめ、まとめた小集合
をＢ（ｉ，ｊ）（ｉ，ｊは任意の整数、以下省略）とす
る。従って、Ｘ方向は（Ｎ−１）／ｋ個に分けられる。
図３において、ｉを一定にした時、ｊが奇数のときの
Ｂ（ｉ，ｊ）の集合をＬａ（ｉ）とし、ｊが偶数の時の
集合をＬｂ（ｉ）とする。図３では、Ｂ（ｉ，ｊ）のｊ
が偶数である場合はＢ（ｉ，ｊ）の集合を黒塗りし、奇
数である場合は枠で囲ったままにしてある。従って、Ｌ
ａ（ｉ）はｉが一定の黒塗りのＢ（ｉ，ｊ）の集合であ
り、Ｌｂ（ｉ）はｉが一定の枠で囲ったＢ（ｉ，ｊ）の
集合である。例えば、Ｌａ（０）とＬｂ（０）の合計
は、Ｙ＝０のアドレスを有するメモリ単位の集合であ
る。

【００１１】図１は２バンクのメモリアレイを有するメ
モリのメモリプレーンを示す。図３で示したメモリ単位
の小集号Ｂ（ｉ，ｊ）を図１のようにバンク−０とバン
ク−１に再配置する。 Ｂ（ｉ，ｊ）を再配置した後の
Ｌａ（ｉ），Ｌｂ（ｉ）は図１に示されるように並ぶ。
Ｂ（ｉ，ｊ）は本来Ｘ方向の連続するｋビットの情報だ
ったが、これをＹ方向に配置することが大きな特徴であ
る。図１ではＬａ（ｉ），Ｌｂ（ｉ）はＹ方向に ｑ個
並ぶものとする。即ち、バンク−０、バンク−１のＹ方
向の最大アドレスはＭ−１であるのでＹ方向にｋビット
分あるＢ（ｉ，ｊ）はページ方向にｑ＝（Ｍ−１）／ｋ
個並ぶ。また、図１に示すようにＬａ（０）からＬａ
（ｑ−１）まではバンク−０のＹ方向の１列目に並び、
Ｌａ（ｑ）からＬａ（２ｑ−１）はバンク−１の２列目
に並ぶ（ここで、Ｌａ（０）からＬａ（ｑ−１）と同じ
バンク−０に並ばないのがポイントである）。同様に、
Ｌａ（２ｑ）からＬａ（３ｑ−１）はバンク−０の３列
目に並ぶ。一方、 Ｌｂ（０）からＬｂ（ｑ−１）はバ
ンク−１の１列目に並び、Ｌｂ（２ｑ−１）はバンク−
０の２列目に並ぶ。同様にＬｂ（２ｑ）からＬｂ（３ｑ
−１）はバンク−１の３列目に並ぶ。このような規則性
をもって、Ｌａ（ｉ），Ｌｂ（ｉ）を図１の様にメモリ
情報とそのアドレスを並び替える（すなわち、図２に示
すＤ（ｉ，ｊ）を図１にしたがって２バンク構成のメモ
リに書き込む）ことにより、ロウ方向の高速シリアルア
クセスを可能としたままコラム方向の高速シリアルアク
セスを可能とするのである。

【００１２】次に、本発明の第１の実施例の方法による
メモリのライト方法とリード方法について説明する。な
お、説明の都合上、図２に示すアドレスとメモリの位置
関係を図１に示したように、２バンク構成のメモリに本
発明の方法により並び替えた場合のアクセス方法を説明
する。 １）ロウ方向の高速シリアルアクセスの説明 １−ａ）ライト方法の説明 図２において示したＸ，Ｙアドレスとメモリ情報に対し
て、１−ａ−１）図２で示したメモリのアドレスマップ
のＸ＝０のラインをＹ＝０からシリアルにアクセスする
場合、 １−ａ−２）図２で示したメモリのアドレスマ
ップのＸ＝ｋ−１のラインをＹ＝０からシリアルにアク
セスする場合、および、１−ａ−３）図２で示したメモ
リのアドレスマップのＸ＝ｋのラインをＹ＝０からシリ
アルにアクセスする場合の３例に分けて説明する。

【００１３】１−ａ−１）図２で示したメモリのアドレ
スマップのＸ＝０のラインのアクセスの説明 図４に示すように、Ｌａ（０）のＢ（０，０）中の先頭
ビットにＤ（０，０）が最初に書き込まれる。第２番目
にＬａ（１）のＢ（１，０）中の先頭ビットにＤ（０，
１）が書き込まれる。第３番目にＬａ（２）のＢ（２，
０）中の先頭ビットにＤ（０，２）が書き込まれる。同
様な動作を繰り返し、Ｌａ（ｑ−１）のＢ（ｑ−１，
０）中の先頭ビットにＤ（０，ｑ−１）が第ｑ番目に書
き込まれる。 以上で図１で示したメモリのアドレスマ
ップのＸ＝０のライン上のシリアルビットがｑビットが
書き込まれる。以上のバンク−０での書き込み動作の間
に、バンク−１の書き込み用意が整っている。次に、第
ｑ＋１番目にバンク−１のＬａ（ｑ）のＢ（ｑ，０）の
先頭ビットにＤ（０，ｑ）が書き込まれる。第ｑ＋２番
目の書き込みはＬａ（ｑ＋１）のＢ（ｑ＋１，０）の先
頭ビットにＤ（０，ｑ＋１）が書き込まれる。 同様な
動作を繰り返し、Ｌａ（２ｑ−１）のＢ（２ｑ−１，
０）中の先頭ビットにＤ（０，２ｑ−１）が第２ｑ番目
に書き込まれる。 以上で、さらに図１で示したメモリ
のアドレスマップのＸ＝０のライン上のシリアルビット
がｑビットが書き込まれる。以上のバンク−１での書き
込み動作の間に、バンク−０への書き込み用意が整って
いる。さらに、上記バンク−０およびバンク−１での書
き込み動作で説明した動作が、図４の矢印で示されるよ
うにＬａ（Ｍ−１）まで連続する。これにより、図２で
示したメモリのアドレスマップのＸ＝０のライン上のシ
リアルビットの高速書き込み（ロウ方向のページアクセ
ス）が可能となる。なお、図２で示したメモリのアドレ
スマップのＸ＝１のラインのシリアルビット書き込みは
上記の動作と同様に行われるが、Ｂ（ｒ、１）（ｒは任
意の整数）のそれぞれの２番目のビットに書き込む点が
異なる。以下、ｋ番目のビットまで同様であるが、最終
ビットであるＸ＝ｋ−１の場合を参考のため説明する。

【００１４】１−ａ−２）図２で示したメモリのアドレ
スマップのＸ＝ｋ−１のラインのアクセスの説明 図５に示すようにＬａ（０）のＢ（０，０）中のｋ番目
のビットにＤ（ｋ−１，０）が最初に書き込まれる。第
２番目にＬａ（１）のＢ（１，０）中のｋ番目のビット
にＤ（ｋ−１，１）が書き込まれる。第３番目にＬａ
（２）のＢ（２，０）中のｋ番目のビットにＤ（ｋ−
１，２）が書き込まれる。同様な動作を繰り返し、Ｌａ
（ｑ−１）のＢ（ｑ−１，０）中のｋ番目のビットにＤ
（ｋ−１，ｑ−１）が第ｑ番目に書き込まれる。 以上
で図１で示したメモリのアドレスマップのＸ＝ｋ−１の
ライン上のシリアルビットがｑビットが書き込まれる。
以上のバンク−０での書き込み動作の間に、バンク−１
の書き込み用意が整っている。次に、第ｑ＋１番目にバ
ンク−１のＬａ（ｑ）のＢ（ｑ，０）のｋ番目のビット
にＤ（ｋ−１，ｑ）が書き込まれる。第ｑ＋２番目の書
き込みはＬａ（ｑ＋１）のＢ（ｑ＋１，０）のｋ番目の
ビットにＤ（ｋ−１，ｑ＋１）が書き込まれる。 同様
な動作を繰り返し、Ｌａ（２ｑ−１）のＢ（２ｑ−１，
０）中のｋ番目のビットにＤ（ｋ−１，２ｑ−１）が第
２ｑ番目に書き込まれる。 以上で、さらに図５で示し
たメモリのアドレスマップのＸ＝ｋ−１のライン上のシ
リアルビットがｑビットが書き込まれる。以上のバンク
−１での書き込み動作の間に、バンク−０の書き込み用
意が整っている。上記バンク−０およびバンク−１で説
明した動作が、図５の矢印で示されるようにＬａ（Ｍ−
１）まで連続することで図２で示したメモリのアドレス
マップのＸ＝ｋ−１のライン上のシリアルビットの高速
書き込み（ロウ方向のページアクセス）が可能となる。

【００１５】１−ａ−３）図２で示したメモリのアドレ
スマップのＸ＝ｋのラインのアクセスの説明 図６に示すようにバンク−１中のＬｂ（０）のＢ（０，
１）中の先頭ビットにＤ（ｋ，０）が最初に書き込まれ
る。第２番目にＬｂ（１）のＢ（１，１）中の先頭ビッ
トにＤ（ｋ，１）が書き込まれる。第３番目にＬｂ
（２）のＢ（２，１）中の先頭ビットにＤ（ｋ，２）が
書き込まれる。同様な動作を繰り返し、Ｌｂ（ｑ−１）
のＢ（ｑ−１，１）中の先頭ビットにＤ（ｋ，ｑ−１）
が第ｑ番目に書き込まれる。 以上で図５で示したメモ
リのアドレスマップのＸ＝０のライン上のシリアルビッ
トがｑビットが書き込まれる。以上のバンク−０での書
き込み動作の間に、バンク−１の書き込み用意が整って
いる。次に、第ｑ＋１番目にバンク−０のＬｂ（ｑ）の
Ｂ（ｑ，１）の先頭ビットにＤ（ｋ，ｑ）が書き込まれ
る。第ｑ＋２番目の書き込みはＬｂ（ｑ＋１）のＢ（ｑ
＋１，１）の先頭ビットにＤ（ｋ，ｑ＋１）が書き込ま
れる。 同様な動作を繰り返し、Ｌｂ（２ｑ−１）のＢ
（２ｑ−１，１）中の先頭ビットにＤ（ｋ，２ｑ−１）
が第２ｑ番目に書き込まれる。 以上で、さらに図２で
示したメモリのアドレスマップのＸ＝０のライン上のシ
リアルビットがｑビットが書き込まれる。以上のバンク
−１での書き込み動作の間に、バンク−０の書き込み用
意が整っている。上記バンク−０およびバンク−１で説
明した動作が、図６の矢印で示されるようにＬｂ（Ｍ−
１）まで連続することで図５で示したメモリのアドレス
マップのＸ＝０のライン上のシリアルビットの高速書き
込み（ロウ方向のページアクセス）が可能となる。図６
における図２で示したメモリのアドレスマップのＸ＝ｋ
＋１のラインのシリアルビット書き込みは上記の動作と
同様に行われるが、Ｂ（ｒ、１）（ｒは任意の整数）の
２番目のビットに書き込まれるところが異なる。以下、
２ｋ番目のビットまで同様である。

【００１６】１−ｂ）リード方法の説明 先にライト動作で説明したのと同様の順番でリードする
ことで、ライトとまったく同様にリードすることができ
る。特に、片方のバンクのアクセス中にバンクインター
リーブと呼ばれるもう片方のリードの準備ができるので
連続した高速シリアルアクセスが可能である。以上、詳
細にロウ方向の高速シリアルアクセスのリード、ライト
を本発明においていかに行うかを説明した。説明の都合
上、図１で示したメモリのアドレスマップのアドレスＹ
＝０からシリアルアクセスを開始したが、ある任意のア
ドレスからアクセスが始めることも可能であることはい
うまでもない。

【００１７】２）コラム方向の高速シリアルアクセスの
説明 本発明によるコラム方向の高速シリアルアクセスをいか
に行うか説明する。一例として図７に図２で示したメモ
リのアドレスマップのＹ＝ｑのコラム方向のシリアルア
クセスの順番を矢印を追って示す。任意のアドレスから
シリアルアクセスが開始することも可能であるが、ここ
では簡単化のため図２におけるＸ＝０からシリアルにア
クセスが行われる場合を考える。アクセスはライトでも
リードでも同様である。以下、リードについて説明す
る。まず、先頭アクセスビットは、本発明によれば、図
２におけるＹ＝ｑ、Ｘ＝０のデータＤ（０，ｑ）であ
り、バンク−１のＬａ（ｑ）のＢ（ｑ，０）中の先頭ビ
ットに対応する。まず、このＤ（０，ｑ）を先頭ビット
として読み出す。次のリードデータＤ（ １、ｑ）は、
同じくバンク−１のＬａ（ｑ）のＢ（ｑ，０）中のＤ
（０、ｑ）の次に位置するデータであり、これを第２番
目のリードデータとして読み出す。同様に、またその次
のリードデータＤ（ ２、ｑ）は、同じくバンク−１の
Ｌａ（ｑ）のＢ（ｑ，０）中のＤ（１、ｑ）の次に位置
するデータである。このように先頭ビットからｋ番目の
リードデータＤ（ｋ−１、ｑ）まではバンク−１のＬａ
（ｑ）のＢ（ｑ，０）中にシリアルに並んでいるため、
ロウ方向のページモード（高速シリアルアクセス）と同
様な回路動作でコラム方向の合計ｋビットをＤ（０，
ｑ）からＤ（ｋ−１、ｑ）まで、高速にシリアルアクセ
スできる。このバンク−１でのアクセス中、バンク−０
のＬｂ（ｑ）中のＢ（ｑ，１）のアクセス準備が行なわ
れている。具体的には、Ｂ（ｑ，１）に対応するバンク
−０のワードラインを立ち上げている。これにより、バ
ンク−１からバンク−０に切り替わってもシリアルアク
セスが連続するようになる。

【００１８】バンク−０のＬｂ（ｑ）中のＢ（ｑ，１）
の先頭ビットデータはＤ（ｋ、ｑ）であり、ｋ＋１番目
のコラム方向シリアルリードデータとしてｋ番目のデー
タの次に引き続いて読み出される。バンク−１でのアク
セスと同様、コラム方向の合計ｋビットをＤ（ｋ，ｑ）
からＤ（２ｋ−１、ｑ）まで、高速にシリアルアクセス
できる。すなわち、ｋ＋１番目から２ｋ番目のリードデ
ータＤ（２ｋ−１、ｑ）まではバンク−０のＬｂ（ｑ）
のＢ（ｑ，１）中にシリアルに並んでいるため、ロウ方
向のページモード（高速シリアルアクセス）と同様な回
路動作でコラム方向の合計ｋビットをＤ（ｋ，ｑ）から
Ｄ（２ｋ−１、ｑ）まで、高速にシリアルアクセスでき
るのである。このバンク−０でのアクセス中、バンク−
１のＬａ（ｑ）中のＢ（ｑ，２）のアクセス準備をして
いる。具体的には、Ｂ（ｑ，２）に対応するバンク−１
のワードラインを立ち上げている。これにより、バンク
−０からバンク−１に切り替わってもシリアルアクセス
が連続するようになる。以後、バンク−０およびバンク
−１において同様の動作を図７の矢印で示されるように
繰り返すことでコラム方向の高速シリアルリード動作が
可能となる。本発明のメモリ装置では、コラム方向のア
ドレスが連続するデータがロウ方向に並んでおり、この
データを読み出している間に反対バンクの次のコラム方
向のアドレスが連続するデータのアクセス準備ができる
ため、間断ない高速シリアルアクセスができるのであ
る。

【００１９】つぎに、４Ｘ４ブロックという簡単な例に
より具体的な実施例を説明する。図８は、図１を５１２
ビットの容量のメモリの例に対応させて示した図であ
る。上述の図４に相当する図（図２におけるＸ＝０のラ
インアクセスの例）を図９に示す。また、上述の図５に
相当する図（図２におけるＸ＝４のラインアクセスの
例）を図１０に示す。さらに、図２におけるＸ＝８のラ
インアクセスの例を図１１に、 図２におけるＸ＝１２
のラインアクセスの例を図１２に示す。ロウ方向のシリ
アルアクセスは、図９ないし図１２においてアクセスす
る場所が若干異なるだけで、動作自体は同様であるた
め、図９の例を代表として説明する。まず、図８および
図９に示すＬａ（０）のＢ（０，０）中の先頭ビットに
Ｄ（０，０）（これはＸアドレス０００００とＹアドレ
ス００００で指定される）が最初に書き込まれる。第２
番目にＬａ（１）のＢ（１，０）中の先頭ビットにＤ
（０，１）が書き込まれる。第３番目にＬａ（２）のＢ
（２，０）中の先頭ビットにＤ（０，２）が書き込まれ
る。さらに、Ｌａ（３）のＢ（３，０）中の先頭ビット
にＤ（０，３）が第４番目に書き込まれる。 以上で図
８で示したメモリのアドレスマップのＸ＝０００００の
ライン上のシリアルビットが４ビットが書き込まれる。
以上のバンク−０での書き込み動作の間に、バンク−１
の書き込み用意が整っている。具体的には、バンク−１
のＸ＝１０１００のワ−ド線が立ち上げられている。

【００２０】第５番目にバンク−１のＬａ（４）のＢ
（４，０）の先頭ビットにＤ（０，４）が書き込まれ
る。第６番目の書き込みはＬａ（５）のＢ（５，０）の
先頭ビットにＤ（０，５）が書き込まれる。 同様な動
作を繰り返し、Ｌａ（７）のＢ（７，０）中の先頭ビッ
トにＤ（０，７）が第８番目に書き込まれる。 以上
で、さらに図８で示したメモリのアドレスマップのＸ＝
１０１００のライン上のシリアルビットが４ビットが書
き込まれる。以上のバンク−１での書き込み動作の間
に、バンク−０への書き込み用意が整っている。具体的
には、バンク−０のＸ＝０１０００のワ−ド線が立ち上
げられている。さらに、上記バンク−０およびバンク−
１での書き込み動作で説明した動作が、図９の矢印で示
されるようにＬａ（１５）まで連続する。これにより、
図８で示したメモリのアドレスマップのロウ方向のシリ
アルビットの高速書き込み（ロウ方向のページアクセ
ス）ができる。

【００２１】次に、図８の実施例について、コラム方向
のシリアルアクセスの動作を説明する。図１３は、コラ
ム方向のシリアルアクセスの例としてＹ＝０の時の図８
におけるＸ＝０からＸ＝１５までのアクセスの例を示
す。アクセスはバンク−０のＬａ（０）のＢ（０，０）
中の先頭ビットＤ（０，０）から開始し、矢印の方向に
したがってＤ（３，０）までアクセスし、ａ．の矢印に
示されるようにバンク−１のＬｂ（０）のＢ（０，１）
中のＤ（４，０）をアクセスし、Ｄ（７，０）までアク
セスした後、ｂ．の矢印の方向にしたがってＬａ（０）
のＢ（０，４）中のＤ（８，０）を連続アクセスする。
以降同様な動作でＤ（１５，０）までシリアルアクセス
が連続する。このコラム方向のシリアルアクセスにおい
ても、バンク−０とバンク−１とを交互にアクセスする
ため、ロウ方向のシリアルビットの高速アクセス同様に
高速アクセスが可能となる。

【００２２】つぎに、本願発明の半導体メモリ装置の回
路について説明する。図１４は本願発明の半導体メモリ
装置の第１の実施例の回路図である。メモリバンク−０
およびメモリバンク−１においては、メモリ容量とトラ
ンジスタからなるメモリ単位Ｑｉｊ（ｉ＝１〜ｎ、ｊ＝
１〜ｍ：以下省略）が、ビットライン対ＢＬｉ，ＢＬｉ
／に複数接続されている。ビットライン対ＢＬｉ，ＢＬ
ｉ／はセンスアンプＳＡｉに接続され、かつ、データバ
ス対に接続する開閉トランジスタＴｒａｉ，Ｔｒａｉ／
に接続される。このビットライン対の一つがコラム単位
Ｃｉを形成する。アドレス発生手段Ｄから発生するＸア
ドレスＸＡにより、メモリセル単位Ｑｉｊに接続する任
意のワードラインＷＬｊを選択するＸデコーダ手段Ａ
と、アドレス発生手段Ｄから発生するＹアドレスＹＡに
より、任意のコラム単位Ｃｉを選択するＹデコーダ手段
Ｂと複数のコラム単位群でバンク−０とバンク−１とが
それぞれ構成されている。Ｉ／Ｏ端子を有する入出力手
段Ｅはデータバス対に接続され、バンク−０とバンク−
１の共通の入出力動作を行う。

【００２３】アドレスＡＤＤは、既に詳細に述べた本発
明のアドレス変換を行うためのアドレス変換手段Ｆに入
力される。アドレス変換手段Ｆは変換したアドレスをア
ドレス発生手段Ｄに入力する。メモリコントロール信号
として、クロック信号ＣＬＫ、チップセレクト信号ＣＳ
／、ロウアドレスストローブ信号ＲＡＳ／、コラムアド
レスストローブ信号ＣＡＳ／、ライトイネーブル信号Ｗ
Ｅ／、バンクセレクト信号ＢＳ（これはアドレスと同じ
扱いをする）および入力アドレス信号ＡＤＤがコントロ
ール信号発生手段Ｉに入力される。コントロール信号発
生手段Ｉはアドレス発生手段Ｄ、入出力手段Ｅをはじめ
すべてのメモリ動作をコントロールする信号を発生す
る。このコントロ−ルする信号についての説明はここで
は詳細は省略する。

【００２４】つぎに、この第１の実施例の回路の動作を
説明する。図１５に図１４で示した第１の実施例の回路
動作を説明する。まず、どのように２バンクを交互に利
用して異なるワードライン上のデータを出力するかを時
刻をおって説明する。 時刻ｔ０：ＲＡＳ／とＣＳ／がロウレベルであるため、
ＣＬＫの立ち上がりに同期し、この時のＡＤＤがＸアド
レスＸｉとして取り込まれる。この時ＢＳがロウレベル
であるためバンク−０のワードラインＷＬ０ｉが立ち上
がる。 時刻ｔ１：ＣＡＳ／とＣＳ／がロウレベルであるため、
ＣＬＫの立ち上がりに同期し、この時のＡＤＤがＹアド
レスＹｉとして取り込まれ、バンク−０のコラムライン
Ｙ０ｉが選択される。 時刻ｔ２：ＷＬ０ｉとＹ０ｉにより選択されたメモリセ
ル単位のデータＤ０ｉがデータバスＧを介してＩ／Ｏよ
り出力する。 時刻ｔ３：ＲＡＳ／とＣＳ／がロウレベルであるため、
ＣＬＫの立ち上がりに同期し、この時のＡＤＤがＸアド
レスＸｉとして取り込まれる。この時ＢＳがハイレベル
であるためバンク−１のワードラインＷＬ１ｉが立ち上
がる。このＷＬ１ｉによるアクセスは時刻ｔ６以降に行
われる。この時、ＣＬＫの立ち上がりに同期し、コラム
ラインＹ０ｉ＋１に選択されたメモリセル単位のデータ
Ｄ０ｉ＋１がデータバスＧを介してＩ／Ｏ手段Ｇに転送
されてＩ／Ｏより出力する。

【００２５】時刻ｔ４：ＣＬＫの立ち上がりに同期し、
コラムラインＹ０ｉ＋２に選択されたメモリセル単位の
データＤ０ｉ＋２がデータバスＧを介してＩ／Ｏより出
力する。この時、ＲＡＳ／、ＣＳ／がロウレベル、ＣＡ
Ｓ／がハイレベルであり、図には特に示されていない
が、ある片側プリチャージモードにセットするためにそ
の素子特有に前もって定義された１アドレス（例えばＡ
８などで、Ａ８がロウレベルである時、バンク−０がプ
リチャージモードになり、Ａ８がハイレベルの時はバン
ク−１がプリチャージモードになる）がロウレベルであ
るとすると、バンク−０の活性化されていた選択ワード
ラインＷＬ０ｉはロウレベルとなる。 時刻ｔ５：ＲＡＳ／がハイレベル、ＣＡＳ／とＣＳ／が
ロウレベルであるため、ＣＬＫの立ち上がりに同期し、
この時のＡＤＤがＹアドレスＹｉとして取り込まれ、バ
ンク−１のコラムラインＹ１ｉが選択される。同時期
に、同ＣＬＫの立ち上がりに同期し、コラムラインＹ０
ｉ＋３に選択されたメモリセル単位のデータＤ０ｉ＋３
がデータバスＧを介してＩ／Ｏより出力する。 時刻ｔ６：時刻ｔ３で選択されたワードラインＷＬ１ｉ
と時刻ｔ５で選択されたコラムラインＹ１ｉで選択され
たメモリ単位のデータＤ１ｉはデータバスＧを介してＩ
／Ｏ手段Ｇに転送されてＩ／Ｏより出力する。

【００２６】図１６は第１の実施例の各バンクの構成を
図８の４Ｘ４ブロックの例の場合に仮定したアドレス変
換手段の回路例を示す図である。このアドレス変換回路
を用いれば、本発明の第１の実施例のアドレス変換が容
易にできる。このように、本発明の第１の実施例ではロ
ウ方向の高速シリアルアクセスを可能にしつつ、従来で
きなかったコラム方向の高速シリアルアクセスを可能に
するためのアドレス変換をメモリ上で容易に高速に行え
る。

【００２７】図１７は本願発明の半導体メモリ装置の第
２の実施例の回路図である。第２の実施例では、第１の
実施例にアドレス変換手段切り替え信号Ｐが入力するア
ドレス変換手段切り替え回路Ｇを加えた。このアドレス
変換手段切り替え回路Ｇはアドレス変換手段Ｆをコント
ロールする。図１８は実施例２のアドレス変換手段切り
替え回路とアドレス変換手段をまとめて示した回路図で
ある。 アドレス変換手段切り替え信号Ｐがロウレベル
のとき、入力アドレスＡＤＤ（Ｘ０，Ｘ１，Ｘ２，Ｘ
３，Ｘ４，Ｙ０，Ｙ１，Ｙ２．Ｙ３）はそのまま内部ア
ドレスとなるが、ハイレベルのときは、図１７で説明し
たような、本発明を実現するアドレス変換手段となる。
第２の実施例でも第１の実施例と同様に、ロウ方向の高
速シリアルアクセスを可能にしつつ、従来できなかった
コラム方向の高速シリアルアクセスを可能にするための
アドレス変換をメモリ上で容易に高速に行える。さら
に、第２の実施例では アドレス変換手段切り替え信号
Ｐがロウレベルのときは、従来と同様のメモリとしての
メモリマッピングができる。また、アドレス変換した
後、アドレス発生に切り替えてアドレス変換して書き込
んだデータをロウ方向のページモードで出力できるの
で、ブロックアクセスが低消費電力で可能となる。

【００２８】図１９は本願発明の半導体メモリ装置の第
３の実施例の回路図である。図１９に示すように、第３
の実施例では特殊シリアルアドレス発生手段ＤＹを設
け、特殊シリアルＹアドレスＳＹＡをＹアドレス手段Ｂ
に入力する。特殊シリアルアドレス発生手段ＤＹには信
号ＰＬ，ＰＳが入力する。コントロール信号発生手段に
は特殊シリアルＹアドレス発生手段のモード切り替え信
号Ｔ／Ｙが入力される。図２０は特殊シリアルＹアドレ
ス発生手段の具体的回路を示す図である。Ｃｉ（ｉ＝０
〜ｎ−１）は、シリアルアドレス発生のためのアドレス
カウンタを構成するカウンタ要素回路である。図２１は
特殊シリアルＹアドレス発生手段の動作を示すタイミン
グチャ−トである。ここでは、入力アドレスＹ０〜Ｙｎ
−１はすべてロウレベルであると仮定する。以下時間を
おって特殊シリアルＹアドレス発生手段の動作を説明す
る。

【００２９】時刻ｔ０：信号ＰＬがハイレベルとなり、
トランジスタＴｒｄ０〜Ｔｒｄｎ−１がオンとなり入力
アドレスはカウンタ要素回路Ｃ０〜Ｃｎ−１に取り込ま
れる。ＹアドレスＳＹ０からＳＹｎ−１は入力アドレス
をそのまま出力し、すべてロウレベルとなる。この時信
号ＰＳはハイレベルであるため（Ｔ／Ｙにより制御され
る）、トランジスタＴｒａ０〜Ｔｒａｉ−１はオフ、ト
ランジスタＴｒｅもオフ、トランジスタＴｒｆはオンと
なる。 時刻ｔ１：クロック信号ＣＬＫが立ち上がっても、信号
ＰＳがハイレベルであるため トランジスタＴｒａ０〜
Ｔｒａｉ−１はオフで、クロック信号ＣＬＫはＣ０〜Ｃ
ｉ−１に入力されない。従って、ＹアドレスＳＹ０〜Ｓ
Ｙｉ−１はロウレベルのままである。一方、カウンタ要
素回路ＣｉのノードａはＰＳがハイレベルで、トランジ
スタＴｒｆはオンであるため、接地レベルとなる。従っ
て、カウンタ要素回路Ｃｉの出力ＳＹｉはクロック信号
ＣＬＫの立ち上がりを受けてハイレベルとなる。さらに
上位のＹアドレスＳＹｉ＋１、ＳＹｉ＋
２、．．．．．．はロウレベルのままである。

【００３０】時刻ｔ２：次のクロックでＳＹｉはロウと
なり、ＳＹｉ＋１はハイとなる。 時刻ｔ３まで 図２４に示すように、カウンタ要素回路Ｃｉ〜Ｃｎ−１
がアドレスカウンタとなり、その出力であるＹアドレス
ＳＹｉ〜ＳＹｎ−１がＣＬＫの立ち上がりに同期してシ
リアルアドレスとしを発生する。カウンタ要素回路Ｃ０
〜Ｃｉ−１は信号ＰＳがハイレベルである（Ｔ／Ｙによ
り制御される）ので、クロック信号ＣＬＫが入力せず、
出力は変化しない。 時刻ｔ３：信号ＰＬがハイレベルとなり、トランジスタ
Ｔｒｄ０〜Ｔｒｄｎ−１がオンとなり、入力アドレスは
カウンタ要素回路Ｃ０〜Ｃｎ−１に取り込まれる。Ｙア
ドレスＳＹ０からＳＹｎ−１は入力アドレスをそのまま
出力し、すべてロウレベルとなる。その直後信号ＰＳは
ロウレベルとなるとする。この時、トランジスタＴｒａ
０〜Ｔｒａｉ−１はオン、トランジスタＴｒｅもオン、
トランジスタＴｒｆはオフとなる。この時、カウンタ要
素回路Ｃ０〜Ｃｎ−１が一連のアドレスカウンタとな
る。 時刻ｔ４以降 時刻ｔ０〜時刻ｔ３までと同様な動作で、カウンタ要素
回路Ｃ０〜Ｃｎ−１が一連のクロック信号ＣＬＫでカウ
ントアップするアドレスカウンタとなりインクリメンタ
ルアドレスを図２１に示すように発生する。

【００３１】第３の実施例によるメモリの書き方、読み
方においてＹデコーダ手段のシリアルアクセス動作は２
種類ある。ロウ方向のシリアルアクセスをする場合、図
４〜図６に示すような下位のＹアドレスが一定のまま上
位のＹアドレスが、上位アドレスの内、最下位のアドレ
スがあたかもＹアドレス”０”のように働き、クロック
信号に対し上位のアドレスをインクリメントさせてい
く。一方、コラム方向のシリアルアクセスをする時、図
７に示したような従来のシリアルアクセスをするように
最下位のＹアドレス”０”から最上位のＹアドレスまで
が一連のカウンタとなる場合がある。シリアルアクセス
するためには、外部でアドレスを生成しても可能だが、
より高速なシリアルアクセスが可能なアドレス発生手段
が必要となる。上記２種類の高速シリアルＹアドレス発
生は、図２０の特殊シリアルアドレス手段を使えば可能
となる。すなわち、図２１の時刻ｔ０〜時刻ｔ３で示し
たように信号ＰＳがハイレベルのとき、クロック信号Ｃ
ＬＫが入力しても上記下位Ｙアドレスは下位Ｙアドレス
のままレベルを保つ（上記例では初期値として入力する
下位Ｙアドレスはすべてロウレベルであるが、実際はど
のようなアドレスが初期値として入力されてもいい）。
上位Ｙアドレスは上位Ｙアドレスカウンタにおいて、あ
たかもカウンタ要素回路Ｃｉが最下位のアドレスカウン
タになったようにクロック信号ＣＬＫに対しインクリメ
ンタルなシリアルアドレスを発生し、図４〜図６に示す
Ｙデコーダ動作を可能とする。

【００３２】図２１の時刻ｔ３以降で示したように信号
ＰＳがロウレベルのときは、Ｃ０を最下位Ｙアドレスカ
ウンタとしたインクリメンタルなシリアルアドレスを発
生し、図７に示したようなシリアルアクセスができる。
従って、第３の実施例において特殊シリアルＹアドレス
発生手段を設けたため、より高速なロウ方向のシリアル
アクセス及び、同等な速度のコラム方向のシリアルアク
セスが可能となる。

【００３３】図２２は本願発明の半導体メモリ装置の第
４の実施例の回路図である。第４の実施例では第３の実
施例に第２の実施例で示したアドレス変換手段切り替え
回路Ｆを付加したものである。第４の実施例ではロウ方
向の高速シリアルアクセスを可能にしつつ、従来できな
かったコラム方向の高速シリアルアクセスを可能にする
ためのアドレス変換をメモリ上で容易に高速に行えると
ともに、従来のアドレスを発生してメモリアクセスでき
るため、従来のメモリとしてのメモリマッピングができ
る。また、アドレス変換した後、アドレス発生に切り替
えてアドレス変換して書き込んだデータをロウ方向のペ
ージモードで出力できるので、ブロックアクセスが低消
費電力で可能となる。さらに、特殊シリアルＹアドレス
発生手段を設けたため、より高速なロウ方向のシリアル
アクセス及び、同等な速度のコラム方向のシリアルアク
セスが可能となる。

【００３４】図８に１バンク４Ｘ４ブロックの２バンク
メモリの本発明の第１の実施例の方法を簡単化して示し
たが、まったく同じ考え方で、図８と同一Ｘアドレス上
のメモリデータを並び替える方法を本発明の第２の実施
例の方法として示す。図２６は本発明の第２の実施例の
方法を４Ｘ４ブロックの例で示す図である。第２の実施
例の方法では、第１の実施例の方法とほとんど同じ効果
（ロウ方向の高速シリアルアクセスとコラム方向の高速
シリアルアクセスの実現）を得ることができる。即ち、
図８のメモリの同一Ｘアドレス上にあるデータを連続す
るＹアドレスを有するデータの集まりとして、データの
Ｘアドレス（「Ｄ（ｉ，ｊ）のｉのこと」）が小さい順
に図２３に示すように並べ替える。図２３のＸ＝０の例
でいえば、Ｄ（０，０），Ｄ（０，１），Ｄ（０，
２）、Ｄ（０，３）Ｄ（１，０），Ｄ（１，１），Ｄ
（１，２）.....と並び替える。

【００３５】次に、図２４および図２５を用いて、ロウ
方向のシリアルアクセス（ロウページアクセス）を説明
する。図２４に図２で示したメモリのアドレスマップの
Ｘ＝０のラインビットをシリアルアクセスする順序を示
す。シリアルアクセスの先頭ビットはここではＤ（０，
０）とする。Ｍａ（０）のＣ（０，０）中の先頭ビット
Ｄ（０，０）からアクセスを開始し、Ｃ（０，０）中の
連続するＹアドレスを有するデータを順次アクセスして
いく。この間、バンク−１ではバンク−１のＸ＝４のワ
ードラインが選択されることで引き続く連続アクセスの
準備をしている。Ｄ（０，３）までアクセスしたら、Ｍ
ａ（４）のＣ（０，１）中のＤ（０，４）をアクセス
し、Ｃ（０，１）中の連続するＹアドレスを有するデー
タを順次アクセスしていく。この間、バンク−０ではバ
ンク−０のＸ＝８のワードラインが選択されることで引
き続く連続アクセスの準備をしている。以上の動作を図
２４の矢印に従って行うことで図２におけるＸ＝０のロ
ウ方向のシリアルアクセス、Ｄ（０，０）からＤ（０，
１５）が可能になる。 図２５に同Ｘ＝４ロウ方向のシ
リアルアクセス、Ｄ（４，０）からＤ（４，１５）の例
を示す。

【００３６】図２６は図２におけるＹ＝０のコラム方向
のシリアルアクセスのアクセス方法を示す図である。バ
ンク−０のＭａ（０）〜Ｍａ（３）のＤ（０，０）〜Ｄ
（３，０）を矢印の順にアクセスし、この間、バンク−
１のＸアドレス、Ｘ＝０のロウを活性化し、引き続くシ
リアルアクセスの準備をする。Ｄ（３，０）までアクセ
スしたらバンク−１のＭｂ（０）〜Ｍｂ（３）のＤ
（４，０）〜Ｄ（７，０）を矢印の順にアクセスし、こ
の間、バンク−０のＸアドレス、Ｘ＝１のロウを活性化
し、引き続くシリアルアクセスの準備をする。以上の動
作を図２６の矢印に従って行うことで、図２におけるＹ
＝０のコラム方向のシリアルアクセス、Ｄ（０，０）か
らＤ（３１，０）が可能になる。

【００３７】

【発明の効果】以上詳細に説明したように、この発明の
半導体メモリ装置およびその読み出しおよび書き込み方
法ロウ方向の高速シリアルアクセスを可能にしつつ、従
来できなかったコラム方向の高速シリアルアクセスを可
能にするためのアドレス変換をメモリ上で容易に高速に
行える。

【図面の簡単な説明】

【図１】この発明の第１の実施例の方法によるメモリの
書き込みマップを示す図

【図２】一般的なアドレスとメモリデ−タの関係を示す
図

【図３】この発明の説明のためのアドレスブロック分け
を示す図

【図４】この発明の第１の実施例の方法によるメモリの
シリアルアクセスモ−ドを示す図

【図５】この発明の第１の実施例の方法によるメモリの
ロウペ−ジアクセスを示す図

【図６】この発明の第１の実施例の方法によるメモリの
ロウペ−ジアクセスを示す図

【図７】この発明の第１の実施例の方法によるメモリの
コラムペ−ジアクセスを示す図

【図８】この発明の第１の実施例の方法のより具体的な
実施例を示す図

【図９】図８のロウペ−ジアクセスを示す図

【図１０】図８のロウペ−ジアクセスを示す図

【図１１】図８のロウペ−ジアクセスを示す図

【図１２】図８のロウペ−ジアクセスを示す図

【図１３】図８のコラムペ−ジアクセスを示す図

【図１４】この発明の第１の実施例の回路を示す図

【図１５】図１４の動作タイミングを示す図

【図１６】図１４のアドレス変換手段の回路図

【図１７】この発明の第２の実施例の回路を示す図

【図１８】図１７のアドレス変換手段切り替え回路およ
びアドレス変換手段の回路図

【図１９】この発明の第３の実施例の回路を示す図

【図２０】図１９の特殊シリアルＹアドレス発生手段の
回路図

【図２１】図１９の動作説明図

【図２２】この発明の第４の実施例の回路を示す図

【図２３】この発明の第２の実施例の方法によるメモリ
の書き込みマップを示す図

【図２４】この発明の第２の実施例の方法によるメモリ
のロウペ−ジアクセスを示す図

【図２５】この発明の第２の実施例の方法によるメモリ
のロウペ−ジアクセスを示す図

【図２６】この発明の第１の実施例の方法によるメモリ
のコラムペ−ジアクセスを示す図

【符号の説明】

Ｂ（ｉ，ｊ）：メモリ単位小集合 Ｌａ（ｉ）：ｊが奇数のときの Ｂ（ｉ，ｊ）の集合 Ｌｂ（ｉ）：ｊが偶数のときの Ｂ（ｉ，ｊ）の集合

Claims (8)

【特許請求の範囲】
1. 【請求項１】 Ｘ方向およびＹ方向に配置された複数の
   メモリセルと、 このメモリセルのＹ方向のアドレスを選択するＹデコ−
   ダ手段と、 前記メモリセルのＸ方向のアドレスを選択するＸデコ−
   ダ手段とを有するメモリバンクがそれぞれ独立に動作で
   きるｎ個（ｎは自然数）のメモリバンクを有するメモリ
   に、 Ｘ方向に整列した複数のメモリセルに、ａ個（ａは自然
   数）の連続するＸアドレスで指定され、同一Ｙアドレス
   を有するデータを前記複数のバンクのうちの一つの１＋
   ｋｎ（ｋ=０、１、２．．．．）番目のＸアドレスで指
   定される前記複数のメモリセルに順次に書き込み、この
   指定された複数のメモリセルにデ−タが全て書き込まれ
   たら、前記複数のバンクの他の一つの２＋ｋｎ（ｋ=
   ０、１、２．．．．）番目のＸアドレスで指定される前
   記複数のメモリセルに順次に書き込むことを特徴とする
   半導体メモリ装置の書き込み方法。
2. 【請求項２】 Ｘ方向およびＹ方向に配置された複数の
   メモリセルと、 このメモリセルのＹ方向のアドレスを選択するＹデコ−
   ダ手段と、 前記メモリセルのＸ方向のアドレスを選択するＸデコ−
   ダ手段とを有するメモリバンクがそれぞれ独立に動作で
   きるｎ個（ｎは自然数）のメモリバンクを有するメモリ
   に、 Ｘ方向に整列した複数のメモリセルに、ａ個（ａは自然
   数）の連続するＸアドレスで指定され、同一Ｙアドレス
   を有するデータを前記複数のバンクのうちの一つの１＋
   ｋｎ（ｋ=０、１、２．．．．）番目のＸアドレスで指
   定される前記複数のメモリセルから順次に読み出し、こ
   の指定された複数のメモリセルからデ−タが全て読み出
   されたら、前記複数のバンクの他の一つの２＋ｋｎ（ｋ
   =０、１、２．．．．）番目のＸアドレスで指定される
   前記複数のメモリセルから順次に読み出すことを特徴と
   する半導体メモリ装置の読み出し方法。
3. 【請求項３】 ＸアドレスＸ＝Ｘｉ（ｉは任意の整数）
   とＹアドレスＹ＝Ｙｊ（ｊは任意の整数）で一義的にア
   ドレスを指定できるデータＤ（ｉ，ｊ）を蓄積し、独立
   して動作可能な複数のメモリバンクを有する半導体メモ
   リ装置において任意のＸアドレスＸ＝Ｘｍで指定される
   ワードラインで選択される複数のメモリセルに、ａ個の
   連続するＸアドレスで指定され、同一ＹアドレスＹ＝Ｙ
   ｎを有するデータＤ（ｍ，ｎ）、Ｄ（ｍ＋１，ｎ）、Ｄ
   （ｍ＋２，ｎ）.......Ｄ（ｍ＋ａ−１，ｎ）を書き込
   むことを特徴とする半導体メモリ装置。
4. 【請求項４】 ＸアドレスＸ＝Ｘｉ（ｉは任意の整数）
   とＹアドレスＹ＝Ｙｊ（ｊは任意の整数）で一義的にア
   ドレスを指定できるデータをＤ（ｉ，ｊ）を蓄積し、独
   立して動作可能な複数のメモリバンクを有する半導体メ
   モリ装置において、 ａ個の連続するＸアドレスで指定され、同一Ｙアドレス
   Ｙ＝Ｙｎを有するデータＤ（ｍ，ｎ）、Ｄ（ｍ＋１，
   ｎ）、Ｄ（ｍ＋２，ｎ）.......Ｄ（ｍ＋ａ−１，ｎ）
   をデータ群Ｂ（ｍ，ｎ）とした時（ｍ、ｎは任意の整
   数）、任意のＸアドレスＸ＝Ｘｍで指定されるワードラ
   インで選択される複数のメモリセルに書き込み、同様の
   Ｘアドレスに ｋ個（ｋは任意の整数）のＢ（ｍ，
   ｎ）、Ｂ（ｍ，ｎ＋１）、Ｂ（ｍ，ｎ＋２）.......Ｂ
   （ｍ，ｎ＋ｋ−１）を書き込む事を特徴とする半導体メ
   モリ装置。
5. 【請求項５】 ＸアドレスＸ＝Ｘｉ（ｉは任意の整数）
   とＹアドレスＹ＝Ｙｊ（ｊは任意の整数）で一義的にア
   ドレスを指定できるデータをＤ（ｉ，ｊ）を蓄積し、独
   立して動作可能な複数のメモリバンクを有する半導体メ
   モリ装置において、 ａ個の連続するＸアドレスで指定され、同一Ｙアドレス
   Ｙ＝Ｙｎを有するデータＤ（ｍ，ｎ）、Ｄ（ｍ＋１，
   ｎ）、Ｄ（ｍ＋２，ｎ）.......Ｄ（ｍ＋ａ−１，ｎ）
   をデータ群Ｂ（ｍ，ｎ）とした時（ｍ、ｎは任意の整
   数）、ある一つのメモリバンクの任意のＸアドレスＸ＝
   Ｘｍで指定されるワードラインで選択される複数のメモ
   リセルに書き込み、同様のＸアドレスに ｋ個（ｋは任
   意の整数）のＢ（ｍ，ｎ）、Ｂ（ｍ，ｎ＋１）、Ｂ
   （ｍ，ｎ＋２）.......Ｂ（ｍ，ｎ＋ｋ−１）を書き込
   み、 異なるメモリバンクの任意のＸアドレスＸ＝Ｘｍで指定
   されるワードラインに接続する複数のメモリに 、書き
   込み、ｋ個（ｋは任意の整数）のＢ（ｍ＋ｋ，ｎ）、Ｂ
   （ｍ＋ｋ，ｎ＋１）、Ｂ（ｍ＋ｋ，ｎ＋２）.......Ｂ
   （ｍ＋ｋ，ｎ＋ｋ−１）を書き込む事を特徴とする半導
   体メモリ装置。
6. 【請求項６】 ＸアドレスＸ＝Ｘｉ（ｉは任意の整数）
   とＹアドレスＹ＝Ｙｊ（ｊは任意の整数）で一義的にア
   ドレスを指定できるデータをＤ（ｉ，ｊ）を蓄積し、独
   立して動作可能な複数のメモリバンクを有する半導体メ
   モリ装置において、 任意のＸアドレスＸ＝Ｘｍで指定されるワードラインで
   選択され、連続するＹアドレスを有するメモリセルに、
   ａ個の連続するＸアドレスで指定され、同一Ｙアドレス
   Ｙ＝Ｙｎを有するデータＤ（ｍ，ｎ）、Ｄ（ｍ＋１，
   ｎ）、Ｄ（ｍ＋２，ｎ）.......Ｄ（ｍ＋ａ−１，ｎ）
   を書き込むことを特徴とする半導体メモリ装置。
7. 【請求項７】 ＸアドレスＸ＝Ｘｉ（ｉは任意の整数）
   とＹアドレスＹ＝Ｙｊ（ｊは任意の整数）で一義的にア
   ドレスを指定できるデータをＤ（ｉ，ｊ）を蓄積し、独
   立して動作可能な複数のメモリバンクを有する半導体メ
   モリ装置において、 ａ個の連続するＸアドレスで指定され、同一Ｙアドレス
   Ｙ＝Ｙｎを有するデータＤ（ｍ，ｎ）、Ｄ（ｍ＋１，
   ｎ）、Ｄ（ｍ＋２，ｎ）.......Ｄ（ｍ＋ａ−１，ｎ）
   をデータ群Ｂ（ｍ，ｎ）とした時（ｍ、ｎは任意の整
   数）、任意のＸアドレスＸ＝Ｘｍで指定されるワードラ
   インで選択され、連続するＹアドレスを有するメモリセ
   ルに書き込み、同様のＸアドレスに ｋ個（ｋは任意の
   整数）のＢ（ｍ，ｎ）、Ｂ（ｍ，ｎ＋１）、Ｂ（ｍ，ｎ
   ＋２）.......Ｂ（ｍ，ｎ＋ｋ−１）を書き込む事を特
   徴とする半導体メモリ装置。
8. 【請求項８】 ＸアドレスＸ＝Ｘｉ（ｉは任意の整数）
   とＹアドレスＹ＝Ｙｊ（ｊは任意の整数）で一義的にア
   ドレスを指定できるデータをＤ（ｉ，ｊ）を蓄積し、独
   立して動作可能な複数のメモリバンクを有する半導体メ
   モリ装置において、 ａ個の連続するＸアドレスで指定され、同一Ｙアドレス
   Ｙ＝Ｙｎを有するデータＤ（ｍ，ｎ）、Ｄ（ｍ＋１，
   ｎ）、Ｄ（ｍ＋２，ｎ）.......Ｄ（ｍ＋ａ−１，ｎ）
   をデータ群Ｂ（ｍ，ｎ）とした時（ｍ、ｎは任意の整
   数）、ある一つのメモリバンクの任意のＸアドレスＸ＝
   Ｘｍで指定されるワードラインで選択され、連続するＹ
   アドレスを有する複数のメモリセルに書き込み、同様の
   Ｘアドレスにｋ個（ｋは任意の整数）のＢ（ｍ，ｎ）、
   Ｂ（ｍ，ｎ＋１）、Ｂ（ｍ，ｎ＋２）.......Ｂ（ｍ，
   ｎ＋ｋ−１）を書き込み、 異なるメモリバンクの任意のＸアドレスＸ＝Ｘｍで指定
   されるワードラインに接続する複数のメモリに 、同様
   にＢ（ｉ，ｊ）中のデータを連続するＹアドレスを有す
   る 複数のメモリセルに書き込み、ｋ個（ｋは任意の整
   数）のＢ（ｍ＋ｋ，ｎ）、Ｂ（ｍ＋ｋ，ｎ＋１）、Ｂ
   （ｍ＋ｋ，ｎ＋２）.......Ｂ（ｍ＋ｋ，ｎ＋ｋ−１）
   を書き込む事を特徴とする半導体メモリ装置。