JP3464621B2 - バンク可変メモリ - Google Patents

バンク可変メモリ

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JP3464621B2 JP09504899A JP9504899A JP3464621B2 JP 3464621 B2 JP3464621 B2 JP 3464621B2 JP 09504899 A JP09504899 A JP 09504899A JP 9504899 A JP9504899 A JP 9504899A JP 3464621 B2 JP3464621 B2 JP 3464621B2
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  • Computer Hardware Design (AREA)
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  • Controls And Circuits For Display Device (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリアドレス空
間の複数のバンクへの区分けと、区分けされたバンク内
のアドレスの指定とをおこなうことで、データを所望の
バンク単位で記憶するとともに、記憶されたデータを種
々の方法で読み出すことが可能なバンク可変メモリに関
する。
【０００２】
【従来の技術】高速かつ多機能なＣＰＵの開発や記録装
置または記録媒体の大容量化にともなって、インタラク
ティブな画像や音声を提供可能とするマルチメディア技
術の実用性が高まっている。また、通信インフラストラ
クチャの整備によるインターネット通信の普及によっ
て、通信回線を介したリアルタイムな情報の提供が可能
となっている。
【０００３】このようなマルチメディア技術において取
り扱うディジタルデータは、従来の文字情報と比較し
て、そのデータ量が膨大となるため、ＪＰＥＧやＭＰＥ
Ｇといったデータ圧縮技術の発展をも促進させている。
コンピュータにおいてこのようなデータを処理する際に
は、高速にアクセス可能でありかつ大容量なメモリが必
要となる。
【０００４】コンピュータは、ＣＤ−ＲＯＭ等の記録媒
体や固定磁気ディスクに記憶されたデータを、高速なア
クセスを可能とするＤＲＡＭ（Dynamic Random Access
Memory）等の主記憶に一旦読み込み、その主記憶に保持
されているデータをＣＰＵによって直接に処理させてい
る。よって、上記したような膨大なデータを高速に処理
するには、主記憶の高速アクセス化と大容量化が必要と
なる。
【０００５】そこで、ＣＰＵと主記憶の間に、より高速
なアクセスが可能な１次キャッシュメモリや２次キャッ
シュメモリを介在させ、データの再利用率を考慮した、
データ全体の処理速度を向上させる工夫がなされてい
る。一方で、マルチメディア技術において主要なデータ
種である画像データについては、その画像データをＣＲ
Ｔや液晶ディスプレイ等の表示装置上に高速に表示する
必要があることから、ＣＰＵとは独立して動作可能なグ
ラフィック機構により処理されている。
【０００６】グラフィック機構は、主に、ＣＰＵからの
描画命令を実行し、表示装置に応じた形式のデータを出
力するグラフィック制御チップと、表示装置に表示する
データが書き込まれるビデオ・メモリとから構成され
る。ビデオ・メモリは一般に主記憶の一部として割り付
けられ、ＣＰＵが表示データを書き込む。ビデオ・メモ
リとしては、最近ではＳＤＲＡＭ（シンクロナスＤＲＡ
Ｍ）かＳＧＲＡＭ（シンクロナス・グラフィックスＲＡ
Ｍ）を利用することが多い。
【０００７】このように、コンピュータシステムの多く
は、膨大なデータ、特に静止画や動画といった画像デー
タを高速に処理するように、システム上に複数の大容量
なメモリを分散して、処理の効率化を図っている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た画像データには、同一のデータが連なった領域が存在
することが多く、そのような領域のデータをビデオメモ
リに記憶する際にも、表示装置の画面を構成する画素に
対応させて、個々にアドレスを指定する必要があった。
【０００９】特に、表示装置の解像度に対して、表示し
ようとする画像の解像度が低い場合に、その画像を十分
な大きさで表示させるには、画像データ内の１ドットに
相当するデータを、ビデオメモリ上において、同一のデ
ータが連なった領域として記憶させる必要が生じてく
る。これは、画像情報の乏しい画像データに対して、拡
大表示を繰り返す場合も同じである。例えば、画像デー
タ中の１画素分のデータを解像度の高い表示装置上で再
現する場合、その１画素分のデータは表示装置上におい
ては４×４の１６ドットからなる矩形として表示され
る。
【００１０】また、ＣＰＵの主記憶として用いられるメ
モリとビデオメモリとして用いられるメモリとは、基本
的に同じ構成であり、メモリチップとして供給される際
に区別されたものではなかった。
【００１１】さらに、上記したグラフィック機構のよう
に、表示装置のような周辺機器とのインターフェースを
担う入出力機構や周辺機器内部に大容量なメモリが搭載
される傾向にあり、例えばプリンタに搭載されるデータ
バッファに関しては、上記したビデオメモリと同様な問
題が生じていた。
【００１２】以上のように、従来のメモリにおいては、
記憶しようとするデータの内容や解像度とは無関係に、
上記した同一のデータの領域内に対しても逐一、アドレ
スを指定して同じデータを記憶させる処理が必要であっ
た。特にマルチメディア技術においては、同一の表示画
面上に複数のウィンドウ画面を表示させ、表示される画
像の解像度や拡大縮小といった処理がウィンドウ画面毎
に異なるため、アドレス指定に関する処理の効率化が要
望されていた。
【００１３】本発明は、上記に鑑みてなされたものであ
って、メモリアドレス空間を所望の区分け数（バンクレ
ベル）の指定により複数のバンクに区分けし、さらに区
分けされたバンクのアドレスを指定することで、指定さ
れたバンクの領域内に一括に同一のデータを記憶すると
ともに、その記憶されたデータを種々の方法で読み出す
ことが可能なバンク可変メモリを提供することを目的と
する。
【００１４】
【課題を解決するための手段】上述した目的を達成する
ために、請求項１に係るバンク可変メモリは、メモリア
ドレス空間内をバンク単位に区分けし、区分けされたバ
ンクのうちの一つが指定されるバンク可変メモリであっ
て、前記バンクへの区分け数を指定するバンクレベル信
号を入力するための複数のバンクレベル端子と、区分け
されたバンクのうちの一つを指定するバンク指定アドレ
ス信号を入力するための複数のアドレス端子と、前記メ
モリアドレス空間内のメモリアドレスに対するデータの
入力または該メモリアドレスに対応して記憶されたデー
タの出力をおこなうための複数のデータ入出力端子と、
前記データの入力または出力の一方を指示する制御信号
を入力する制御端子と、を備え、前記バンクレベル端子
から入力したバンクレベル信号と前記アドレス端子から
入力したバンク指定アドレス信号とに基づいて、前記バ
ンクレベル信号で指定された区分け数により区分けされ
たバンクのうち前記バンク指定アドレス信号で指定され
たバンクに対応したメモリアドレス領域を特定し、前記
制御端子から入力された制御信号がデータの入力を指示
する場合、前記データ入出力端子から入力されたデータ
を、前記特定されたメモリアドレス領域内のメモリアド
レスによって示される記憶領域に書き込み、前記制御端
子から入力された制御信号がデータの出力を指示する場
合、前記特定されたメモリアドレス領域に記憶されたデ
ータを、前記データ入出力端子から出力するものであ
る。
【００１５】つぎに、請求項２に係るバンク可変メモリ
は、請求項１のバンク可変メモリにおいて、前記制御端
子から入力された制御信号がデータの出力を指示する場
合に、前記バンク指定アドレス信号により特定されたメ
モリアドレス領域内に記憶されたデータに対して最大
値、最小値または平均値を演算し、当該演算結果を、前
記データ入出力端子から出力するものである。
【００１６】つぎに、請求項３に係るバンク可変メモリ
は、メモリアドレス空間内をバンク単位に区分けし、区
分けされたバンクのうちの一つが指定されるバンク可変
メモリであって、前記バンクへの区分け数を指定するバ
ンクレベル信号を入力するための複数のバンクレベル端
子と、データの書き込みをおこなう際に、区分けされた
バンクのうちの一つを指定するバンク指定アドレス信号
を入力するための複数の第１のアドレス端子と、前記メ
モリアドレス空間内のメモリアドレスに対するデータの
入力をおこなうための複数のデータ入力端子と、データ
を読み出す際に、前記メモリアドレス空間内のメモリア
ドレスを指定するアドレス信号を入力するための複数の
第２のアドレス端子と、前記メモリアドレス空間内のメ
モリアドレスに対応して記憶されたデータの出力をおこ
なうための複数のデータ出力端子と、を備え、前記バン
クレベル端子から入力したバンクレベル信号と前記第１
のアドレス端子から入力したバンク指定アドレス信号と
に基づいて、前記バンクレベル信号で指定された区分け
数により区分けされたバンクのうち前記バンク指定アド
レス信号で指定されたバンクに対応したメモリアドレス
領域を特定し、前記データ入力端子から入力されたデー
タを、前記特定されたメモリアドレス領域内のメモリア
ドレスによって示される記憶領域に書き込み、前記第２
のアドレス端子から入力したアドレス信号で指定された
メモリアドレスに記憶されたデータを、前記データ出力
端子から出力するものである。
【００１７】つぎに、請求項４に係るバンク可変メモリ
は、メモリアドレス空間内をバンク単位に区分けし、区
分けされたバンクのうちの一つが指定されるバンク可変
メモリであって、前記バンクへの区分け数を指定するバ
ンクレベル信号を入力するための複数のバンクレベル端
子と、データの書き込みをおこなう際に、区分けされた
バンクのうちの一つを指定するバンク指定アドレス信号
を入力するための複数のアドレス端子と、前記メモリア
ドレス空間内のメモリアドレスに対するデータの入力を
おこなうための複数のデータ入力端子と、前記メモリア
ドレス空間内のメモリアドレスに対応して記憶されたデ
ータの出力をおこなうための少なくとも１つのデータ出
力端子と、出力するデータに対応するメモリアドレスの
指定タイミングを示すクロックを入力するための同期ク
ロック端子と、を備え、前記バンクレベル端子から入力
したバンクレベル信号と前記アドレス端子から入力した
バンク指定アドレス信号とに基づいて、前記バンクレベ
ル信号で指定された区分け数により区分けされたバンク
のうち前記バンク指定アドレス信号で指定されたバンク
に対応したメモリアドレス領域を特定し、前記データ入
力端子から入力されたデータを、前記特定されたメモリ
アドレス領域内のメモリアドレスによって示される記憶
領域に書き込み、前記同期クロック端子から入力された
クロックに基づいて、前記メモリアドレス空間内の所定
のメモリアドレスから順次メモリアドレスを指定し、指
定されたメモリアドレスに記憶されたデータを、前記デ
ータ出力端子から出力するものである。
【００１８】つぎに、請求項５に係るバンク可変メモリ
は、請求項１〜４のいずれか一つのバンク可変メモリに
おいて、前記メモリアドレス空間を第１の区分単位で複
数のバンクに区分けし、区分けされた各バンクの各々に
当該バンクを識別するアドレスを付与し、前記第１の区
分単位で区分けされた各バンクを更に第２の区分単位で
複数のバンクに区分けし、前記第２の区分単位で区分け
された各バンクの各々に当該バンクを識別するアドレス
を付与し、以降、任意の回数だけ前記区分けおよびアド
レス付与を繰り返すことによって得られる前記アドレス
により、前記メモリアドレス空間内の特定の領域を指定
するものであり、前記バンクレベル信号は、前記区分け
の回数を指定する信号であり、前記バンク指定アドレス
信号は、区分けされたバンクの各々に付与されたアドレ
スのいずれか一つを指定する信号である。
【００１９】つぎに、請求項６に係るバンク可変メモリ
は、請求項１〜４のいずれか一つのバンク可変メモリに
おいて、前記メモリアドレス空間を１／４のバンクに区
分けし、区分けされた各バンクの各々に「００」、「０
１」、「１０」、「１１」の２ビットのアドレスを付与
し、区分けされた各バンクを更に１／４のバンクに区分
けし、当該区分けされた各バンクの各々に更に「０
０」、「０１」、「１０」、「１１」の２ビットのアド
レスを付与し、以降、任意の回数だけ前記区分けおよび
アドレス付与を繰り返すことによって得られる前記アド
レスにより、前記メモリアドレス空間内の特定の領域を
指定するものであり、前記バンクレベル信号は、前記区
分けの回数を指定する信号であり、前記バンク指定アド
レス信号は、区分けされたバンクの各々に付与されたア
ドレスのいずれか一つを指定する信号である。
【００２０】
【発明の実施の形態】以下に、本発明に係るバンク可変
メモリの実施の形態を図面に基づいて詳細に説明する。
なお、この実施の形態によりこの発明が限定されるもの
ではない。
【００２１】（実施の形態１）図１は、実施の形態１に
係るバンク可変メモリを示す説明図である。バンク可変
メモリ１０は、アドレス信号を入力する複数のアドレス
端子と、バンクレベル信号を入力する複数のバンクレベ
ル端子と、記憶対象となるデータの入力または記憶され
たデータの出力をおこなう複数のデータ入出力端子と、
データ入出力端子に入出力されるデータの向き、すなわ
ちデータの入力（データの書き込み）か、またはデータ
の出力（データの読み出し）かのいずれか一方を指示す
る制御信号を入力する制御端子と、を備えている。
【００２２】図１において、Ｓ0〜Ｓzはバンクレベル信
号であり、後述するように、バンク可変メモリ１０内の
メモリアドレス空間を区分けする方法を示す入力信号で
ある。ここで、バンクレベル信号Ｓ0〜Ｓzは、複数ビッ
トにより構成され、例えば４ビットで表される。この例
の場合、ｚ＝３となり、バンクレベルとして０〜１５の
いずれか一つを指定可能となる。
【００２３】Ａ0〜Ａxは上記したアドレス信号であり、
バンクレベル信号Ｓ0〜Ｓzの示すバンクレベルに応じて
区分けされたバンクのうちの一つを指定する入力信号で
ある。ここで、アドレス信号Ａ0〜Ａxは、複数ビットに
より構成され、例えば２０ビットで表される。この例の
場合、ｘ＝１９となり、２20のメモリアドレス空間のう
ちの一つのアドレスを特定できる。
【００２４】そして、Ｄ0〜Ｄyはバンク可変メモリ１０
において入出力されるデータを示しており、複数ビット
により構成され、例えば１６ビットで表される。この例
の場合、ｙ＝１５となり、アドレス信号Ａ0〜Ａxによっ
て指定されるアドレスに対して２バイトの記憶単位の記
憶がおこなわれる。また、Ｒ（上バー）／Ｗは、上記し
た制御信号であり、コンピュータプログラム等の命令に
従って、データの読み出し／書き込みをおこなうための
信号である。この例では、論理レベルが“Ｌ”である場
合に、データの読み出しを指示し、論理レベルが“Ｈ”
である場合に、データの書き込みを指示する。
【００２５】通常は、アドレス信号Ａ0〜Ａxのビット
数、データＤ0〜Ｄyのビット数はそれぞれ、バンク可変
メモリ１０が搭載されるシステムにおけるアドレスバス
のバス幅、内部データバスのバス幅によって定まる。ま
た、バンクレベル信号Ｓ0〜Ｓzは、システム内の制御バ
スの一部を利用して入力するようにすることができる。
さらに、バンク可変メモリ１０を活性化したり、アドレ
ス信号Ａ0〜ＡxやデータＤ0〜Ｄyの入出力タイミングに
使用されるチップセレクト信号、クロック信号、その他
の専用のタイミング信号を入力することもできるが、こ
こではそれらの図示を省略している。
【００２６】図２は、実施の形態１に係るバンク可変メ
モリ１０の内部構成の概略を示すブロック図である。バ
ンク可変メモリ１０は、例えば図２に示すように、アド
レス変換部１１と、メモリセル部１２と、データ入出力
部１３とを備えた構成である。図２において、バンク可
変メモリ１０にバンクレベル信号Ｓ0〜Ｓzとアドレス信
号Ａ0〜Ａxとが入力されると、アドレス変換部１１は、
まず、バンクレベル信号Ｓ0〜Ｓzの示すバンクレベルに
より、入力されたアドレス信号Ａ0〜Ａxのうち、アドレ
ス指定として有効なビットを決定する。
【００２７】ここで、バンクレベルとは、メモリアドレ
ス空間を区分けすることで生じる区分け単位の数に対応
した区分け状態を示すものであり、例えば、バンクレベ
ル０は区分け無し、バンクレベル１は区分け数（バンク
数）４、バンクレベル２は区分け数（バンク数）１
６．．．．のように対応する。しかしながら、バンクレ
ベルは、実際には上記したように、入力されたアドレス
信号Ａ0〜Ａxのうちの有効なビット数を決定するのに使
用され、例えば、バンクレベル２は、２０ビットで表さ
れるアドレス信号Ａ0〜Ａxのうち上位４ビットを有効な
アドレス信号として処理することを意味する。
【００２８】図３は、バンクレベル信号Ｓ0〜Ｓzを４ビ
ット（ｚ＝３）、アドレス信号Ａ0〜Ａxを２０ビット
（ｘ＝１９）、データＤ0〜Ｄyを１６ビット（ｚ＝１
５）とした場合のバンクレベルと、そのビット表示と、
後述する有効アドレスのビット数と、区分け数（バンク
数）と、の関係を示した表である。図３に示す表おいて
は、バンクレベルを１０までとし、最小の区分け単位に
よって、１Ｍ（メガ）のアドレス空間のうちの一つを指
定することができる。
【００２９】よって、この場合、メモリセル部１２とし
て、１Ｍ×２（バイト）、すなわち１６Ｍ（メガ）ビッ
トのセルによって構成されるメモリセルを採用したとき
に、上記したバンクレベル１０までの利用が可能とな
る。この際、バンクレベル１１以降を示すビット（１０
１１以降）を指定することも可能であるが、メモリセル
の物理空間が存在しないため、この場合はバンクレベル
１０として処理される。
【００３０】つづいて、アドレス変換部１１は、バンク
レベルを認識することで、アドレス信号Ａ0〜Ａxから有
効となるビットを抽出する。以下において、この有効な
ビットを特に有効アドレスと称する。この有効アドレス
は、メモリセル部１２におけるメモリアドレス空間のバ
ンクへの区分けと、その区分けされたバンクの一つを指
定するための情報である。
【００３１】なお、バンク可変メモリ１０のメモリセル
部１２としては、ＤＲＡＭ（Dynamic Random Access Me
mory）、ＳＲＡＭ（Static Random Access Memory）、
ＳＤＲＡＭ（Synchronous DRAM）、ＰＲＯＭ（Programm
able Read Only Memory）、ＥＰＲＯＭ（Erasable PRO
M）、フラッシュメモリまたはＦＲＡＭ（Ferro-electri
c RAM）等の半導体メモリにおけるメモリセル部を利用
することができ、不揮発性か揮発性かは問わない。しか
しながら、この例では、データの入力（書き込み）をお
こなうことのできるメモリとして説明する。
【００３２】図４は、メモリアドレス空間のバンクへの
区分けおよびアドレス付与を示す説明図である。図４に
おいては、メモリセル部１２をバンクレベル３の８×８
バンクのマトリックスとして区分けする場合を例に挙げ
て説明する。特に、理解を容易にするために、バンク可
変メモリ１０をビデオ・メモリとして使用する場合を考
え、メモリセル部１２の一面が、表示装置の一画面に相
当し、メモリセル部１２において、最小のアクセス単位
（上の例では、２バイト）が、画面の一画素に対応する
ものとする。
【００３３】まず、図４に示すように、メモリセル部１
２を４つの領域に区分け（等分）する。すなわち、メモ
リセル部１２は、２×２のバンクのマトリックスとして
表される。そして、区分された４つの領域において、左
上、右上、左下、右下に位置する順に、２ビットのコー
ド「００」、「０１」、「１０」、「１１」を付与す
る。そして、区分されたバンクの各々を、さらに４つの
領域に区分けする。すなわち、この段階で、メモリセル
部１２全体としては４×４のバンクのマトリックスとし
て表されることになる。これら区分されたバンクの各々
に、さらに、上記したように２ビットのコードを付与す
る。そして、区分されたバンクの各々を、さらに４つの
領域に区分けし、区分けされたバンクの各々に、上記し
たように２ビットのコードを付与する。すなわち、この
段階で、メモリセル部１２全体としては８×８のバンク
のマトリックスとして表されることになる。なお、図４
に示した区分け以外にも、例えば縦方向のみ分割するよ
うな他の区分け形態を採用してもよい。
【００３４】ここで、より大きな領域を示すバンクに対
して付与されたコードを上位ビットとして定義付ける
と、例えば、図４のバンクａは「００１０」と表すこと
ができ、バンクｂは「０００００１」と表すことができ
る。このように、マトリックスの最小単位であるバン
ク、または、その最小単位であるバンクが複数集まって
形成されるバンク（より上位のバンク）をビットコード
で特定することができる。このビットコードを、以降に
おいて特にバンクアドレスと称する。
【００３５】このように、バンク可変メモリ１０にバン
クレベル信号Ｓ0〜Ｓzとアドレス信号Ａ0〜Ａxとが入力
されることにより、メモリアドレス空間の所望の領域を
バンクとして特定することができる。実際には、アドレ
ス変換部１１が、特定されたバンク内に含まれる各々の
メモリセルをアクセス単位で選択する。この例では、１
ビットの記憶を可能とするメモリセルの１６個分（２バ
イト）が、アクセス単位である。
【００３６】そして、この状態において、データ入出力
端子にデータＤ0〜Ｄyが入力されるとともに、制御端子
に制御信号としてデータの入力を示す信号（この例では
論理レベル“Ｈ”）が入力されると、データ入出力部１
３は、バンクレベル信号Ｓ0〜Ｓzとアドレス信号Ａ0〜
Ａxとにより選択された領域のアクセス単位のすべてに
入力データＤ0〜Ｄyを書き込む。この書き込みは、図示
しないクロック信号に基づいて、特定されたバンク内の
アクセス単位を逐次に選択していき、選択されたアクセ
ス単位毎におこなうようにしてもよいし、特定されたバ
ンク内のアクセス単位のすべてを同時にアクティブに
し、一度におこなうようにしてもよい。
【００３７】例として、図３に示した表のように、メモ
リセル部１２が最大１Ｍバイトのメモリアドレス空間を
有したメモリにおいて、バンクレベル３でアドレス「０
００００１」の図４に示したバンクｂが選択されたとす
ると、このバンクは最大アクセス単位１Ｍ（１，０４
８，５７６）の６４分の１である１６３８４個のアドレ
スのアクセス単位が選択される。ここで、制御信号とし
てデータの入力を示す信号（この例では論理レベル
“Ｈ”）が入力されると、１６３８４個のアクセス単位
のすべてに同じデータ、つまり入力された２バイトのデ
ータＤ0〜Ｄ15が書き込まれていく。すなわち、これに
よりデータの記憶が達成される。
【００３８】一方、データの出力、すなわち記憶された
データの読み出しをおこなう場合、すなわち制御信号と
してデータの出力を示す信号（この例では論理レベル
“Ｌ”）を入力する場合は、最大のバンクレベルを示す
バンクレベル信号と、最大の有効ビット数のアドレス信
号とを入力することにより、これらの信号によってアク
セス単位の選択がおこなわれ、選択されたアクセス単位
内に記憶された各ビットデータをデータＤ0〜Ｄyとして
出力する。
【００３９】また、バンクレベル信号とアドレス信号で
指定された範囲には、入力時により細かいバンク指定を
おこなって入力された異なるデータがアクセス単位に存
在することがある。そこで、データの出力をおこなう際
に、最大のバンクレベル以外の任意のバンクレベルを示
すバンクレベル信号をバンクレベル端子に入力してバン
クの指定をおこない、指定されたバンク内に含まれるデ
ータのうち、最大の値を示すデータまたは最小の値を示
すデータをデータＤ0〜Ｄyとして出力するようにしても
よい。これは、バンク可変メモリ１０内において、指定
されたバンク毎に最大値または最小値を演算するための
演算部を設けることで実現できる。他にも、指定された
バンク内に含まれるデータの平均値を演算する演算部を
設けることにより、その平均値をデータＤ0〜Ｄyとして
出力するようにしてもよい。
【００４０】なお、上述した説明においては、バンク可
変メモリ１０をビデオ・メモリとして使用し、特に、メ
モリセル部１２と表示装置の画面とを１：１に対応させ
たが、図４に示した区分けは概念的なものであり、通常
は、メモリセル部１２上のアクセス単位の相対位置と画
面上の画素の相対位置とは一致しない。また、バンク可
変メモリ１０をビデオ・メモリとして使用すること以外
にも、プリンタに搭載されるバッファ・メモリやコンピ
ュータの主記憶として使用することもでき、用途は特に
限定しない。
【００４１】以上に説明したように、実施の形態１に係
るバンク可変メモリ１０によれば、メモリアドレス空間
内をバンク単位に区分けし、区分けされた各バンクが指
定されることによってメモリアドレス空間内の特定の領
域が指定されるバンク可変メモリであって、バンクへの
区分け数を指定するバンクレベル信号と、区分けされた
バンクのうちの一つを指定するバンク指定アドレス信号
と、を入力し、バンクレベル信号で指定された区分け数
により区分けされたバンクのうちバンク指定アドレス信
号で指定されるバンクに対応したメモリアドレス領域内
のすべてのアクセス単位に対して、データ入出力端子か
ら入力されたデータを記憶するので、コンピュータのＣ
ＰＵから発せられる１つのバンク指定命令（バンクレベ
ル信号およびバンク指定アドレス信号を入力する命令）
のみで、所望のメモリ領域に亘って一時に同一のデータ
を記憶することができる。これにより、このバンク可変
メモリを搭載するシステムにおけるＣＰＵの負荷が軽減
され、システム全体のスループットを向上させることが
可能となる。
【００４２】（実施の形態２）つぎに実施の形態２に係
るバンク可変メモリについて説明する。実施の形態２に
係るバンク可変メモリは、データ入力用およびデータ出
力用としてそれぞれ専用の入力端子および出力端子を設
けるとともに、それぞれ専用のアドレス端子を設けるこ
とで、データの入力とデータの出力とを独立に非同期に
おこなえるようにした点で、実施の形態１に係るバンク
可変メモリ１０と異なる。すなわち、実施の形態２に係
るバンク可変メモリは、実施の形態１に説明したように
データの書き込みがバンク毎に可能であることに加え
て、そのように記憶されたデータの読み出しを、データ
の書き込みと同時におこなうことができるものである。
【００４３】図５は、実施の形態２に係るバンク可変メ
モリを示す説明図である。図５において、バンク可変メ
モリ２０は、記憶対象となるデータの入力おこなう複数
のデータ入力端子と、そのデータ入力端子に入力された
データを書き込むためのアドレス信号を入力する複数の
入力アドレス端子と、実施の形態１と同様にバンクレベ
ル信号を入力する複数のバンクレベル端子と、データの
入力を有効なものとする入力イネーブル端子と、記憶さ
れたデータの出力をおこなう複数のデータ出力端子と、
データ出力端子からデータを読み出すためのアドレス信
号を入力する複数の出力アドレス端子と、データの出力
を有効なものとする出力イネーブル端子と、を備えてい
る。
【００４４】図５において、Ｓ0〜Ｓzはバンクレベル信
号であり、図１に示したものと同様であるため、ここで
はその説明を省略する。Ａ0〜Ａxは、図１に示したアド
レス信号と同様なものであるが、この入力アドレス信号
Ａ0〜Ａxは、特に、データ入力端子に入力されたデータ
を、メモリアドレス空間上のどのアドレスに書き込むか
を指定する信号であり、実施の形態１において説明した
ように出力データの指定を兼用するものではない。
【００４５】そして、Ｄ0〜Ｄyは、バンク可変メモリ２
０において入力されるデータを示しており、図１と同様
に、複数ビットにより構成されるが、実施の形態１にお
いて説明したように出力データを兼用するものではな
い。また、Ｅｉは、実施の形態１における制御信号にお
いて特にデータの書き込みをおこなう場合の信号に相当
する入力イネーブル信号であり、この入力イネーブル信
号がアクティブになっている状態（例えば論理レベル
“Ｌ”）に限り、データの入力を可能とするものであ
る。
【００４６】また、Ｂ0〜Ｂxは、図１に示したアドレス
信号と同様なものであるが、この出力アドレス信号Ｂ0
〜Ｂxは、特に、メモリアドレス空間上のどのアドレス
のデータをデータ出力端子から出力するかを指定する信
号である。そして、ＤＤ0〜ＤＤyは、バンク可変メモリ
２０から出力されるデータを示しており、複数ビットに
より構成される。また、Ｅｏは、実施の形態１における
制御信号において特に、データの読み出しをおこなう場
合の信号に相当する出力イネーブル信号であり、この出
力イネーブル信号がアクティブになっている状態（例え
ば論理レベル“Ｌ”）に限り、データの出力を可能とす
るものである。
【００４７】さらに、バンク可変メモリ２０には、バン
ク可変メモリ２０自体を活性化したり、入力アドレス信
号Ａ0〜Ａx、出力アドレス信号Ｂ0〜Ｂx、入力データＤ
0〜Ｄyまたは出力データＤＤ0〜ＤＤy等における入出力
タイミングに使用されるチップセレクト信号、クロック
信号、その他の専用のタイミング信号を入力することも
できるが、ここではそれらの図示を省略している。
【００４８】また、図６は、実施の形態２に係るバンク
可変メモリ２０の内部構成の概略を示すブロック図であ
る。図６において、バンクレベル信号Ｓ0〜Ｓzは実施の
形態１において説明したものと共通し、入力アドレス信
号Ａ0〜Ａxもまた実施の形態１において説明したアドレ
ス信号Ａ0〜Ａxにおいて入力データ専用としたものであ
るため、内部構成におけるアドレス変換部２１とメモリ
セル部２２とは、それぞれ図２に示したアドレス変換部
１１とメモリセル部１２とに対応して同様な動作をおこ
ない、ここではそれらの説明を省略する。バンク可変メ
モリ２０の内部構成においては、図２に示したデータ入
出力部１３が、データ入力を制御するデータ入力部２３
とデータ出力を制御するデータ出力部２５に分割されて
備えられるとともに、出力アドレス信号Ｂ0〜Ｂxを入力
してメモリセル部２２上のメモリアドレスを指定するア
ドレス変換部２４を備えている点で、図２と異なる。
【００４９】以下に、バンク可変メモリ２０の動作につ
いて説明する。まず、バンク可変メモリ２０は、バンク
レベル信号Ｓ0〜Ｓzおよびアドレス信号Ａ0〜Ａxを入力
することにより、上述したように、バンクとしてメモリ
アドレス空間内の特定の領域を特定する。この場合にも
実際には、アドレス変換部２１が、特定されたバンク内
に含まれる更に最下位のバンクアドレスとして示される
アクセス単位を各々選択する。
【００５０】そして、この状態において、入力イネーブ
ル信号Ｅｉがアクティブになると、データ入力部２３
は、アドレス変換部２１によって選択されたアクセス単
位の各々に、入力データＤ0〜Ｄyを書き込む。すなわ
ち、これによりデータの記憶が達成される。
【００５１】一方、データの出力、すなわち記憶された
データの読み出しをおこなうために出力イネーブル信号
Ｅｏがアクティブになると、アドレス変換部２４が、出
力アドレス信号Ｂ0〜Ｂxを入力し、メモリセル部２２上
のメモリアドレス空間内におけるアドレスの指定をおこ
なう。このアドレスの指定により、アクセス単位が選択
されることになり、つづいて、データ出力部２５が、こ
の選択されたアクセス単位内に記憶された各ビットデー
タを出力する。
【００５２】以上に説明したように、実施の形態２に係
るバンク可変メモリ２０によれば、データの書き込み専
用として入力データ端子と入力アドレス端子を設け、デ
ータの読み出し専用としてデータ出力端子と出力アドレ
ス端子を設けているので、実施の形態１に係るバンク可
変メモリ１０における効果に加えて、データの書き込み
と読み出しとが入力イネーブル端子または出力イネーブ
ル端子に入力される信号に応じて、非同期にそれぞれ独
立しておこなうことができ、ＣＰＵのスループットを向
上させることが可能となる。
【００５３】特に、実施の形態２に係るバンク可変メモ
リ２０は、ＣＰＵ上において複数のプログラムが並列し
て実行されている場合や複数のプロセッサによってアク
セスされる共有メモリとして使用する場合に、メモリア
クセスのための時間を短縮することができ、メモリ使用
効率を高めることが可能となる。
【００５４】（実施の形態３）つぎに実施の形態３に係
るバンク可変メモリについて説明する。実施の形態３に
係るバンク可変メモリは、図５において説明した出力ア
ドレス端子を除き、データ出力端子から出力されるデー
タのアドレスを生成するタイミングを得るためのための
出力同期クロック端子が備えられている点で、実施の形
態２に係るバンク可変メモリと異なる。
【００５５】図７は、実施の形態３に係るバンク可変メ
モリを示す説明図である。図７において、バンク可変メ
モリ３０は、図５に示したバンク可変メモリ２０と同様
に、記憶対象となるデータの入力おこなう複数のデータ
入力端子と、そのデータ入力端子に入力されたデータを
書き込むためのアドレス信号を入力する複数の入力アド
レス端子と、バンクレベル信号を入力する複数のバンク
レベル端子と、データの入力を有効なものとする入力イ
ネーブル端子と、記憶されたデータの出力をおこなう複
数のデータ出力端子と、データの出力を有効なものとす
る出力イネーブル端子と、を備え、さらに、データ出力
端子からデータを読み出すための同期クロック信号を入
力する出力同期クロック端子を備えている。
【００５６】よって、図７において図５と共通する信
号、入力アドレス信号Ａ0〜Ａx、バンクレベル信号Ｓ0
〜Ｓz、入力データＤ0〜Ｄy、入力イネーブル信号Ｅ
ｉ、出力データＤＤ0〜ＤＤy、出力イネーブル信号Ｅｏ
については、その説明を省略する。
【００５７】図８は、実施の形態３に係るバンク可変メ
モリ３０の内部構成の概略を示すブロック図である。図
８において、アドレス変換部３１、データ入力部３３、
メモリセル部３２およびデータ出力部３５は、それぞれ
図６に示したアドレス変換部２１、データ入力部２３、
メモリセル部２２およびデータ出力部２５に対応して同
様な動作をおこなうため、ここではそれらの説明を省略
する。そして、バンク可変メモリ３０の内部構成におい
ては、図６に示したアドレス変換部２４に換えてアドレ
ス生成部３４が備えられている。。
【００５８】よって、バンク可変メモリ３０は、データ
の読み出し方法が実施の形態２と異なっている。以下
に、バンク可変メモリ３０の読み出し動作について説明
する。まず、データの出力、すなわち記憶されたデータ
の読み出しをおこなう場合は、実施の形態２と同様に、
出力イネーブル信号Ｅｏがアクティブになる必要があ
る。
【００５９】出力イネーブル信号Ｅｏがアクティブにな
ると、アドレス生成部３４は、出力同期クロックＣＫを
入力し、この出力同期クロックＣＫのクロックパルスが
１つカウントされる毎に、メモリアドレス空間の先頭ア
ドレスから順にアドレスを指定する。すなわち、これに
よりアクセス単位が選択される。つづいて、データ出力
部３５が、この選択されたアクセス単位内に記憶された
各ビットデータをデータ出力端子から出力していく。す
なわち、バンク可変メモリ３０では、出力同期クロック
ＣＫに同期して、出力データを指定するアドレスをシー
ケンシャルに自動生成するとともに、生成されたアドレ
スに記憶されたアクセス単位（複数ビットからなるデー
タ）を複数のデータ出力端子からパラレル出力すること
ができる。
【００６０】この場合、メモリアドレス空間内のすべて
のアドレスに対応するデータを出力するようにしてもよ
いし、出力するアドレス範囲を定めるとともに、入力ア
ドレス端子からあらためて入力アドレス信号Ａ0〜Ａ
x（この場合、特に出力アドレス信号となる）を入力
し、入力したアドレスをシーケンシャルに自動生成する
アドレスの先頭とするようにしてもよい。
【００６１】特に、バンク可変メモリ３０をビデオ・メ
モリとして使用する場合、ビデオ・メモリのメモリアド
レス領域には、通常、表示装置の画面上に実際に表示さ
れる領域（オンスクリーン領域）と、画面上に表示され
ていない領域（オフスクリーン領域）とがあり、上記し
たデータ出力をおこなう際には、アドレス信号として、
オンスクリーン領域の先頭のアドレス（オフセットアド
レス）を指定するようにすることができる。
【００６２】さらに、バンク可変メモリ３０において
は、複数のデータ出力端子を備えてパラレル出力するも
のとしたが、一つのデータ出力端子のみを備えて、指定
されたアドレスに対応する複数ビットからなるアクセス
単位をシーケンシャルにシリアル出力することもでき
る。
【００６３】以上に説明したように、実施の形態３に係
るバンク可変メモリ３０によれば、記憶されたデータを
出力する場合に、指定されたアドレスに対応するアクセ
ス単位内のビットデータをシーケンシャルに出力するの
で、連続したデータの読み出しに対して、逐一アドレス
の指定をおこなうことがなくなり、ＣＰＵやメモリコン
トローラによるメモリアクセス制御の負荷を軽減させる
ことが可能になる。
【００６４】なお、上述した実施の形態１〜３におい
て、アドレスの指定方法は、ＳＲＡＭやＲＯＭでおこな
われている列アドレスと行アドレスとを指定してメモリ
セルを特定する方法や、ＤＲＡＭでおこなわれているよ
うに、列アドレスと行アドレスとをマルチプレクスによ
って入力することでメモリセルを特定する方法など種々
の方法を用いることができ、本発明において特に限定さ
れるものでない。また、入力イネーブル信号および出力
イネーブル信号は他のコントロール信号等で代用できる
信号である。
【００６５】
【発明の効果】以上説明したように、この発明に係るバ
ンク可変メモリ（請求項１）では、バンクレベル信号で
指定された区分け数により区分けされたバンクのうちバ
ンク指定アドレス信号で指定されるバンクに対応したメ
モリアドレス領域内のすべてのアクセス単位に対して、
データ入出力端子から入力されたデータを記憶するの
で、コンピュータのＣＰＵから発せられる１つのバンク
指定命令（バンクレベル信号およびバンク指定アドレス
信号を入力する命令）のみで、所望のメモリ領域に亘っ
て一時に同一のデータを記憶することができる。これに
より、このバンク可変メモリを搭載するシステムにおけ
るＣＰＵの負荷が軽減され、システム全体のスループッ
トを向上させることが可能となる。
【００６６】また、この発明に係るバンク可変メモリ
（請求項２）では、請求項１のバンク可変メモリにおい
て、制御端子から入力された制御信号がデータの出力を
指示する場合に、バンクレベル信号で指定された区分け
数により区分けされたバンクのうちバンク指定アドレス
信号で指定されるバンクに対応したメモリアドレス領域
内のすべてのアクセス単位に対して、最大値、最小値ま
たは平均値を演算し、その演算結果を出力データとして
データ入出力端子から出力するので、請求項１における
効果に加えて、コンピュータのＣＰＵから発せられる１
つのバンク指定命令（バンクレベル信号およびバンク指
定アドレス信号を入力する命令）のみで、所望のメモリ
領域に亘ったデータ（指定されたバンク内に記憶された
データ）の統計的な数値を一時に得ることができる。
【００６７】また、この発明に係るバンク可変メモリ
（請求項３）では、バンクレベル信号で指定された区分
け数により区分けされたバンクのうち、データの書き込
み専用のアドレス端子から入力されたバンク指定アドレ
ス信号によって指定されるバンクに対応したメモリアド
レス領域内のすべてのアクセス単位に対して、データ入
力端子から入力されたデータを記憶するとともに、デー
タの読み出し専用のアドレス端子から入力されたアドレ
ス信号によって指定されるメモリアドレスのデータをデ
ータ出力端子から出力するので、請求項１における効果
に加えて、データの書き込みと読み出しとを非同期にそ
れぞれ独立しておこなうことができ、ＣＰＵのスループ
ットを向上させることが可能となる。
【００６８】また、この発明に係るバンク可変メモリ
（請求項４）では、バンクレベル信号で指定された区分
け数により区分けされたバンクのうち、データの書き込
み専用のアドレス端子から入力されたバンク指定アドレ
ス信号によって指定されるバンクに対応したメモリアド
レス領域内のすべてのアクセス単位に対して、データ入
力端子から入力されたデータを記憶するとともに、同期
クロックの入力に応じて所定のメモリアドレスから順次
に自動的に指定されるメモリアドレスのデータをデータ
出力端子から出力するので、請求項３における効果に加
えて、指定されたメモリアドレスに対応するアクセス単
位内のビットデータをシーケンシャルに出力するので、
連続したデータの読み出しに対して、逐一メモリアドレ
スの指定をおこなうことがなくなり、ＣＰＵやメモリコ
ントローラによるメモリアクセス制御の負荷を軽減させ
ることが可能になる。
【００６９】また、この発明に係るバンク可変メモリ
（請求項５）では、メモリアドレス空間を第１の区分単
位で複数のバンクに区分けし、区分けされた各バンクの
各々にバンクを識別するアドレスを付与し、第１の区分
単位で区分けされた各バンクを更に第２の区分単位で複
数のバンクに区分けし、第２の区分単位で区分けされた
各バンクの各々にバンクを識別するアドレスを付与し、
以降、任意の回数だけ区分けおよびアドレス付与を繰り
返して最終的に得られるこれらアドレスにより、メモリ
アドレス空間内の特定の領域を指定するので、大小のバ
ンクのアドレスを指定していくことによって、同一のデ
ータが記憶される領域毎に、効率的に命令を与えること
ができ、ＣＰＵの負荷を軽減させることができる。
【００７０】また、この発明に係るバンク可変メモリ
（請求項６）では、メモリアドレス空間を１／４のバン
クに区分けし、区分けされた各バンクの各々に「０
０」、「０１」、「１０」、「１１」の２ビットのアド
レスを付与し、区分けされた各バンクを更に１／４のバ
ンクに区分けし、区分けされた各バンクの各々に更に
「００」、「０１」、「１０」、「１１」の２ビットの
アドレスを付与し、以降、任意の回数だけ区分けおよび
アドレス付与を繰り返して最終的に得られるこれらアド
レスにより、メモリアドレス空間内の特定の領域を指定
するので、大小のバンクのアドレスを指定していくこと
によって、同一のデータが記憶される領域毎に、効率的
に命令を与えることができ、ＣＰＵの負荷を軽減させる
ことができる。また、アドレスを２ビット単位でかつ４
分割された各領域の相対位置に対応させたコードで表し
ているのでアドレスの取り扱いが容易となる。
【図面の簡単な説明】
【図１】実施の形態１に係るバンク可変メモリを示す説
明図である。
【図２】実施の形態１に係るバンク可変メモリの内部構
成の概略を示すブロック図である。
【図３】バンクレベル信号、アドレス信号、バンクレベ
ル、バンクレベルのビット表示、有効アドレスのビット
数およびバンク数の関係を示した表の例である。
【図４】メモリアドレス空間のバンクへの区分けおよび
アドレス付与を示す説明図である。
【図５】実施の形態２に係るバンク可変メモリを示す説
明図である。
【図６】実施の形態２に係るバンク可変メモリの内部構
成の概略を示すブロック図である。
【図７】実施の形態３に係るバンク可変メモリを示す説
明図である。
【図８】実施の形態３に係るバンク可変メモリの内部構
成の概略を示すブロック図である。
【符号の説明】
１０，２０，３０ バンク可変メモリ １１，２１，２４，３１ アドレス変換部 １２，２２，３２ メモリセル部 １３ データ入出力部 ２３，３３ データ入力部 ２５，３５ データ出力部 ３４ アドレス生成部
フロントページの続き (56)参考文献 特開 平７−37378（ＪＰ，Ａ) 特開 平５−73411（ＪＰ，Ａ) 特開 平６−52690（ＪＰ，Ａ) 特開 昭58−52745（ＪＰ，Ａ) 特開2000−242258（ＪＰ，Ａ) 特開2000−278135（ＪＰ，Ａ) 国際公開97／36279（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00,12/02 G11C 11/40 - 11/4099 G09G 5/00 - 5/42 G06T 1/00 - 17/50

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリアドレス空間内をバンク単位に区
    分けし、区分けされたバンクのうちの一つが指定される
    バンク可変メモリであって、 前記バンクへの区分け数を指定するバンクレベル信号を
    入力するための複数のバンクレベル端子と、 区分けされたバンクのうちの一つを指定するバンク指定
    アドレス信号を入力するための複数のアドレス端子と、 前記メモリアドレス空間内のメモリアドレスに対するデ
    ータの入力または該メモリアドレスに対応して記憶され
    たデータの出力をおこなうための複数のデータ入出力端
    子と、 前記データの入力または出力の一方を指示する制御信号
    を入力する制御端子と、 を備え、 前記バンクレベル端子から入力したバンクレベル信号と
    前記アドレス端子から入力したバンク指定アドレス信号
    とに基づいて、前記バンクレベル信号で指定された区分
    け数により区分けされたバンクのうち前記バンク指定ア
    ドレス信号で指定されたバンクに対応したメモリアドレ
    ス領域を特定し、 前記制御端子から入力された制御信号がデータの入力を
    指示する場合、前記データ入出力端子から入力されたデ
    ータを、前記特定されたメモリアドレス領域内のメモリ
    アドレスによって示される記憶領域に書き込み、 前記制御端子から入力された制御信号がデータの出力を
    指示する場合、前記特定されたメモリアドレス領域に記
    憶されたデータを、前記データ入出力端子から出力する
    ことを特徴とするバンク可変メモリ。
  2. 【請求項２】 前記制御端子から入力された制御信号が
    データの出力を指示する場合に、前記バンク指定アドレ
    ス信号により特定されたメモリアドレス領域内に記憶さ
    れたデータに対して最大値、最小値または平均値を演算
    し、当該演算結果を、前記データ入出力端子から出力す
    ることを特徴とする請求項１に記載のバンク可変メモ
    リ。
  3. 【請求項３】 メモリアドレス空間内をバンク単位に区
    分けし、区分けされたバンクのうちの一つが指定される
    バンク可変メモリであって、 前記バンクへの区分け数を指定するバンクレベル信号を
    入力するための複数のバンクレベル端子と、 データの書き込みをおこなう際に、区分けされたバンク
    のうちの一つを指定するバンク指定アドレス信号を入力
    するための複数の第１のアドレス端子と、 前記メモリアドレス空間内のメモリアドレスに対するデ
    ータの入力をおこなうための複数のデータ入力端子と、 データを読み出す際に、前記メモリアドレス空間内のメ
    モリアドレスを指定するアドレス信号を入力するための
    複数の第２のアドレス端子と、 前記メモリアドレス空間内のメモリアドレスに対応して
    記憶されたデータの出力をおこなうための複数のデータ
    出力端子と、 を備え、 前記バンクレベル端子から入力したバンクレベル信号と
    前記第１のアドレス端子から入力したバンク指定アドレ
    ス信号とに基づいて、前記バンクレベル信号で指定され
    た区分け数により区分けされたバンクのうち前記バンク
    指定アドレス信号で指定されたバンクに対応したメモリ
    アドレス領域を特定し、前記データ入力端子から入力さ
    れたデータを、前記特定されたメモリアドレス領域内の
    メモリアドレスによって示される記憶領域に書き込み、 前記第２のアドレス端子から入力したアドレス信号で指
    定されたメモリアドレスに記憶されたデータを、前記デ
    ータ出力端子から出力することを特徴とするバンク可変
    メモリ。
  4. 【請求項４】 メモリアドレス空間内をバンク単位に区
    分けし、区分けされたバンクのうちの一つが指定される
    バンク可変メモリであって、 前記バンクへの区分け数を指定するバンクレベル信号を
    入力するための複数のバンクレベル端子と、 データの書き込みをおこなう際に、区分けされたバンク
    のうちの一つを指定するバンク指定アドレス信号を入力
    するための複数のアドレス端子と、 前記メモリアドレス空間内のメモリアドレスに対するデ
    ータの入力をおこなうための複数のデータ入力端子と、 前記メモリアドレス空間内のメモリアドレスに対応して
    記憶されたデータの出力をおこなうための少なくとも１
    つのデータ出力端子と、 出力するデータに対応するメモリアドレスの指定タイミ
    ングを示すクロックを入力するための同期クロック端子
    と、 を備え、 前記バンクレベル端子から入力したバンクレベル信号と
    前記アドレス端子から入力したバンク指定アドレス信号
    とに基づいて、前記バンクレベル信号で指定された区分
    け数により区分けされたバンクのうち前記バンク指定ア
    ドレス信号で指定されたバンクに対応したメモリアドレ
    ス領域を特定し、前記データ入力端子から入力されたデ
    ータを、前記特定されたメモリアドレス領域内のメモリ
    アドレスによって示される記憶領域に書き込み、 前記同期クロック端子から入力されたクロックに基づい
    て、前記メモリアドレス空間内の所定のメモリアドレス
    から順次メモリアドレスを指定し、指定されたメモリア
    ドレスに記憶されたデータを、前記データ出力端子から
    出力することを特徴とするバンク可変メモリ。
  5. 【請求項５】 前記メモリアドレス空間を第１の区分単
    位で複数のバンクに区分けし、区分けされた各バンクの
    各々に当該バンクを識別するアドレスを付与し、前記第
    １の区分単位で区分けされた各バンクを更に第２の区分
    単位で複数のバンクに区分けし、前記第２の区分単位で
    区分けされた各バンクの各々に当該バンクを識別するア
    ドレスを付与し、以降、任意の回数だけ前記区分けおよ
    びアドレス付与を繰り返すことによって得られる前記ア
    ドレスにより、前記メモリアドレス空間内の特定の領域
    を指定し、 前記バンクレベル信号は、前記区分けの回数を指定する
    信号であり、 前記バンク指定アドレス信号は、区分けされたバンクの
    各々に付与されたアドレスのいずれか一つを指定する信
    号であることを特徴とする請求項１〜４のいずれか一つ
    に記載のバンク可変メモリ。
  6. 【請求項６】 前記メモリアドレス空間を１／４のバン
    クに区分けし、区分けされた各バンクの各々に「０
    ０」、「０１」、「１０」、「１１」の２ビットのアド
    レスを付与し、区分けされた各バンクを更に１／４のバ
    ンクに区分けし、当該区分けされた各バンクの各々に更
    に「００」、「０１」、「１０」、「１１」の２ビット
    のアドレスを付与し、以降、任意の回数だけ前記区分け
    およびアドレス付与を繰り返すことによって得られる前
    記アドレスにより、前記メモリアドレス空間内の特定の
    領域を指定し、 前記バンクレベル信号は、前記区分けの回数を指定する
    信号であり、 前記バンク指定アドレス信号は、区分けされたバンクの
    各々に付与されたアドレスのいずれか一つを指定する信
    号であることを特徴とする請求項１〜４のいずれか一つ
    に記載のバンク可変メモリ。
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