JP2708841B2

JP2708841B2 - ビットマップメモリの書き込み方法

Info

Publication number: JP2708841B2
Application number: JP1005733A
Authority: JP
Inventors: 恭三佐野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-11
Filing date: 1989-01-11
Publication date: 1998-02-04
Anticipated expiration: 2013-02-04
Also published as: JPH02184941A

Description

【発明の詳細な説明】【発明の属する技術分野】

本発明は、グラフィックディスプレイ装置の画像メモ
リなどとして使用されるビットマップメモリへのデータ
の書き込み方法に関する。コンピュータの情報処理能力の飛躍的向上によって、
情報を絵で見せるコンピュータグラフィックスが各界か
らの注目を浴びている。コンピュータグラフィックスは、CAD/CAM ビジネス
グラフィックス、又はコンピュータアニメーションなど
を始めとして、各種科学技術計算やシミュレーションな
どあらゆる分野において利用されており、適用分野の拡
大にともなってより緻密な画像をより高速に表示する技
術が要請されている。ラスター式のグラフィックディスプレイ装置では、内
部表現である図形データが画像メモリ（ビットマップメ
モリ）に展開され、画像メモリの内容を読み出すことに
よりCRT上に図形が再現されるので、画面の更新に時間
がかかり、表示速度において難点がある。また、画像メモリの容量が増大するにつれて、データ
の書き込みに多くの時間を要するため、近年のように画
像の高分解能の要求から画像メモリの容量か増大してい
る状況の下では、画像メモリのデータの更新時間を短縮
することは切実な問題となっている。

【従来の技術】

グラフィックディスプレイ装置のビットマップメモリ
（ビットマッププレーン）は、読み書き可能なメモリ装
置で構成される二次元の仮想的画面であり、画面上の１
画素（ドット）単位でビットデータを書き込むことによ
り、CRTなどの実際の画面に表示すべき図形がこの仮想
的画面に再現される。現状では、１チップで１画面を再現できる大容量の高
速メモリ装置はなく、ビットマッププレーンは複数個の
メモリチップを用いて構成される。従来のグラフィックディスプレイ装置では、ビットマ
ッププレーンを（ｎ×ｎ）個のメモリチップ（ｎは自然
数）で構成し、各メモリチップの１アドレスを画面上の
（ｎ×ｎ）画素からなる正方形領域に対応させ、ｎ個の
メモリチップに対してそれぞれ個別のアドレスを指定
し、これらを同時にアクセスすることにより、メモリチ
ップの性能で定まる１アクセス時間（ライトサイクル時
間）内にｎ画素分の書き込みを行ってビットマッププレ
ーンに対する書き込み速度を向上させる手法が一般に用
いられている。（ｎ×ｎ）個のメモリチップを用いることにより、画
面の（ｎ×ｎ）マトリクス領域内では、画素とメモリチ
ップが１対１で対応することになり、この領域内につい
ての書き込みでは、その座標位置に係わらずｎ個のメモ
リチップを同時にアクセスすることができる。したがっ
て、縦、横、斜めなど、いずれの方向の線を描く場合に
もビットマッププレーンへの書き込み速度はほぼ等しく
なる。

【発明が解決しようとする課題】

しかしながら、従来の書き込み方法は、ｎ画素分をま
とめて処理するものであり、また、描くメモリチップ毎
にアドレス指定を行うので、ｎ画素分の座標位置情報
（アドレス）を保持するｎ個のアドレスラッチ手段、各
アドレスラッチ手段と（ｎ×ｎ）個のメモリチップを接
続する（ｎ×ｎ）個のアドレスセレクタ（マルチプレク
サ）が必要となる。このため、スペース的及びコスト的に増大したものと
なっていた。また、従来の書き込み方法でさらに高速化を図る場
合、例えば速度をさらに２倍にしようとすると、メモリ
チップの個数は４倍の（2n×2n）個、与えるアドレスは
2n種となり、ハードウェア規模の倍加に伴うコスト上昇
及び実装スペースの圧迫が避けられないという問題があ
った。本発明は、上述の問題に鑑み、（ｎ×ｎ）個のように
複数個のメモリチップにより構成されたビットマップメ
モリに対し、ハードウェアの規模を増大することなく、
高速に書き込みを行うことのできるビットマップメモリ
の書き込み方法を提供することを目的としている。

【課題を解決するための手段】

請求項１の発明は、上述の課題を解決するため、第１
図に示すように、ページモードによる動作が可能な同一
構成のk²（ｋは２以上の自然数）個のメモリチップを用
いてビットマップメモリを構成し、前記各メモリチップ
の互いに同一の行アドレスの行を、多数の画素からなる
画面を区画した複数個の正方形領域の内の同一の正方形
領域に対応させ、１つの前記正方形領域内の画素に対す
るデータの書込みに際して、全部の前記メモリチップに
対して行アドレスを同時に指定し、且つ指定した行アド
レスを保持した状態で列アドレスを書込み対象画素に応
じて指定するビットマップメモリの書き込み方法であっ
て、前記各正方形領域をさらにそれぞれがｋ×ｋ個の画
素からなる複数個の第２正方形領域に区画し、前記各第
２正方形領域内のｋ×ｋ個の画素と前記各メモリチップ
とを１対１で対応づけるものである。

【作用】

ビットマップメモリは、ページモードの動作が可能な
複数個のメモリチップにより構成される。画面は、複数
個の正方形領域に分割され、これら正方形領域の内の同
一の正方形領域が各メモリチップの互いに同一の行アド
レスの行（同一の行アドレスで指定されるメモリ領域）
に対応する。画面上の１つの正方形領域に対応する書き込み時に
は、全メモリチップについて正方形領域に対応する行ア
ドレスが同時に指定される。これにより、ビットマップ
メモリへの書き込みに際し、各メモリチップはページモ
ードの動作を行い、行アドレスの指定回数が削減され、
書き込みの高速化が可能となる。各正方形領域がさらに複数個の第２正方形領域に区画
される。各第２正方形領域は、メモリチップと同数の画
素からなる画素マトリクスである。第２正方形領域の各
画素がメモリチップとを１対１で対応するので、画面上
で隣接する画素は互いに異なるメモリチップに対応す
る。したがって、縦、横、斜めなど、いずれの方向の線
を描く場合にも複数のメモリチップを並行してアクセス
することができる。

【発明の実施の形態】

以下、本発明の実施例を図面を参照しつつ説明する。第５図はグラフィックスディスプレイ装置１の概略の
構成の一例を示すブロック図である。同図において、図形データ格納部２には、図示しない
ホストコンピュータから送られてきた図形データや内部
で発生した図形データなどが、データリストやプログラ
ムなどの形式で格納される。図形データ解析部３は、図形データ格納部２内の図形
データを順次解析し、その図形を表示するために必要な
画面上の画素（ドット）の座標位置データ（画面アドレ
ス）及び属性データを発生する。図形データ解析部３に
は、線や円弧などを描くのに必要なドットを高速で発生
させるDDA（デジタルディファレンシャルアナライザ
ー）などが含まれている。画像メモリ部４は、二次元の仮想的画面であるビット
マッププレーン13を有し、実際に表示すべき図形がこの
仮想的画面に再現される。画像メモリ部４の内容は、そ
の仮想的画面上を走査することによって順次読み出さ
れ、データ列として出力される。画像メモリ部４からの出力は、表示制御部５によって
逐次アナログ信号に変換され、また必要に応じルックア
ップテーブルにより色の階調が調整され、CRT表示部６
により図形として表示される。これら各部は、記憶素子、論理素子、マイクロプロセ
ッサー、その他の各種LSI、ブラウン管などのハードウ
エア、及び記憶素子に格納されたプログラムなどのソフ
トウエアにより実現されている。また図示は省略した
が、キーボードなどの入力装置、プリンタなどの出力装
置、外部記憶装置なども必要に応じて接続されている。第３図は画像メモリ部４のブロック図である。画像メ
モリ部４は、16（＝４×４）個のDRAM（ダイナミック・
ランダムアクセス・メモリ）チップ（以下、メモリチッ
プと称する）M0、M1、M2、…M9、MA、MB…MFで構成され
たビットマッププレーン13、各メモリチップM0〜MFに対
してそれぞれ必要なアドレス指定を行うためのアドレス
セレクタ（マルチプレクサ）14、行アドレスRAのストロ
ーブ信号RASを発生するRAS制御部15、列アドレスCAのス
トローブ信号CAS・０〜Ｆ（符号末尾の数字又はアルフ
ァベットはメモリチップM0〜MFとの対応を示す）。例え
ば、数字の０はメモリチップM0に対する信号であること
を示す）を発生するCAS制御部16、及び図形データ解析
部３に備わるDDA30から入力されるＹアドレスYA9〜０及
びＸアドレスXA9〜０をそれぞれラッチするYAレジスタ1
7及びXAレジスタ18を有している。本実施例において、第１図に示すように、表示部６の
画面ＧはＸ方向が1024ドット、Ｙ方向も1024ドットの正
方画面であり、各ドットの座標位置は、それぞれ10ビッ
トのＸアドレスXA9〜０及びＹアドレスYA9〜０からなる
画面アドレス（X,Y）により特定される。アドレスセレクタ14は、行アドレスRAとして、Ｙアド
レスYA9〜０及びＸアドレスXA9〜０のそれぞれ上位４ビ
ットである上位ＹアドレスYA9〜６及び上位ＸアドレスX
A9〜６を割り当て、列アドレスCAとして、ＹアドレスYA
9〜０及びＸアドレスXA9〜０のそれぞれ中位４ビットで
ある中位ＹアドレスYA5〜２及び中位ＸアドレスXA5〜２
を割り当て、行アドレスRA又は列アドレスCAを各メモリ
チップM0〜MFに対して適切なタイミングで与えるための
アドレスA7〜０（８ビット）を出力する。 RAS制御部15は、全メモリチップM0〜MFに対してペー
ジモードで動作するよう行アドレスRAのストローブ信号
RAS（アクティブロー）を共通に与える。RAS制御部15に
は、上位ＹアドレスYA9〜６及び上位ＸアドレスXA9〜６
が入力され、これらアドレスが変化しないときは、信号
RASはアクティブの状態に保持される。 CAS制御部16は、各メモリチップM0〜NFの書き込み時
のチップ選択の役割と、選択したメモリチップに対して
列アドレスCAのストローブ信号CAS・０〜Ｆを与える役
割を果たすものである。つまり、ＹアドレスYA9〜０及
びＸアドレスXA9〜０のそれぞれ下位２ビットである下
位ＹアドレスYA1〜０及び下位ＸアドレスXA1〜０、及び
中位ＸアドレスXA5〜２をデコードし、択一選択したメ
モリチップに対して信号CAS・０〜Ｆを与える。次に、メモリチップM0〜MFのアドレスと画面Ｇのドッ
トとの対応付けを第１図及び第２図を参照して説明す
る。なお、本明細書及び図面において、アドレス値は10
進数で表わす。第１図はメモリチップと画面Ｇの領域との対応を示す
図である。同図に示すように、各メモリチップM0〜MF
は、それぞれ256行×256列のアドレス構成で64K×１ビ
ットの容量を有しており、１アドレスに１ビットのデー
タの書き込みが行えるものである。上述のように画面アドレス（X,Y）を指定するＹアド
レスYA9〜０及びＸアドレスXA9〜０のそれぞれ10ビット
を上位４ビット、中位４ビット、下位２ビットの３群に
分けることにより、まず、第１図に示すように画面Ｇ
は、64×64ドットのマトリクスからなる256個の正方形
領域p00〜pFFに分割され、それぞれの上位４ビットによ
って１つの正方形領域pij（ｉ、ｊは16進表示の０〜
Ｆ）が指定されることになる。それぞれの上位４ビット
は、各メモリチップM0〜MFの行アドレスRAに割り当てら
れているので、１つの正方形領域pijは各メモリチップM
0〜MFの１行に対応し、１つの正方形領域pijに含まれる
4096（＝64×64）ドット分のデータは、16個のメモリチ
ップM0〜MFにそれぞれ256ドット分ずつ収められる。例えば、画面アドレス（50,900）では、正方形領域pE
0が指定され、全メモリチップM0〜MFの「224」行（16進
表示のE0番目の行）に対する行アドレス指定が行われ、
その後、信号CAS・０〜Ｆによっていずれかのメモリチ
ップM0〜MFが指定され、所定の列にデータが書き込まれ
る。次に、第２図に示すように、ＹアドレスYA9〜０及び
ＸアドレスXA9〜０の中位４ビットにより、１つの正方
形領域pijをさらに256等分割した４×４ドットの正方形
区画qij（ｉ、ｊは16進表示の０〜Ｆ）の１つが指定さ
れることになる。それぞれの中位４ビットは各メモリチ
ップM0〜MFの列アドレスCAに割り当てられているので、
１つの正方形区画qijは、各メモリチップM0〜MFの１ア
ドレスに対応する。したがって、ＹアドレスYA9〜０及びＸアドレスXA9〜
０のそれぞれの上位及び中位ビットにより、各メモリチ
ップM0〜MFのアドレスが特定される。なお、以下の説明
では、メモリチップにおけるアドレスを画面アドレスと
区別するため、チップアドレスと称する。第２図に示すように、画面Ｇ上の256個の正方形領域p
00〜pFFのそれぞれには、メモリチップM0〜MFのそれぞ
れが、各正方形区画qij内の16個のドットの中の１つの
ドットが択一的に対応するよう割り当てられている。即
ち、画面アドレス（0,0）からはＸ方向に沿って、メモ
リチップM0、M1、M2、M3…の順に、画面アドレス（0,
1）からはＸ方向に沿って、メモリチップM4、M5、M6、M
7…の順に、画面アドレス（0,2）からはＸ方向に沿っ
て、メモリチップM8、M9、MA、MB…の順に、画面アドレ
ス（0,3）からはＸ方向に沿って、メモリチップMC、M
D、ME、MF…の順に、それぞれ割り当てられ、これら４
行の割り当てはＹ方向に沿って繰り返される。例えば、
画面アドレス（2,3）、（2,7）には、同一のメモリチッ
プMEが割り当てられている。ただし、ここでの画面アド
レスは、ＸアドレスXA9〜０及びＹアドレスYA9〜０のそ
れぞれの中位４ビット及び下位２ビットからなる６ビッ
ト（XA5〜０及びYA5〜０）が対応している。また、第２図において丸印が付されているドットは、
データDWが書き込まれ、表示部６の画面Ｇ上で視覚可能
なように描画されていることを示す。つまり、図を正方
形領域p00とすれば、メモリチップM0、M4、M8、MCのそ
れぞれの行アドレスRAが「０」である行において、列ア
ドレスCAが「０」、「16」、「32」…というように16列
毎にデータWAが書き込まれていることになる。次に、上述のように構成された画像メモリ部４の動作
について、第１図乃至第４図を参照しつつ説明する。第４図は、第３図に示すメモリチップM0〜MFの書き込
みのタイミングを表したタイミング図である。例として、画面Ｇの左端に下端から上端まで連なる１
本の縦線を描く場合、つまり、第１図に示す画面Ｇの左
列の正方形領域pi0（ｉは16進表示の０〜Ｆ）の全てに
ついて、その左端１列のドット（第２図において丸印が
付されたドット）を描画する場合の動作について説明す
る。この場合に、DDA30には、始点座標位置データ、終点
座標位置データ、及び直線図形を表すコードデータから
なる図形データが与えられ、DDA30からは、画面アドレ
ス（0,0）から（0,1023）までＹ方向に沿って並ぶ描画
すべきドットの画面アドレス（X,Y）が、（0,0）、（0,
1）、（0,2）、（0,3）…の順に図外のクロック信号に
同期して順次出力され、YAレジスタ17及びXAレジスタ18
で一定期間保持される。まず、画面アドレス（0,0）、２進表示で（0000 0000
00,0000 0000 00）で指定されるドットは、正方形領域
p00内にあり、このドットに対する書き込みを行うた
め、アドレスセレクタ14は、画面アドレス（0,0）の
Ｙ、Ｘそれぞれの上位４ビットを合わせた（0000 0000
B）をチップアドレスA7〜０（行アドレスRA）として出
力する。なお、第４図にはアドレスA7〜０のタイミング
に合わせて上側に２進表示によるアドレスA7〜０の内
容、下側に書き込み対象ドットの画面アドレス（X,Y）
を付記している。第４図に示すサイクルでRAS制御部15の出力する信
号RASがアクティブとなって、（0000 0000B）のチップ
アドレスA7〜０が行アドレスRAとして全メモリチップM0
〜MFに与えられる。これにより、全メモリチップM0〜MF
において正方形領域p00に対応する同一の行（０）が選
択される。サイクルでは、アドレスセレクタ14は、選択肢入力
を切り替えて画面アドレス（0,0）のＹ及びＸのそれぞ
れの中位４ビットを合わせた（0000 0000B）のチップ
アドレスA7〜０を列アドレスCAとして出力する。 CAS制御部16は、画面アドレス（0,0）のＸの中位ビッ
トと下位ビット、及びＹの下位ビットに基づいて、第２
図のように当該ドットに割り当てられたメモリチップM0
をアクセスする信号CAS・０を出力する。この信号CAS・
０に同期して、メモリチップM0のみが、アドレス指定さ
れた行（０）列（０）のチップアドレスに１番目のドッ
トに対するデータDWの書き込みを行う。画面アドレス（0,0）に続く画面アドレス（0,1）、
（0,2）、（0,3）…（0,63）については、同じ正方形領
域p00にあり、上述のように各メモリチップM0〜MFにお
いて、画面アドレス（0,0）と同じ行が対応するので、
行アドレスRAの指定サイクルは設けられず、各メモリチ
ップM0〜MFではページモードの動作が行われる。つま
り、アドレスセレクタ14は、選択肢入力を切り替えるこ
となく列アドレスCAとなるチップアドレスA7〜０を出力
し、信号RASのアクティブ状態も持続され、順次列アド
レスCAを指定する動作が行われる。即ち、サイクルでは、メモリチップM4をアクセスす
るためCAS・４がアクティブとなり、サイクルでは、C
AS・８によりメモリチップM8が、サイクルでは、CAS
・ＣによりメモリチップMCがそれぞれアクセスされ、メ
モリチップM4、M8、MCの行（０）列（０）のチップアド
レスにデータDWが順次書き込まれる。同様にして、サイクル及びサイクルではメモリチ
ップM0及びM4の行（０）列（16）のチップアドレスにデ
ータDWが順次書き込まれる。ページモードの動作では、通常の書き込み（ライト）
モードの動作のように１アクセス毎に行アドレスRAを指
定する必要がなく、１ドット当たりの書き込み時間を短
縮することができる。次の正方形領域p10の画面アドレス（0.64）、つま
り、65番目のドットに対する書き込みに移るときには、
前の64個のドットのときとは画面アドレス（X,Y）の上
位ビットが異なるので、各メモリチップM0〜MFに対して
新たな行（16）を指定しなければならない。そこで、RAS制御部15は信号RASを一旦非アクティブと
し、サイクルで、アドレスセレクタ14は、再び画面ア
ドレス（0,64）の上位４ビットを合わせた（0001 0000
B）のチップアドレスA7〜０を行アドレスRAとして出力
し、RAS制御部15は信号RASをアクティブとし、各メモリ
チップM0〜MFに対して行アドレスRAを指定しなおす。サイクルでは、サイクルと同様にメモリチップM0
がアクセスされ、その行（16）列（０）のチップアドレ
スにデータDWが書き込まれる。このように64ドット毎に１回の行アドレス指定を行う
書き込み動作が繰り返され、16番目の正方形領域pF0の
画面アドレス（0,1023）のドットまでの1024個のドット
に対してページモードによる書き込みが行われる。上述の実施例によると、第２図に示すように、画面Ｇ
上の256個の正方形領域p00〜pFFを分割した正方形区画q
ij内の16個のドットの中の１つのドットが、メモリチッ
プM0〜MFの１つに対して択一的に対応するよう割り当て
られているので、連続するドットを描画する場合におい
て、同一のメモリチップへの書き込みは４ドットに１回
の割合で行われることになる。したがって、列アドレス
CAを指定するストローブ信号CAS・０〜Ｆの１ドット当
たりの周期、つまり、全体としての１ドット当たりの書
き込み周期を、ページモードサイクルでの１チップに対
する１ドットの書き込み周期の４分の１に設定すること
ができる。つまり、ビットマッププレーン13では、ペー
ジモードによる書き込みが行われるので、書き込み速度
は従来に比して約２倍となる。上述の実施例においては、画面Ｇの64×64ドットの正
方形領域pij（マトリクス）を各メモリチップM0〜MFの
１行アドレスRAに対応させる例について説明したが、マ
トリクスの大きさ及び形状を、用いるメモリチップのア
ドレス構成に合わせて変更することができる。また、画
面のドット構成をマトリクスの整数倍構成とする必要は
ない。上述の実施例においては、16個のメモリチップM0〜MF
によってビットマッププレーン13を構成した例について
説明したが、他のメモリチップ構成のビットマッププレ
ーン13に対しても同様に適用可能でる。まだビットマッ
ププレーン13の構成に応じて、RAS制御部15やCAS制御部
16の構成を種々変更することができる。上述の実施例においては、メモリチップは１アドレス
１ビットの容量を有するものとして説明したが、例えば
１アドレス４ビット、１アドレス１バイトなどの容量を
有するメモリチップでビットマッププレーン13を構成し
た場合にも同様に適用可能である。上述の実施例において、各部の構成及び各種信号のタ
イミングや構成は、上述した以外に種々追加又は変更す
ることが可能である。

【発明の効果】

請求項１の発明によれば、複数個のメモリチップによ
り構成されたビットマップメモリに対し、ページモード
による書き込み動作が可能となり、高速にデータを書き
込むことができる。しかも、画面上の隣接する画素が互
いに異なるメモリチップに対応するので、複数のメモリ
チップに対して並行してデータを書き込むことができ、
１画素当たりの書き込み時間をメモリチップの性能で定
まる１アクセス時間より短くすることができる。

【図面の簡単な説明】

第１図は本発明に係るビットマップメモリのメモリチッ
プと画面領域との対応を示す図、第２図はメモリチップ
と画面ドットとの対応を示す図、第３図は画像メモリ部
のブロック図、第４図はメモリチップの書き込み動作を
示すタイミング図、第５図は本発明に係るグラフィック
ディスプレイ装置のブロック図である。

【符号の説明】

13はビットマッププレーン（ビットマップメモリ）、Ｇ
は画面、M0〜MFはメモリチップ、p00〜pFFは正方形領
域、q00〜qFFは正方形区画（第２正方形領域）、RAは行
アドレスである。

Claims

(57)【特許請求の範囲】

【請求項１】ページモードによる動作が可能な同一構成
のk²（ｋは２以上の自然数）個のメモリチップを用いて
ビットマップメモリを構成し、前記各メモリチップの互いに同一の行アドレスの行を、
多数の画素からなる画面を区画した複数個の正方形領域
の内の同一の正方形領域に対応させ、１つの前記正方形領域内の画素に対するデータの書込み
に際して、全部の前記メモリチップに対して行アドレス
を同時に指定し、且つ指定した行アドレスを保持した状
態で列アドレスを書込み対象画素に応じて指定するビッ
トマップメモリの書き込み方法であって、前記各正方形領域をさらにそれぞれｋ×ｋ個の画素から
なる複数個の第２正方形領域に区画し、前記各第２正方形領域内のｋ×ｋ個の画素と前記各メモ
リチップとを１対１で対応づけることを特徴とするビットマップメモリの書き込み方法。