JP3189490B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）等の半導体記憶装置に
係わり、特にシリアルアクセス時の内部構成に関するも
のである。

【０００２】

【従来の技術】近年、ＤＲＡＭなどの半導体記憶装置は
大容量化はなされてきたが、データ転送レートの高速化
はあまり行なわれてなかった。そのため、ＭＰＵとの動
作速度の差が大きくなり、システム設計者にとっては使
いにくいものとなってきている。 最近、これを解決す
るためシステムクロックに同期してバーストデータを高
速でシリアル転送する同期型メモリが提案されている。
具体的にはシンクロナスＤＲＡＭ、ラムバスＤＲＡＭ、
キャッシュＤＲＡＭ、シンクロナスＳＲＡＭなどであ
る。これらのデータを高速にシリアル転送するメモリで
は通常、データをパラレルに一括してアクセスし、パラ
レル−シリアル変換をチップ内部で行っている。

【０００３】以下図面を参照しながら、前記した従来の
半導体記憶装置の一例について説明する。図３は従来の
半導体記憶装置のブロック図であり、図４は図３の一部
の詳細図である。

【０００４】この半導体記憶装置は容量１６Ｍビット、
ビット構成ｘ４、４０９６リフレッシュサイクルのシン
クロナスＤＲＡＭであり、データをシリアルアクセスす
る機能を備えている。図３,図４において、１,２はそれ
ぞれロウデコーダＡ,Ｂであり、３〜６はワード線であ
る。２０１はコラムデコーダであり、１２〜１９はコラ
ム選択線であり供給されるアドレス（ＡＹ９〜ＡＹ１）
を括弧内に示す。２０〜２７はローカルデータバス対で
あり、３０〜３７はリードアンプである。１２０〜１２
３はセレクタＡであり、データレジスタＡ１３０〜１３
３、あるいはデータレジスタＢ１３４〜１３７のどちら
にデータを伝えるかを決めるものである。１２４〜１２
７はセレクタＢであり、データレジスタＡあるいはデー
タレジスタＢのどちらのデータを出力バッファ４４に接
続するかを決めるものである。６０〜６７は１２０〜１
２３のセレクタＡを介して、リードアンプ３０〜３７の
データをデータレジスタＡ１３０〜１３３あるいはデー
タレジスタＢ１３４〜１３７のどちらかに接続するメイ
ンデータバス対である。７０はアドレス入力端子、２０
５はロウアドレスバッファ、２０４はロウプリデコー
ダ、２０６はロウプリデコード信号線、７１はコラムア
ドレスバッファ、２０２はコラムプリデコーダ、８０は
コラムプリデコード信号線である。１００〜１１５はメ
モリセルである。１６Ｍビットのメモリアレイは３００
〜３０３のそれぞれ４ＭビットのメモリブロックＡ〜Ｄ
から構成される。２１０〜２１５はセンスアンプ、２２
０〜２２５はコラムスイッチ、２３０〜２４１はシェア
ードスイッチ、４００はコラムアドレスカウンタであ
る。

【０００５】以上のように構成された半導体記憶装置に
ついて、以下その動作について説明する。図４はメモリ
ブロックＡのメモリセルからリードアンプまでのデータ
の経路の詳細を示すものであり、その動作はメモリブロ
ックＢ〜Ｄについても同様であるので、詳細の動作につ
いてはメモリブロックＡについてのみ行うものとする。

【０００６】まずアドレス入力端子７０より１２ビット
のロウアドレスＡＸ１１〜ＡＸ０が（ＡＸ１１がＭＳ
Ｂ、ＡＸ０がＬＳＢである）入力され、ロウアドレスバ
ッファ２０５でラッチされた後ロウプリデコーダ２０４
でプリデコードされる。ロウプリデコード信号はロウプ
リデコード信号線２０６を経由してロウデコーダＡ１,
Ｂ２に供給され、ロウアドレスＡＸ１１〜ＡＸ０に対応
するワード線３〜６が選択される。ワード線は各メモリ
アレイブロックに４０９６本ずつ存在し、メモリブロッ
クＡ〜Ｄの各ブロックで１本ずつ選択される。メモリブ
ロックＡ〜Ｄはそれぞれ１７のセンスアンプ列によって
容量２５６キロビットの１６の小ブロックに分割されて
おり、その中のひとつの小ブロックにおいてワード線が
選択される。この小ブロックは図４においてはシェアー
ドスイッチ２３０〜２３２と２３３〜２３５の間のメモ
リセル群に相当する。ワード線が選択される前にロウプ
リデコード信号により、ワード線が選択される小ブロッ
クの両側に配置されたシェアードスイッチ（メモリブロ
ックＡでは２３６〜２３８と２３９〜２４１）が切り放
され、センスアンプ（メモリブロックＡでは２１０〜２
１５）はワード線が選択されるブロックにおけるビット
線対のみと接続される。ワード線（メモリブロックＡで
は３）が選択されることにより、メモリセルのスイッチ
ングトランジスタが導通し、そのワード線に接続された
メモリセルのデータがビット線対に読みだされ、微小電
位差が生じる。メモリブロックＡではメモリセル１００
〜１０３のデータはそれぞれビット線対２６０〜２６３
に読みだされ、シェアードスイッチ２３０、２３３、２
３１、２３４を介してそれぞれセンスアンプ２１０、２
１３、２１１、２１４に接続される。この微小電位差は
センスアンプ（メモリブロックＡでは２１０〜２１５）
で増幅される。

【０００７】次に１０ビットのコラムアドレスＡＹ９〜
ＡＹ０（ＡＹ９がＭＳＢ、ＡＹ０がＬＳＢである）がア
ドレス入力端子７０から入力され、コラムアドレスバッ
ファ７１でラッチされた後、コラムアドレスカウンタ４
００にロードされる。ロードされたアドレスはコラムプ
リデコーダ２０２に供給され、プリデコードされる。コ
ラムプリデコード信号はコラムプリデコード信号線８０
を経由してコラムデコーダ２０１に供給され、９ビット
のコラムアドレスＡＹ９〜ＡＹ１に対応するコラム選択
線、例えば１２、１４、１６、１８が選択される。一本
のコラム選択線を選択することにより、２ビットのデー
タを取り出すことができるので、コラムデコーダにはＡ
Ｙ０は供給されない。各メモリブロックにおいてコラム
選択線は５１２本のうち１本だけ選択される。コラム選
択線（メモリブロックＡでは１２）が選択されることに
より、コラムスイッチ（メモリブロックＡでは２２０と
２２３）が導通し、センスアンプで増幅されたデータが
ローカルデータバス対（メモリブロックＡでは２０と２
１）に読みだされ、ローカルデータバス対に電位差が生
じる。この電位差をリードアンプ３０〜３７（メモリブ
ロックＡでは３０と３１）で増幅し、増幅されたデータ
はメインデータバス対６０〜６７（メモリブロックＡで
は６０と６１）、セレクタＡ１２０〜１２３を経由して
データレジスタＡ１３０〜１３３に入力される。出力端
子４８〜５１はＩ／Ｏ０〜３に対応しており、この例で
は各Ｉ／Ｏにつき２ビットが並列に読みだされデータレ
ジスタに２ビット分のデータが入力される。

【０００８】メモリセルとコラムアドレスとの対応は以
下のようになる。図３においてはコラムアドレスＡＹ９
〜ＡＹ０が（００００００００００）（以下コラム０番
地と記述する）がメモリセル１００、１０４、１０８、
１１２に対応し、（０００００００００１）（以下コラ
ム１番地と記述する）がメモリセル１０１、１０５、１
０９、１１３に対応し、（００００００００１０）（以
下コラム２番地と記述する）がメモリセル１０２、１０
６、１１０、１１４に対応し、（００００００００１
１）（以下コラム３番地と記述する）が１０３、１０
７、１１１、１１５に対応する。つまり、データレジス
タにはコラム（２ｍ，２ｍ＋１；ｍは０叉は自然数）番
地のデータがロードされる。

【０００９】データレジスタではこの２ビットのデータ
をパラレル−シリアル変換し、データセレクタＢ１２４
〜１２７、出力バッファ４４〜４７を介して出力端子４
８〜５１に出力する。データを３ビット以上連続してア
クセスする場合は前述したコラム動作を必要なだけ繰り
返す。その場合はデータレジスタＡとデータレジスタＢ
に交互にデータを入力する。メモリブロックＡについて
説明すると、最初の２ビットのデータをデータレジスタ
Ａ１３０、セレクタＢ１２４、出力バッファ４４を介し
て入出力端子４８に出力する間に、次の２ビットのデー
タをセレクタＡ１２０を介してデータレジスタＢ１３４
に入力する。データレジスタＡ１３０のデータ出力が終
わると今度は次の２ビットのデータをデータレジスタＢ
１３４、セレクタＢ１２４、出力バッファ４４を介して
入出力端子４８に出力し、それと並行して次の２ビット
のデータをセレクタＡ１２０を介してデータレジスタＡ
１３０に入力する。以下同様に動作を繰り返す。他の３
つのＩ／Ｏについても動作は同様である。

【００１０】以上の動作をタイミング図で示したものが
図６である。ＣＬＫ，ＣＳ，ＲＡＳ，ＣＡＳ，ＡＤＲ，
ＷＥ，Ｉ／Ｏはチップの外部入力（Ｉ／Ｏは出力もかね
る）であり、コラムアドレスカウンタ以降の項目はチッ
プの内部動作を示すものである。ＣＬＫは基本クロック
であり、入力の判定及び出力の確定はクロックの立ち上
がりエッジで行われる。ＣＳはチップセレクトであり、
ＣＬＫの立ち上がり時にＬＯＷにすることによって当該
クロックエッジにおけるＲＡＳ，ＣＡＳ，ＷＥの入力を
有効にする。ＲＡＳはロウアドレスを取り込む制御信号
であり、ＣＬＫの立ち上がり時にＬＯＷの時にアドレス
入力端子ＡＤＲの入力をロウアドレスとして取り込む。
ＣＡＳはコラムアドレスを取り込む制御信号であり、Ｃ
ＬＫの立ち上がり時にＬＯＷの時にアドレス入力端子Ａ
ＤＲの入力をコラムアドレスとして取り込む。ＷＥは書
き込みを制御する信号であり、ＣＡＳとＷＥがＬＯＷの
時書き込みを実行し、ＣＡＳがＬＯＷでＷＥがＨＩＧＨ
の時に読み出しを実行する。シンクロナスＤＲＡＭでは
連続してアクセス可能なデータ数（ラップ長と称する）
と、ＣＡＳから出力データ確定までの遅延クロック数
（レーテンシと称する）が設定できる。図６ではラップ
長４、レーテンシ３、周波数１００ＭＨｚの設定で、コ
ラム番地が０から４ビット読み出す場合と、コラム番地
２から４ビット読み出す場合について示している。図６
においてコラムアドレスカウンタとはコラムアドレスカ
ウンタの内容（ＡＹ９〜ＡＹ０）を指し、図には変化す
る下位２ビットのみを示す。コラムデコーダアドレスと
はコラムデコーダに供給されるアドレス（ＡＹ９〜ＡＹ
１）を指し、図では変化する下位１ビットのみを示す。
コラム選択線の項には図３における数字で選択されるも
のを表す。メインデータバス対、データレジスタＡ、デ
ータレジスタＢには読みだされるデータのコラムの番地
を示す。

【００１１】図６について説明すると、まずサイクル１
の立ち上がりでロウアドレスＲＡａが入力される。次に
サイクル３の立ち上がりでコラムアドレスＣＡ０（ＡＹ
９〜ＡＹ０＝０）が入力され、コラムアドレスカウンタ
（下位２ビット）の内容は００となる。コラムデコーダ
アドレスは０（ＡＹ９〜ＡＹ１＝０）となり、コラム選
択線１２、１４、１６、１８が選択される。そしてメイ
ンデータバス対に各Ｉ／ＯにつきＣＡ０，ＣＡ１の２ビ
ットのデータが読みだされ、サイクル４の終わりでデー
タレジスタＡにロードされる。サイクル５になるとコラ
ムアドレスカウンタのＡＹ１の桁を１増加する。コラム
デコーダアドレスは１（ＡＹ９からＡＹ２＝０，ＡＹ１
＝１）となり、対応するコラム選択線１３、１５、１
７、１９が選択され、メインデータバス対にＣＡ２，Ｃ
Ａ３のデータがロードされ、サイクル６の終わりでデー
タレジスタＢにデータがロードされる。一方サイクル５
〜６にかけてデータレジスタＡからデータが出力され、
サイクル６、７の立ち上がりエッジでＣＡ０，ＣＡ１が
それぞれ確定する。次にサイクル７〜８にかけてデータ
レジスタＢからデータが出力され、サイクル８、９の立
ち上がりエッジでＣＡ２，ＣＡ３がそれぞれ確定する。
サイクル１３からはコラムアドレスＣＡ２が入力され、
ＣＡ２，ＣＡ３，ＣＡ０，ＣＡ１の順でデータが出力さ
れる様子を示す。シンクロナスＤＲＡＭではラップ長４
の時はコラム番地０〜３が一つの組となっており、先頭
番地からサイクリックにデータを出力する仕様となって
いる。そのためサイクル１５の始めでＡＹ１の桁が１増
加するが、ＡＹ１からＡＹ２への桁上げは禁止されるよ
うな構成となっており、コラムアドレスカウンタの内容
は（ＡＹ９〜ＡＹ０＝０）となる。

【００１２】データを途切れずに連続して出力させるた
めにはコラム動作の周期、即ちｔＣＬ（コラムアドレス
が入力されてからデータレジスタにデータが伝達される
までの時間）が、［データ出力周期］と［ｔＣＬ間に読
みだされる有効なデータ数］の積以下でなければならな
い。図６ではｔＣＬは２０ｎｓ、［データ出力周期］と
［ｔＣＬ間に読みだされる有効なデータ数］の積は１０
ｎｓ×２＝２０ｎｓとなり、前述した条件を満たすので
データを連続して出力させることができる。例えば、日
経マイクロエレクトロニクス１９９２年５月１１日号、
ｐｐ１４３〜１４７参照。

【００１３】

【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、奇数番地のコラムアドレスからアクセス
を開始した場合データを連続してアクセスできないとい
う問題点を有していた。図７を用いて説明する。これは
図３の構成でコラムアドレスＣＡ１からサイクリックに
データを読みだそうとした場合にデータが途切れてしま
うことを示す図である。サイクル３のエッジでＣＡ１
（ＡＹ９〜ＡＹ１＝０、ＡＹ０＝１）が入力されるが、
コラム選択線のデコードにはＡＹ０は用いられないた
め、コラムデコーダアドレスは０となり、コラムアドレ
スとしてＣＡ０が入力されたときと同様にコラム選択線
１２、１４、１６、１８が選択され、メインデータバス
対にはＣＡ０，ＣＡ１が読みだされ、サイクル４の終わ
りでデータレジスタＡにＣＡ０，ＣＡ１のデータがロー
ドされる。サイクル６のエッジでＣＡ１は確定するが図
に示すようにＣＡ２が確定するのはサイクル８の始めで
あるからＣＡ１とＣＡ２の間が途切れてしまうことにな
る。この場合ｔＣＬが２０ｎｓに対して［データ出力周
期］と［ｔＣＬ間に読みだされる有効なデータ数］の積
は１０ｎｓ×１＝１０ｎｓであるため前述した条件を満
たしていない。

【００１４】一般に内部にＮビット長（図７では２ビッ
ト長）のレジスタを設けてパラレル−シリアル変換を行
う場合、通常レジスタにロードされるＮビットのデータ
のアドレスの組合わせは一通りに固定される。そのため
コラムの入力アドレスを含むＮビットのデータの組の最
後のデータの番地（図７ではＣＡ１）を越えてアクセス
する場合、［データのアクセス周期］×［コラムの入力
アドレスからレジスタにロードされたＮビットの最後の
データまでの数］（図７では１０ｎｓ×１＝１０ｎｓ）
がｔＣＬ（図７では２０ｎｓ）よりも短い場合にはアク
セスが中断してしまう。前者の最小値はデータのアクセ
ス周期（図７では１０ｎｓ）となるため、パラレル−シ
リアル変換している関係上必ずデータは中断してしま
う。レジスタのサイズをコラムのアドレス数（この従来
例では５１２）と等しくすればデータが中断するという
問題は解決できるが、メガビット程度の容量のメモリで
はチップ面積、消費電流が著しく増加し実現は困難であ
る。

【００１５】本発明は前記問題点に鑑み、レジスタのサ
イズが小さくても任意のコラムアドレスからデータを連
続してシリアルアクセスすることができる半導体記憶装
置を提供するものである。

【００１６】

【課題を解決するための手段】前記問題点を解決するた
めに本発明の半導体記憶装置は、２進コラムアドレス入
力の所定の桁に対して１を加算する加算器と、前記加算
器の出力を初期値として受け取る第１のコラムアドレス
カウンタと、前記２進コラムアドレス入力を初期値とし
て受けとる第２のコラムアドレスカウンタと、前記所定
の桁以下の桁を無視して前記第１のコラムアドレスカウ
ンタの出力をデコードし、第１のコラム選択線を選択す
る第１のコラムデコーダと、前記所定の桁以下の桁を無
視して前記第２のコラムアドレスカウンタの出力をデコ
ードし、第２のコラム選択線を選択する第２のコラムデ
コーダと、前記第１及び第２のコラム選択線によって選
択される複数のメモリセルから並列に読み出されたデー
タが入力されるデータレジスタと、前記データレジスタ
の内容をパラレルシリアル変換して外部に出力する出力
手段とを備え、前記第１及び第２のコラム選択線の１回
の選択に対応する期間中に、前記第１又は第２のコラム
選択線が１度に選択するメモリセルよりも多くのメモリ
セルからのデータを連続してアクセスするものである。

【００１７】

【作用】本発明は前記した構成によって、第１のコラム
デコータによって選択されるメモリセルから読み出しを
開始する場合、加算器の加算結果は第１のコラムデコー
ダの選択動作に影響しないが、第２のコラムデコーダに
よって選択されるメモリセルから読出しを開始する場
合、加算器で加算された２進コラムアドレスの桁上がり
によって、第１のコラム選択線を加算された値に対応す
るものとすることができる。いずれの場合でも、任意の
コラムアドレスから始まる連続したアドレスの読出しを
行うとき、少なくとも［ｔＣＬ間に読み出される有効な
データ数］を［Ｎ／２＋１］とすることができ、この値
と［データ出力周期］の積を容易にｔＣＬ以下とし、任
意のコラムアドレスからデータを中断させずにシリアル
アクセスすることができる。

【００１８】

【実施例】

（実施例１）以下本発明の実施例１の半導体記憶装置に
ついて、図面を参照しながら説明する。図１は本発明の
実施例１における半導体記憶装置のブロック図を示すも
のであり、図２は図１の一部の詳細図でありメモリセル
からリードアンプまでのデータの流れを示すものであ
る。この半導体記憶装置は容量１６Ｍビット、ビット構
成ｘ４、４０９６リフレッシュサイクルのシンクロナス
ＤＲＡＭである。

【００１９】図１において、１,２はそれぞれロウデコ
ーダＡ,Ｂであり、３〜６は選択されたワード線であ
る。２０５はロウアドレスバッファ、２０４はロウプリ
デコーダ、２０６はロウプリデコード信号線である。１
０,１１はそれぞれコラムデコーダＡ、Ｂであり、１２
〜１９はコラム選択線であり、供給されるアドレス（Ａ
Ｙ９〜ＡＹ１）を括弧内に示す。２０〜２７はローカル
データバス対であり、３０〜３７はリードアンプであ
る。１２０〜１２３はセレクタＡであり、データレジス
タＡ１３０〜１３３、あるいはデータレジスタＢ１３４
〜１３７のどちらにデータを伝えるかを決めるものであ
る。１２４〜１２７はセレクタＢでありデータレジスタ
ＡあるいはデータレジスタＢのどちらのデータを出力バ
ッファに接続するかを決めるものである。４４〜４７は
出力バッファ、４８〜５１は出力端子である。６０〜６
７は１２０〜１２３のセレクタＡを介して、リードアン
プ３０〜３７のデータをデータレジスタＡ１３０〜１３
３あるいはデータレジスタＢ１３４〜１３７のどちらか
に接続するメインデータバス対である。７０はアドレス
入力端子、７１はコラムアドレスバッファ、７２は加算
器、７４,７５はそれぞれコラムアドレスカウンタＡ,Ｂ
であり、７６,７７はそれぞれコラムプリデコーダＡ,Ｂ
であり、７８,７９はコラムプリデコード信号線であ
る。１００〜１１５はメモリセルである。

【００２０】以上のように構成された半導体記憶装置に
ついて、以下その動作について説明する。図２はメモリ
ブロックＡのメモリセルからリードアンプまでのデータ
の経路の詳細を示すものであり、その動作はメモリブロ
ックＢ〜Ｄについても同様であるので、詳細の動作につ
いてはメモリブロックＡについてのみ行うものとする。

【００２１】まずアドレス入力端子７０より１２ビット
のロウアドレスＡＸ１１〜ＡＸ０が（ＡＸ１１がＭＳ
Ｂ、ＡＸ０がＬＳＢである）入力され、ロウアドレスバ
ッファ２０５でラッチされた後ロウプリデコーダ２０４
でプリデコードされる。ロウプリデコード信号はロウプ
リデコード信号線２０６を経由してロウデコーダＡ１,
ロウデコーダＢ２に供給され、ロウアドレスＡＸ１１〜
ＡＸ０に対応するワード線３〜６が選択される。ワード
線は各メモリアレイブロックに４０９６本ずつ存在し、
メモリブロックＡ〜Ｄの各ブロックで１本ずつ選択され
る。メモリブロックＡ〜Ｄはそれぞれ１７のセンスアン
プ列によって容量２５６キロビットの１６の小ブロック
に分割されており、その中のひとつの小ブロックにおい
てワード線が選択される。この小ブロックは図２におい
てはシェアードスイッチ２３０〜２３２と２３３〜２３
５の間のメモリセル群に相当する。ワード線が選択され
る前にロウプリデコード信号により、ワード線が選択さ
れる小ブロックの両側に配置されたシェアードスイッチ
（メモリブロックＡでは２３６〜２３８と２３９〜２４
１）が切り放され、センスアンプ（メモリブロックＡで
は２１０〜２１５）はワード線が選択されるブロックに
おけるビット線対のみと接続される。ワード線（メモリ
ブロックＡでは３）が選択されることにより、メモリセ
ルのスイッチングトランジスタが導通し、そのワード線
に接続されたメモリセルのデータがビット線対に読みだ
され、微小電位差が生じる。メモリブロックＡではメモ
リセル１００〜１０３のデータはそれぞれビット線対２
６０〜２６３に読みだされ、シェアードスイッチ２３
０、２３３、２３１、２３４を介してそれぞれセンスア
ンプ２１０、２１３、２１１、２１４に接続される。こ
の微小電位差はセンスアンプ（メモリブロックＡでは２
１０〜２１５）で増幅される。

【００２２】次に１０ビットのコラムアドレスＡＹ９〜
ＡＹ０（ＡＹ９がＭＳＢ、ＡＹ０がＬＳＢである）がア
ドレス入力端子７０から入力され、コラムアドレスバッ
ファ７１でラッチされた後、コラムアドレスカウンタＢ
７５にロードされる。また加算器７２でＡＹ０の桁が１
だけ増加されコラムアドレスカウンタＡ７４にもロード
される。コラムアドレスカウンタＡ、ＢのＡＹ９〜ＡＹ
１はそれぞれプリデコーダＡ７６、プリデコーダＢ７７
でプリデコードされる。コラムプリデコード信号はコラ
ムプリデコード信号線７８,７９を経由してコラムデコ
ーダＡ１０、コラムデコーダＢ１１に供給される。

【００２３】ここで注意しなければならないのはプリデ
コーダ７６,７７にはＡＹ０は供給されない点である。
コラムアドレスカウンタＡ,ＢにおけるＡＹ９〜ＡＹ１
の内容に注目すると、コラムアドレスカウンタＡ７４の
内容はコラムアドレスカウンタＢ７５の内容のＡＹ０の
値を１増加させたものであるから、入力されたコラムア
ドレスが偶数（ＡＹ０が０）の場合ＡＹ９〜ＡＹ１の内
容は等しくなり、入力されたコラムアドレスが奇数（Ａ
Ｙ０が１）の場合ＡＹ９〜ＡＹ１の内容はコラムアドレ
スカウンタＡの値の方が１つ大きくなる。

【００２４】メモリセルとコラムアドレスとの対応は以
下のようになる。図１においてはコラム０番地がメモリ
セル１００、１０１、１０８、１０９に対応し、コラム
１番地がメモリセル１０４、１０５、１１２、１１３に
対応し、コラム２番地がメモリセル１０２、１０３、１
１０、１１１に対応し、コラム３番地が１０６、１０
７、１１４、１１５に対応する。つまり、メモリブロッ
クＡ３００にはＩ／Ｏ０及び１のコラム番地が偶数のセ
ルが配置され、メモリブロックＢ３０１にはＩ／Ｏ０及
び１のコラム番地が奇数のセルが配置される。メモリブ
ロックＣ３０２にはＩ／Ｏ２及び３のコラム番地が偶数
のセルが、メモリブロックＢ３０３にはＩ／Ｏ２及び３
のコラム番地が奇数のセルが配置される。

【００２５】従って、入力されたコラム番地が０の場合
はコラム選択線１２、１４、１６、１８が選択され、入
力されたコラム番地が１の場合はコラム選択線１４、１
３、１８、１７が選択される。入力されたコラム番地が
２の場合はコラム選択線１３、１５、１７、１９が選択
される。

【００２６】以上の構成により入力されたコラムアドレ
スの番地が０の場合、選ばれるのはコラム（０、１）番
地の２ビットのデータであり、コラムアドレスの番地が
１の場合、選ばれるのはコラム（１、２）番地の２ビッ
トのデータである。一般化すると、入力されたコラムア
ドレスの番地がＹの場合、コラム（Ｙ，Ｙ＋１）番地の
２ビットのデータを選択することができる。各メモリブ
ロック３００〜３０３においてコラム選択線は５１２本
のうち１本だけ選択される。コラム選択線（メモリブロ
ックＡでは１２）が選択されることにより、コラムスイ
ッチ（メモリブロックＡでは２２０と２２３）が導通
し、センスアンプで増幅されたデータがローカルデータ
バス対（メモリブロックＡでは２０と２１）に読みださ
れ、ローカルデータバス対に電位差が生じる。この電位
差をリードアンプ３０〜３７（メモリブロックＡでは３
０、３１）で増幅し、増幅されたデータはメインデータ
バス対６０〜６７（メモリブロックＡでは６０、６
２）、セレクタＡ１２０〜１２３を経由してデータレジ
スタＡ１３０〜１３３に入力される。出力端子４８〜５
１はＩ／Ｏ０〜３に対応しており、この例では各Ｉ／Ｏ
につき２ビットが並列に読みだされデータレジスタに２
ビット分のデータが入力される。

【００２７】データレジスタではこの２ビットのデータ
をパラレル−シリアル変換し、データセレクタＢ１２４
〜１２７、出力バッファ４４〜４７を介して出力端子４
８〜５１に出力する。データを３ビット以上連続してア
クセスする場合は前述したコラム動作を必要なだけ繰り
返す。その場合はデータレジスタＡとデータレジスタＢ
に交互にデータを入力する。メモリブロックＡについて
説明すると、最初の２ビットのデータをデータレジスタ
Ａ１３０、セレクタＢ１２４、出力バッファ４４、を介
して入出力端子４８に出力する間に、次の２ビットのデ
ータをセレクタＡ１２０を介してデータレジスタＢ１３
４に入力する。データレジスタＡ１３０のデータ出力が
終わると今度は次の２ビットのデータをデータレジスタ
Ｂ１３４、セレクタＢ１２４、出力バッファ４４を介し
て入出力端子４８に出力し、それと並行して次の２ビッ
トのデータをセレクタＡ１２０を介してデータレジスタ
Ａ１３０に入力する。以下同様に動作を繰り返す。

【００２８】以上の動作をタイミング図で示したものが
図８である。ＣＬＫ，ＣＳ，ＲＡＳ，ＣＡＳ，ＡＤＲ，
ＷＥ，Ｉ／Ｏはチップの外部入力（Ｉ／Ｏは出力もかね
る）であり、コラムアドレスカウンタ以降の項目はチッ
プの内部動作を示すものである。ＣＬＫ〜Ｉ／Ｏまでの
機能は図６と同じであるので説明は省略する。ラップ長
とレーテンシについても従来の技術の項における記載と
同様である。図８ではラップ長４、レーテンシ３、周波
数１００ＭＨｚの設定で、コラム番地が０から４ビット
読み出す場合と、コラム番地２から４ビット読み出す場
合について示している。図８においてコラムアドレスカ
ウンタとはコラムアドレスカウンタの内容（ＡＹ９〜Ａ
Ｙ０）を指し、図には変化する下位２ビットのみを示
す。コラムデコーダアドレスとはコラムデコーダに供給
されるアドレス（ＡＹ９〜ＡＹ１）を指し、図８では変
化する下位１ビットのみを示す。コラム選択線の項には
図１における数字で選択されるものを表す。メインデー
タバス対、データレジスタＡ、データレジスタＢの項に
は読みだされるデータのコラムの番地を示す。

【００２９】図８について説明するとまずサイクル１の
立ち上がりでロウアドレスＲＡａが入力される。次にサ
イクル３の立ち上がりでコラムアドレスＣＡ０（ＡＹ９
〜ＡＹ０＝０）が入力され、コラムアドレスカウンタＢ
（下位２ビット）の内容は００となり、コラムアドレス
カウンタＡ（下位２ビット）の内容はＡＹ０の桁が１増
加されて０１となる。コラムデコーダアドレスはＡ，Ｂ
共に０（ＡＹ９〜ＡＹ１＝０）となり、コラムデコーダ
Ａによりコラム選択線１２、１６がコラムデコーダＢに
よりコラム選択線１４、１８が選択される。そしてメイ
ンデータバス対に各Ｉ／ＯにつきＣＡ０，ＣＡ１の２ビ
ットのデータが読みだされ、サイクル４の終わりでデー
タレジスタＡにロードされる。サイクル５になるとコラ
ムアドレスカウンタＡ，ＢのＡＹ１の桁を１増加する。
コラムアドレスカウンタＡ７４の内容は１１となり、コ
ラムアドレスカウンタＢ７５の内容は１０となる。コラ
ムデコーダアドレスはＡ，Ｂともに１（ＡＹ９〜ＡＹ２
＝０，ＡＹ１＝１）となり、コラムデコーダＡ１０によ
りコラム選択線１３、１７が、コラムデコーダＢ１１に
よりコラム選択線１５、１９がそれぞれ選択される。メ
インデータバス対にはＣＡ２，ＣＡ３のデータがロード
され、サイクル６の終わりでデータレジスタＢにデータ
がロードされる。一方サイクル５〜６にかけてデータレ
ジスタＡからデータが出力され、サイクル６、７の立ち
上がりエッジでＣＡ０，ＣＡ１がそれぞれ確定する。次
にサイクル７〜８にかけてデータレジスタＢからデータ
が出力され、サイクル８、９の立ち上がりエッジでＣＡ
２，ＣＡ３がそれぞれ確定する。サイクル１３からはコ
ラムアドレスＣＡ２が入力され、ＣＡ２，ＣＡ３，ＣＡ
０，ＣＡ１の順でデータが出力される様子を示す。前述
したようにシンクロナスＤＲＡＭではラップ長４の時は
コラム番地０〜３が一つの組となっており、先頭番地か
らサイクリックにデータを出力する仕様となっているた
めサイクル１５の始めでＡＹ１の桁が１増加するが、Ａ
Ｙ１からＡＹ２への桁上げは禁止されるような構成とな
っており、コラムアドレスカウンタの内容はＡが０１
（ＡＹ９〜ＡＹ１＝０、ＡＹ０＝１）、Ｂが００（ＡＹ
９〜ＡＹ０＝０）となる。

【００３０】図９はラップ長４、レーテンシ３、周波数
１００ＭＨｚの設定で、コラムアドレスとして奇数番地
ＣＡ１を入力した場合のタイミング図である。まずサイ
クル１の立ち上がりでロウアドレスＲＡａが入力され
る。次にサイクル３の立ち上がりでコラムアドレスＣＡ
１（ＡＹ９〜ＡＹ１＝０、ＡＹ０＝１）が入力され、コ
ラムアドレスカウンタＢ（下位２ビット）の内容は０１
となり、コラムアドレスカウンタＡ（下位２ビット）の
内容はＡＹ０の桁が１増加されて１０となる。コラムデ
コーダアドレスはＡが１（ＡＹ９〜ＡＹ２＝０、ＡＹ１
＝１），Ｂが０（ＡＹ９〜ＡＹ１＝０）となり、コラム
デコーダＡによりコラム選択線１３、１７が、コラムデ
コーダＢによりコラム選択線１４、１８が選択される。
そしてメインデータバス対に各Ｉ／ＯにつきＣＡ１，Ｃ
Ａ２の２ビットのデータが読みだされ、サイクル４の終
わりでデータレジスタＡにロードされる。サイクル５に
なるとコラムアドレスカウンタＡ，ＢのＡＹ１の桁を１
増加する。コラムアドレスカウンタＡ７４の内容は００
となり（ラップ長４であるのでＡＹ１からＡＹ２への桁
上げは禁止されている）、コラムアドレスカウンタＢ７
５の内容は１１となる。コラムデコーダアドレスはＡが
０（ＡＹ９〜ＡＹ１＝０），Ｂが１（ＡＹ９〜ＡＹ２＝
０，ＡＹ１＝１）となり、コラムデコーダＡ１０により
コラム選択線１２、１６が、コラムデコーダＢ１１によ
りコラム選択線１５、１９がそれぞれ選択される。メイ
ンデータバス対にはＣＡ３，ＣＡ０のデータがロードさ
れ、サイクル６の終わりでデータレジスタＢにデータが
ロードされる。一方サイクル５〜６にかけてデータレジ
スタＡからデータが出力され、サイクル６、７の立ち上
がりエッジでＣＡ１，ＣＡ２がそれぞれ確定する。次に
サイクル７〜８にかけてデータレジスタＢからデータが
出力され、サイクル８、９の立ち上がりエッジでＣＡ
３，ＣＡ０がそれぞれ確定する。

【００３１】コラムアドレスカウンタの任意の桁からの
繰上げを禁止することにより２のべき乗のデータ長の単
位でサイクリックにアクセスができる。例えば、ＡＹ２
からＡＹ３への桁上げを禁止するとデータ長８でサイク
リックなアクセスができ、ＡＹ３からＡＹ４への桁上げ
を禁止するとデータ長１６でサイクリックなアクセスが
できる。桁上げを禁止しない場合はコラムの最大値のデ
ータ長（本実施例では５１２）でサイクリックなアクセ
スができる。

【００３２】以上のように本実施例によれば、入力され
たコラムアドレスを記憶するコラムアドレスカウンタ
と、前記コラムアドレスを１増加した値を発生させる手
段と、前記１増加した値を記憶するもう一つのコラムア
ドレスカウンタと、それぞれのコラムアドレスカウンタ
の内容を下位１ビットを除いてデコードするデコーダ
と、各Ｉ／０についてそれぞれのコラム選択線から１ビ
ットずつを入出力する２ビットのサイズのデータレジス
タと、前記データレジスタの内容をパラレル−シリアル
変換して外部と入出力する手段を設けることにより、ｔ
ＣＬ（２０ｎｓ）が［データ出力周期］と［ｔＣＬ間に
読みだされる有効なデータ数］の積（１０ｎｓ×２＝２
０ｎｓ）以下であるという条件を満たすのでデータを中
断せずにアクセスすることができる。

【００３３】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。

【００３４】図５は本発明の第２の実施例を示す半導体
記憶装置のブロック図である。図５において１,２はそ
れぞれロウデコーダＡ,Ｂであり、３〜６は選択された
ワード線である。２０５はロウアドレスバッファ、２０
４はロウプリデコーダ、２０６はロウプリデコード信号
線である。１２〜１９はコラム選択線であり、供給され
るアドレス（ＡＹ９〜ＡＹ１）を括弧内に示す。２０〜
２７はローカルデータバス対であり、３０〜３７はリー
ドアンプである。１２０〜１２３はセレクタＡであり、
データレジスタＡ１３０〜１３３、あるいはデータレジ
スタＢ１３４〜１３７のどちらにデータを伝えるかを決
めるものである。１２４〜１２７はセレクタＢでありデ
ータレジスタＡあるいはデータレジスタＢのどちらのデ
ータを出力バッファに接続するかを決めるものである。
４４〜４７は出力バッファ、４８〜５１は出力端子であ
る。７０はアドレス入力端子、７１はコラムアドレスバ
ッファ、７２は加算器、７４,７５はそれぞれコラムア
ドレスカウンタＡ,Ｂであり、７６,７７はそれぞれコラ
ムプリデコーダＡ、Ｂであり、７８、７９はコラムプリ
デコード信号線である。１００〜１１５はメモリセルで
ある。以上は図１の構成と同様なものである。

【００３５】図１と異なるのは１０,１１のコラムデコ
ーダＡ、Ｂをコラム方向に配置した点と、リードアンプ
３０〜３７とセレクタＡ１２０〜１２３を接続するメイ
ンデータバス対６０〜６７の配置である。

【００３６】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。まずアドレス入力端
子７０からロウアドレスが入力されワード線が選択され
てメモリセルのデータがセンスアンプで増幅されるころ
までは第１の実施例と動作は同じである。

【００３７】次に１０ビットのコラムアドレスＡＹ９〜
ＡＹ０（ＡＹ９がＭＳＢ、ＡＹ０がＬＳＢである）がア
ドレス入力端子７０から入力され、コラムアドレスバッ
ファ７１でラッチされた後加算器７２でＡＹ０が１だけ
増加され、コラムアドレスカウンタＡ７４にロードされ
る。またコラムアドレスはコラムアドレスカウンタＢ７
５にもそのままロードされる。コラムアドレスカウンタ
Ａ,ＢのＡＹ９〜ＡＹ１はそれぞれプリデコーダＡ７
６、プリデコーダＢ７７でプリデコードされる。コラム
プリデコード信号はコラムプリデコード信号線７８,７
９を経由してコラムデコーダＡ１０、コラムデコーダＢ
１１に供給される。

【００３８】ここで注意しなければならないのはプリデ
コーダ７６,７７にはＡＹ０は供給されない点である。
コラムアドレスカウンタＡ,ＢにおけるＡＹ９からＡＹ
１の内容に注目すると、入力されたコラムアドレスが偶
数（ＡＹ０が０）の場合ＡＹ９〜ＡＹ１の内容は等しく
なり、入力されたコラムアドレスが奇数（ＡＹ０が１）
の場合ＡＹ９〜ＡＹ１の内容はコラムアドレスカウンタ
Ａの値が１つ大きくなる。

【００３９】メモリセルとコラムアドレスとの対応は以
下のようになる。図５においてはコラムアドレス０番地
がメモリセル１００、１０１、１０４、１０５に対応
し、コラムアドレス１番地がメモリセル１０８、１０
９、１１２、１１３に対応し、コラムアドレス２番地が
メモリセル１０２、１０３、１０６、１０７に対応し、
コラムアドレス３番地がメモリセル１１０、１１１、１
１４、１１５に対応する。つまり、メモリブロックＡ３
００にはＩ／Ｏ０及び２の偶数番地のコラムアドレスの
セルが配置され、メモリブロックＢ３０１にはＩ／Ｏ１
及び３の偶数番地のコラムアドレスのセルが配置され
る。メモリブロックＣ３０２にはＩ／Ｏ０及び２の奇数
番地のセルが配置され、メモリブロックＢ３０３にはＩ
／Ｏ１及び３の奇数番地のセルが配置される。

【００４０】従って、入力されたコラムアドレスの番地
が０の場合はコラム選択線１２、１４、１６、１８が選
択され、入力されたコラムアドレスの番地が１の場合は
コラム選択線１６、１８、１３、１５が選択される。入
力されたコラムアドレスの番地が２の場合はコラム選択
線１３、１５、１７、１９が選択される。

【００４１】以上の構成により第１の実施例と同様に入
力されたコラムアドレスの番地が０の場合、選ばれるの
は（０、１）番地の２ビットのデータであり、コラムア
ドレスの番地が１の場合、選ばれるのは（１、２）番地
の２ビットのデータである。一般化すると、入力された
コラムアドレスの番地がＹの場合、（Ｙ,Ｙ＋１）番地
の２ビットのデータを選択することができる。各メモリ
ブロック３００〜３０３においてコラム選択線は５１２
本のうち１本だけ選択される。コラム選択線が選択され
ることにより、コラムスイッチが導通し、センスアンプ
で増幅されたデータがローカルデータバス対に読みださ
れ、ローカルデータバス対に電位差が生じる。この電位
差をリードアンプ３０〜３７で増幅し、増幅されたデー
タはメインデータバス対６０〜６７、セレクタＡ１２０
〜１２３を経由してデータレジスタＡ１３０〜１３３に
入力される。出力端子４８〜５１はＩ／Ｏ０〜３に対応
しており、この例では各Ｉ／Ｏにつき２ビットが並列に
読みだされデータレジスタに２ビット分のデータが入力
される。

【００４２】データレジスタではこの２ビットのデータ
をパラレル−シリアル変換し、データセレクタＢ１２４
〜１２７、出力バッファ４４〜４７を介して出力端子４
８〜５１に出力する。データを３ビット以上連続してア
クセスする場合は前述したコラム動作を必要なだけ繰り
返す。その場合はデータレジスタＡとデータレジスタＢ
に交互にデータを入力する。メモリブロックＡについて
説明すると、最初の２ビットのデータをデータレジスタ
Ａ１３０、セレクタＢ１２４、出力バッファ４４、を介
して入出力端子４８に出力する間に、次の２ビットのデ
ータをセレクタＡ１２０を介してデータレジスタＢ１３
４に入力する。データレジスタＡ１３０のデータ出力が
終わると今度は次の２ビットのデータをデータレジスタ
Ｂ１３４、セレクタＢ１２４、出力バッファ４４を介し
て入出力端子４８に出力し、それと並行して次の２ビッ
トのデータをセレクタＡ１２０を介してデータレジスタ
Ａ１３０に入力する。

【００４３】図１０はラップ長４、レーテンシ３、周波
数１００ＭＨｚの設定で、コラムアドレスとして奇数番
地ＣＡ１を入力した場合のタイミング図である。まずサ
イクル１の立ち上がりでロウアドレスＲＡａが入力され
る。次にサイクル３の立ち上がりでコラムアドレスＣＡ
１（ＡＹ９〜ＡＹ１＝０、ＡＹ０＝１）が入力され、コ
ラムアドレスカウンタＢ（下位２ビット）の内容は０１
となり、コラムアドレスカウンタＡ（下位２ビット）の
内容はＡＹ０の桁が１増加されて１０となる。コラムデ
コーダアドレスはＡが１（ＡＹ９〜ＡＹ２＝０、ＡＹ１
＝１），Ｂが０（ＡＹ９〜ＡＹ１＝０）となり、コラム
デコーダＡによりコラム選択線１３、１５が、コラムデ
コーダＢによりコラム選択線１６、１８が選択される。
そしてメインデータバス対に各Ｉ／ＯにつきＣＡ１，Ｃ
Ａ２の２ビットのデータが読みだされ、サイクル４の終
わりでデータレジスタＡにロードされる。サイクル５に
なるとコラムアドレスカウンタＡ，ＢのＡＹ１の桁を１
増加する。コラムアドレスカウンタＡ７４の内容は００
となり（ラップ長４であるのでＡＹ１からＡＹ２への桁
上げは禁止されている）、コラムアドレスカウンタＢ７
５の内容は１１となる。コラムデコーダアドレスはＡが
０（ＡＹ９〜ＡＹ１＝０），Ｂが１（ＡＹ９〜ＡＹ２＝
０，ＡＹ１＝１）となり、コラムデコーダＡ１０により
コラム選択線１２、１４が、コラムデコーダＢ１１によ
りコラム選択線１７、１９がそれぞれ選択される。メイ
ンデータバス対にはＣＡ３，ＣＡ０のデータがロードさ
れ、サイクル６の終わりでデータレジスタＢにデータが
ロードされる。一方サイクル５〜６にかけてデータレジ
スタＡからデータが出力され、サイクル６、７の立ち上
がりエッジでＣＡ１，ＣＡ２がそれぞれ確定する。次に
サイクル７〜８にかけてデータレジスタＢからデータが
出力され、サイクル８、９の立ち上がりエッジでＣＡ
３，ＣＡ０がそれぞれ確定する。

【００４４】コラムアドレスカウンタの任意の桁からの
繰上げを禁止することにより２のべき乗のデータ長の単
位でサイクリックにアクセスができる。例えば、ＡＹ２
からＡＹ３への桁上げを禁止するとデータ長８でサイク
リックなアクセスができ、ＡＹ３からＡＹ４への桁上げ
を禁止するとデータ長１６でサイクリックなアクセスが
できる。桁上げを禁止しない場合はコラムの最大値のデ
ータ長（本実施例では５１２）でサイクリックなアクセ
スができる。

【００４５】以上のように本実施例によれば、入力され
たコラムアドレスを記憶するコラムアドレスカウンタ
と、前記コラムアドレスのＡＹ０を１増加した値を発生
させる手段と、前記１増加した値を記憶するもう一つの
コラムアドレスカウンタと、それぞれのコラムアドレス
カウンタの内容を下位１ビットを除いてデコードするデ
コーダと、それぞれのコラム選択線から１ビットずつを
入出力する２ビットのサイズのデータレジスタと、前記
データレジスタの内容をパラレル−シリアル変換して外
部と入出力する手段を設けることにより、ｔＣＬ（２０
ｎｓ）が［データ出力周期］と［ｔＣＬ間に読みだされ
る有効なデータ数］の積（１０ｎｓ×２＝２０ｎｓ）以
下であるという条件を満たすのでデータを中断せずにア
クセスすることができる。また、コラムデコーダＡ、Ｂ
をコラム方向に配置することにより、コラムデコーダ領
域のレイアウト面積を低減することができる。

【００４６】なお、第１及び第２の実施例においてデー
タレジスタＡ１３０〜１３３、データレジスタＢ１３４
〜１３７のサイズを２としたが、これを４あるいは８と
してもよい。またビット構成は×４としたが本発明は当
然×８、×１６等のビット構成のものにも適用可能であ
る。

【００４７】

【発明の効果】以上のように本発明は、２進コラムアド
レス入力の所定の桁に対して１を加算する加算器と、そ
の出力を初期値として受け取る第１のコラムアドレスカ
ウンタと、２進コラムアドレス入力をそのまま受け取る
第２のコラムアドレスカウンタと、所定の桁以下の桁を
無視して第１、第２のコラムアドレスカウンタの出力を
デコードする第１、第２のコラムデコーダと、第１、第
２のコラムデコーダによって選択されるＮビット分のデ
ータをロードするデータレジスタを設けることにより、
１Ｉ／Ｏあたり２あるいは４程度のサイズのデータレジ
スタで任意のコラムアドレスから高速にシリアルアクセ
スを行うことが可能となり、メガビット級の高速シリア
ルアクセスが可能な半導体記憶装置をチップ面積、消費
電流の増加を抑えて実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体記憶装置
のブロック図

【図２】同実施例における半導体記憶装置のブロック図

【図３】従来の半導体記憶装置のブロック図

【図４】従来の半導体記憶装置のブロック図

【図５】本発明の第２の実施例における半導体記憶装置
のブロック図

【図６】従来の半導体記憶装置の動作を示すタイミング
図

【図７】従来の半導体記憶装置の動作を示すタイミング
図

【図８】本発明の第１の実施例における半導体記憶装置
の動作を示すタイミング図

【図９】同実施例における半導体記憶装置の動作を示す
タイミング図

【図１０】本発明の第２の実施例における半導体記憶装
置の動作を示すタイミング図

【符号の説明】

１ ロウデコーダＡ ２ ロウデコーダＢ １０ コラムデコーダＡ １１ コラムデコーダＢ １２〜１９ コラム選択線 ２０〜２７ ローカルデータバス対 ６０〜６７ メインデータバス対 ７０ アドレス入力端子 ７２ 加算器

フロントページの続き (72)発明者 菊川 博仁 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−76563（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/41

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数のビット線と、前記複数のビット線
   と交差する複数のワード線と、前記複数のビット線と複
   数のワード線の交点に設けられた複数のメモリセルを有
   する半導体記憶装置において、２進コラムアドレス入力
   の所定の桁に対して１を加算する加算器と、前記加算器
   の出力を初期値として受け取る第１のコラムアドレスカ
   ウンタと、前記２進コラムアドレス入力を初期値として
   受け取る第２のコラムアドレスカウンタと、前記所定の
   桁以下の桁を無視して前記第１のコラムアドレスカウン
   タの出力をデコードし、第１のコラム選択線を選択する
   第１のコラムデコーダと、前記所定の桁以下の桁を無視
   して前記第２のコラムアドレスカウンタの出力をデコー
   ドし、第２のコラム選択線を選択する第２のコラムデコ
   ーダと、前記第１及び第２のコラム選択線によって選択
   される複数のメモリセルから並列に読み出されたデータ
   が入力されるデータレジスタと、前記データレジスタの
   内容をパラレルシリアル変換して外部に出力する出力手
   段とを備え、前記第１及び第２のコラム選択線の１回の
   選択に対応する期間中に、前記第１又は第２のコラム選
   択線が１度に選択するメモリセルよりも多くのメモリセ
   ルからのデータを連続してアクセスすることを特徴とす
   る半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、前記第１のコラム選択線によって選択されるメモリ
   セルと前記第２のコラム選択線によって選択されるメモ
   リセルとが、ロウ方向に分割された異なるメモリセルア
   レイにそれぞれ含まれることを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、前記第１のコラム選択線によって選択されるメモリ
   セルと前記第２のコラム選択線によって選択されるメモ
   リセルとが、コラム方向に分割された異なるメモリセル
   アレイにそれぞれ含まれることを特徴とする半導体記憶
   装置。
4. 【請求項４】 請求項１記載の半導体記憶装置におい
   て、前記所定の桁が最下位ビットの桁であることを特徴
   とする半導体記憶装置。