JP2003223785A - 高速で動作する半導体メモリ装置及びその使用方法及び設計方法 - Google Patents

高速で動作する半導体メモリ装置及びその使用方法及び設計方法

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Abstract

(57)【要約】 【課題】 更なる高速動作を可能にすると共に小型化を
実現できるＤＲＡＭ装置を提供することである。 【解決手段】 ２種類のコマンドインターバルスペック
が第一及び第二のコマンドインターバルスペックとして
規定される。第一のコマンドインターバルスペックは、
同一バンクに対して発せられる先行コマンド及び後続コ
マンドの間の関係として規定され、第二のコマンドイン
ターバルスペックは、異なるバンクに対してそれぞれ発
せられる先行コマンド及び後続コマンドの間の関係とし
て規定される。第二のコマンドインターバルスペックに
おいては、先行コマンドと後続コマンドとは対象となる
バンクが異なるため、先行コマンドの後のコラム系回路
プリチャージ中に、後続コマンドが実行される。したが
って、第二のコマンドインターバルスペックの場合、コ
マンドインターバルは実質的に短縮される。さらに、対
をなすバンクがバンクペアとして規定され、第一及び第
二のコマンドインターバルスペックをバンクペアが適用
される。これにより、ＤＲＡＭ装置が小型化される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）装置の使用及び設計方法に関する。
【０００２】
【従来の技術】周知のように、ＤＲＡＭ装置は主要なメ
モリ装置のうちの一つであり、密度が高く製造コストが
低いことから、現在、大半のメモリアプリケーションに
用いられている。ＤＲＡＭ装置は例えばコンピュータシ
ステムのメインメモリ、グラフィックカードのグラフィ
ックメモリ、ネットワークカードのバッファメモリ等と
して用いられている。
【０００３】１ＧＨｚ以上で動作する最近のマイクロプ
ロセッサにおいては、さらに、ＤＲＡＭ装置がより高速
で動作することが要求される。高速動作を達成するた
め、特に、ＤＲＡＭ装置内でのコマンドインターバルを
短縮するために、本発明者らの知る関連技術のひとつに
よれば、メモリセルアレイの分割に従ってコモンＩ／Ｏ
線をより多くのコモンＩ／Ｏ線に分割している。この関
連技術では、各コモンＩ／Ｏ線に関して時定数ＣＲの
「Ｒ」成分を減らすことにより高速動作を達成してい
る。
【０００４】
【発明が解決しようとする課題】しかし、上述の関連技
術では、ＤＲＡＭ装置のチップサイズが大きくなる。こ
の関連技術によれば、各コモンＩ／Ｏ線の長さが短くな
り「Ｒ」成分は小さくなるが、コモンＩ／Ｏ線の数は増
加する。コモンＩ／Ｏ線は、ライトアンプ、リードアン
プ、プリチャージ回路などの、各コラム系回路と結合さ
れているため、この関連技術では、コモンＩ／Ｏ線の数
が増加すると、より多くのコラム系回路が必要となる。
このため、コラム系回路の数も増加し、より大きな物理
的空間が必要となる。
【０００５】さらに、上述の関連技術では、各「メモリ
アプリケーション」の特性について考慮していない。デ
ータの読出し／書込み動作は各メモリアプリケーション
において同一ではなく、データシーケンスは様々な方法
で処理される。にも拘わらず、上述の関連技術は、アプ
リケーションに応じた技術ではなく、全てのメモリアプ
リケーションに共通の技術である。従って、この関連技
術は、いくつかのメモリアプリケーションには適してい
ない。
【０００６】そこで、より高速で、特にチップサイズの
小さなＤＲＡＭ装置を提供することが望ましい。
【０００７】本発明の目的は、少なくともいくつかのメ
モリアプリケーションに適し、高速動作を達成できるＤ
ＲＡＭ装置を提供することである。
【０００８】
【課題を解決するための手段】グラフィックカードのグ
ラフィックメモリやネットワークカードのバッファメモ
リなどのいくつかのメモリアプリケーションにおいて、
データは順次メモリ装置に書き込まれ、また、メモリ装
置から順次読み出される。この場合、メモリ装置のメモ
リコントローラは、予め定められた各データ長につい
て、メモリ装置に含まれる異なるメモリバンクを意識的
に選択することができ、これにより、データを書き込む
べきまたはデータを読み出すべきメモリバンクを容易に
予測することができる。
【０００９】本発明の発明者らは、いくつかのメモリア
プリケーションにおけるデータ読出し／書込み動作の特
性に注目し、２種類のコマンドインターバルスペックを
規定している。本発明の一態様によれば、コマンドイン
ターバルスペックの一方は、同一バンクに対して発せら
れる先行コマンドと後続コマンドの間の関係として規定
され、他方のコマンドインターバルスペックは、異なる
バンクに対してそれぞれ発せられる先行コマンドと後続
コマンドの間の関係として規定される。前者は第一のコ
マンドインターバルスペックと呼ばれ、後者は第二のコ
マンドインターバルスペックと呼ばれる。第一及び第二
のコマンドインターバルスペックは互いに異なる。第二
のコマンドインターバルスペックにおいては、先行コマ
ンドと後続コマンドとは対象となるバンクが異なるた
め、先行コマンドの後のコラム回路プリチャージ（たと
えば、コモンＩ／Ｏ線のプリチャージ）中に、後続コマ
ンドを実行することができる。従って、コラム回路プリ
チャージを伴うコマンド等いくつかのコマンドによれ
ば、第二のコマンドインターバルスペックで規定される
タイムインターバルは、第一のコマンドインターバルス
ペックで規定されるタイムインターバルよりも短くなり
得る。
【００１０】本発明の一態様によれば、さらに、対をな
すバンクをバンクペアとして規定し、さらに、第一及び
第二のコマンドインターバルスペックをバンクペアに適
用している。すなわち、バンクペアの場合には、第一の
コマンドインターバルスペックは、同一のバンクペアに
対して発せられる先行コマンドと後続コマンドの間の関
係として規定され、第二のコマンドインターバルスペッ
クは、異なるバンクペアに対してそれぞれ発せられる先
行コマンドと後続コマンドの間の関係として規定され
る。
【００１１】さらに、メモリコントローラがいくつかの
アプリケーションによるデータ割当を容易に制御できる
ため、メモリコントローラは、第一のコマンドインター
バルが使用される確率を容易に低くできる。これによ
り、同一バンクペアに属するバンクがそれぞれのコラム
系回路を共有することが可能となり、第二のコマンドイ
ンターバルスペックを使用する確率がより高くなるた
め、メモリ速度が速くなる。このように、本発明の一態
様は、コラム系回路を共有するためにチップサイズが小
さく、且つ、いくつかのメモリアプリケーションにおい
てはより高速なＤＲＡＭを提供する。
【００１２】ここで、前述の説明及び後述の詳細な説明
は例示かつ説明のためにすぎず、請求項にある発明を限
定するものではない。
【００１３】
【発明の実施の形態】（概念的態様）本発明の具体的な
実施例に先立ち、まず、本発明の概念的態様について説
明する。
【００１４】最近のＤＲＡＭ設計案では、ＤＲＡＭ装置
は複数個のバンクを有する。それぞれのバンクは同一構
成を持ち、多数の格納セルすなわちメモリセルが行と列
に配列されている。バンクを持つＤＲＡＭ装置はバンク
間のデータインターリーブを可能とし、これにより、ア
クセス時間を減少させ、メモリの速度を高める。一般
に、コマンドインターバルスペックはＤＲＡＭ装置に対
して規定され、メモリコントローラは、ＤＲＡＭ装置に
対するバンクアクセスおよび読出し／書込み動作をコマ
ンドインターバルスペックに応じて実行する。
【００１５】この概念的態様によれば、２種類のコマン
ドインターバルスペック：第一及び第二のコマンドイン
ターバルスペックが規定される。第一及び第二のコマン
ドインターバルスペックはメモリコントローラ内に保持
され、ＤＲＡＭ装置に対するメモリ動作が、メモリコン
トローラの制御のもとで、第一及び第二のコマンドイン
ターバルスペックに従って実行される。第一のコマンド
インターバルスペックは同一バンクに対して発せられる
先行コマンドと後続コマンドの間の関係に関し、一方、
第二のコマンドインターバルスペックは異なるバンクに
対してそれぞれ発せられる先行コマンドと後続コマンド
の間の関係に関する。第一と第二のコマンドインターバ
ルスペックは互いに異なる。例えば、コラム回路プリチ
ャージ（たとえばコモンＩ／Ｏ線のプリチャージ）を伴
う先行コマンドと後続コマンドとのいくつかの組み合わ
せについては、第二のコマンドインターバルスペックで
規定されるタイムインターバルは、第一のコマンドイン
ターバルスペックで規定されるタイムインターバルより
短くなり得る。
【００１６】すなわち、この概念的態様による第一と第
二のコマンドインターバルスペックは、次の表１及び表
２のように規定される。
【００１７】
【表１】表１：第一のコマンドインターバルスペック
（同一バンク（あるいは同一バンクペア）に対して）
【００１８】
【表２】表２：第二のコマンドインターバルスペック）
（異なるバンク（あるいは異なるバンクペア）に対し
て）
【００１９】ここで、ｔＣＫは「クロック」、ｔＣＣＤ
は「コラムコマンドからコラムコマンドまでの遅延時
間」、ｔＷＲＤは「書込みコマンドから読出しコマンド
までの遅延時間」である。その他の記号は従来技術と同
様に用いられる。
【００２０】表１および表２を参照すると、第一および
第二のコマンドスペックは、先行コマンドの書込みコマ
ンドから後続コマンドの読出しコマンドまでのインター
バルにおいて、および、先行コマンドの読出しコマンド
から後続コマンドの書込みコマンドまでのインターバル
において、互いに異なる。第一のコマンドインターバル
スペックに含まれるこれらのインターバルは第二のコマ
ンドインターバルスペックに含まれるこれらのインター
バルより「１」だけ長い。ここで、「１」はコラム回路
プリチャージ時間をあらわしている。読出しコマンドか
ら書込みコマンドへのインターバルは、メモリ装置の使
い方やメモリ装置の構造などのメモリ環境により、第一
と第二のコマンドインターバルスペックの間で同一イン
ターバルであることもある。
【００２１】第二のコマンドインターバルスペックにお
いて、対象のバンクは先行コマンドと後続コマンドの間
で異なる。従って、動作が第二のコマンドインターバル
スペックで規定されている場合には、先行コマンドの後
の後続コマンドはコラム回路プリチャージ（例えばコモ
ンＩ／Ｏ線のプリチャージ）中に実行することができる
ため、第二のコマンドインターバルスペックにおけるイ
ンターバルが短縮される。その結果、ＤＲＡＭ装置は、
第二のコマンドインターバルスペックが適用されるイベ
ントが発生した場合、より高速で動作する。
【００２２】さらに、別の概念的態様によれば、対をな
すバンクがバンクペアとして規定され、上述の第一と第
二のコマンドインターバルスペックがバンクペアに適用
される。すなわち、この概念的態様においては、第一の
コマンドインターバルスペックは、同一のバンクペアに
対して発せられる先行コマンドと後続コマンドの間の関
係として規定され、第二のコマンドインターバルスペッ
クは、異なるバンクペアに対してそれぞれ発せられる先
行コマンドと後続コマンドの間の関係として規定され
る。この場合、ＤＲＡＭ装置内に第二のコマンドインタ
ーバルスペックで規定されるイベントが発生した場合に
は、コマンドインターバルは実質的に短縮される。
【００２３】本態様では、メモリコントローラが、グラ
フィックカードのグラフィックメモリやネットワークカ
ードに用いられるバッファメモリなどのいくつかのメモ
リアプリケーションのためのデータ割当を容易に制御で
きるため、第一のコマンドインターバルスペックが用い
られる確率を、より低くなるように容易に制御できる。
このことにより、同一バンクペアに属するバンクが、リ
ードアンプ、ライトアンプ、プリチャージ回路などの各
コラム系回路を共有することが可能となる。そこで、本
実施例によるＤＲＡＭ装置は小型化が可能である。
【００２４】（具体的実施例）ここで、上述の概念的態
様にもとづく本発明の具体的な実施例について説明す
る。
【００２５】（構成）図１を参照すると、本実施例に係
るシステムは、ＣＰＵ１００と、グラフィックチップ２
００と、メモリチップ３００と、表示装置４００と、メ
モリコントローラ５００と、メインメモリ６００とを有
する。この具体的な実施例において、メモリコントロー
ラ５００及びメインメモリ６００は、従来技術と同様に
動作する。従ってこれらに関する説明は本実施例では省
略したが、本発明はこの具体的実施例に限定されるもの
ではない。
【００２６】ＣＰＵ１００はグラフィックチップ２００
にプリミティブ命令を送る。グラフィックチップ２００
はプリミティブ命令を解釈して、プリミティブ命令に対
応するコマンドとデータビットをメモリチップ３００に
対して発行する。また、グラフィックチップ２００は表
示装置４００をＤＡＣ（Ｄ／Ａコンバータ）（図示せ
ず）を介して制御し、メモリチップ３００から読出した
データを表示装置４００上に表示させる。例えば、ＣＰ
Ｕ１００がグラフィックチップ２００に対し、始点と終
点の指定を含む描線指示を送ると、グラフィックチップ
２００は始点と終点を結ぶ直線を計算し、メモリチップ
３００に対して、この直線のデータビットをメモリチッ
プ３００に書込むための書込みコマンドを発行する。ま
た、グラフィックチップ２００は、メモリチップ３００
に対して、メモリチップ３００から直線のデータビット
を読み出すための読出しコマンドを発行し、表示装置４
００を制御して表示装置４００上に直線を表示させる。
【００２７】図１を用いた上述の説明から明らかなよう
に、本実施例においては、メモリアプリケーションはメ
モリチップ３００におけるフレームバッファ又はビデオ
メモリとして実現される。このメモリアプリケーション
では、メモリチップ３００は半導体メモリ装置として機
能し、グラフィックチップ２００はメモリチップ３００
のためのメモリコントローラとして機能する。すなわ
ち、グラフィックチップ２００は、メモリチップ３００
に対して、上述の第一及び第二のコマンドインターバル
スペックに従うコマンドを発行し、メモリチップ３００
はこれらのスペックによる制御のもとで制御される。
【００２８】図２を参照すると、グラフィックチップ２
００は、グラフィックエンジン２０１と、コマンド発生
器２０２と、ラッチ２０３と、バンクペア検出器２０４
と、タイミング発生器２０５とを有する。
【００２９】グラフィックチップ２００がプリミティブ
命令を受信すると、グラフィックエンジン２０１が、例
えばドット指定及び色指定を含むグラフィックデータを
生成する。これに応答して、コマンド発生器２０２は、
グラフィックデータに従ってメモリチップ３００にデー
タを書き込むためのコマンドを発生させる。発生コマン
ドは、ラッチ２０３と、バンクペア検出器２０４と、タ
イミング発生器２０５に送られる。ラッチ２０３は、バ
ンクペア検出器２０４とタイミング発生器２０５の制御
のもとに、発生コマンドを予め定められた時間のあいだ
保持する。現コマンドとしての発生コマンドに応答し
て、バンクペア検出器２０４は、現コマンドが、現コマ
ンドに先行するコマンドと同じバンクペアに対して発行
されたかどうかを検出する。現コマンドのバンクペアが
先行コマンドのバンクペアと一致する場合、バンクペア
検出器２０４は一致信号を発生する。一方、現コマンド
のバンクペアが先行コマンドのバンクペアと一致しない
場合、バンクペア検出器２０４は不一致信号を発生す
る。タイミング発生器２０５は、上記第一及び第二のコ
マンドインターバルスペックを保持し、バンクペア検出
器２０４によって発生された一致信号または不一致信号
に応じてそれらのうちの一方を選択する。詳述すると、
タイミング発生器２０５は、一致信号に応答して第一の
コマンドインターバルスペックを選択し、現コマンド及
び先行コマンド、すなわち後続コマンド及び先行コマン
ドに応じて発行タイミングを決定する。一方、タイミン
グ発生器２０５は、不一致信号に応答して第二のコマン
ドインターバルスペックを選択し、現コマンド及び先行
コマンド、すなわち後続コマンド及び先行コマンドに応
じて発行タイミングを決定する。発行タイミングを決定
する際、タイミング発生器２０４は、ラッチ２０３にト
リガパルス信号を送ることにより発行タイミングを通知
し、この発行タイミングにおいてラッチ２０３はメモリ
チップ３００に対して現コマンドを発行する。
【００３０】図２に示すメモリチップ３００は、Ｘデコ
ーダ３０１と、タイミング発生器３０２と、メモリセル
アレイ３０３と、Ｙデコーダ３０４とを備えたＤＲＡＭ
装置を有する。各メモリセルアレイ３０３は、ビット線
及びワード線に接続された複数個の格納セルを有する。
Ｘデコーダ３０１はワード線に接続され、Ｙデコーダ３
０４はビット線に接続される。Ｘデコーダ３０１は、ラ
ッチ２０３が発行した現コマンドを復号化して各ワード
線を活性化させる。Ｙデコーダ３０４も、現コマンドを
復号化して各ビット線を活性化させる。タイミング発生
器３０２は、現コマンドに対応するバンクペアを特定
し、図２には示さない、図４を用いて後述する２つのス
イッチのうちの対応する１つに対して、第一のタイミン
グ発生信号ＴＧ１または第二のタイミング発生信号ＴＧ
２を発行する。本実施例においては、Ｘデコーダ３０１
はメモリバンクに対応するように配置され、Ｙデコーダ
３０４はバンクペアに対応するように配置されているた
め、同一のバンクペアに属する２つのメモリバンクが１
つのＹデコーダを共有することになる。このように、本
実施例では、Ｙデコーダ３０４の数はＸデコーダ３０１
の数の半分になる。
【００３１】図３に、メモリチップ３００のＤＲＡＭレ
イアウトを概略的に示す。
【００３２】図示のＤＲＡＭ装置は、メモリセルアレイ
１０１〜１０４及び１３１〜１３４と、センスアンプ２
１１〜２１４及び２２１〜２２４と、コモンＩ／Ｏ線３
１１〜３１４及び３２１〜３２４と、コラム系回路ブロ
ック４０１〜４０４と、Ｉ／Ｏ回路５０とを有する。こ
れらのうち、メモリセルアレイ１０１及び１３１と、セ
ンスアンプ２１１及び２２１と、コモンＩ／Ｏ線３１１
及び３２１と、及びコラム系回路ブロック４０１は、概
念的に、Ｉ／Ｏ能力が３２ビットすなわちｘ３２である
ひとつのメモリコンポネントを構成する。残りのメモリ
コンポネントは、メモリセルアレイ１０１及び１３
１と、センスアンプ２１１及び２２１と、コモンＩ／Ｏ
線３１１及び３２１と、コラム系回路ブロック４０１と
を有する前述のメモリコンポネントと同様に、繰り返
し、パターン化されている。図示のＤＲＡＭ装置は４フ
ェッチタイプであり、総Ｉ／Ｏ能力は１２８ビットすな
わちｘ１２８である。以降、説明の便宜上、メモリセル
アレイ１０１及び１３１と、センスアンプ２１１及び２
２１と、コモンＩ／Ｏ線３１１及び３２１と、コラム系
回路ブロック４０１とを有するメモリコンポネントにつ
いてのみ説明する。
【００３３】図示のＤＲＡＭ装置において、メモリセル
アレイ１０１は一対のメモリプレーン１１１及び１２１
を有し、メモリセルアレイ１３１は一対のメモリプレー
ン１４１及び１５１を有する。一対のメモリプレーン１
１１及び１２１は一対のバンク（Ｂａｎｋ０、Ｂａｎｋ
１）で構成されるバンクペアＡに対応し、メモリプレー
ン１４１及び１５１は一対のバンク（Ｂａｎｋ２、Ｂａ
ｎｋ３）で構成されるバンクペアＢに対応する。すなわ
ち、メモリセルアレイ１０１とメモリセルアレイ１３１
は概念的に、それぞれ一対のメモリプレーン１１１及び
１２１と、一対のメモリプレーン１４１及び１５１にそ
れぞれ分割される。さらに、センスアンプ２１１及び２
２１がメモリセルアレイ１０１及び１３１に設けられ、
コモンＩ／Ｏ線３１１及び３１２がセンスアンプ２１１
及び２２１に結合されている。このように、図３の実施
例においては、一対のメモリプレーン１１１及び１２１
並びに１４１及び１５１は、それぞれ対応するコモンＩ
／Ｏ線３１１及び３２１を共有している。
【００３４】図４を参照すると、図３に示されるメモリ
プレーン１１１、１２１、１４１、１５１及びコラム系
回路ブロック４０１が詳細に示されている。図４におい
ては、各メモリバンク（Ｂａｎｋ０、Ｂａｎｋ１、Ｂａ
ｎｋ２、Ｂａｎｋ３）において、ひとつのメモリセルす
なわち格納セル（ＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ
３１）と、これらのセルにそれぞれ接続された一本のワ
ード線（Ｗ０１、Ｗ１ １、Ｗ２１、Ｗ３１）及び２本の
ビット線、即ちビット線対（Ｂ０１、Ｂ１１、Ｂ２１、
Ｂ３１）のみが図示されているが、実際には、複数個の
メモリセルがマトリックス状に配置され、複数個のワー
ド線及びビット線がこれらのメモリセルに接続されてい
る。ビット線Ｂ０１及びＢ１１はさらに、センスアンプ
とトランスファゲートトランジスタを介してコモンＩ／
Ｏ線３１１に接続されている。同様に、ビット線Ｂ２１
及びＢ３１はさらに、センスアンプとトランスファゲー
トトランジスタを介してコモンＩ／Ｏ線３２１に接続さ
れている。
【００３５】コモンＩ／Ｏ線３１１は、コラム系回路ブ
ロック４０１内でプリチャージ回路４１１と、リードア
ンプ４２１と、ライトアンプ４３１に結合されている。
プリチャージ回路４１１と、リードアンプ４２１と、ラ
イトアンプ４３１の活性化／非活性化は、図示しないプ
リチャージ制御信号、リードアンプ制御信号、及びライ
トアンプ制御信号によりそれぞれ制御される。これらの
信号は、例えば、読出しまたは書込みコマンドによって
活性化される。同様に、コモンＩ／Ｏ線３２１は、プリ
チャージ回路４１１と、リードアンプ４２１と、ライト
アンプ４３１と同じように、コラム系回路ブロック４０
１内でプリチャージ回路４１２と、リードアンプ４２２
と、ライトアンプ４３２に結合されている。さらに、リ
ードアンプ４２１及び４２２並びにライトアンプ４３１
及び４３２は、それぞれ、第一及び第二のスイッチ（Ｓ
Ｗ１、ＳＷ２）４４１及び４４２を介してグローバルＩ
／Ｏ線４５に接続されている。第一のスイッチ４４
１は、タイミング発生器３０２が発行した第一のタイミ
ング発生信号ＴＧ１に応答してオンになり、第二のスイ
ッチ４４２は、第二のタイミング発生信号ＴＧ２に応答
してオンになる。
【００３６】図から明らかなように、一対のメモリプレ
ーン１１１及び１２１はプリチャージ回路４１１と、リ
ードアンプ４２１と、ライトアンプ４３１の組合せを共
有している。また、一対のメモリプレーン１４１及び１
５１も同様に、プリチャージ回路４１２と、リードアン
プ４２２と、ライトアンプ４３２の組合せを共有してい
る。一対のメモリプレーン１１１及び１２１は２つのバ
ンク（Ｂａｎｋ０、Ｂａｎｋ１）で構成されるバンクペ
アＡに対応しているため、バンクペアＡはプリチャージ
回路４１１と、リードアンプ４２１と、ライトアンプ４
３１の組合せを共有している。同様に、一対のメモリプ
レーン１４１及び１５１は、２つのバンク（Ｂａｎｋ
２、Ｂａｎｋ３）で構成されるバンクペアＢに対応して
いるため、バンクペアＢはプリチャージ回路４１２と、
リードアンプ４２２と、ライトアンプ４３２の組合せを
共有している。さらに、バンクペアＡ及びバンクペアＢ
はグローバルＩ／Ｏ線４５及びＩ／Ｏバッファ４６を互
いに共有している。スイッチ４４１及び４４２の状態の
もとで、バンクペアＡまたはバンクペアＢのいずれか一
方がグローバルＩ／Ｏ線４５及びＩ／Ｏバッファ４６を
使用する。
【００３７】このように、バンクペアが規定されたＤＲ
ＡＭ装置は、いくつかの要素を共有することにより、小
型化される。
【００３８】（動作）この構造の動作について、図５〜
図１３を参照して説明する。
【００３９】（書込み−読出し動作）図５は同一バンク
ペアの場合の書込み−読出し動作のコマンドシーケンス
を示し、図６は異なるバンクペアの場合の書込み−読出
し動作のコマンドシーケンスを示す。コマンドシーケン
スは、図７及び８に示すように、グラフィックチップ２
００によって第一および第二のコマンドインターバルス
ペックに応じて発行され、メモリチップ３００のタイミ
ング発生器３０２に送られる（図２参照）。これに応答
して、タイミング発生器３０２は、図７及び８に示すよ
うに、第一および第二のタイミング発生信号ＴＧ１及び
ＴＧ２を発生する。これらの図において、記号「Ｗｒｉ
ｔｅＢａｎｋ０」は、例えば、Ｘ及びＹデコーダによっ
て書込みコマンドに応答して復号化と書込みがおこなわ
れる期間を示し、同様に、他の記号も復号化、読出し、
書込みプロセスを示す。
【００４０】図７において、コマンドＡ及びＢはバンク
ペアＡに対して発行されるため、第一のタイミング発生
信号ＴＧ１のみがコマンドＡ及びＢに応答して立ち上が
る。一方、図８において、コマンドＡ及びＢはそれぞ
れ、バンクペアＡ及びＢに対して発行される。従って、
第一のタイミング発生信号ＴＧ１はコマンドＡに応答し
て立ちあがり、第二のタイミング発生信号ＴＧ２はコマ
ンドＢに応答して立ち上がる。図７を図８と比較する
と、図７に示されるコマンドインターバルは、図８に示
されるコマンドインターバルよりも１クロック分長い。
【００４１】図９及び１０はそれぞれ図５及び６に示す
コマンドシーケンスに対応する内部動作を示す。すなわ
ち、図９は同一バンクペアの場合の内部動作を示し、図
１０は異なるバンクペアの場合の内部動作を示す。図９
及び１０において、データはグローバルＩ／Ｏ線４５上
を、「ｘ４バースト転送」方式で転送される。しかしな
がら、本発明はｘ４バースト転送方式には限定されず、
例えばｘ８やｘ６４バースト転送などのその他の転送方
式を採用してもよい。
【００４２】図９において、コマンド「ＷＲＴ０ａ」は
メモリプレーン１１１、すなわちＢａｎｋ０に対する書
込みコマンドであり、コマンド「ＲＤ０ｂ」はメモリプ
レーン１２１、すなわちＢａｎｋ１に対する読出しコマ
ンドである。書込み動作及び書込み動作に続く読出し動
作にはコモンＩ／Ｏ線３１１が用いられる。書込み動作
において、コモンＩ／Ｏ線３１１の振幅は大きくなる。
これは、ライトアンプ４３１の駆動能力が高く、書込み
データを選択されたメモリセルに確実に記録することが
できるためである。本実施例では、書込み動作による振
幅はＶＤＤとＧＮＤの間の電圧差、例えば１．８Ｖに等
しい。対照的に、センスアンプＳＡの駆動能力は低く、
したがって、読み出し時におけるコモンＩ／Ｏ線３１１
の振幅は小さく、例えば３００ｍＶ程度であり、結果的
に選択されたメモリセルから読出しデータを迅速に読み
出す。図９の「コモンＩ／Ｏ線３１１」の列を参照。従
って、読出し動作に先立って、書込み動作の後でコモン
Ｉ／Ｏ線３１１をプリチャージすることが必要となる。
本実施例において、プリチャージ時間は１クロック分で
ある。すなわち、グラフィックチップ２００は、第一の
コマンドインターバルスペックに応じ、書込みコマンド
ＷＲＴ０ａの発行後、時間「ｔＷＲＤ＋１ｃｋ」が経過
したときに読出しコマンドＲＤ０ｂを発行する（表１参
照）。
【００４３】図１０において、コマンド「ＷＲＴ０ａ」
はメモリプレーン１１１、すなわちＢａｎｋ０に対する
書込みコマンドであり、コマンド「ＲＤ１ｂ」はメモリ
プレーン１５１、すなわちＢａｎｋ３に対する読出しコ
マンドである。書込み動作にはコモンＩ／Ｏ線３１１が
用いられ、書込み動作に続く読出し動作にはコモンＩ／
Ｏ線３２１が用いられる。従って、コモンＩ／Ｏ線３２
１を用いた読出し動作は、コモンＩ／Ｏ線３１１を用い
た書込み動作の後、コモンＩ／Ｏ線３１１のプリチャー
ジ中に実行される。すなわち、グラフィックチップ２０
０は、第二のコマンドインターバルスペックに応じ、書
込みコマンドＷＲＴ０ａの発行後、時間「ｔＷＲＤ」が
経過したときに読出しコマンドＲＤ１ｂを発行する（表
２参照）。このように、ＤＲＡＭ装置内に第二のコマン
ドインターバルスペックに応じたイベントが発生した場
合に、コマンドインターバルは実質的に短縮される。
【００４４】（読出し−読出し動作）図１１は、読出し
−読出しコマンドシーケンスにおける内部動作を示す。
図１１において、コマンド「ＲＤ０ａ」、「ＲＤ０
ｂ」、「ＲＤ１ａ」、「ＲＤ１ｂ」はそれぞれ、メモリ
プレーン１１１、１２１、１４１、１５１に対する読出
しコマンドを示す。コマンド「ＲＤ０ａ」及び「ＲＤ０
ｂ」の読出し動作にはコモンＩ／Ｏ線３１１を用い、コ
マンド「ＲＤ１ａ」及び「ＲＤ１ｂ」の読出し動作には
コモンＩ／Ｏ線３２１を用いる。同一バンクペアの場合
のコマンドインターバルは、異なるバンクペアの場合の
コマンドインターバルと等しく、したがって、データの
競合がグローバルＩ／Ｏ線４５において発生せず、同一
バンクペアの場合においてもプリチャージ時間が必要と
ならない。この理由は次のとおりである。先行読出しコ
マンドは、コモンＩ／Ｏ線３１１及び３２１上に読み出
されたデータに対応する振幅を発生させ、先行読出し動
作の後も、この振幅は、コモンＩ／Ｏ線３１１及び３２
１上に残る。しかし、先行する振幅は小さく、後続の読
出しコマンドによって読み出された他データの新たな振
幅によって上書きし得る。したがって、後続の読出しコ
マンドはプリチャージ時間を必要とせず、そこで、読出
し−読出しコマンドインターバルは同一バンクペアの場
合も異なるバンクペアの場合も同じである。さらに、図
示の実施例におけるレーテンシーは７クロックであり、
これは同一バンクペアの場合も異なるバンクペアの場合
も同じである（表１及び表２を参照）。
【００４５】（書込み−書込み動作）図１２は書込み−
書込みコマンドシーケンスにおける内部動作を示す。図
１２において、コマンド「ＷＲＴ０ａ」、「ＷＲＴ０
ｂ」、「ＷＲＴ１ａ」、「ＷＲＴ１ｂ」はそれぞれ、メ
モリプレーン１１１、１２１、１４１及び１５１に対す
る書込みコマンドを示す。図１２には示されていない
が、コマンド「ＷＲＴ０ａ」及び「ＷＲＴ０ｂ」の書込
み動作には、コモンＩ／Ｏ線３１１を用い、コマンド
「ＷＲＴ１ａ」及び「ＷＲＴ１ｂ」の書込み動作には、
コモンＩ／Ｏ線３２１を用いる。同一バンクペアの場合
のコマンドインターバルは、異なるバンクペアの場合の
コマンドインターバルと等しく、書込み−書込み動作に
おけるコマンドインターバルはグローバルＩ／Ｏ線４５
上のデータ転送を考慮して決定され、先行コマンドの後
のプリチャージ時間は考慮されない。これは、先行書込
みコマンドに対応する大振幅がコモンＩ／Ｏ線３１１及
び３２１上に残っているが、ライトアンプ４３１及び４
３２が後続のコマンドに応答して新たな大振幅を発生さ
せ、この新たな大振幅で先行する大振幅を越えることが
できるためである。表１及び表２を参照。
【００４６】（読出し−書込み動作）図１３は、異なる
バンクペアの場合の読出し−書込みコマンドシーケンス
における内部動作を示す。図１３において、コマンド
「ＲＤ１ｂ」はメモリプレーン１５１、すなわちＢａｎ
ｋ３に対する読出しコマンドであり、コマンド「ＷＲＴ
０ａ」はメモリプレーン１１１すなわちＢａｎｋ０に対
する書込みコマンドである。書込み動作に続く読出し動
作にはコモンＩ／Ｏ線３２１を用い、書込み動作にはコ
モンＩ／Ｏ線３１１を用いる。
【００４７】表１及び表２において、同一バンクペアの
場合のコマンドインターバルは、異なるバンクペアの場
合のコマンドインターバルとは異なる。この具体的な実
施例において、ライトアンプの駆動能力が高く、ライト
アンプがコモンＩ／Ｏ線の小振幅を超越するため、読出
しコマンドの後のコモンＩ／Ｏ線のプリチャージを省略
することができる。このように、同一バンクペアの場合
のコマンドインターバルが、異なるバンクペアの場合の
コマンドインターバルと等しくなる場合がある。
【００４８】（その他）図１４は、バンクペアの場合の
別の具体的な実施例にしたがって構成された別のＤＲＡ
Ｍ装置を示す。
【００４９】図示のＤＲＡＭ装置は、メモリセルアレイ
１６１、１６２、１７１、１７２、１８１、１８２、１
９１、１９２と、センスアンプ２３１、２３２、２
４１、２４２、２５１、２５２、２６１、２６２と、コ
モンＩ／Ｏ線３３１、３３２、３４１、３４２、３
５１、３５２、３６１、３６２と、コラム系回路ブロッ
ク４７ １、４７２、４８１、４８２と、Ｉ／Ｏ回路５１
とを有する。これらのうち、メモリセルアレイ１６１、
１７１、１８１、１９１と、センスアンプ２３１、２４
１、２５１、２６１と、コモンＩ／Ｏ線３３１、３
４１、３５１、３６１と、コラム系回路ブロック４
７１、４８１は、概念的に、Ｉ／Ｏ能力が３２＋３２ビ
ットすなわちｘ６４であるひとつのメモリコンポネント
を構成する。残りのメモリコンポネントは、前述のメモ
リコンポネントと同様に構成される。すなわち、図示の
ＤＲＡＭ装置の総Ｉ／Ｏ能力は１２８ビット、つまりｘ
１２８である。以降、説明の便宜上、メモリセルアレイ
１６１、１７１、１８１、１９１と、センスアンプ２３
１、２４１、２５１、２６１と、コモンＩ／Ｏ線３
３１、３４１、３５１、３６１と、コラム系回路ブロッ
ク４７１、４８１とを有するメモリコンポネントについ
てのみ説明する。
【００５０】図示のＤＲＡＭ装置において、メモリセル
アレイ１６１、１７１、１８１、１９１はそれぞれバン
ク（Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ２、Ｂａｎｋ
３）に対応している。メモリセルアレイ１６１及び１７
１は一組のバンクペアＢａｎｋ０及びＢａｎｋ１を有
し、メモリセルアレイ１８１及び１９１はもうひと組の
バンクペアＢａｎｋ２及びＢａｎｋ３を有する。センス
アンプ２３１、２４１、２５１、２６１がメモリセルア
レイ１６１、１７１、１８１、１９１に設けられ、さら
に、コモンＩ／Ｏ線３３１、３４１、３５１、３６１は
それぞれセンスアンプ２３１、２４１、２５１、２６１
に結合されている。コラム系回路ブロック４７１が一対
のコモンＩ／Ｏ線３３１、３４１に結合され、コラム系
回路ブロック４８１がコモンＩ／Ｏ線３５１、３６１に
結合されている。
【００５１】コラム系回路ブロック４７１には、図示さ
れていないプリチャージ回路とリードアンプとライトア
ンプが設けられ、対のコモンＩ／Ｏ線３３１及び３４１
に結合されて、バンクペアとしての対のメモリセルアレ
イ１６１及び１７１によって共有される。同様に、コラ
ム系回路ブロック４８１には、図示されていないプリチ
ャージ回路とリードアンプとライトアンプが設けられ、
対のコモンＩ／Ｏ線３５１及び３６１に結合されて、バ
ンクペアとしての対のメモリセルアレイ１８１及び１９
１によって共有される。このように、本実施例に係るＤ
ＲＡＭ装置もまた小型化される。
【００５２】以上、本発明を好ましい実施例を参照して
説明したが、本発明はここに示した実施例に限定される
ものではない。本発明は、ここには説明しないが、発明
の趣旨や範囲内での数多くの変形、変更、代替、等価的
構造を組み込むべく改良することが可能である。したが
って、発明は上述の説明によって限定されるものではな
く、添付の請求項の範囲にのみ限定されるべきものであ
る。
【００５３】
【発明の効果】本発明では、同一バンクに対するコマン
ドスペックと異なるバンクに対するコマンドスペックと
を変化させることにより、単一のコマンドスペックを用
いた場合に比較して高速で動作を行なうことができ、各
種メモリアプリケーションにも柔軟に対応できる。
【図面の簡単な説明】
【図１】本発明の好ましい実施例によるシステム構成の
概略ブロック図である。
【図２】図１に示すグラフィックチップ及びメモリチッ
プの概略ブロック図である。
【図３】本発明の好ましい実施例に従って構成されたメ
モリチップのレイアウトを概略的に示す図である。
【図４】図３に示すメモリプレーン１１１、１２１、１
４１、１５１及びコラム系回路ブロック４０１の例示拡
大図である。
【図５】２つのコマンドが同一バンクペアに属する各バ
ンクに対して発せられる場合のコマンドシーケンスの一
例を示す図である。
【図６】２つのコマンドが異なるバンクペアに属する各
バンクに対してそれぞれ発せられる場合のコマンドシー
ケンスの一例を示す図である。
【図７】同一バンクペアへの書込み−読出しアクセス動
作の場合のＴＧ１及びＴＧ２の発生を説明するためのタ
イミング図である。
【図８】異なるバンクペアへの書込み−読出しアクセス
動作の場合のＴＧ１及びＴＧ２の発生を説明するための
タイミング図である。
【図９】同一バンクペアに関する書込み−読出し動作の
タイミング図である。
【図１０】異なるバンクペアに関する書込み−読出し動
作のタイミング図である。
【図１１】読出し−読出し動作のタイミング図である。
【図１２】書込み−書込み動作のタイミング図である。
【図１３】異なるバンクペアに関する読出し−書込み動
作のタイミング図である。
【図１４】本発明の他の好ましい実施例に従って構成さ
れたメモリチップのレイアウトを概略的に示す図であ
る。
【符号の説明】
１００ ＣＰＵ ２００ グラフィックチップ ３００ メモリチップ ４００ 表示装置 ５００ メモリコントローラ ６００ メインメモリ ２０１ グラフィックエンジン ２０２ コマンド発生器 ２０３ ラッチ ２０４ バンクペア検出器 ２０５、３０２ ＴＧ ３０１ Ｘデコーダ ３０３ メモリセルアレイ ３０４ Ｙデコーダ １０１、１３１、１６１、１７１、１８１、１９１
メモリセルアレイ １１１、１２１、１４１、１５１、 メモリプレーン ３１１、３２１、３３１、３４１、３５１、３６１
コモンＩ／Ｏ線 ４０１、４７１、４８１ コラム系回路ブロック ４５ グローバルＩ／Ｏ線 ４６ Ｉ／Ｏバッファ ５０、５１ Ｉ／Ｏ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永島 靖 東京都中央区八重洲二丁目２番１号 エル ピーダメモリ株式会社内 (72)発明者 ジョセフ ドミニク マクリ アメリカ合衆国，カリフォルニア 94133, サンフランシスコ カウンティ，サンフラ ンシスコ，アルタ ストリート 33 Ｆターム(参考） 5M024 AA50 AA55 BB17 BB27 BB33 BB34 DD13 DD20 DD83 DD85 JJ02 KK24 LL01 PP01 PP07 PP10

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 複数個のバンクを備える半導体メモリ装
    置の使用方法において、 互いに異なる第一及び第二のコマンドインターバルスペ
    ックを規定し、前記第一のコマンドインターバルスペッ
    クは、同一バンクに対して発せられる先行コマンド及び
    後続コマンドの間の関係として規定され、前記第二のコ
    マンドインターバルスペックは、異なるバンクに対して
    それぞれ発せられる先行コマンド及び後続コマンドの間
    の関係として規定され、 前記第一及び前記第二のコマンドインターバルスペック
    に基づいて半導体メモリ装置を動作させることを特徴と
    する使用方法。
  2. 【請求項２】 前記第一及び前記第二のコマンドインタ
    ーバルスペックは、先行コマンド及び後続コマンドの予
    め定められた組み合わせに対して、前記第二のコマンド
    インターバルスペックにおいて規定されるタイムインタ
    ーバルが、前記第一のコマンドインターバルスペックに
    おいて規定されるタイムインターバルより短くなり得る
    ように規定され、前記先行コマンドはプリチャージを伴
    うことを特徴とする請求項１に記載の使用方法。
  3. 【請求項３】 前記予め定められた組み合わせは、前記
    先行コマンドとしての書込みコマンド及び前記後続コマ
    ンドとしての読出しコマンドから成ることを特徴とする
    請求項２に記載の使用方法。
  4. 【請求項４】 前記予め定められた組み合わせは、前記
    先行コマンドとしての読出しコマンド及び前記後続コマ
    ンドとしての書込みコマンドから成ることを特徴とする
    請求項２に記載の使用方法。
  5. 【請求項５】 対をなすバンクをバンクペアとして予め
    規定しておき、 「バンク」なる用語を「バンクペア」なる用語に置換す
    ることにより、前記第一及び前記第二のコマンドインタ
    ーバルスペックを前記バンクペアに適用することを特徴
    とする請求項２に記載の使用方法。
  6. 【請求項６】 請求項５に記載の使用方法に基づく半導
    体装置の設計方法において、 複数個のメモリセルアレイを配置し、 各メモリセルアレイを、前記バンクペアの一つに対応す
    る一対のメモリプレーンに概念的に分割し、 コモンＩ／Ｏ線を前記メモリセルアレイにそれぞれ対応
    して構成し、前記一対のメモリプレーンにコモンＩ／Ｏ
    線を共有させるようにしたことを特徴とする設計方法。
  7. 【請求項７】 前記コモンＩ／Ｏ線の各々に、リードア
    ンプと、ライトアンプと、プリチャージ回路の組み合わ
    せを結合し、前記一対のメモリプレーンが前記リードア
    ンプと、ライトアンプと、プリチャージ回路の組み合わ
    せを共有するようにしたことを特徴とする請求項６に記
    載の設計方法。
  8. 【請求項８】 請求項５の使用方法に基づく半導体装置
    の設計方法において、 前記バンクの一つに対応する複数個のメモリセルアレイ
    を配置し、 コモンＩ／Ｏ線を前記メモリセルアレイにそれぞれ対応
    して構成し、 リードアンプと、ライトアンプと、プリチャージ回路の
    組み合わせを、前記バンクペアの一つに対応する一対の
    メモリセルアレイに対応付けるとともに一対のコモンＩ
    ／Ｏ線に結合し、前記一対のメモリセルアレイが前記リ
    ードアンプと、ライトアンプと、プリチャージ回路の組
    み合わせを共有するようにしたことを特徴とする設計方
    法。
  9. 【請求項９】 複数個のバンクおよび複数組のコラム系
    回路を有する半導体メモリ装置において、 対をなすバンクがバンクペアとして規定され、前記バン
    クペアの一つが前記コラム系回路の各組を共有するよう
    にしたことを特徴とする半導体メモリ装置。
  10. 【請求項１０】 互いに異なる第一及び第二のコマンド
    インターバルスペックが規定され、 前記第一のコマンドインターバルスペックは、同一バン
    クペアに対して発せられる先行コマンド及び後続コマン
    ドの間の関係として規定され、前記第二のコマンドイン
    ターバルスペックは、異なるバンクペアに対してそれぞ
    れ発せられる先行コマンド及び後続コマンドの間の関係
    として規定され、 前記バンクの各々は、前記第一及び前記第二のコマンド
    インターバルスペックに基づいて動作することを特徴と
    する請求項９に記載の半導体メモリ装置。
  11. 【請求項１１】 複数個のメモリセルアレイ及び複数個
    のコモンＩ／Ｏ線を有する半導体メモリ装置において、 前記メモリセルアレイの各々は、前記バンクの各々が実
    現されるところの一対のメモリプレーンを有し、前記バ
    ンクペアは前記メモリセルアレイの一つに対応し、 前記コモンＩ／Ｏ線は前記メモリセルアレイにそれぞれ
    対応し、 前記コラム系回路の各組は前記コモンＩ／Ｏ線の対応す
    る一つに結合されて前記各バンクペアにより共有される
    ことを特徴とする請求項１０に記載の半導体メモリ装
    置。
  12. 【請求項１２】 複数個のメモリセルアレイ及び複数個
    のコモンＩ／Ｏ線を有する半導体メモリ装置において、 前記バンクの各々は前記メモリセルアレイの一つにおい
    て実現され、 前記コモンＩ／Ｏ線は前記メモリセルアレイにそれぞれ
    対応し、 前記コラム系回路の各組は、前記バンクペアの一つに対
    応する一対の前記コモンＩ／Ｏ線に結合されて対応する
    バンクペアにより共有されることを特徴とする請求項１
    ０に記載の半導体メモリ装置。
  13. 【請求項１３】 前記コラム系回路の各組は、リードア
    ンプと、ライトアンプと、プリチャージ回路の組み合わ
    せを有することを特徴とする請求項９に記載の半導体メ
    モリ装置。
  14. 【請求項１４】 行と列に配列された格納セルからなる
    複数個のメモリセルアレイであって、前記メモリセルア
    レイの各々は、一対のバンクを有するバンクペアに対応
    する一対のメモリプレーンを有するメモリセルアレイ
    と、 前記メモリセルアレイに対応して配置された複数個のセ
    ンスアンプと、 前記センスアンプに結合された複数個のコモンＩ／Ｏ線
    とを有し、前記メモリセルアレイの各々の前記一対のメ
    モリプレーンは、前記コモンＩ／Ｏ線の対応する一つを
    共有することを特徴とする半導体メモリ装置。
  15. 【請求項１５】 特定のバンクペアに属するバンクの一
    方は、前記一方のバンクに対して発せられるコマンドの
    先行コマンドが前記特定のバンクペアに属する他方のバ
    ンクに対して発せられる場合には、第一のコマンドイン
    ターバルスペックに基づいて動作し、前記一方のバンク
    に対して発せられるコマンドの先行コマンドが前記特定
    のバンクペアに属さないその他のバンクに対して発せら
    れる場合には、第二のコマンドインターバルスペックに
    基づいて動作し、前記第一及び前記第二のコマンドイン
    ターバルスペックは互いに異なることを特徴とする請求
    項１４に記載の半導体メモリ装置。
  16. 【請求項１６】 前記第二のコマンドインターバルスペ
    ックは、書込みコマンドから読出しコマンドまでの第一
    のタイムインターバルを含み、前記第一のコマンドイン
    ターバルスペックは、書込みコマンドから読出しコマン
    ドまでのタイムインターバルであって、前記第一のタイ
    ムインターバルより長い第二のタイムインターバルを含
    むことを特徴とする請求項１５に記載の半導体メモリ装
    置。
  17. 【請求項１７】 前記第二のコマンドインターバルスペ
    ックはさらに、読出しコマンドから書込みコマンドまで
    の第三のタイムインターバルを含み、前記第一のコマン
    ドインターバルスペックは、読出しコマンドから書込み
    コマンドまでのタイムインターバルであって、前記第三
    のタイムインターバルより長い第四のタイムインターバ
    ルをさらに含むことを特徴とする請求項１６に記載の半
    導体メモリ装置。
  18. 【請求項１８】 前記コモンＩ／Ｏ線にそれぞれ結合さ
    れた複数個のリードアンプと、 前記コモンＩ／Ｏ線にそれぞれ結合された複数個のライ
    トアンプと、 前記コモンＩ／Ｏ線にそれぞれ結合された複数個のプリ
    チャージ回路とを有することを特徴とする請求項１７に
    記載の半導体メモリ装置。
  19. 【請求項１９】 行と列に配列された格納セルからなる
    複数個のメモリセルアレイであって、前記メモリセルア
    レイの対は、各々が一対のバンクを有するバンクペアに
    それぞれ対応するメモリセルアレイと、 前記メモリセルアレイに対応して配置された複数個のセ
    ンスアンプと、 前記センスアンプに結合された複数個のコモンＩ／Ｏ線
    と、 前記コモンＩ／Ｏ線の一対に各々が結合された複数個の
    リードアンプと、 前記コモンＩ／Ｏ線の一対に各々が結合された複数個の
    ライトアンプと、 前記コモンＩ／Ｏ線の一対に各々が結合された複数個の
    プリチャージ回路とを有し、前記バンクペアに対応する
    前記一対のメモリセルアレイが、前記リードアンプと、
    前記ライトアンプと、前記プリチャージ回路の対応する
    ひと組を共有することを特徴とする半導体メモリ装置。
  20. 【請求項２０】 半導体メモリ装置において、 特定のバンクペアに属するバンクの一方は、前記一方の
    バンクに対して発せられるコマンドの先行コマンドが前
    記特定のバンクペアに属する他方のバンクに対して発せ
    られる場合には、第一のコマンドインターバルスペック
    に基づいて動作し、前記一方のバンクに対して発せられ
    るコマンドの先行コマンドが前記特定のバンクペアに属
    さないその他のバンクに対して発せられる場合には、第
    二のコマンドインターバルスペックに基づいて動作し、
    前記第一及び前記第二のコマンドインターバルスペック
    は互いに異なることを特徴とする請求項１９に記載の半
    導体メモリ装置。
  21. 【請求項２１】 前記第二のコマンドインターバルスペ
    ックは、書込みコマンドから読出しコマンドまでの第一
    のタイムインターバルを含み、前記第一のコマンドイン
    ターバルスペックは、書込みコマンドから読出しコマン
    ドまでのタイムインターバルであって、前記第一のタイ
    ムインターバルより長い第二のタイムインターバルを含
    むことを特徴とする請求項２０に記載の半導体メモリ装
    置。
  22. 【請求項２２】 半導体メモリ装置において、 前記第二のコマンドインターバルスペックはさらに、読
    出しコマンドから書込みコマンドまでの第三のタイムイ
    ンターバルを含み、前記第一のコマンドインターバルス
    ペックは、読出しコマンドから書込みコマンドまでのタ
    イムインターバルであって、前記第三のタイムインター
    バルより長い第四のタイムインターバルをさらに含むこ
    とを特徴とする請求項２１に記載の半導体メモリ装置。
  23. 【請求項２３】 複数個のバンクを有する半導体メモリ
    装置にメモリコントローラからコマンドを発行する方法
    において、 互いに異なる第一及び第二のコマンドインターバルスペ
    ックを規定し、前記第一のコマンドインターバルスペッ
    クは、同一バンクに対して発せられる先行コマンド及び
    後続コマンドの間の関係として規定され、前記第二のコ
    マンドインターバルスペックは、異なるバンクに対して
    それぞれ発せられる先行コマンド及び後続コマンドの間
    の関係として規定され、 前記メモリコントローラから前記半導体装置に対し、前
    記第一及び前記第二のコマンドインターバルスペックに
    応じてコマンドを送ることを特徴とするコマンド発行方
    法。
  24. 【請求項２４】 前記第一及び前記第二のコマンドイン
    ターバルスペックは、先行コマンド及び後続コマンドの
    予め定められた組み合わせに対して、前記第二のコマン
    ドインターバルにおいて規定されるタイムインターバル
    が、前記第一のコマンドインターバルスペックにおいて
    規定されるタイムインターバルよりも短くなり得るよう
    に規定され、前記先行コマンドはプリチャージを伴うこ
    とを特徴とする請求項２３に記載のコマンド発行方法。
  25. 【請求項２５】 前記予め定められた組み合わせは、前
    記先行コマンドとしての書込みコマンド及び前記後続コ
    マンドとしての読出しコマンドから成ることを特徴とす
    る請求項２４に記載のコマンド発行方法。
  26. 【請求項２６】 前記予め定められた組み合わせは、前
    記先行コマンドとしての読出しコマンド及び前記後続コ
    マンドとしての書込みコマンドから成ることを特徴とす
    る請求項２４に記載のコマンド発行方法。
  27. 【請求項２７】 対をなすバンクをバンクペアとして予
    め規定し、 「バンク」なる用語を「バンクペア」なる用語に置換す
    ることにより、前記第一及び前記第二のコマンドインタ
    ーバルスペックを前記バンクペアに適用することを特徴
    とする請求項２４に記載のコマンド発行方法。
  28. 【請求項２８】 複数個のメモリセルの第一のグループ
    と、 複数個のメモリセルの第二のグループと、 入／出力バッファと、 前記バッファと前記第一のグループの間に結合され、第
    一の制御信号を受信する第一のスイッチと、 前記バッファと前記第二のグループの間に結合され、第
    二の制御信号を受信する第二のスイッチとを有し、 前記第一のスイッチは、前記第一のグループが順次アク
    セスされた時に順次活性化される前記第一の制御信号間
    に第一のインターバルを置いて制御され、 前記第一及び前記第二のスイッチは、前記第一及び前記
    第二のグループが順次アクセスされた時に順次活性化さ
    れる前記第一及び前記第二の制御信号間に第一のインタ
    ーバルとは異なる第二のインターバルを置いて制御され
    ることを特徴とする半導体メモリ装置。
  29. 【請求項２９】 前記第一のインターバルは前記第二の
    インターバルよりある期間だけ長いことを特徴とする請
    求項２８に記載の装置。
  30. 【請求項３０】 前記期間はプリチャージに基づくこと
    を特徴とする請求項２９に記載の装置。
  31. 【請求項３１】 前記メモリセルの第一のグループは、
    第一の共通バス線を介して前記第一のスイッチに結合さ
    れた第一及び第二のメモリバンクを少なくとも含み、前
    記メモリセルの第二のグループは、第二の共通バス線を
    介して前記第二のスイッチに結合された第三及び第四の
    メモリバンクを少なくとも含むことを特徴とする請求項
    ３０に記載の装置。
  32. 【請求項３２】 前記順次アクセス動作は、書込み動作
    と、前記書込み動作に続く読出し動作を含むことを特徴
    とする請求項３１に記載の装置。
  33. 【請求項３３】 前記第一のグループが順次アクセスさ
    れる場合、前記読出し動作が前記第一のバンクに対して
    行なわれ、前記プリチャージが行なわれて前記第一の共
    通バス線がプリチャージされ、その後、前記書込み動作
    が前記第二のバンクに対して行なわれることを特徴とす
    る請求項３２に記載の装置。
  34. 【請求項３４】 前記第一のメモリセルグループが順次
    アクセスされる場合、前記第一のバンクが最初にアクセ
    スされ、次に前記第二のバンクがアクセスされ、前記第
    一のバンクのアクセス後であって前記第二のバンクのア
    クセス前に、前記プリチャージが行なわれて前記第一の
    共通バス線がプリチャージされることを特徴とする請求
    項３０に記載の装置。
  35. 【請求項３５】 前記第一及び前記第二のメモリセルグ
    ループが順次にアクセスされ、前記第一及び前記第二の
    バンクの一方がアクセスされ、その後プリチャージが行
    なわれて前記第一の共通バス線がプリチャージされ、前
    記第一の共通バス線がプリチャージされている間に前記
    第三のバンクがアクセスされることを特徴とする請求項
    ３４に記載の装置。
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