JPH11250660A - メモリデバイスおよび該メモリデバイスのアドレッシング方法 - Google Patents

メモリデバイスおよび該メモリデバイスのアドレッシング方法

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JPH11250660A
JPH11250660A JP10362875A JP36287598A JPH11250660A JP H11250660 A JPH11250660 A JP H11250660A JP 10362875 A JP10362875 A JP 10362875A JP 36287598 A JP36287598 A JP 36287598A JP H11250660 A JPH11250660 A JP H11250660A
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memory
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bit
split
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Karl Peter Pfefferl
ペーター プフェッファール カール
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Abstract

(57)【要約】 【目的】 デバイスの寸法を増させずにシーケンシャル
バーストモードにおいてＳＤＲＡＭデバイスが動作可能
な構造を提供する。 【構成】 メモリアレーを含む電子デバイスであって、
このメモリアレーは複数のユニットに配置された複数の
メモリセルを有し、各ユニットは偶数アドレス付けされ
るメモリセルを有する第１部分と、奇数アドレス付けさ
れるメモリセルを有する第２部分とに分割され、前記複
数のメモリセルのうちのいくつかを選択するためのカラ
ムデコーダおよびロウデコーダと、このカラムデコーダ
に結合された複数のアドレスビットとを含み、このアド
レスビットの少なくとも１つは、２つのスプリットビッ
トにスプリットされ、記偶数および奇数アドレス付けさ
れるメモリセル上に供給され、バーストモードにおいて
はメモリアクセスの間には、前記スプリットビットを各
アクセスに対して１だけインクリメントする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的には、電子メ
モリデバイスに関するものである。殊にバーストモード
における動作のための改善された構造を有し、実質的に
メモリの寸法が増加していないシンクロナスダイナミッ
クランダムアクセスメモリに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）は、ディジタル的に符号化された多量の情
報を蓄積するために種々の電子装置に利用されている。
これらのデバイスを用いる電子装置の動作速度は増加し
続けているために、ＤＲＡＭの速度の重要度が増してい
る。読み取りおよび書き込み機能の両方において、より
速いアクセス時間を有するＤＲＡＭデバイスが要求され
ている。
【０００３】これらデバイスのパフォーマンスを向上さ
せるために、多くの技術が開発されている。このような
技術の１つは「プレフェッチ」として公知であり、１９
９４年２月８日付けの「一連のシーケンシャルアクセス
メモリの初期アクセスにおけるページ境界制限を除去す
るための仕組み」(SCHEME FOR ELIMINATING PAGE BOUND
ARY LIMITATION ON INITIAL ACCESS OF A SERIAL CONTI
GUOUS ACCESS MEMORY)と称する米国特許第５，２８５，
４２１号に記載されている。この「プレフェッチ」技術
は通例、シーケンシャルダイナミックランダムアクセス
メモリ（ＳＤＲＡＭ）として公知の、特殊な種類のＤＲ
ＡＭに用いられる。この種のデバイスでは連続するメモ
リ位置がアクセスされる。このようなメモリ位置は隣接
して位置していることの多い。
【０００４】「プレフェッチ」技術は、指定したアドレ
スに相応するデータに加えて、付加データをレジスタ内
にラッチすることにより、シーケンシャルなアクセスパ
ターンの利点を利用している。この付加データは、指定
したアドレスに隣接するアドレスに位置している。フェ
ッチされた付加的データをレジスタに蓄積することによ
り、レジスタを読み出すのに必要な時間だけで、引き続
くデータを利用可能である。この時間は初期アクセス時
間よりも短い。こうして、いくつかのシーケンシャルな
アクセスを完了するための合計時間は著しく節減され
る。
【０００５】「バーストモード」として公知の別の技術
は、１９９５年２月２１日付けの「バーストモードＤＲ
ＡＭ」(BURST MODE DRAM)と称するMargulis他による米
国特許第５，３９２，２３９号に記載されている。この
技術では、大きなデータのブロックを、連続するアドレ
スのグループに迅速に読み出しまたは書き込みが行われ
る。連続するアドレスの利用は、アドレッシングの仕組
みが簡単になるためにＤＲＡＭパフォーマンスを向上さ
せる。この技術は単一の初期アドレスを指定することだ
けが必要であり、付加的なアドレスはこの初期アドレス
をインクリメントすることにより生成可能である。こう
して、データのワード毎に完全なアドレスを送る必要が
なくなる。 Margulisはバーストモード検出器、カウン
タ及びバッファを用いてバーストモード技術を実現して
いる。
【０００６】ＳＤＲＡＭデバイスおよび他の種類のメモ
リデバイスは、より速いアクセス時間を要求されてい
る。たとえば２５６Ｍ ＳＤＲＡＭのクロック周波数
は、２００ＭＨｚおよび２５０ＭＨｚの間にあることが
望まれている。このようなデバイスを実現するために
は、通例２ビットプレフェッチが必要である。これらの
クロック速度においても「バーストモード」技術を用い
て、デバイスにまたはデバイスからデータを伝送するこ
とが求められる。ここではクロックサイクル（４〜５ｎ
ｓ）毎に１つのデータ伝送が行われる。バースト長また
はクロックサイクルの数は通例ＳＤＲＡＭモードレジス
タによって決定される。
【０００７】ＳＤＲＡＭデバイスでは、２つの異なるバ
ースト型式が存在する。この型式もまたＳＤＲＡＭモー
ドレジスタによって決定される。１つのバースト型式は
シーケンシャルモードであり、また他の１つのバースと
型式はインターリーブモードである。図１は、４のバー
スト長を有する、２つの異なるバーストモード間の違い
を表している。図示のようにバースト型式によって、ス
タートアドレスに依存してデータのアクセス順序が決ま
る。シーケンシャルモードにおいてはデータは、アドレ
ス順にアクセスされ、またインターリーブモードにおい
ては、より後ろまたはより前のアドレスだけがまずアク
セスされる。
【０００８】２５６Ｍチップのような大きなＳＤＲＡＭ
デバイスにはいずれのバースト型式を実現することも困
難であり、コストがかかる。これはこのようなデバイス
をサポートするために極めて大きな構造が必要であるか
らである。
【０００９】
【発明が解決しようとする課題】本発明の課題は、実質
的にデバイスの寸法を増加させることなく、ＳＤＲＡＭ
デバイスをシーケンシャルバーストモードにおいて動作
可能な、改善された構造を提供することである。
【００１０】
【課題を解決するための手段】上記課題は、請求項１の
特徴部分に記載されたメモリデバイス及び請求項８の特
徴部分に記載されたアドレッシング方法によって解決さ
れる。すなわちメモリアレーを含む電子デバイスであっ
て、このメモリアレーは、複数のユニットに配置された
複数のメモリセルを有し、各ユニットは、偶数アドレス
付けされるメモリセルを有する第１部分と、奇数アドレ
ス付けされるメモリセルを有する第２部分とに分割さ
れ、前記複数のメモリセルのうちのいくつかを選択する
ための、前記メモリアレーに結合されたカラムデコーダ
およびロウデコーダと、前記選択されたメモリセルから
の読み出しおよび書き込み動作を実行するために前記メ
モリアレーに結合されたセンス増幅器と、複数のアドレ
スラインを介して前記カラムデコーダに結合された複数
のアドレスビットとを含み、前記複数のアドレスビット
の少なくとも１つは、２つのスプリットビットにスプリ
ットされ、この２つのスプリットビットを前記偶数およ
び奇数アドレス付けされるメモリセル上にスプリットア
ドレスラインを介して供給し、バーストモードにおいて
はメモリアクセスの間に、前記スプリットビットを、各
アクセスに対して１だけインクリメントするメモリデバ
イスおよびこれのアドレッシング方法を構成することに
よって解決される。
【００１１】
【発明の実施の形態】本発明の上記課題、別の特徴およ
び利点を図面類と関連させて以下に詳細に説明する。
【００１２】本発明の目標は、メモリデバイスの構造を
改善することである。このようなメモリデバイスにはた
とえば、ＤＲＡＭ、ＳＤＲＡＭ、他の種類の高速ＤＲＡ
Ｍまたは他のメモリデバイスが含まれている。本発明に
よる構造では、実質的にデバイスの寸法を増加させるこ
となく、インターリーブバーストモードまたはシーケン
シャルバーストモードのいずれにおいても利用できる２
ビットプレフェッチが可能となる。本発明の詳細を説明
する前に、改善された構造をサポートすることの可能な
回路のブロック図および他のＤＲＡＭ構造を説明する。
【００１３】図２では本発明による、改善されたメモリ
構造をサポートするための回路のブロック図が示されて
いる。回路１０は、メモリアレー２４の所定のメモリ位
置を選択するためのアドレスを受信する端子１２を含ん
でいる。アドレスは２つの部分からなり、ロウアドレス
部分およびカラムアドレス部分を含む。カラムアドレス
部分は、カラムアドレスバッファ／カウンタ１４によっ
て受信され、またロウアドレス部分はロウアドレスバッ
ファ１８によって受信される。
【００１４】カラムアドレスバッファ／カウンタ１４
は、カラムアドレス部分を蓄積し、インクリメントする
ために用いられ、またロウアドレスバッファはロウアド
レス部分を蓄積するためだけに用いられる。カラムアド
レス部分は本発明において用いるべき「バーストモー
ド」技術を可能とするためにインクリメントされる。前
に説明したように、「バーストモード」技術はメモリデ
バイスにアドレス情報を伝送するための改善された方法
である。その理由は、アクセスすべきアドレスのバース
ト長毎に１つのアドレスを伝送するだけで済むからであ
る。たとえば、４のバースト長では、バーストサイクル
毎に４つのメモリ位置をアクセスするためには、カラム
アドレスバッファ／カウンタ１４によってカラムアドレ
ス部分を３度インクリメントする必要がある。
【００１５】カラムアドレスバッファ／カウンタ１４
は、従来技術において説明したようにシーケンシャルバ
ーストモードにおいても、インターリーブバーストモー
ドにおいても動作可能である。カラムアドレスバッファ
／カウンタ１４にはモードセットレジスタ２２も結合さ
れている。このモードセットレジスタは、アドレスバッ
ファ／カウンタ１４を、いずれかのバーストモードに切
り替えるための制御信号を供給する。インターリーブモ
ードにおいては、アドレスバッファ／カウンタ１４は図
１の第３列にしたがってカラムアドレス部分をインクリ
メントする。またシーケンシャルモードにおいては、ア
ドレスバッファ／カウンタ１４はカラムアドレス部分を
図１の第２列にしたがってインクリメントする。ここで
は４のバースト長に関して本発明を説明しているが、こ
れは単に１つの例であることに注意されたい。本発明は
８または１つのフルページのような、より長いバースト
長で動作するように構成することも可能である。
【００１６】ロウアドレスバッファ１８はロウデコーダ
２０に結合され、またカラムアドレスカウンタ／バッフ
ァ１４はカラムデコーダ１６に結合されている。デコー
ダ１６，２０はメモリアレー２４内の所定のメモリ位置
をアクセスするために、カラムアドレス／バッファ１４
およびロウアドレスバッファ１８によって蓄積されてい
るアドレスを受信する。デコーダ１６，２０はこの機能
を実行するために、図示のようにメモリアレー２４に共
に結合されている。特にカラムデコーダ１６は、後に説
明するメモリアレー内に配置された複数のカラム選択ラ
インに結合されている。メモリアレー２４は多数のメモ
リセルからなり、これらは後に詳細に説明するように、
前もって決められた順序で配置されている。本発明にお
いては、これらのセルは有利にはＤＲＡＭセルである。
このメモリアレー２４にはまたセンス増幅器２６が結合
されている。このセンス増幅器２６は、所定のメモリセ
ルがアクセスされる場合に、リードおよびライト動作を
実行する。
【００１７】センス増幅器２６には、Ｉ／Ｏマルチプレ
クサ２８が結合されている。このマルチプレクサは、本
発明のプレフェッチ動作をサポートするために用いられ
る。前に説明したように、本発明のような高速ＤＲＡＭ
デバイスでは少なくとも１つの２ビットプレフェッチを
使用する必要がある。プレフェッチは、隣接メモリ位置
に対するデータをブロックとして、メモリアレー２４に
またはメモリアレー２４から伝送するため、これらデバ
イスのパフォーマンスを改善させる。２ビットプレフェ
ッチの場合においては、２つの隣接位置に対するデータ
が１度に伝送される。Ｉ／Ｏマルチプレクサ２８には、
リードおよびライトサイクル対してプレフェッチデータ
をゲートするために使用されるラッチが含まれている。
このプレフェッチデータは、Ｉ／Ｏ端子３２において取
り出し可能である。
【００１８】Ｉ／Ｏマルチプレクサ２８にはＩ／Ｏ制御
器３０が結合されている。このＩ／Ｏ制御器は、プレフ
ェッチ動作に対するタイミングおよび制御信号を供給す
る。ＳＤＲＡＭデバイス回路全体に対するタイミング
は、タイミングユニット３４によって供給される。タイ
ミングユニット３４は、有利には２００〜２５０ＭＨｚ
の間のクロック周波数を有する。
【００１９】図３ではＤＲＡＭデバイスのためのアドレ
スパスの例が示されている。このＤＲＡＭデバイス３６
には、１６の個別ユニットに分割されている２５６Ｍメ
モリアレーが含まれている。各ユニット３８は、５１２
本のカラム選択ライン（ＣＳＬ）によって個別に選択さ
れる、５１２カラムを含むように構成されている。この
５１２本のＣＳＬはカラムデコーダ４２に結合されてお
り、このカラムデコーダは前に説明したように、受信し
たカラムアドレス部分に基づいてカラムを選択する。各
ＣＳＬ４０は選択されると、ユニット毎に８データビッ
トを伝送する。デバイス毎に３２ビットを伝送するため
に、４つまでのユニットが選択される。カラムデコーダ
４２および相応のアドレス４４は、スパイン(spine)４
６と称される、デバイスの中央付近に置かれる。これに
よりアドレス線の長さが最小とされる。このような構成
はアドレッシングのための電力消費を節減し、デバイス
３６の速度を増加させる。
【００２０】図４には、図３に示したものと同じＤＲＡ
Ｍデバイス３６のためのデータパスの例が示されてい
る。この例のデバイス３６における重要な改善は、デー
タのために、左側４８および右側５０からなる２つの部
分に分割されていることである。これにより左の８個の
ユニット４８と、左の１６個のＩ／Ｏパッド５２との間
で、データ接続を分離することが可能となる。同様に右
の８個のユニット５０と、右の１６個のＩ／Ｏパッド５
４との間でもデータ接続は分離されている。この構成は
電力消費および寸法を節減し、またデータのための配線
を短くできるため、結果的にデバイスの速度を増加させ
る。
【００２１】図５では本発明によるＳＤＲＡＭ構造の図
が示されている。このデバイス５６は、図３および図４
に関連して説明した多くの機能を含むと有利である。し
たがってこのデバイスは、有利には左側５８および右側
６０に配置された、１６の個別ユニットに分割されたメ
モリアレーを含む。各ユニットは５１２本のＣＳＬによ
って個別にアドレス可能な５１２カラムを含むと有利で
ある。アドレッシングのための配線もまた、デバイスの
スパイン部分６１に配置される。
【００２２】このデバイス５６の付加的機能は、本発明
のメモリアレーをさらに４つのバンクに分割することで
ある。この構成は、各バンクに対して４つのユニットを
用いることによって実現される。各バンクは有利には、
デバイスの左側６２からの２つのユニットと、右側６４
からの他の２つのユニットを含むように構成される。
【００２３】本発明においては、各メモリアレーバンク
６２，６４を、アドレスの各バースト長毎に個別にアク
セスすると有利である。たとえば、４のバースト長で
は、次のメモリバンクをアクセスする前に、所定のメモ
リバンク６２、６４内の４つの、別個のメモリ位置をア
クセスする必要がある。また個別のバーストアドレスに
対しては、メモリバンク６２，６４の４つのユニット全
てをアクセスすると有利である。これによりユニット毎
に１つのＣＳＬ６６を選択することにより、各バンク６
２，６４が、３２ビット長のコンピュータワードを供給
し、６４データビットのワードを生成するように構成さ
れると有利である。
【００２４】本発明のデバイス５６は、２ビットプレフ
ェッチを使用すると有利である。これは、各メモリバン
クのユニット毎に２つのＣＳＬ６６、６８を選択するこ
とによって行われると有利である。
【００２５】図６では本発明による、ＳＤＲＡＭデバイ
スのための、インターリーブバーストモードにおけるユ
ニット構造の図が示されている。この構造は各ユニット
内に５１２カラムアドレスを含んでいると有利である。
各ユニット７０は、第１部分と第２部分とに分割され
る。ここで第１部分７２は偶数アドレス付けされるメモ
リ位置を含んでおり、第２部分７６は奇数アドレス付け
されるメモリ位置を含んでいる。カラム７４および８８
には、相応するＣＳＬ７９および９０、ならびにセンス
増幅器８０および９４が結合されている。ＣＳＬ７９お
よび９０は、カラムデコーダ７８および９２にそれぞれ
結合されている。
【００２６】カラムデコーダ７８および９２にはそれぞ
れ、アドレスライン８４が結合されている。アドレスラ
イン８４は８ビットのビット長を有すると有利である。
このアドレスラインは、ユニット部分７２および７６内
のカラムデコーダを同時にアクティブ化するために用い
られる。これと同時にロウデコーダは、各ユニット７０
内の奇数および偶数アドレスの相応の対を選択する。こ
れによって前に説明したように２ビットプレフェッチの
ために必要とされる６４ビットが供給されることにな
る。センス増幅器８０、９４にはそれぞれ、データライ
ン８５およびフェッチライン８２が結合されている。デ
ータライン８５は有利には８ビット幅であり、データを
伝送するのに用いられる。フェッチライン８２は有利に
は１ビット幅である。このフェッチラインは、選択され
た各々のアドレス対からのデータが、相応するセンス増
幅器８０，９４を介してデータライン８５にゲートされ
る時点を決めるタイミング信号を供給するために用いら
れる。これはデータライン８５が、同時には１つのアド
レスからのデータのみを伝送するようにしか構成されて
いないからである。
【００２７】動作中は、１つのアドレスがアドレスライ
ン８４を介して送出される。このアドレスは、ユニット
７０の第１部分７２および第２部分７６によって同時に
受信される。これにより各ユニット７０内の偶数カラム
デコーダ７８のうちの１つ、および奇数カラムデコーダ
９２のうちの１つがアクティブとなる。図６では、偶数
および奇数カラムデコーダ７８，９２は左から右に向か
って増加する連続的な順序で番号付けされて示されてい
るが、このような構成は必須ではない。不可欠なのは、
アドレスライン８４からの任意の所定のアドレスが、カ
ラムデコーダの１対だけをアクティブにし、これにより
隣接して順序づけられたアドレス有する奇数および偶数
カラムの所定の対が選択されることだけである。
【００２８】ロウデコーダがアクティブ化されることに
加えて、上記の順序で各ユニット７０内の奇数および偶
数アドレスが選択され、２つのコンピュータワードが供
給される。選択された偶数および奇数アドレスは、イン
ターリーブバーストモードにおいては前に説明したよう
に番号付けされる。
【００２９】選択された偶数および奇数アドレスに含ま
れるデータは次に、相応の時点にデータライン８５を介
して送出される。これはフェッチライン８２を介して、
相応の信号を各ユニット７０内の相応するセンス増幅器
に送ることによって行われる。
【００３０】２ビットプレフェッチと共にシーケンシャ
ルバーストモードを実現することは、図６に関連して前
に説明したインターリーブバーストモードを実現するよ
りもさらに困難である。この困難が生じるのは、第１の
１６ビットラインの第２の８ビットを出力し、第１バー
ストデータをアクセスするために奇数アドレスを用いる
場合である。第２バーストデータは、第２の１６ビット
ラインの第１の８ビットを出力する。本発明説明用の実
施例によれば、この問題は１つまたはそれ以上のアドレ
スビットをスプリット(split)することにより解決され
る。
【００３１】図７は本発明による、ＳＤＲＡＭデバイス
のためのシーケンシャルバーストモードにおけるユニッ
ト構造を示している。この構造９６は、カラムデコーダ
のアドレッシングの仕組みを除いて図６の構造と同様で
ある。このカラムデコーダのアドレッシングの仕組みに
は、各ユニット９６に供給される最下位アドレスビット
（もしカウントビットがアドレスとして含まれる場合に
は最下位ビットの次のビット）をスプリットすることが
含まれている。図７は４のバースト長に対する構成を示
している。
【００３２】図示のように、アドレスを表す９ビット
（８アドレスビットおよび１カウントビット）および８
データビットが存在する。ライン８２は、９ビットアド
レスの最下位ビットまたはカウントビットである。ライ
ン１００および１０２はスプリットビットを表してお
り、これは９アドレスビットの最下位ビットの次のビッ
トに対するスプリットである。ライン９８は９ビットア
ドレスのうちの上位７ビットを表している。ライン８５
は８ビットデータラインを表している。
【００３３】このユニット構造はシーケンシャルバース
トモードにおいては、上に説明したアドレッシングの仕
組みの違いを除いて、インターリーブモードと同様に動
作する。動作のこの部分を図８を参照して説明する。こ
の図は４のバースト長を有するシーケンシャルバースト
モードにおけるユニット構造に対するアドレッシングの
仕組みを示している。図８には、ユニット構造９６の左
部分７２に供給されるアドレスに相応する左側の列と、
ユニット構造９６の右部分７６に供給されるアドレスに
相応する右側の列とが含まれている。本発明には２ビッ
トプレフェッチが組み込まれているため、このデバイス
のメモリアレーは、４のバースト長に対しては２度アク
セスされ、これが図８の２つの行によって表されてい
る。
【００３４】動作中は図８に示されるように、スタート
アドレスがユニットの各々に供給される。ここの説明で
は４のバースト長が仮定されているため、スタートアド
レスの最下位ビットの次のビット１３０だけをスプリッ
トする必要がある。最下位ビットの次のビット１３０
は、このビットをユニット構造９６の第１及び第２部分
７２および７６に個別に供給することによりスプリット
される。第１部分１０８に供給される最下位ビット１０
４は、１だけインクリメントされる。また第１部分１１
２に供給される、最下位ビットの次のビット１３０は、
最下位ビット１０４のインクリメントに対してキャリー
オーバーが存在する場合には、インクリメントされる。
（図７のライン９８に供給される）上位７アドレスビッ
トは不変である。第２部分はスタートアドレスと同じで
ある。これらのアドレスがユニット構造に供給される
と、順番に番号づけられた奇数および偶数アドレスが選
択され、これらのアドレスが、第１の２ビットプレフェ
ッチ動作に必要な２つのコンピュータワードを供給す
る。
【００３５】第１の２ビットプレフェッチが実行された
後、第２アクセスを行うために、第１アクセスのアドレ
スがインクリメントされる。これは、第１アクセスの、
２番目すなわち最下位ビットの次のビット１１２および
１１０をインクリメントすることにより実行される。こ
れを行うのは図２で説明したアドレスバッファ／カウン
タ１４である。引き続き図８を参照すると、これらのア
ドレスをインクリメントさせることによって、順番に番
号づけられた別の偶数および奇数アドレスが選択され、
第２の２ビットプレフェッチ動作のために必要な２つの
コンピュータワードが供給される。本発明によるＳＤＲ
ＡＭデバイスの第２アクセスでは、最下位ビット１０６
および１０８は変化しない。こうして最下位ビットは第
１アクセスのままである。
【００３６】上に説明した本発明のアドレッシングの仕
組みは、任意のバースト長に対して一般化することがで
きる。まず、すでに説明したようにバースト長の長さか
ら、スプリットする必要のあるビットの数が決定され
る。スプリットする必要のあるビットの数（ＳＢ）は、
２を底とするバースト長の対数から１を減じたものに等
しく、これは以下の関係式によって表される。
【００３７】
【数２】
【００３８】８のバースト長に対して数式１を用いる
と、２ビットがスプリットされる。またフルページすな
わち５１２のバースト長に対しては、８ビットがスプリ
ットされる。バースト長に関わりなく、スプリットされ
たビットはユニット構造のそれぞれの部分に個別に供給
され、ここで第１の、すなわち左部分に供給される最下
位ビットは１だけインクリメントされ、第２の、すなわ
ち右部分に供給されるビットはスタートアドレスのまま
である。
【００３９】上に説明した一般化を図９に示す。この図
は、８のバースト長を有するシーケンシャルバーストモ
ードにおける、ユニット構造に対するアドレッシングの
仕組みを示している。８のバースト長が仮定されている
ため、最下位ビットの次の２つのビット１１４，１１６
がスプリットされる。第１部分１２０に供給されるカウ
ントビットは１だけインクリメントされ、またスタート
アドレスは第２部分１１８、１２２に供給されても変化
しないことが分かる。また、第１のアクセスからのアド
レスは、以降のプレフェッチ動作の各々に対してインク
リメントされるが、これは最下位ビットの次のビットを
連続的に１だけインクリメントすることによる。
【００４０】本発明を、殊に有利な実施例を参照しなが
ら説明したが、この実施例を本発明の精神および範囲か
ら逸脱することなく、形態および詳細において変更可能
であることは当業者には理解されるはずである。
【図面の簡単な説明】
【図１】シーケンシャルおよびインターリーブバースト
型のためのアドレス順序を示した図である。
【図２】本発明によるＳＤＲＡＭ構造をサポートするた
めの回路のブロック図である。
【図３】ＤＲＡＭデバイスのアドレスパスの例を示す図
である。
【図４】ＤＲＡＭデバイスのデータパスの例を示す図で
ある。
【図５】本発明によるＳＤＲＡＭ構造を示す図である。
【図６】本発明による、インターリーブバーストモード
における、ＳＤＲＡＭデバイスに対するユニット構造の
図である。
【図７】本発明による、シーケンシャルバーストモード
における、ＳＤＲＡＭデバイスに対する、ユニット構造
の図である。
【図８】本発明による、４のバースト長を有するＳＤＲ
ＡＭデバイスに対する、シーケンシャルバーストモード
におけるアドレッシングの仕組みを示す図である。
【図９】本発明による、８のバースト長を有するＳＤＲ
ＡＭデバイスに対する、シーケンシャルバーストモード
におけるアドレスの仕組みの図表である。
【符号の説明】
１４ カラムアドレスバッファ／カウンタ １６ カラムデコーダ １８ ロウアドレスバッファ ２０ ロウデコーダ ２２ モードセットレジスタ ２４ メモリアレー ２６ センス増幅器 ２８ Ｉ／Ｏマルチプレクサ ３０ Ｉ／Ｏ制御器 ３２ Ｉ／Ｏ端子 ３４ タイミングユニット ３６ ＤＲＡＭデバイス ３８ ユニット ４０ カラム選択ライン ４２ カラムデコーダ ４６，６１ スパイン ５２，５４ Ｉ／Ｏパッド ６２ 左側バンク ６４ 右側バンク ６６，６８ ＣＳＬ ７２ 第１部分 ７４，８８ カラム ７６ 第２部分 ７８，９２ カラムデコーダ ７９，９０ ＣＳＬ ８０，９４ センス増幅器 ８２ フェッチライン ８４ アドレスライン ８５ データライン ９６ ユニット構造 ９８，１００，１０２ ライン

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリデバイスであって、複数のメモリ
    セルを有する１つのメモリアレーと、該メモリアレーに
    結合されたカラムデコーダおよびロウデコーダと、複数
    のアドレス線を介して該カラムデコーダと結合された複
    数のアドレスビットとを含み、 前記複数のメモリセルは複数のユニット内に配置され、 該ユニットは、偶数アドレス付けされたメモリセルを有
    する第１部分と、奇数アドレス付けされたメモリセルを
    有する持つ第２部分とに分割され、 前記カラムデコーダおよびロウデコーダは、前記複数の
    メモリセルのうちのいくつかを選択し、 前記センス増幅器は、前記選択された複数のメモリセル
    からの読み出し及び書き込み動作を実行し、 前記の複数のアドレスビットの少なくとも１つは、２つ
    のスプリットビットにスプリットされ、 該スプリットビットを、スプリットアドレス線を介し
    て、前記偶数及び奇数アドレス付けされるメモリセルに
    供給し、 バーストモードではメモリアクセスの間に、前記スプリ
    ットビットを以降のシーケンシャルアクセスに対してイ
    ンクリメントすることを特徴とするメモリデバイス。
  2. 【請求項２】 前記アドレス線のうちの前記少なくとも
    １つは、４のバースト長に対しては９ビットアドレスの
    最下位ビットの次のビットである請求項１記載のメモリ
    デバイス。
  3. 【請求項３】 スプリットすべきアドレスビットの数
    は、２を底とするバースト長の対数から１を減算して求
    められ、 前記バースト長の値は、前記デバイスのアドレスの所定
    のバースト長に対してアクセスされるメモリセルの数に
    等しい請求項１記載のメモリデバイス。
  4. 【請求項４】 前記デコーダにアドレスを供給するため
    のアドレスラインを含み、 前記アドレスは、前記メモリアレーの所定のアクセスサ
    イクルに対して、前記複数のユニットの各々における、
    偶数アドレス付けされるメモリ位置と、奇数アドレス付
    けされるメモリ位置とを同時に選択する請求項１記載の
    メモリデバイス。
  5. 【請求項５】 前記複数のメモリセルは、複数のＤＲＡ
    Ｍセルである請求項１記載のメモリデバイス。
  6. 【請求項６】 前記メモリアレーは、２つの部分に分割
    され、 前記各部分は、Ｉ／Ｏパッドに個別に結合されている８
    個のユニットを含む、請求項１記載のメモリデバイス。
  7. 【請求項７】 プレフェッチ構造を含む請求項１記載の
    メモリデバイス。
  8. 【請求項８】 メモリアレーを含むメモリデバイスのア
    ドレッシング方法であって、 該メモリアレーは、複数のユニット内に配置された複数
    のメモリセルを有し、 各ユニットは、偶数アドレス付けされるメモリセルのみ
    を含む第１部分と、奇数アドレスされるメモリセルのみ
    を含む第２部分とに分割されている形式のアドレッシン
    グ方法において、 以下のステップから成り、すなわち初期スタートアドレ
    スを供給するステップと、 前記スタートアドレスの、所定のビット数の下位ビット
    を選択するステップと、 前記選択された所定のビット数の下位ビットを１だけイ
    ンクリメントすることによって、変更されたアドレスを
    生成するステップと、 前記メモリアレーの所定のアクセスサイクルに対して、
    前記ユニット内の偶数アドレス付けされるメモリ位置
    と、奇数アドレス付けされるメモリ位置とを同時に選択
    するために、前記変更されたアドレスを各ユニットの前
    記第１部分に供給し、前記スタートアドレスを各ユニッ
    トの前記第２部分に供給するステップと、バーストモー
    ドにおけるシーケンシャルアクセスのために、前記選択
    された所定の個数の下位ビットを１だけインクリメント
    させるステップとを含むことを特徴とするアドレッシン
    グ方法。
  9. 【請求項９】 前記選択された所定のビット数の下位ビ
    ットのビット数（ＳＢ）を以下の数式によって計算し、 【数１】 前記バースト長は、前記電子メモリデバイスのアドレス
    の所定バースト長の対して、アクセスされるメモリセル
    の数に等しい請求項９に記載のアドレッシング方法。
  10. 【請求項１０】 前記スタートアドレスの、前記選択さ
    れたビット数の下位ビットを、スプリットアドレスライ
    ンを介して前記ユニットの前記第１部分と前記第２部分
    に供給する請求項８記載のアドレッシング方法。
JP10362875A 1997-12-19 1998-12-21 メモリデバイスおよび該メモリデバイスのアドレッシング方法 Pending JPH11250660A (ja)

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