JPH02143983A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、スタティッ
クコラムモードおよびニブルモードの高速アクセス機能
を組合わせたダイナミック型ランダムアクセスメモリ（
以下、ＤＲＡＭ）に関するものである。

［従来の技術］ 近年、半導体記憶装置の進歩は著しく、ＤＲＡＭにおい
ても、その高速アクセス機能が種々開発されている。そ
のようなりＲＡＭの高速アクセス機能の代表的なものと
して、スタティックコラムモードとニブルモードとがあ
る。

第３図は、上述のスタティックコラムモードを実現した
従来のＩＭＤＲＡＭの一例を示すブロック図である。

第３図を参照すると、メモリセルアレイ１には、１０２
４　（−２”　）本のワード線および１０２４対のビッ
ト線対が互いに交差するように配置されており、それら
の各交点ごとにメモリセルが設けられている。アドレス
バッファ１００には外部から外部アドレス信号が与えら
れ、またタイミングジェネレータ２００は、外部から行
アドレスストローブ信号（以下、ＲＡＳ信号）および列
アドレスストローブ信号（以下、ＣＡＳ信号）を受けて
、ＤＲＡＭ各部の動作を制御するための各種タイミング
信号を発生する。行デコーダ回路２は、アドレスバッフ
ァ１００から行アドレス信号ＲＡＯ−ＲＡ９を受けて１
０２４本のワード線のうちの１本、たとえばワード線３
を選択する。また、公知のスタティック型回路により構
成された列デコーダ回路４は、アドレスバッファ１００
から列アドレス信号ＣＡＯ〜ＣＡ９を受けて１０２４対
のビット線対のうちの１対、たとえばビット線対５を選
択する。各メモリセルからビット線上に読出された情報
は、センスアンプ６により増幅される。そして、列デコ
ーダ回路４によって選択されたビット線上の読出情報は
、プリアンプ７でさらに増幅された後、出力バッフ７回
路８および出力端子９を介して出力される。

次に、第４図は、第３図に示した従来のＩＭＤＲＡＭの
動作を説明するためのタイミングチャートである。第４
図を参照して、第３図に示したＤＲＡＭのスタティック
コラムモードによる高速アクセス機能について説明する
。

第４図において、ＲＡＳ信号が“Ｈ”レベルから“Ｌ”
レベルに変化したときに（第４図（ａ））、行アドレス
信号ＲＡＯ〜ＲＡ９　（第４図（Ｃ））が当該半導体チ
ップ内に取込まれ、これらの行アドレス信号ＲＡＯ−Ｒ
Ａ９により、第３図の行デコーダ回路２が動作する。こ
れにより、１０２４本のワード線のうちの１本、たとえ
ば第３図のワード線３が選択され、このワード線３に接
続される１０２４個のメモリセルから、１０２４対のビ
ット線対上にそれぞれ情報が読出される。各ビット線対
上に読出された情報は、センスアンプ６によって増幅さ
れる。

次に、ＣＡＳ信号が“Ｈ″レベルら“Ｌ”レベルに変化
したときに“（第４図（ｂ））　、列アドレス信号ＣＡ
Ｏ，〜ＣＡ９１　　（第４図（Ｃ））がチップ内に取込
まれ、これらの列アドレス信号ＣＡＯＩ〜ＣＡ９．によ
り、第３図の列デコーダ回路４が動作する。これにより
、１０２４対のビット線対のうちの１対、たとえば第３
図のビット線対５が選択され、この選択されたビット線
対上の読出された情報がプリアンプ７によって増幅され
、出力バッファ回路８を介して出力端子９上に出力デー
タ０１１４図（ｄ））として現われる。

次に、列アドレス信号が、ＣＡＯ□〜ＣＡ９□に変化し
たとすると、スタティック型回路で構成された列デコー
ダ回路４は、この列アドレス信号の変化によって再度動
作し、今までに選択していたビット線対を非選択として
、異なるビット線対を選択する。そして、この新しく選
択されたビット線対上に読出された情報がプリアンプ７
および出力バッファ回路８を介して出力端子９上に出力
データＱ２（第４図（ｄ））として現われる。

このように、列アドレス信号の変化（第４図（Ｃ））に
応じて、同一ワード線３に接続される１０２４対のビッ
ト線対上の読出情報が順次選択されて、出力データＱ３
．Ｑ４．・・・（第４図（ｄ））として出力される。

このように、第３図および第４図に示したスタティック
コラムモードでは、行デコーダ回路２およびセンスアン
プ６は、ＲＡＳ信号（第４図（ａ））立下がり時に１変
動作した後は再動作することなくその状態を保持し、一
方で列デコーダ回路４のみが列アドレス信号の変化に応
じて再動作して読出情報を、出力するようにしている。

すなわち、スタティックコラムモードでは、ＣＡＳ信号
入力を省略して列アドレス信号の変化だけによって次々
と異なるメモリセルへのアクセスを実行するようにして
いるので、通常の読出に比べて、読出時間およびサイク
ル時間を著しく、たとえば約１／２程度に短縮すること
ができる。

次に、第５図は、上述のニブルモードを実現した従来の
ＩＭＤＲＡＭの一例を示すブロック図である。

第５図において、行デコーダ回路２は、第３図の行デコ
ーダ回路２と同様に、アドレスバッファ１００から行ア
ドレス信号ＲＡＯ〜ＲＡ９を受けて１０２４本のワード
線のうちの１本を、たとえばワード線３を選択するが、
列デコーダ回路１４は、第３図の列デコーダ回路４とは
異なり、アドレスバッファ１００からの列アドレス信号
ＣＡＯ〜ＣＡ９を受けて１０２４対のビット線対のうち
の４対、たとえばビット線対５を選択する。また、第５
図の列デコーダ回路１４は、第３図の列デコーダ回路４
のようなスタティック型回路ではなく、アドレス入力信
号が変化しても再動作しないように構成されている。列
デコーダ回路１４によって選択された４対のビット線対
上の情報は、第１ないし第４のレジスタ２１．２２．２
３および２４にそれぞれ与えられ、格納される。各レジ
スタと出力バッファ回路８との間には、第１ないし第４
のスイッチング素子２５，２６．２７および２８がそれ
ぞれ設けられており、これらのスイッチング素子２５な
いし２８のオン・オフはそれぞれニブルデコーダ２９，
３０．３１および３２によって制御される。出力バッフ
７回路８および出力端子９はそれぞれ第３図の出力バッ
ファ回路８および出力端子９に相当する。

第６図は、第５図のＩＭＤＲＡＭの動作を説明するため
の波形図である。次に、第６図を参照して、第５図に示
したＤＲＡＭのニブルモードによる高速アクセス機能に
ついて説明する。

まず、第６図において、ＲＡＳ信号が“Ｈ″レベルら“
Ｌ”レベルに変化したときに（第６図（ａ））　、行ア
ドレス信号ＲＡＯ〜ＲＡ９　（第６図（Ｃ））がチップ
内に取込まれ、これらの行アドレス信号ＲＡＯ〜ＲＡ９
により、第５図の行デコーダ回路２が動作する。これに
より、１０２４本のワード線のうちの１本、たとえば第
５図のワード線３が選択され、このワード線３に接続さ
れる１０２４個のメモリセルから１０２４対のビット線
対上にそれぞれ情報が読出される。各ビット線対上に読
出された情報はセンスアンプ６によって増幅される。

次に、ＣＡＳ信号が“Ｈ″レベルら“Ｌルベルに変化し
たときに（第６図（ｂ））　、列アドレス信号ＣＡＯ〜
ＣＡ９　（第６図（Ｃ））がチップ内に取込まれ、これ
らの列アドレス信号ＣＡＯ〜ＣＡ９のうちのＣＡＯ−Ｃ
Ａ７により、第５図の列デコーダ回路１４が動作する。

これにより、１０２４対のビット線対のうちの４対が選
択され、この選択されたビット線対上の読出された情報
が第１ないし第４のレジスタ２１，２２．２３および２
４に入力されて増幅され保持される。

次に、入力された列アドレス信号ＣＡＯ〜ＣＡ９のうち
、残りの信号ＣＡ８．ＣＡ９がニブルデコーダ２９〜３
２に入力され、これに応じてそのうちの１つが選択され
る。今、たとえばニブルデコーダ２９が選択されたとす
ると、スイッチング素子２５が導通し、第１のレジスタ
２１に保持されている情報が出力バッファ回路８に転送
され、この結果出力端子９に出力データＱ１が現われる
（第６図（ｄ））。その後、ＲＡＳ信号を“Ｌ″レベル
保ったまま（第６図（ａ））　、ＣＡＳ信号が一旦“Ｈ
”レベルになり、再び“Ｌ＃レベルになったとする（第
６図（ｂ））。この場合、ＲＡＳｉ号は″Ｌ＃レベルを
保っているので、同一ワード線３を選択し続け、センス
アンプ６も前の状態を保持している。一方、列デコーダ
回路１４は前述のようなスタティック型回路ではなく、
入力アドレス信号が変化しても再動作せずかつＲＡＳ信
号によりリセットされるように構成されているので、Ｒ
ＡＳ信号が′Ｌルベルに保持されている間は、列デコー
ダ回路１４もリセットされずに前の状態を保っている。

すなわち、レジスタ２１ないし２４に格納されたデータ
は、ＲＡＳ信号が′Ｌ”レベルに保持されている間はそ
のままの状態を保っている。ここで、第５図のニブルモ
ード対応のＤＲＡＭにおいては、ニブルデコーダ２９な
いし３２はシフトレジスタとして動作するように構成さ
れているので、ＣＡＳ信号が第６図（ｂ）のように−旦
′Ｈ”レベルになるとニブルデコーダ２９は非選択とな
り、ＣＡＳ信号の次の立下がりでニブルデコーダ３０が
選択される。これに応じてスイッチング素子２６が導通
し、第２のレジスタ２２に保持されている情報が出力バ
ッファ回路８に伝送され、この結果出力端子９に出力デ
ータＱ２が現われる（第６図（ｄ））。このように、Ｒ
ＡＳ信号を”Ｌ”レベルに保ったまま、ＣＡＳ信号を“
Ｈ２レベル→′Ｌ”レベル→“Ｈ”レベル→“Ｌ°レベ
ルと変化させることにより、ニブルデコーダ２９〜３２
が全体としてシフトレジスタとして動作して、これによ
り導通されるスイッチング素子が順次シフトしていく。

この結果、レジスタ２１ないし２４に保持されているデ
ータが順次選択されて出力データとして出力される（第
６図（ｄ））。

このように、第５図および第６図に示したニブルモード
では、入力アドレス信号ＲＡＯ〜ＲＡ９およびＣＡＯ〜
ＣＡ７によって選択される４ビツトのデータが、ＣＡＳ
信号をトグルすることにより高速で読出される。すなわ
ち、第５図のＩＭＤＲＡＭでは、上述のようにニブルデ
コーダをシフトレジスタとして動作させることにより、
第３図のスタティックコラムモードのＩＭＤＲＡＭに比
べて、続出時間およびサイクル時間をさらに、たとえば
約１／２程度に短縮することが可能である。

［発明が解決しようとする課題］ 従来の高速アクセス機能は、以上のように構成されてい
るが、第３図に示したようなスタティックコラムモード
では、通常モードよりも高速アクセスが可能ではあるも
のの、未だ十分であるとは言えず、一方、第５図に示し
たようなニブルモードでは、速度の点では満足できるも
のの読出された情報が４ビツトしかなく、スタティック
コラムモードの１０２４ビツトに比べて使用上の制約が
多いという問題点がある。

また、近年、シリアルモードと呼ばれる新しいモードが
ＤＲＡＭに導入されている。これは、前述のニブルモー
ドを拡張したもので、第５図に示したような４ビツト分
のデータレジスタの代わりに１０２４ビツト分のレジス
タを設けたものである。このようなシリアルモードにつ
いては、たとえば、１９８８年２月１９日のＩＥＥＥ　
　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ−８ｔａ
ｔｅＣｉｒｃｕｉｔ　　ＣｏｎｆｅｒｅｎｃｅのＤＩＧ
ＥＳＴ　　ＯＦ　　ＴＥＣＨＮＩＣＡＬ　　ＰＡＰＥＲ
３の２４８頁および２４９頁におけるＳ、Ｗａｔａｎａ
ｂｅ　　ｅｔ　　ａｌ、による’Ａｎ　　Ｅｘｐｅｒｉ
ｍｅｎｔａｌ　　１６Ｍｂ　　ＣＭＯＳ　　ＤＲＡＭ　
　Ｃｈｉｐ　　ｗｉｔｈ　　ａ　　１００ＭＨｚＳｅｒ
ｉａｌ　　Ｒｅａｄ／Ｗｒｉｔｅ　　Ｍｏｄｅ″におい
て開示されている。このシリアルモードによれば、スタ
ティックコラムモードおよびニブルモードの双方の長所
を取入れることができるが、その反面、１０２４個のレ
ジスタを設ける必要があり、チップ面積が大幅に増大す
るという問題点がある。

この発明の目的は、上述の問題点を解消し、チップ面積
の大幅な増大を招くことなく、ニブルモードなみの高速
読出でシリアルモードなみの多数ビットを連続して読出
すことができる半導体記憶装置を提供することである。

［課題を解決するための手段〕 この発明にかかる半導体記憶装置は、複数行。

複数列の２次元に配列されたメモリセルからなるメモリ
セルアレイと、外部アドレス信号を受取る手段と、外部
アドレス信号のうちの行アドレス信号に応じて、所望の
行を選択する行デコーダ手段と、外部アドレス信号のう
ちの列アドレス信号に応じて、選択された所望の行を構
成する複数個のメモリセルのうちの複数個を選択する列
デコーダ手段と、選択された複数個のメモリセルからの
読出情報を一時的に保持するための複数個のレジスタか
らなる気１のレジスタ群と、第１のレジスタ群と同数の
レジスタからなる第２のレジスタ群と、第１のレジスタ
群と第２のレジスタ群との間に設けられた第１のレジス
タ群と同数の転送ゲート群と、第２のレジスタ群を構成
する各レジスタに接続されたデータ出力手段と、第２の
レジスタ群を構成するレジスタを順次選択して各レジス
タのデータをデータ出力手段を介して出力させるシフト
レジスタ手段と、第２のレジスタ群からのデータの出力
が終了した後に、転送ゲート群を一時的に導通させる制
御手段とを備えたものであり、列アドレス信号は第２の
レジスタ群からのデータの出力が終了する前に変化し、
列デコーダ手段は、列アドレス信号が変化するごとに、
複数個のメモリセルを選択し直すものである。

［作用コ この発明にかかる半導体記憶装置においては、選択した
複数のメモリセルのデータを１群のシフトレジスタに格
納し、これを順次選択して読出している間に、列アドレ
ス信号の変化によって新たす複数のメモリセルを選択し
て別のシフトレジスタ群に格納しておき、先のレジスタ
群からのデータ読出終了後に次のデータを先のレジスえ
群に転送するようにしているので、スタティックコラム
モードの高速アクセス機能とニブルモードの高速アクセ
ス機能とを結合させることができ、チップ面積の増大を
招くことなく、ニブルモードなみの高速モードでスタテ
ィックコラムモードなみの多数ビットの連続読出を実現
することができる。

［実施例コ 第１図は、この発明の一実施例であるＩＭＤＲＡＭを示
すブロック図である。第１図に示したＤＲＡＭは、次の
点を除いて、第５図に示したニブルモード可能なりＲＡ
Ｍと同じである。すなわち、第１図の列デコーダ回路１
１４は、第５図における列デコーダ回路１４とは異なり
、第３図に示した列デコーダ回路４のようなスタティッ
ク型のデコーダ回路である。また、第５図の４ビツトの
レジスタ２１ないし２４に加えて、さらに４ビツトのレ
ジスタ３３ないし３６が設けられており、レジスタ２１
ないし２４と、レジスタ３３ないし３６との間には、４
個の転送ゲート３７ないし４０が設けられている。また
、ＣＡＳ信号の立上がりを検出して制御信号φを転送ゲ
ート３７ないし４０に共通に与える制御信号発生回路３
００が設けられている。

第２図は、第１図に示した実施例の動作を説明するため
のタイミングチャートである。次に、第２図を参照して
、第１図に示した実施例の動作について説明する。

まず第２図において、ＲＡＳ信号が“Ｈ”レベルから“
Ｌ”レベルに変化したときに（第２図（ａ））　、行ア
ドレス信号ＲＡＯ〜ＲＡ９　（第２図（Ｃ））がチップ
内に取込まれ、これらの行アドレス信号ＲＡＯ〜ＲＡ９
により、第１図の行デコーダ回路２が動作する。これに
より、１０２４本のワード線のうちの１本、たとえば第
１図のワード線３が選択される。このワード線３に接続
される１０２４個のメモリセルから１０２４対のビット
線対上にそれぞれ情報が読出される。各ビット線対上に
読出された情報はセンスアンプ６によって増幅される。

次に、時刻Ｔ、において、ＣＡＳ信号が′Ｈ”レベルか
ら“Ｌ”レベルに変化したときに（第２図（ｂ））　、
列アドレス信号ＣＡＯ，〜ＣＡ９゜（第２図（Ｃ））が
チップ内に取込まれ、これらの列アドレス信号ＣＡＯ，
〜ＣＡ９．のうちＣＡＯ８〜ＣＡ７．により、第１図の
列デコーダ回路１１４が動作する。これにより、１０２
４対のビット線対のうちの４対が選択され、この選択さ
れたビット線対上のメモリセル４１ないし４４から読出
された情報が第１ないし第４のレジスタ２１゜２２．２
３および２４に入力され、増幅され保持される。

ここで、時刻Ｔ、において、制御信号φ（第２図（ｄ）
）は′Ｈ＃レベルなので、４個の転送ゲート３７ないし
４０は導通状態にある。したがって、レジスタ２１ない
し２４のデータは、転送ゲ−ト３７ないし４０を介して
そのままレジスタ３３ないし３６に転送される。

次に、入力された列アドレス信号ＣＡＯ，〜ＣＡ９．の
うちの残りの信号ＣＡ８．．ＣＡ９．が４個のニブルデ
コーダ２９ないし３２に入力され、これに応じてそのう
ちの１つが選択される。今、たとえばニブルデコーダ２
９が選択されたとすると、スイッチング素子２５が導通
し、レジスタ３３に保持されている情報が出力バッファ
回路８に伝えられ、この結果出力端子９に出力データＱ
１が現われる（第２図（ｅ））。その後、ＲＡＳ信号を
“Ｌ＃レベルに保ったまま（第２図（ａ））、ＣＡＳ信
号が一旦′Ｈ”レベルになり、再びｉｔ　Ｌ　１１レベ
ルになったとする（第２図（ｂ））。この場合、第５図
および第６図に示したニブルモードの場合と同様に、４
個のニブルデコーダ２９ないし３２が全体としてシフト
レジスタとして機能し、したがってニブルデコーダ２９
はＣＡＳ信号の立上がりで非選択となり、ＣＡＳ信号の
次の立下がりでニブルデコーダ３０が選択される。これ
に応じて、スイッチング素子２６が導通し、レジスタ３
４に保持されている情報が出力バッフ７回路８に伝送さ
れ、この結果、出力端子９に出力データＱ２が現われる
（第２図（ｅ））。

コノヨうに、ＲＡＳ信号を“Ｌ″レベル保ったまま、Ｃ
ＡＳ信号をトグルすることにより、導通させられるスイ
ッチング素子が順次シフトしていき、この結果レジスタ
３５および３６に保持されているデータが順次選択され
て出力データＱ３゜Ｑ４として出力される（第２図（ｅ
））。

一方、制御信号φは、最初のデータＱ１が読出された後
の任意のとき、たとえば時刻Ｔ２において′Ｌ”レベル
になり、転送ゲート３７ないし４０は非導通となる。そ
して、その後出力データＱ１〜Ｑ４がすべて出力される
以前の任意のとき、たとえば時刻Ｔ、において、外部ア
ドレス信号がＣＡＯ□〜ＣＡ９□に変化するものとする
。この第１図の実施例においては、列デコーダ回路１１
４は、第３図のスタティックコラムモード対応のＤＲＡ
Ｍと同様に、スタティック型回路で構成されているので
、新たな列アドレス信号ＣＡ０２〜ＣＡ７□に対応して
、前とは異なる４対のビット線対を選択する。すなわち
、同一のワード線３に接続される異なるメモリセル５１
ないし５４から読出された情報がレジスタ２１ないし２
４に保持される。このとき、制御信号φは“Ｌ”レベル
にあるので、転送ゲート３７ないし４０は非導通状態に
なり、したがってレジスタ２１〜２４に読出されたデー
タは先へは転送されない。そして、別途設けた制御信号
発生囲路３００に内蔵されるカウンタ回路（図示せず）
により、ＲＡＳ信号が“Ｌ”レベルのときのＣＡＳ信号
の立上がりをカウントし、４回目の立上がりを検出した
ときに制御信号φが“Ｈ”レベルになるようにしておけ
ば、前の列アドレス信号ＣＡＯ，〜ＣＡ７．に対応する
４ビツトのデータがすべてレジスタ３３ないし３６から
出力された後に、レジスタ２１ないし２４のデータが転
送ゲート３７ないし４０を介してレジスタ３３ないし３
６に転送される。そして、次のＣＡＳ信号の立下がりか
らは、列アドレス信号ＣＡＯ□〜ＣＡ７２に対応した４
ビツトのデータがレジスタ３３ないし３６から順次読出
され、出力データＱ５．Ｑ６．Ｑ７およびＱ８として出
力される。

したがって、外部列アドレス信号が変化する度ごとに、
上述のようなＣＡＳ信号のトグル動作を繰返すことによ
り、１本のワード線３に接続された１０２４個のメモリ
セルの情報を、ニブルモードなみの高速で連続的に読出
すことができる。

なお、第１図の実施例はＩＭＤＲＡＭに本発明を適用し
たものであるが、１Ｍ以下または１Ｍ以下のＤＲＡＭに
ついても同様に適用可能である。

［発明の効果］ 以上のように、この発明によれば、スタティックコラム
モードの高速アクセス機能とニブルモードの高速アクセ
ス機能とを組合わせることにより、チップ面積の増大を
招くことなく、ニブルモードなみの高速モードでスタテ
ィックコラムモードなみの多数ビットを連続的に読出す
ことが可能となる。

【図面の簡単な説明】

第１図は、この発明の一実施例であるＩＭＤＲＡＭを示
すブロック図である。第２図は、第１図に示したＤ　Ｒ
Ａ　Ｍの動作を説明するためのタイミングチャートであ
る。第３図は、スタティックコラムモードを実現した従
来のＩＭＤＲＡＭの一例を示すブロック図である。第４
図は、第３図に示したＩＭＤＲＡＭの動作を説明するた
めのタイミングチャートである。第５図は、ニブルモー
ドを実現した従来のＩＭＤＲＡＭの一例を示すブロック
図である。第６図は、第５図に示したＤＲＡＭの動作を
説明するためのタイミングチャートである。 図において、１はメモリセルアレイ、２は行デコーダ回
路、３はワード線、５はビット線対、６はセンスアンプ
、８は出力バッファ回路、９は出力端子、２１．２２．
２Ｂ、２４．３３，３４゜３５および３６はレジスタ、
２９．３０．３１および３２はニブルデコーダ、３７．
３８．３９および４０は転送ゲート、１００はアドレス
バッファ、１１４は列デコーダ回路、２００はタイミン
グジェネレータ、３００は制御信号発生回路を示す。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数行、複数列の２次元に配列されたメモリセルからな
   るメモリセルアレイと、 外部アドレス信号を受取る手段と、 前記外部アドレス信号のうちの行アドレス信号に応じて
   、所望の行を選択する行デコーダ手段と、前記外部アド
   レス信号のうちの列アドレス信号に応じて、前記選択さ
   れた所望の行を構成する複数個のメモリセルのうちの複
   数個を選択する列デコーダ手段と、 前記選択された複数個のメモリセルからの読出情報を一
   時的に保持するための複数個のレジスタからなる第１の
   レジスタ群と、 前記第１のレジスタ群と同数のレジスタからなる第２の
   レジスタ群と、 前記第１のレジスタ群と前記第２のレジスタ群との間に
   設けられた前記第１のレジスタ群と同数の転送ゲート群
   と、 前記第２のレジスタ群を構成する各レジスタに接続され
   たデータ出力手段と、 前記第２のレジスタ群を構成するレジスタを順次選択し
   て各レジスタのデータを前記データ出力手段を介して出
   力させるシフトレジスタ手段と、前記第２のレジスタ群
   からのデータの出力が終了した後に、前記転送ゲート群
   を一時的に導通させる制御手段とを備え、 前記列アドレス信号は前記第２のレジスタ群からのデー
   タの出力が終了する前に変化し、前記列デコーダ手段は
   、前記列アドレス信号が変化するごとに、複数個のメモ
   リセルを選択し直す、半導体記憶装置。