JPH0773100A

JPH0773100A - 画像メモリ

Info

Publication number: JPH0773100A
Application number: JP5221334A
Authority: JP
Inventors: Keizo Sumida; 圭三隅田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-09-06
Filing date: 1993-09-06
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】コンピュータにおける描画、ディジタル自然
画像のデータ圧縮などに用いられる画像メモリにおい
て、画像上の任意の位置の比較的小さい矩形領域に対し
て順次高速にアクセスできる画像メモリを容易な構成で
提供する。【構成】カラムアドレスのみを変更してアクセスして
いるページサイクル中に、ロウアドレスの変更の要求を
受け取ると、加減算器３４は、連続した新しいロウアド
レスを加減算器３４により内部で発生する。内部で発生
した新しいロウアドレスにより、ページサイクル中に選
択されていたメモリセルアレイとは異なる他のメモリセ
ルアレイが活性化されて、データの読み出し又は書き込
みが行われる。アクセスの終了したメモリセルアレイは
非活性化される。新しいロウアドレスは内部レジスタ３
３に保持される。従って、順次変更していくロウアドレ
スに対して、高速にアクセスできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル画像を演算
のために一時蓄積又は演算結果の出力を一時蓄積する画
像メモリに関する。

【０００２】

【従来の技術】近年コンピュータのマルチメディア化や
テレビシステムのディジタル化に伴い、高画質のディジ
タル自然画像を高速に伝送し、多量に蓄積できるシステ
ムの要求が高まっている。ディジタル画像の高速な演算
処理を行なうために、高速高機能な処理装置と共に、画
像データを一時蓄える画像メモリにも高速性が要求され
ている。

【０００３】以下に従来の画像メモリに使用されるダイ
ナミック半導体メモリ（以後ＤＲＡＭと略す）について
説明する。

【０００４】図２は従来のＤＲＡＭの該略図を示すもの
である。図２において、１はローデコーダである。２は
カラムデコーダである。３はメモリセルアレイである。
４はセンスアンプである。ローデコーダ１、カラムデコ
ーダ２、メモリセルアレイ３及びセンスアンプ４により
１つのブロックを構成する。この従来例では２つのブロ
ックＡ１０、ブロックＢ１１が構成され、ロウアドレス
の最下位ビットが“０”であればブロックＡ１０が選択
され、“１”であればブロックＢ１１が選択される。２
０は外部より与えられるアドレス信号である。２１は外
部とのデータ信号である。２２は外部より与えられる制
御信号である。５はアドレスコントローラであって、外
部から与えられたアドレス信号２０をラッチし、ロウア
ドレス信号２３、カラムアドレス信号２４を出力する。
６は入出力バッファであって、読み出し時には該当する
ブロックからの内部データ信号２５のデータをデータ信
号２１に出力し、書き込み時はデータ信号２１のデータ
をラッチし、該当するブロックのデータを変更する。７
はクロックジェネレータであって、制御信号２２より各
ブロックＡ１０、Ｂ１１に必要なタイミング信号を生成
する。

【０００５】図３は前記アドレスコントローラ５のブロ
ック図である。３０はリフレッシュカウンタであって、
リフレッシュ時のロウアドレスを出力する。３１はロウ
アドレスラッチである。３２はカラムアドレスレジスタ
であって、カラムアドレス信号２４を出力する。５０は
マルチプレクサであって、ロウアドレス信号２３を選択
する。

【０００６】以上のように構成されたＤＲＡＭについ
て、以下、その動作を説明する。図４は前記従来例の読
み出し時のタイミングチャートである。ＲＡＳはローア
ドレスストローブ（以後ＲＡＳと略す）、ＣＡＳはカラ
ムアドレスストローブ（以後ＣＡＳと略す）であって、
制御信号２２としてクロックジェネレータ７に入力され
る。

【０００７】以下、ロウアドレス“０”カラムアドレス
“０”と、ロウアドレス“０”カラムアドレス“１”と
に対する読み出しサイクルについて説明する。

【０００８】クロックジェネレータ７はＲＡＳの立ち下
がりエッジを検出し、これによりロウアドレスラッチ３
１はアドレス信号２０の“０”をラッチし、ロウアドレ
ス信号２３を出力する。各ブロックのロウデコーダ１は
ロウアドレス信号２３により指定の行を選択又は動作し
ないことを決定する。この従来例ではロウアドレスの最
下位ビットが“０”であるため、ブロックＡ１０が選択
される。ブロックＡ１０においてデコード終了後ワード
線を活性化し、メモリセルアレイ３の指定された行デー
タをセンスアンプ４に取り込む。

【０００９】次に、クロックジェネレータ７はＣＡＳの
立ち下がりエッジを検出して、カラムアドレスレジスタ
３２に“０”をラッチする。このレジスタ３２からのカ
ラムアドレス信号２４に基いてカラムデコーダ２は前記
センスアンプ４に取り込まれた行データのうち、対応す
る列のデータを内部データ信号２６に出力する。入出力
バッファ６は、ロウアドレス信号２０に基いてブロック
Ａ１０のカラムデコーダ２からの内部データ信号２５を
選択し、データ信号２１に出力する。

【００１０】更に、クロックジェネレータ７はＣＡＳの
立ち下がりエッジを検出して、カラムアドレスレジスタ
３２に新しいカラムアドレス“１”をラッチする。その
後は前記と同様に、カラムアドレス信号２４に基いてブ
ロックＡ１０のカラムデコーダ２によりセンスアンプ４
から対応する列のデータが内部データ信号２５に出力さ
れる。入出力バッファ６は、その内部データ信号２５を
データ信号２１に出力する。

【００１１】最後に、クロックジェネレータ７はＲＡＳ
の立ち上がりを検出し、ブロックＡ１０においてローデ
コーダ１のワード線を非活性にしてセンスアンプ４とメ
モリセルアレイ３とを分離した後、センスアンプ４をプ
リチャージして、サイクルを終了する。

【００１２】

【発明が解決しようとする課題】ところで、画像データ
の処理は画像の２次元空間的依存性に着目して演算処理
される場合が非常に多い。例えばコンピュータにおける
描画、ディジタル自然画像のデータ圧縮などである。前
記のアプリケーションでは、画像メモリに対して任意の
位置を起点とした比較的小さい矩形領域に対して順次連
続してアクセスする頻度が非常に高い。

【００１３】しかしながら、前記従来例の構成のＤＲＡ
Ｍを画像メモリとして使用した場合、任意の位置の矩形
領域に対して、同一ロウアドレスにアドレスを割り振る
ことは不可能であるため、外部回路でロウアドレスが変
更する場合の例外処理を行う回路の追加が必要となり、
構成が複雑になる。

【００１４】更に、前記従来例では、ロウアドレスを変
更せずカラムアドレスのみを変更する場合のアクセスは
比較的高速に行うことができる（以後、ロウアドレスを
変更することなくカラムアドレスのみ変更してアクセス
することをページアクセスという）が、ロウアドレスを
変更する位置の矩形領域が指定された場合には、ページ
アクセスに比べてアクセスに長時間を要する。即ち、同
一のローデコーダのワード線を非活性にしてセンスアン
プとメモリセルアレイとを分離する時間、その後にセン
スアンプをプリチャージする時間、及び新たに新しいロ
ウアドレスを入力し該当する行アドレスのデータをセン
スアンプにラッチする時間が必要となり、画像処理シス
テムの性能が低下する。

【００１５】特に、動画像をリアルタイムで処理する場
合、ロウアドレスが変更することを前提でシステムを設
計する必要があるため、システムクロックを動画像のク
ロックより上げたり、又はＤＲＡＭの使用をせず、高価
だがより高速なスタテッイクメモリを採用する必要があ
った。

【００１６】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、任意の位置の比較的小さい矩形領域
に対して順次高速にアクセスできる画像メモリを容易な
構成で提供する点にある。

【００１７】

【課題を解決するための手段】この目的を達成するた
め、本発明では、複数個のメモリセルアレイを用い、所
定のメモリセルアレイの選択時にロウアドレスの変更の
要求があれば、自ら内部でロウアドレスを作成し且つ記
憶し、この自ら作成したロウアドレスに基いて前記選択
されているメモリセルアレイとは異なる他のメモリセル
アレイを選択する構成として、センスアンプとメモリセ
ルアレイとの分離時間や、センスアンプのプリチャージ
時間等を不要にして、ＤＲＡＭを使用しつつ、簡易な構
成でもって高速な画像処理を可能にすることとする。

【００１８】つまり、請求項１記載の発明の具体的な構
成は、複数個のメモリセルアレイと、前記メモリセルア
レイの任意の行を選択するロウアドレスに１を加算又は
減算する加減算器と、前記ロウアドレスを記憶する記憶
手段と、前記与えられたロウアドレスと前記加減算器の
出力との何れか一方を選択する選択手段と、ロウアドレ
スの変更を伝えるロウアドレス変更伝達手段と、ロウア
ドレスの変更方向を伝えるロウアドレス変更方向伝達手
段と、前記選択手段の出力の一部を用いて前記複数個の
メモリセルアレイから１つのメモリセルアレイを選択
し、前記選択手段の出力の残りを用いて前記選択された
メモリセルアレイの行を選択し、カラムアドレスに基い
て前記選択されたメモリセルアレイの列を選択する行列
選択手段とを設け、データの読み出し及び書き込みを行
なう構成である。

【００１９】更に、請求項２記載の発明の具体的な構成
は、少なくとも４個のメモリセルアレイと、ロウアドレ
スの変化量を記憶する変化量記憶手段と、与えられたロ
ウアドレスに前記変化量記憶手段の変化量を加算する加
算器と、前記与えられたロウアドレスと前記加算器の出
力との何れか一方を選択する選択手段と、ロウアドレス
の変更を伝えるロウアドレス変更伝達手段と、前記選択
手段の出力の一部を用いて前記複数個のメモリセルアレ
イから１つのメモリセルアレイを選択し、前記選択手段
の出力の残りを用いて前記選択されたメモリセルアレイ
の行を選択し、カラムアドレスに基いて前記選択された
メモリセルアレイの列を選択する行列選択手段とを設
け、データの読み出し及び書き込みを行なう構成であ
る。

【００２０】

【作用】この構成により、請求項１記載の発明では、ペ
ージサイクル中にロウアドレスの変更を受け取ると、加
減算器により連続した新しいロウアドレスが内部で発生
し、この発生した新しいロウアドレスに基いて前記ペー
ジサイクル中に選択されているメモリセルアレイとは異
なる他のメモリセルアレイが選択されて活性化されるの
で、従来のように選択中のメモリセルアレイをセンスア
ンプと分離し、その後にセンスアンプをプリチャージ
し、更に新たなロウアドレスを入力して該当する行アド
レスのデータをセンスアンプにラッチする必要が無く
て、これ等を行う時間が不要となる。従って、順次変更
して行くロウアドレスに対して、高速にアクセスでき、
画像処理システムの性能が向上する。

【００２１】更に、請求項２記載の発明では、内部にロ
ウアドレスの変化量を記憶しておくので、同一ロウアド
レスでアクセスできる領域を画像の矩形領域として、こ
の矩形領域にアドレッシングすることができ、従って同
一ロウアドレスでアクセスできる確率が高くなり、矩形
領域のアクセス中にセンスアンプを活性化する回数が低
くなって、消費電力の低減が図られる。

【００２２】

【実施例】

（実施例１）以下、本発明の第１の実施例について図面
を参照しながら説明する。

【００２３】図１は本発明の第１の実施例を示す画像メ
モリのアドレスコントローラ５のブロック図である。

【００２４】同図において、３０はリフレッシュカウン
タであって、リフレッシュ時のロウアドレスを出力す
る。３１はロウアドレスラッチ、３２はカラムアドレス
レジスタであってカラムアドレス信号２４を出力する。
３５は選択手段としてのマルチプレクサであって、ロウ
アドレス信号２３を出力する。３３は記憶手段としての
レジスタであって、前記マルチプレクサ３５の出力、即
ち与えられたロウアドレスを記憶する。３４は加減算器
であって、前記レジスタ３３に記憶したロウアドレスに
１を加算又は減算する。前記マルチプレクサ３５は、ロ
ウアドレスラッチ３１の出力と加減算器３４の出力との
何れか一方を選択する。

【００２５】尚、本実施例での画像メモリのブロック図
は、前記従来例を示す図２と同一の構成であるので、そ
の詳細な説明を省略するが、同図のブロックＡ１０及び
ブロックＢ１１の各ローデコーダ１、１並びにカラムデ
コーダ２、２により、メモリセルアレイ３の行及び列を
選択する行列選択手段８を構成して、データの読み出し
及び書き込みを行う構成である。

【００２６】以上のように構成された画像メモリについ
て、以下、その動作を説明する。図５は本発明の第１の
実施例の読み出し時のタイミングチャートである。同図
において、ＲＣはロウアドレスチェンジ信号であって、
次のサイクルからロウアドレスに１を加算又は減算した
アドレスに対してアクセスする場合にアサートされる外
部信号（以後ＲＣと略す）であり、ロウアドレス変更伝
達手段として機能する。前記ＲＣもＲＡＳ，ＣＡＳと同
様に制御信号２２としてクロックジェネレータ７に入力
される。本説明では簡単化のため、ロウアドレス“０”
カラムアドレス“１”、ロウアドレス“１”カラムアド
レス“０”、ロウアドレス“１”カラムアドレス
“１”、ロウアドレス”２”カラムアドレス“０”と順
次アクセスしている場合を説明する。

【００２７】クロックジェネレータ７はＲＡＳの立ち下
がりエッジを検出し、これによりロウアドレスラッチ３
１はアドレス信号２０の“０”をラッチし、マルチプレ
クサ３５がロウアドレスラッチ３１の出力を選択して、
ロウアドレス信号２３に“０”を出力する。また、レジ
スタ３３にはロウアドレスの“０”が記憶される。ブロ
ックＡ１０のロウデコーダ１は、ロウアドレス信号２０
の最下位ビットが“０”であるので指定の行を選択し、
ブロックＢ１１のロウデコーダは動作しない。ブロック
Ａ１０では、デコード終了後、ワード線を活性化し、メ
モリセルアレイ３の指定された行データをセンスアンプ
４に取り込む。

【００２８】次に、クロックジェネレータ７はＣＡＳの
立ち下がりエッジを検出し、アドレス信号２０の“１”
をカラムアドレスレジスタ３２にラッチする。このカラ
ムアドレス信号２４に基いてカラムデコーダ２はセンス
アンプ４から対応する列のデータを内部データ信号２５
に出力する。

【００２９】前記列データの出力と同時に、ＲＣがアサ
ートされたのを検出し、加減算器３４は図示しないロウ
アドレス変更方向伝達手段に基いて“１”を加算して、
新たなロウアドレスとして“１”を生成し、且つマルチ
プレクサ３５により新たなロウアドレスをロウアドレス
信号３２に出力する。その後、レジスタ３３に新しいロ
ウアドレス“１”をラッチする。ロウアドレスの最下位
ビットが“１”なので、本実施例ではブロックＢ１１が
選択される。このブロックＢ１１において、新たなロウ
アドレス“１”に対してデコード終了後、ワード線を活
性化し、メモリセルアレイ３の指定された行データをセ
ンスアンプ４に取り込む。

【００３０】入出力バッファ６は、アドレス信号２０に
基いてブロックＡ１０の内部データ信号２５を選択し、
この内部データ信号２５をデータ信号２１に出力する。

【００３１】更に、クロックジェネレータ７はＣＡＳの
立ち上がりエッジを検出し、ブロックＡ１０のローデコ
ーダ１のワード線を非活性にしてセンスアンプ４とメモ
リセルアレイ３とを分離した後、センスアンプ４をプリ
チャージして、次に選択されるサイクルのために初期状
態に戻す。

【００３２】続いて、ＣＡＳの立ち下がりエッジを検出
して、クロックジェネレータ７はカラムアドレスレジス
タ３２に新しいカラムアドレス“０”をラッチする。新
たに選択されたブロックＢ１１でカラムアドレス信号２
４に基いてカラムデコーダ２は、センスアンプ４に取り
込まれた行データのうち該当する列のデータを内部デー
タ信号２５に出力する。入出力バッファ６は、そのブロ
ックＢ１１の内部データ信号２５をデータ信号２１に出
力する。

【００３３】同様に、次のＣＡＳの立ち下がりエッジを
検出して、クロックジェネレータ７はカラムアドレスレ
ジスタ３２に新しいカラムアドレス“１”をラッチす
る。ブロックＢ１１では、カラムアドレス信号２４に基
いてカラムデコーダ２はセンスアンプ４より該当する列
のデータを内部データ信号２５に出力する。入出力バッ
ファ６は、その内部データ信号２５をデータ信号２１に
出力する。

【００３４】前記列のデータの出力と同時に、ＲＣがア
サートされたのを検出し、加減算器３４はレジスタ３３
の現在ロウアドレスに１を加算して新たなロウアドレス
として“２”を生成し、且つこの新たなロウアドレスを
マルチプレクサ３５によりロウアドレス信号２３に出力
する。従って、ブロックＡ１０が再度選択され、このブ
ロックＡ１０において、新たなロウアドレスに対してデ
コード終了後、ワード線を活性化し、ブロックＡ１０の
メモリセルアレイ３の指定された行データをセンスアン
プ４に取り込む。

【００３５】入出力バッファ６は、アドレス信号２０に
基いてブロックＢ１１の前記内部データ信号２５を選択
し、これをデータ信号２１に出力する。

【００３６】更に、クロックジェネレータ７はＣＡＳの
立ち上がりエッジを検出して、ブロックＢ１１のローデ
コーダ１のワード線を非活性にしてセンスアンプ４とメ
モリセルアレイ３とを分離した後、センスアンプ４をプ
リチャージして、次に選択されるサイクルのために初期
状態に戻す。

【００３７】続いて、ＣＡＳの立ち下がりエッジを検出
して、クロックジェネレータ７はカラムアドレスレジス
タ３２に新しいカラムアドレス“０”をラッチする。新
たに選択されたブロックＡ１０では、カラムアドレス信
号２４に基いてカラムデコーダ２はセンスアンプ４から
該当する列のデータを内部データ信号２５に出力する。
入出力バッファ６は、ブロックＡ１０の内部データ信号
２５をデータ信号２１に出力し、その後、ロウアドレス
信号２０に基いてブロックＢ１１の内部データ信号２５
を選択し、これをデータ信号２１に出力する。

【００３８】最後に、クロックジェネレータ７はＲＡＳ
の立ち上がりを検出して、ブロックＡ１０においてロー
デコーダ１のワード線を非活性にしてセンスアンプ４と
メモリセルアレイ３とを分離した後、センスアンプ４を
プリチャージして、サイクルを終了する。

【００３９】したがって、本実施例においては、ページ
アクセス中にロウアドレスの変更の要求があると、選択
中の例えばブロックＡ１０のメモリセルアレイ３とは異
なる他のブロックＢ１１のメモリセルアレイ３を選択
し、活性化して、データを読み出すので、従来のように
選択中のメモリセルアレイ３をセンスアンプ４と分離
し、その後にその分離したセンスアンプ４をプリチャー
ジし、更に新たなロウアドレスを入力して選択中のメモ
リセルアレイ３の該当する行アドレスのデータをセンス
アンプ４にラッチする必要が無く、これ等を行う時間を
不要にして、高速なアクセスが可能になる。

【００４０】しかも、ページアクセス時に、センスアン
プ４に取込まれた行データの中から、カラムアドレス信
号２４に対応する列のデータをデータ信号２１に出力し
ている状態において、選択中の例えばブロックＡ１０の
メモリセルアレイ３とは異なる他のブロックＢ１１のメ
モリセルアレイ３を選択して、新たなロウアドレスに対
応する行データをセンスアンプ４に取込むので、その
分、より一層に高速なアクセスが可能である。

【００４１】本発明の前記第１の実施例の画像メモリを
用い、画像データの一方の次元（例えば横方向）にカラ
ムアドレスを順次割り当て、他方の次元（例えば縦方
向）にロウアドレスを順次割り当てれば、任意の矩形領
域に対して連続してアクセスすることが可能である。

【００４２】（実施例２）次に、本発明の第２の実施例
について図面を参照しながら説明する。図６は本発明の
第２の実施例を示す画像メモリのアドレスコントローラ
のブロック図である。尚、図６に示す本実施例は図１に
示した第１の実施例と同様の構成であるので、同一構成
部分には同一番号を付してその詳細な説明を省略する。

【００４３】同図において、４０はロウアドレスの変化
量を記憶する第１の変化量記憶手段としての第１のレジ
スタであって、サイクル前に“１”が記憶される。ま
た、４１はロウアドレスの変化量を記憶する第２の変化
量記憶手段としての第２のレジスタであって、“Ａ”が
記憶される。４２は選択手段としてのマルチプレクサで
あって、前記第１のレジスタ４０の出力と第２のレジス
タ４１の出力との何れか一方を選択する。３６は加算器
であって、ロウアドレスラッチ３１の出力と前記マルチ
プレクサ４２の出力とを加算する。

【００４４】図７は、本発明の第２の実施例での画像メ
モリのブロック図である。本実施例では、４つのブロッ
クＡ１０、Ｂ１１、Ｃ１２及びＤ１３が備えられ、ロウ
アドレスの下位２ビットが“０”のときブロックＡ１０
が、下位２ビットが“１”のときブロックＢ１１が、下
位２ビットが“２”のときブロックＣ１２が、下位２ビ
ットが“３”のときブロックＤ１３が選択される。尚、
図７に示すブロック図は、前記従来例で説明した図２と
同じ構成であるので、同一構成部分には同一番号を付し
て、その詳細な説明を省略する。

【００４５】次に、以上のように構成されたＤＲＡＭに
ついて以下その動作を説明する。図８は本発明の第２の
実施例の読み出し時のタイミングチャートである。尚、
説明では簡単化のため、ロウアドレス“０”カラムアド
レス“１”、ロウアドレス“１”カラムアドレス
“０”、ロウアドレス“１”カラムアドレス“１”、ロ
ウアドレス”Ａ”カラムアドレス“０”と順次アクセス
している場合について説明する。

【００４６】クロックジェネレータ７はＲＡＳの立ち下
がりエッジを検出し、これによりロウアドレスラッチ３
１はアドレス信号２０の“０”をラッチし、前記マルチ
プレクサ３５はロウアドレスラッチ３１の出力を選択
し、ロウアドレス信号２３に“０”を出力する。ロウア
ドレス信号２３の下位２ビットが“０”であるので、ブ
ロックＡ１０のロウデコーダ１はロウアドレス信号２３
により指定の行を選択し、ブロックＢ１１、ブロックＣ
１２及びブロックＤ１３のロウデコーダ１は動作しな
い。ブロックＡ１０では、デコード終了後、ワード線を
活性化し、ブロックＡ１０のメモリセルアレイ３の指定
された行データをセンスアンプ４に取り込む。

【００４７】次に、クロックジェネレータ７はＣＡＳの
立ち下がりエッジを検出して、カラムアドレスレジスタ
３２に“１”をラッチし、カラムアドレス信号２４に出
力する。このカラムアドレス信号２４に基いてカラムデ
コーダ２は、センスアンプ４に取り込まれた行データの
うち該当する列のデータを内部データ信号２５に出力す
る。

【００４８】同時に、ＲＣがアサートされているので、
マルチプレクサ４２が第１のレジスタ４０を選択し、加
算器３６は現在のロウアドレスに１を加算して新たなロ
ウアドレスとして１を生成し、且つマルチプレクサ３５
により新たなロウアドレス“１”をロウアドレス信号２
３に出力する。これにより下位２ビットが“１”となる
のでブロックＢ１１が選択され、ブロックＣ１２及びブ
ロックＤ１３のロウデコーダ１は動作しない。選択され
たブロックＢ１１では、新たなロウアドレスに対してデ
コード終了後、ワード線を活性化し、ブロックＢ１１の
メモリセルアレイ３の指定された行データをセンスアン
プ４に取り込む。

【００４９】入出力バッファ６は、アドレス信号２０か
らブロックＡ１０の内部データ信号２５を選択し、これ
をデータ信号２１に出力する。

【００５０】続いて、次のＣＡＳの立ち下がりエッジを
検出して、クロックジェネレータ７はカラムアドレスレ
ジスタ３２に新しいカラムアドレス“０”をラッチす
る。新たに選択されたブロックＢ１１では、このカラム
アドレス信号２４に基いてカラムデコーダ２がセンスア
ンプ４よりカラムアドレス信号２４に該当する列のデー
タを内部データ信号２５に出力する。入出力バッファ６
は、ブロックＢ１１のこの内部データ信号２５をデータ
信号２１に出力する。

【００５１】その後、次のＣＡＳの立ち下がりエッジを
検出して、クロックジェネレータ７はカラムアドレスレ
ジスタ３２に“１”をラッチし、これをカラムアドレス
信号２４に出力する。このカラムアドレス信号２４に基
いてブロックＢ１１ではカラムデコーダ２がセンスアン
プ４から該当する列のデータを内部データ信号２５に出
力する。

【００５２】同時に、ＲＣがアサートされ、これにより
マルチプレクサ４２が第２のレジスタ４１を選択し、加
算器３６は現在のロウアドレスに“Ａ”を加算して新た
なロウアドレスとして”Ａ”を生成し、且つマルチプレ
クサ３５により新たなロウアドレス”Ａ”をロウアドレ
ス信号３２に出力する。新たなロウアドレス”Ａ”は最
下位ビット２ビットが“２”であるので、ブロックＣ１
２が選択される。選択されたブロックＣ１２において、
新たなロウアドレスに対してデコード終了後、ワード線
を活性化し、ブロックＣ１２のメモリセルアレイ３の指
定された行データをセンスアンプ４に取り込む。

【００５３】入出力バッファ６は、アドレス信号２０に
基いてブロックＢ１１の内部データ信号２５を選択し、
これをデータ信号２１に出力する。

【００５４】そして、次のＣＡＳの立ち下がりエッジを
検出して、クロックジェネレータ７はカラムアドレスレ
ジスタ３２に新しいカラムアドレス“０”をラッチす
る。新たに選択されたブロックＣ１２では、カラムアド
レス信号２４に基いてカラムデコーダ２はセンスアンプ
４より該当する列のデータを内部データ信号２５に出力
する。

【００５５】入出力バッファ６は、アドレス信号２０か
らブロックＣ１２の内部データ信号２５を選択し、これ
をデータ信号２１に出力する。

【００５６】最後に、クロックジェネレータ７はＲＡＳ
の立ち上がりを検出し、各ブロックＡ１０、Ｂ１１、Ｃ
１２及びＤ１３においてローデコーダ１のワード線を非
活性にしてセンスアンプ４とメモリセルアレイ３とを分
離した後、センスアンプ４をプリチャージして、サイク
ルを終了する。

【００５７】以上説明した本発明の前記第２の実施例の
画像メモリを用いて、同一ロウアドレスで指定される領
域を画像データの矩形領域に割り当て、更にロウアドレ
スの下位２ビットが互いに画像上で隣接しないように前
記矩形領域を割り振る。例えば画像データが６４０画素
ｘ４８０画素で同一アドレスで指定されるサイズが１０
２４画素の場合について、例えば、３２画素ｘ３２画素
の矩形領域を同一ロウアドレスに割り当て、３２画素ｘ
３２画素の矩形領域によって６４０画素Ｘ４８０画素の
画像データを２０矩形領域ｘ１５矩形領域に分割する。
そして、ロウアドレスの下位２ビットが互いに画像上で
隣接しないように前記矩形領域を割り振るために２２矩
形領域ｘ１５矩形領域とし左上から順次右方向にロウア
ドレスを割り振り右端にきたら下方向に移動し、更に左
端へ移動して繰り返すようにロウアドレスを割り振る。
例えば画像の左上の６４画素ｘ６４画素の矩形領域は、
ロウアドレス“０”、“１”、”１６”及び”１７”で
割り振ることとする。

【００５８】このように、本発明の第２の実施例によれ
ば、同一ロウアドレスで指定されるの矩形領域のサイズ
以下の矩形領域のアクセスであれば、前記第１の実施例
と同様に高速にアクセスができる。また、矩形領域のア
クセス中にセンスアンプ４が活性化される回数の低下が
図れるので、低消費電力化も図れる。

【００５９】更に、本実施例では、矩形領域の縦及び横
を、第１及び第２のレジスタ４０、４１に記憶する値
“１”、“Ａ”により設定できるので、この記憶する値
の適宜な変更により、矩形領域の縦及び横を任意に変更
できる。

【００６０】尚、以上の説明では、メモリセルアレイ３
からのデータの読み出しについて説明したが、データの
書き込みについても、メモリセルアレイ３の行及び列の
指定は同様であるので、その説明を省略する。

【００６１】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、複数個のメモリブロックに分割し、ページ
サイクル中にロウアドレスの変更を受け取ると、連続し
た新しいロウアドレスを内部で発生して、選択中のメモ
リセルアレイとは異なる他のメモリセルアレイを活性化
すると共に、新しいロウアドレスを内部に保持したの
で、選択中のメモリセルアレイとセンスアンプとの分離
時間、分離したセンスアンプのプリチャージ時間、及び
新たなロウアドレスの入力により該当する列アドレスの
データをセンスアンプにラッチする時間を無くして、順
次変更して行くロウアドレスに対して高速にアクセスで
きる効果を奏する。

【００６２】また、請求項２記載の発明によれば、内部
でロウアドレスの変化量を記憶したので、同一ロウアド
レスでアクセスできる領域を画像に対して矩形領域とし
て、この矩形領域に対しアドレッシングすることがで
き、同一ロウアドレスでアクセスできる確率を高くして
前記請求項１記載の発明のの高速アクセス化と共に、セ
ンスアンプの活性化回数を少くして、消費電力の低減を
図ることができる。

【００６３】更に、請求項３記載の発明によれば、ペー
ジアクセス中に他のメモリセルアレイを選択して、行デ
ータを予め取込むことができるので、アクセスのより一
層の高速化を図ることができる。

【００６４】加えて、請求項４記載の発明によれば、同
一ロウアドレスでアクセスできる矩形領域を複数個のア
ドレスを使用して任意に設定できる効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例のアドレスコントローラ
のブロック図である。

【図２】従来例を示す画像メモリのブロック図である。

【図３】従来例を示すアドレスコントローラのブロック
図である。

【図４】従来例を示すタイミング図である。

【図５】本発明の第１の実施例のタイミング図である。

【図６】本発明の第２の実施例のアドレスコントローラ
のブロック図である。

【図７】本発明の第２の実施例の画像メモリのブロック
図である。

【図８】本発明の第２の実施例のタイミング図である。

【符号の説明】

１ロウデコーダ２カラムデコーダ３メモリセルアレイ４センスアンプ５アドレスコントローラ６入出力バッファ７クロックジェネレータＲＣロウアドレスチェンジ信号（ロウアドレ
ス変更伝達手段）８行列選択手段２０アドレス信号２１データ信号２２制御信号３３レジスタ（記憶手段）３６加算器４１、４２レジスタ（変化量記憶手段）３４加減算器３５、４２マルチプレクサ（選択手段）

Claims

【特許請求の範囲】

【請求項１】複数個のメモリセルアレイと、前記メモ
リセルアレイの任意の行を選択するロウアドレスに１を
加算又は減算する加減算器と、前記ロウアドレスを記憶
する記憶手段と、前記与えられたロウアドレスと前記加
減算器の出力との何れか一方を選択する選択手段と、ロ
ウアドレスの変更を伝えるロウアドレス変更伝達手段
と、ロウアドレスの変更方向を伝えるロウアドレス変更
方向伝達手段と、前記選択手段の出力の一部を用いて前
記複数個のメモリセルアレイから１つのメモリセルアレ
イを選択し、前記選択手段の出力の残りを用いて前記選
択されたメモリセルアレイの行を選択し、カラムアドレ
スに基いて前記選択されたメモリセルアレイの列を選択
する行列選択手段とを備え、データの読み出し及び書き
込みを行なうことを特徴とする画像メモリ。
【請求項２】少なくとも４個のメモリセルアレイと、
ロウアドレスの変化量を記憶する変化量記憶手段と、与
えられたロウアドレスに前記変化量記憶手段の変化量を
加算する加算器と、前記与えられたロウアドレスと前記
加算器の出力との何れか一方を選択する選択手段と、ロ
ウアドレスの変更を伝えるロウアドレス変更伝達手段
と、前記選択手段の出力の一部を用いて前記複数個のメ
モリセルアレイから１つのメモリセルアレイを選択し、
前記選択手段の出力の残りを用いて前記選択されたメモ
リセルアレイの行を選択し、カラムアドレスに基いて前
記選択されたメモリセルアレイの列を選択する行列選択
手段とを備え、データの読み出し及び書き込みを行なう
ことを特徴とする画像メモリ。
【請求項３】行列選択手段は、選択されたメモリセル
アレイの列をカラムアドレスに基いて選択すると同時
に、ロウアドレス変更伝達手段の出力に基いて、前記選
択されたメモリセルアレイとは異なる他のメモリセルア
レイを選択すると共にこの新たに選択されたメモリセル
アレイの行を選択することを特徴とする請求項１又は請
求項２記載の画像メモリ。
【請求項４】変化量記憶手段は複数備えられ、この複
数の変化量記憶手段の何れか１つを選択する選択手段を
備え、前記選択手段により選択された変化量記憶手段に
記憶される変化量が加算器に出力されることを特徴とす
る請求項２記載の画像メモリ。