JPH09190376A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】データバス幅を増大させることなく、高速なメ
モリデータ転送を行うことができるメモリ制御装置を提
供する。 【解決手段】ＤＲＡＭ制御装置１００は、計数値データ
１０５を出力するカウンタ１０１と、内部クロック１サ
イクル分遅延後、計数値データ１０６を出力するカウン
タ１０２と、外部からの指示信号１０４、カウンタ１０
１及びカウンタ１０２からの計数値データ１０５，１０
６を基に第１のＲＡＳ信号１０７、第１のＣＡＳ信号１
０８、ＷＥ信号１０９、ＯＥ信号１１０、第２のＲＡＳ
信号１１１、第２のＣＡＳ信号１１２と、ＡＤＲ信号１
１３とを生成するデコーダ１０３とを備え、デコーダ１
０３は、カウンタ１０１から出力される計数値データ１
０５と１サイクル遅延後にカウンタ１０２から出力され
る計数値データ１０６を基にＤＲＡＭ２０２のＲＡＳ１
及びＣＡＳ１がアサートするタイミングを、ＤＲＡＭ２
０１のＲＡＳ０及びＣＡＳ０がアサートするタイミング
よりも１サイクルずらし、ＤＲＡＭ２０１とＤＲＡＭ２
０２とを時分割で交互にアクセスするように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置を
制御するメモリ制御装置に関し、特に、データ線を共通
に接続した複数のＤＲＡＭ（Dynamic RAM）を制御する
メモリ制御装置に関する。

【０００２】

【従来の技術】一般に、画像処理装置等の膨大なデータ
量を扱う情報処理装置では、膨大なデータを記憶するた
めに大容量かつ低コストなＤＲＡＭが用いられる。しか
し、一般のＤＲＡＭはデータ転送速度が遅く、高速性を
要求される情報処理装置に対しては必ずしも十分な性能
を発揮できない。したがって、メモリ装置（特に、ＤＲ
ＡＭ）が低速であるという欠点を補うためメモリ装置の
構成を工夫して高速化を図る必要がある。

【０００３】従来のこの種のメモリ装置として、例えば
特開平１−２６３７７６号公報に記載のものがある。こ
の公報に記載されている装置は、データバス幅を２倍に
増やすことによって、一度に記憶されるデータ量を２倍
にして高速化を達成しようとするものである。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のメモリ制御装置にあっては、データバス幅を
増やして高速化を図る構成となっていたため、基板上に
メモリを配置する際に、配線面積が増大するという問題
点があった。

【０００５】また、同様な理由で、メモリデータ入出力
回路を１個のＬＳＩで構成する場合にＬＳＩの外部ピン
数が増大するという欠点があった。

【０００６】すなわち、データバス幅を増やすことによ
って高速化は図れるものの、データバス幅が増すために
メモリ周辺回路の物理的制約が増大するという問題点が
あった。

【０００７】本発明は、上述のような問題点に鑑みてな
されたものであり、データバス幅を増大させることな
く、高速なメモリデータ転送を行うことができるメモリ
制御装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るメモリ制御
装置は、データ線を共通に接続したＮ個のメモリを制御
信号を用いて制御するメモリ制御装置であって、Ｎ個の
メモリに対応したＮ種類のＲＡＳ信号とＮ種類のＣＡＳ
信号を含む制御信号を生成する制御手段を備え、制御手
段は、ｎ番目のメモリを、Ｔ0（ａ＋ｎ／Ｎ）（但し、
Ｔ0はデータ転送周期、ａは任意の整数）のタイミング
でｎ番目のＲＡＳ信号とｎ番目のＣＡＳ信号をアサート
して制御するように構成する。

【０００９】また、制御手段は、Ｎ個のメモリに対応し
たＮ種類のアドレス信号を生成する手段を備え、ｎ番目
のアドレス信号をＴ0（ａ＋ｎ／Ｎ）のタイミングで出
力してｎ番目のメモリを制御する構成としてもよい。

【００１０】また、制御手段は、Ｎ個のメモリに対応し
たＮ種類の出力イネーブル信号を生成する手段を備え、
ｎ番目の出力イネーブル信号をＴ0（ａ＋ｎ／Ｎ）のタ
イミングで出力してｎ番目のメモリを制御する構成とし
てもよい。

【００１１】

【発明の実施の形態】本発明に係るメモリ制御装置は、
ＤＲＡＭ等のメモリ制御装置に適用することができる。

【００１２】図１は本発明の実施形態に係るメモリ制御
装置の構成図である。図１に示すメモリ制御装置は、２
つのＤＲＡＭ２０１及びＤＲＡＭ２０２を制御するＤＲ
ＡＭ制御装置に適用した例である。

【００１３】図１において、ＤＲＡＭ制御装置１００
は、カウンタ１０１、カウンタ１０２、及びデコーダ１
０３から構成され、ＤＲＡＭ制御装置１００は、外部か
ら入力された指示信号１０４を基にアドレス信号ＡＤ
Ｒ、６種のＤＲＡＭ制御信号を生成してＤＲＡＭ２０１
及びＤＲＡＭ２０２を制御する。

【００１４】上記カウンタ１０１及びカウンタ１０２
は、外部より入力された指示信号１０４を基に計数値デ
ータ１０５，１０６をそれぞれ出力する。

【００１５】ここで、上記カウンタ１０１及びカウンタ
１０２は、ページモードアクセスが始まる度に「０」に
リセットされるカウンタであり、上記カウンタ１０１
は、指示信号１０４が入力されると内部を初期化して内
部クロックを入力する毎に計数値を「＋１」加算して計
数値データ１０５を出力し、上記カウンタ１０２は、指
示信号１０４が入力されると、内部クロック１サイクル
分遅延後、内部を初期化して内部クロックが入力する毎
に計数値を「＋１」加算して計数値データ１０６を出力
する。

【００１６】すなわち、上記カウンタ１０２は、上記カ
ウンタ１０１の動作より１サイクル遅れて動作を行うこ
とになる。

【００１７】上記デコーダ１０３は、上記指示信号１０
４、及びカウンタ１０１及びカウンタ１０２からの計数
値データ１０５，１０６を基に６つのＤＲＡＭ制御信
号、すなわち第１のロウアドレスストローブ（ＲＡＳ：
Row Address Strobe）信号１０７（ＲＡＳ０）、第１の
カラムアドレスストローブ（ＣＡＳ：Column Address S
trobe）信号１０８（ＣＡＳ０）、書き込みイネーブル
(ＷＥ：Write Enable)信号１０９、出力イネーブル(Ｏ
Ｅ：Output Enable)信号１１０、第２のＲＡＳ信号１１
１（ＲＡＳ１）、第２のＣＡＳ信号１１２（ＣＡＳ１）
と、アドレス信号（ＡＤＲ信号）１１３とを生成し、内
部クロックに同期してＤＲＡＭ２０１及びＤＲＡＭ２０
２に出力する。この場合、上記デコーダ１０３は、第１
のＲＡＳ信号１０７，第１のＣＡＳ信号１０８をＤＲＡ
Ｍ２０１に、また、第２のＲＡＳ信号１１１，第２のＣ
ＡＳ信号１１２をＤＲＡＭ２０２にそれぞれ出力すると
ともに、ＷＥ信号１０９、ＯＥ信号１１０及びＡＤＲ信
号１１３をＤＲＡＭ２０１及びＤＲＡＭ２０２に出力す
る。

【００１８】上記ＤＲＡＭ２０１及びＤＲＡＭ２０２
は、ＤＲＡＭ制御装置１００からのＤＲＡＭ制御信号、
及びＡＤＲ信号１１３によって書き込みあるいは読み出
しが行われ、共通のデータ信号１１４により外部に出力
される。

【００１９】このように、上記ＤＲＡＭ制御装置１００
は、内部クロックを入力する毎に計数値を「＋１」加算
して計数値データ１０５を出力するカウンタ１０１と、
内部クロック１サイクル分遅延後、内部クロックを入力
する毎に計数値を「＋１」加算して計数値データ１０６
を出力するカウンタ１０２と、外部からの指示信号１０
４、カウンタ１０１及びカウンタ１０２からの計数値デ
ータ１０５，１０６を基に第１のＲＡＳ信号１０７、第
１のＣＡＳ信号１０８、ＷＥ信号１０９、ＯＥ信号１１
０、第２のＲＡＳ信号１１１、第２のＣＡＳ信号１１２
と、ＡＤＲ信号１１３とを生成するデコーダ１０３とを
備え、デコーダ１０３は、第１のＲＡＳ信号１０７，第
１のＣＡＳ信号１０８をＤＲＡＭ２０１に、また、第２
のＲＡＳ信号１１１，第２のＣＡＳ信号１１２をＤＲＡ
Ｍ２０２にそれぞれ出力するとともに、ＷＥ信号１０
９、ＯＥ信号１１０及びＡＤＲ信号１１３をＤＲＡＭ２
０１及びＤＲＡＭ２０２に出力する。

【００２０】この場合、デコーダ１０３は、カウンタ１
０１から出力される計数値データ１０５と、１サイクル
遅延後にカウンタ１０２から出力される計数値データ１
０６を基にＤＲＡＭ２０２のＲＡＳ１及びＣＡＳ１がア
サートするタイミングを、ＤＲＡＭ２０１のＲＡＳ０及
びＣＡＳ０がアサートするタイミングよりも１サイクル
ずらし、ＤＲＡＭ２０１とＤＲＡＭ２０２とを時分割で
交互にアクセスするように制御するものである。

【００２１】以下、上述のように構成されたＤＲＡＭ制
御装置１００の動作を説明する。

【００２２】本メモリ制御装置１００は、ＤＲＡＭ制御
装置１００からＤＲＡＭ２０１に出力する第１のＲＡＳ
信号１０７，第１のＣＡＳ信号１０８に対し、ＤＲＡＭ
２０２に出力する第２のＲＡＳ信号１１１，第２のＣＡ
Ｓ信号１１２のアサート（立ち下がりエッジ）のタイミ
ングを、以下に詳述するように１サイクル遅らせること
によってデータを時分割で入出力可能にし、データバス
幅を増加させることなく高速化させるものである。

【００２３】動作説明の例として、まずＤＲＡＭのペー
ジモードアクセス制御の動作を説明し、次いでＤＲＡＭ
のページモード書き込み動作制御、ＤＲＡＭのページモ
ード書き込み動作制御について詳述する。

【００２４】一般に、ＤＲＡＭのページモードアクセス
（Page Mode Access）は、ＲＡＳ信号をローレベルとし
たままでＣＡＳ信号のレベルを繰り返し反転させること
により、同一ロウアドレス上の異なるカラムアドレスの
データを連続的にアクセスできるモードであり、ＲＡＳ
信号がハイレベルとなるプリチャージ時間を削減できる
ので高速動作が可能になる。例えば、「ＤＲＡＭ ＨＭ
５１４２６０ＡＺ−７」の場合、データ転送サイクル周
期は最小４５ｎｓｅｃである。

【００２５】まず、ＤＲＡＭのページモードアクセス制
御の動作を説明する。

【００２６】まず、外部よりページモードアクセスを行
うように指示信号１０４が入力さると、カウンタ１０１
は内部を初期化して、内部クロックが入力される毎に計
数値を「1」加算して、計数値データ１０５を出力す
る。

【００２７】また、指示信号１０４が入力されると、カ
ウンタ１０２はカウンタ１０１より内部クロック１サイ
クル分遅延した後、内部を初期化して、内部クロックが
入力される毎に計数値を「1」加算して、計数値データ
１０５を出力する。

【００２８】次いで、デコーダ１０３は、計数値データ
１０５，１０６と指示信号１０４とを入力すると、計数
値に応じてＤＲＡＭ制御信号（第１のＲＡＳ信号１０
７、第１のＣＡＳ信号１０８、ＷＥ信号１０９、ＯＥ信
号１１０、第２のＲＡＳ信号１１１、第２のＣＡＳ信号
１１２）及びＡＤＲ信号１１３とを生成し、内部クロッ
クに同期してＤＲＡＭ２０１及びＤＲＡＭ２０２に出力
する。

【００２９】次いで、ＤＲＡＭ２０１は、第１のＲＡＳ
信号１０７、第１のＣＡＳ信号１０８、ＷＥ信号１０
９、ＯＥ信号１１０、及びＡＤＲ信号１１３を入力して
データ信号１１４の入出力を行う。また、ＤＲＡＭ２０
２は、第２のＲＡＳ信号１１１、第２のＣＡＳ信号１１
２、ＷＥ信号１０９、ＯＥ信号１１０、及びＡＤＲ信号
１１３を入力してデータ信号１１４の入出力を行う。こ
の場合、ＤＲＡＭ２０２において第２のＲＡＳ信号１１
１、第２のＣＡＳ信号１１２がアサート（立ち下がりエ
ッジが発生）するタイミングは、ＤＲＡＭ２０１におい
て第１のＲＡＳ信号１０７、第１のＣＡＳ信号１０８が
アサートするタイミングより１サイクル遅らせたものと
なる。

【００３０】ここで、内部クロック２サイクル分が１つ
のＤＲＡＭのデータ転送周期Ｔ0に該当する。

【００３１】次に、図２を参照しながらＤＲＡＭのペー
ジモード書き込み動作について説明する。

【００３２】図２はＤＲＡＭ書き込み動作のタイミング
チャートである。図２において、ＣＬＫ、計数値０、計
数値１、ＲＡＳ０、ＲＡＳ１、ＣＡＳ０、ＣＡＳ１、Ｗ
Ｅ、ＯＥ及びＡＤＲは、それぞれ内部クロック信号、計
数値データ１０５、計数値データ１０６、ＲＡＳ信号１
０７、第２のＲＡＳ信号１１１、第１のＣＡＳ信号１０
８、第２のＣＡＳ信号１１２、ＷＥ信号１０９、ＯＥ信
号１１０及びＡＤＲ信号１１３を表す。また、同図中、
Ｄｉｎはデータ信号１１４のうちＤＲＡＭ２０１又はＤ
ＲＡＭ２０２に入力される信号を示し、Ｄｏｕｔはデー
タ信号１１４のうちＤＲＡＭ２０１又はＤＲＡＭ２０２
から出力される信号を示す。

【００３３】動作例として、ＤＲＡＭ２０１に対し、あ
るロウアドレス「１００」上の異なる３つのカラムアド
レス「５０９」〜「５１１」にデータを書き込んだ後、
別のロウアドレス「１０１」上の異なる２つのカラムア
ドレス「０」「１」にデータを書き込むと同時に、ＤＲ
ＡＭ２０２に対し、あるロウアドレス「２００」上の異
なる２つのカラムアドレス「５１０」「５１１」にデー
タを書き込んだ後、別のロウアドレス「２０１」上の異
なる３つのカラムアドレス「０」〜「２」にデータを書
き込む動作を行うものとする。

【００３４】まず、ＤＲＡＭ制御装置１００にページモ
ード書き込みを示す指示信号１０４が入力され、カウン
タ１０１が動作を開始すると、図２に示すように計数値
０に基づいてデコーダ１０３よりＲＡＳ０、ＣＡＳ０、
ＷＥ、ＯＥ及びＡＤＲの各信号が出力される。ここで、
計数値０が偶数から奇数に変化するタイミングでのみＲ
ＡＳ０及びＣＡＳ０がアサート（立ち下がりエッジが発
生）されるようにデコーダ１０３が構成されている。

【００３５】いま、ＤＲＡＭ２０１は、ＲＡＳ０立ち下
がり時のＡＤＲの値「１００」をロウアドレスとして取
り込み、続いてＣＡＳ０立ち下がり時のＡＤＲの値「５
０９」及びＤｉｎの値「Ａ」をそれぞれカラムアドレス
及び書き込みデータとして取り込み、ロウアドレス「１
００」、カラムアドレス「５０９」の格納場所にデータ
「Ａ」を記憶する。

【００３６】さらに、ＤＲＡＭ２０１は、ＣＡＳ０立ち
下がり時のＡＤＲの値「５１０」及びＤｉｎの値「Ｃ」
をそれぞれカラムアドレス及び書き込みデータとして取
り込み、ロウアドレス「１００」、カラムアドレス「５
１０」の格納場所にデータ「Ｃ」を記憶する。

【００３７】また、カウンタ１０１の動作より１サイク
ル遅れてカウンタ１０２が動作を開始すると、計数値１
に基づいてデコーダ１０３よりＲＡＳ１、ＣＡＳ１、Ｗ
Ｅ、ＯＥ及びＡＤＲの各信号が出力される。ここで、計
数値１が偶数から奇数に変化するタイミングでのみＲＡ
Ｓ１及びＣＡＳ１がアサートされるようにデコーダ１０
３が構成されている。

【００３８】このとき、ＤＲＡＭ２０２は、ＲＡＳ１立
ち下がり時のＡＤＲの値「２００」をロウアドレスとし
て取り込み、続いてＣＡＳ１立ち下がり時のＡＤＲの値
「５１０」及びＤｉｎの値「Ｂ」をそれぞれカラムアド
レス及び書き込みデータとして取り込み、ロウアドレス
「２００」、カラムアドレス「５１０」の格納場所にデ
ータ「Ｂ」を記憶する。

【００３９】さらに、ＤＲＡＭ２０２は、ＣＡＳ１立ち
下がり時のＡＤＲの値「５１１」及びＤｉｎの値「Ｄ」
をそれぞれカラムアドレス及び書き込みデータとして取
り込み、ロウアドレス「２００」、カラムアドレス「５
１１」の格納場所にデータ「Ｄ」を記憶する。

【００４０】なお、アドレスとデータの関係は図４のメ
モリマップで後述する。

【００４１】以下同様な動作を繰り返し、ＤＲＡＭ２０
１について３つのカラムアドレスに対するデータ書き込
み動作及びＤＲＡＭ２０２について２つのカラムアドレ
スに対するデータ書き込み動作が完了すると、次に、Ｄ
ＲＡＭ２０１について２つのカラムアドレスに対するデ
ータ書き込み動作及びＤＲＡＭ２０２について３つのカ
ラムアドレスに対するデータ書き込み動作を行う。

【００４２】ここで、図２に示すＲＡＳ０及びＣＡＳ０
のアサートのタイミングとＲＡＳ１及びＣＡＳ１のアサ
ートのタイミングとを比較すれば明らかなように、ＤＲ
ＡＭ２０２のＲＡＳ１及びＣＡＳ１のアサートのタイミ
ングが、ＤＲＡＭ２０１のＲＡＳ０及びＣＡＳ０のアサ
ートのタイミングよりも１サイクルずれているため、Ｄ
ＲＡＭ２０１とＤＲＡＭ２０２とでは書き込み動作が時
分割で交互に行われることになる。したがって、ＤＲＡ
Ｍ制御装置１００では、ＤＲＡＭ２０１の書き込みデー
タとＤＲＡＭ２０２の書き込みデータとを時分割で交互
に入力することによって、１つのＤＲＡＭを用いる場合
に比べ２倍のデータ転送速度を実現できる。しかも、デ
ータバス幅は１つのＤＲＡＭを用いる場合と同じである
ので装置構成時の物理的制限が少なくて済む利点があ
る。

【００４３】例えば、上記「ＤＲＡＭ ＨＭ５１４２６
０ＡＺ−７」の場合、データ転送サイクル周期は最小４
５ｎｓｅｃであるが、本ＤＲＡＭ制御装置１００によれ
ば４５ｎｓｅｃ／２＝２２．５ｎｓｅｃまで周期を短く
することが可能になる。

【００４４】さらに、従来例ではｎ（ｎは任意の整数）
個のデータを書き込むためにはｎ回立ち下げる必要があ
り、またｎ回立ち上げなければならなかったが、本ＤＲ
ＡＭ制御装置１００では、立ち上げ時に行わない書き込
みを別のＤＲＡＭに対して行うことにより立ち上げてい
る時間を有効に活用することができる。

【００４５】次に、図３を参照しながらＤＲＡＭのペー
ジモード読み出し動作について説明する。

【００４６】図３はＤＲＡＭ読み出し動作のタイミング
チャートである。図３において、ＣＬＫ、計数値０、計
数値１、ＲＡＳ０、ＲＡＳ１、ＣＡＳ０、ＣＡＳ１、Ｗ
Ｅ、ＯＥ及びＡＤＲは、上述した図２の場合と同様であ
る。また、同図中、Ｄｉｎはデータ信号１１４のうちＤ
ＲＡＭ２０１又はＤＲＡＭ２０２に入力される信号を示
し、Ｄｏｕｔはデータ信号１１４のうちＤＲＡＭ２０１
又はＤＲＡＭ２０２から出力される信号を示す。

【００４７】動作例として、ＤＲＡＭ２０１に対し、あ
るロウアドレス「３００」上の異なる２つのカラムアド
レス「５１０」「５１１」からデータを読み出した後、
別のロウアドレス「３０１」上の異なる３つのカラムア
ドレス「０」〜「２」からデータを読み出すと同時に、
ＤＲＡＭ２０２に対し、あるロウアドレス「４００」上
の異なる５つのカラムアドレス「３」〜「７」からデー
タを読み出す動作を行うものとする。

【００４８】まず、ＤＲＡＭ制御装置１００にページモ
ード読み出しを示す指示信号１０４が入力され、カウン
タ１０１が動作を開始すると、計数値０に基づいてデコ
ーダ１０３よりＲＡＳ０、ＣＡＳ０、ＷＥ、ＯＥ及びＡ
ＤＲの各信号が出力される。ここで、ＲＡＳ０及びＣＡ
Ｓ０は、計数値０が偶数から奇数に変化するタイミング
でのみアサートされるようにデコーダ１０３が構成され
ている。

【００４９】いま、ＤＲＡＭ２０１は、ＲＡＳ０立ち下
がり時のＡＤＲの値「３００」をロウアドレスとして取
り込み、続いてＣＡＳ０立ち下がり時のＡＤＲの値「５
１０」をカラムアドレスとして取り込み、ロウアドレス
「３００」、カラムアドレス「５１０」の格納場所から
データ「Ｋ」を読み出す。

【００５０】さらに、ＤＲＡＭ２０１は、ＣＡＳ０立ち
下がり時のＡＤＲの値「５１１」をカラムアドレスとし
て取り込み、ロウアドレス「３００」、カラムアドレス
「５１１」の格納場所からデータ「Ｍ」を読み出す。

【００５１】また、カウンタ１０１の動作より１サイク
ル遅れてカウンタ１０２が動作を開始すると、計数値１
に基づいてデコーダ１０３よりＲＡＳ１、ＣＡＳ１、Ｗ
Ｅ、ＯＥ及びＡＤＲの各信号が出力される。ここで、Ｒ
ＡＳ１及びＣＡＳ１は、計数値１が偶数から奇数に変化
するタイミングでのみアサートされるようにデコーダ１
０３が構成されている。

【００５２】このとき、ＤＲＡＭ２０２は、ＲＡＳ１立
ち下がり時のＡＤＲの値「４００」をロウアドレスとし
て取り込み、続いてＣＡＳ１立ち下がり時のＡＤＲの値
「３」をカラムアドレスとして取り込み、ロウアドレス
「４００」、カラムアドレス「３」の格納場所からデー
タ「Ｌ」を読み出す。

【００５３】さらに、ＤＲＡＭ２０２は、ＣＡＳ１立ち
下がり時のＡＤＲの値「４」をカラムアドレスとして取
り込み、ロウアドレス「４００」、カラムアドレス
「４」の格納場所からデータ「Ｎ」を読み出す。

【００５４】以下同様な動作を繰り返し、ＤＲＡＭ２０
１について２つのカラムアドレスに対するデータ読み出
し動作及びＤＲＡＭ２０２について５つのカラムアドレ
スに対するデータ読み出し動作が完了する。また、ＤＲ
ＡＭ２０１については、前記２つのカラムアドレスに対
するデータ読み出し動作が完了した後、別のロウアドレ
ス上の３つのカラムアドレスに対するデータ読み出し動
作を行う。

【００５５】したがって、図２に示す書き込み動作タイ
ミングの場合と同様に、図３に示す読み出し動作タイミ
ングの場合にあってもＤＲＡＭ２０２のＲＡＳ１及びＣ
ＡＳ１のアサートのタイミングが、ＤＲＡＭ２０２のＲ
ＡＳ０及びＣＡＳ０のアサートのタイミングよりも１サ
イクルずれているため、ＤＲＡＭ２０１とＤＲＡＭ２０
２とでは読み出し動作が時分割で交互に行われることに
なる。これにより、ＤＲＡＭ２０１の読み出しデータと
ＤＲＡＭ２０２の読み出しデータとが時分割で交互に入
力できるので、１つのＤＲＡＭを用いる場合に比べ２倍
のデータ転送速度を実現できる。しかも、データバス幅
は１つのＤＲＡＭを用いる場合と同じであるので装置構
成時の物理的制限が少なくて済む利点がある。

【００５６】例えば、上記「ＤＲＡＭ ＨＭ５１４２６
０ＡＺ−７」の場合、データ転送サイクル周期は最小４
５ｎｓｅｃであるが、本ＤＲＡＭ制御装置１００によれ
ば４５ｎｓｅｃ／２＝２２．５ｎｓｅｃまで周期を短く
することが可能になる。

【００５７】さらに、従来例ではｎ（ｎは任意の整数）
個のデータを読み出すためにはｎ回立ち下げる必要があ
り、またｎ回立ち上げなければならなかったが、本ＤＲ
ＡＭ制御装置１００では、立ち上げ時に行わない読み出
しを別のＤＲＡＭに対して行うことにより立ち上げてい
る時間を有効に活用することができる。

【００５８】図４は、図２及び図３に示す動作タイミン
グとメモリマップの関係を示す図である。図４おいて、
符号３０１はＤＲＡＭ２０１に対応したメモリマップを
表し、符号３０２はＤＲＡＭ２０２に対応したメモリマ
ップを表す。メモリマップ２０１，２０２において、縦
軸がロウアドレス、横軸がカラムアドレスを表し、縦軸
・横軸上の数値は、それぞれ該当データのロウアドレ
ス、カラムアドレスを示している。例えば、アドレス
（ＲＯＷ，ＣＯＬ）は、ロウアドレスＲＯＷ，カラムア
ドレスＣＯＬを示す。

【００５９】上述したように、ＤＲＡＭの書き込み動作
（図２、図４参照）では、ＤＲＡＭ２０１についてはア
ドレス（１００，５０９）にデータ「Ａ」が、アドレス
（１００，５１０）にデータ「Ｃ」が、アドレス（１０
０，５１１）にデータ「Ｅ」が、アドレス（１０１，
０）にデータ「Ｇ」が、アドレス（１０１，１）にデー
タ「Ｉ」がそれぞれ格納される。

【００６０】さらに、ＤＲＡＭ２０２についてはアドレ
ス（２００，５１０）にデータ「Ｂ」が、アドレス（２
００，５１１）にデータ「Ｄ」が、アドレス（２０１，
０）にデータ「Ｆ」が、アドレス（２０１，１）にデー
タ「Ｈ」が、アドレス（２０１，２）にデータ「Ｊ」が
それぞれ格納される。

【００６１】また、ＤＲＡＭの読み出し動作（図３、図
４参照）では、ＤＲＡＭ２０１についてはアドレス（３
００，５１０）からデータ「Ｋ」が、アドレス（３０
０，５１１）からデータ「Ｍ」が、アドレス（３０１，
０）からデータ「Ｑ」が、アドレス（３０１，１）から
データ「Ｓ」が、アドレス（３０１，２）からデータ
「Ｔ」がそれぞれ出力される。

【００６２】さらに、ＤＲＡＭ２０２についてはアドレ
ス（４００，３）からデータ「Ｌ」が、アドレス（４０
０，４）からデータ「Ｎ」が、アドレス（４００，５）
からデータ「Ｏ」が、アドレス（４００，６）からデー
タ「Ｐ」が、アドレス（４００，７）からデータ「Ｒ」
がそれぞれ出力される。

【００６３】以上説明したように、本実施形態に係るＤ
ＲＡＭ制御装置１００は、計数値データ１０５を出力す
るカウンタ１０１と、内部クロック１サイクル分遅延
後、内部クロックを入力する毎に計数値を「＋１」加算
して計数値データ１０６を出力するカウンタ１０２と、
外部からの指示信号１０４、カウンタ１０１及びカウン
タ１０２からの計数値データ１０５，１０６を基に第１
のＲＡＳ信号１０７、第１のＣＡＳ信号１０８、ＷＥ信
号１０９、ＯＥ信号１１０、第２のＲＡＳ信号１１１、
第２のＣＡＳ信号１１２と、ＡＤＲ信号１１３とを生成
するデコーダ１０３とを備え、デコーダ１０３は、カウ
ンタ１０１から出力される計数値データ１０５と１サイ
クル遅延後にカウンタ１０２から出力される計数値デー
タ１０６を基にＤＲＡＭ２０２のＲＡＳ１及びＣＡＳ１
がアサートするタイミングを、ＤＲＡＭ２０１のＲＡＳ
０及びＣＡＳ０がアサートするタイミングよりも１サイ
クルずらし、ＤＲＡＭ２０１とＤＲＡＭ２０２とを時分
割で交互にアクセスするように構成している。

【００６４】特に、ＤＲＡＭ制御装置１００では、デー
タ信号１１４を共通に入出力可能な２つのＤＲＡＭ２０
１又はＤＲＡＭ２０２を制御する場合、第１のＤＲＡＭ
２０１のデータ転送周期Ｔ0（図２、図３では内部クロ
ック２サイクル分）に対して第１のＲＡＳ信号１０７及
び第１のＣＡＳ信号１０８がアサートされるタイミング
を時刻Ｔ0ａ（ａは任意の整数）に限定し、第２のＲＡ
Ｓ信号１１１及び第２のＣＡＳ信号１１２がアサートさ
れるタイミングを時刻Ｔ0（ａ＋１／２）に限定するよ
うにしているので、ＤＲＡＭ２０１の書き込み／読み出
しデータとＤＲＡＭ２０２の書き込み／読み出しデータ
とが時分割で交互に入力されることになり、データバス
幅を増やすことなくデータ転送速度を２倍にすることが
可能になる。

【００６５】したがって、データバス幅の増加に伴うメ
モリ周辺回路の物理的制約を受けることなく高速なメモ
リデータ転送ができることとなり、画像処理装置等高速
性を要求される情報処理装置に適用して好適である。

【００６６】なお、本実施形態に係るＤＲＡＭ制御装置
１００では、２つのＤＲＡＭに対し２種類のＲＡＳ信号
及びＣＡＳ信号を発生するようにＤＲＡＭ制御装置を構
成した例について説明したが、個々のＤＲＡＭのタイミ
ングを正常動作させることができるものであれば２つの
ＤＲＡＭに限定されることなく、Ｎ個のＤＲＡＭに対し
Ｎ種類のＲＡＳ信号及びＣＡＳ信号を発生するようにＤ
ＲＡＭ制御装置を構成してもよい。この場合、１つのＤ
ＲＡＭのデータ転送周期Ｔ0に対し、ｎ番目のＲＡＳ信
号とｎ番目のＣＡＳ信号がアサートされるタイミングを
時刻Ｔ0（ａ＋ｎ／Ｎ）（ａは任意の整数）に限定する
ようにすることにより、１番目のＤＲＡＭからｎ番目の
ＤＲＡＭまでのＮ個のＤＲＡＭが順次時分割でデータア
クセスされることになり、ＤＲＡＭが１つの場合に比べ
データバス幅を増やすことなくＮ倍のデータ転送速度を
得ることができる。

【００６７】また、本実施形態に係るＤＲＡＭ制御装置
１００では、２つのＤＲＡＭに対し２種類のＲＡＳ信号
及びＣＡＳ信号を発生するようにＤＲＡＭ制御装置を構
成した例について説明したが、ＤＲＡＭを制御できる信
号であればＲＡＳ信号及びＣＡＳ信号以外にも適用可能
である。例えば、上述した２種類のＲＡＳ信号及びＣＡ
Ｓ信号と同様に、アドレス信号又はＯＥ信号についても
２種類の信号を発生して２つのＤＲＡＭにそれぞれ入力
するようにＤＲＡＭ制御装置を構成してもよい。この場
合、２種類の信号を発生するためのアドレス信号又は出
力イネーブル（ＯＥ）信号の信号線が増加するものの、
データバス幅の大きいＤＲＡＭ（例えば、３２ビットＤ
ＲＡＭ）を使用する装置ではデータ線を含む全配線数を
増やすことなく本実施形態に係るＤＲＡＭ制御装置１０
０と同様な効果を得ることができる。

【００６８】また、本実施形態に係るＤＲＡＭ制御装置
１００では、ＤＲＡＭ制御装置１００がＤＲＡＭのペー
ジモードアクセスを制御する場合について説明したが、
ページモードによらない通常のランダムアクセスやニブ
ルモード（Nibble Mode）、スタティックコラムモード
（Static Column Mode）に対してもデコーダ１０３によ
るデコードを変更することによって実現することがで
き、同様な効果を得ることができる。

【００６９】また、上述の構成では、メモリ装置とし
て、ＤＲＡＭを用いているが、メモリ装置であればすべ
て適用可能であり、例えば擬似スタティックＲＡＭであ
っても同様の効果を得ることができる。

【００７０】さらに、上記ＤＲＡＭ制御装置１００を構
成するカウンタやデコーダの数、種類接続状態などは前
述した上述の実施形態に限られないことは言うまでもな
い。

【００７１】

【発明の効果】本発明に係るメモリ制御装置では、制御
手段がＮ個のメモリに対応したＮ種類のＲＡＳ信号とＮ
種類のＣＡＳ信号を含む制御信号を生成し、ｎ番目のメ
モリを、Ｔ0（ａ＋ｎ／Ｎ）のタイミングでｎ番目のＲ
ＡＳ信号とｎ番目のＣＡＳ信号をアサートして制御する
ように構成しているので、データバス幅を増やすことな
くデータ転送速度をｎ倍にすることが可能になる。した
がって、データバス幅の増加に伴うメモリ周辺回路の物
理的制約を受けることなく高速なメモリデータ転送を実
現することができ、高速性を要求される情報処理装置に
適用して好適である。

【００７２】また、本発明に係るメモリ制御装置では、
制御手段が、Ｎ個のメモリに対応したＮ種類のアドレス
信号を生成する手段を備え、ｎ番目のアドレス信号をＴ
0（ａ＋ｎ／Ｎ）のタイミングで出力してｎ番目のメモ
リを制御するように構成しているので、データバス幅の
大きいメモリを使用する装置に適用するとデータ線を含
む全配線数を増やすことなく高速なメモリデータ転送を
実現することができる。

【００７３】また、本発明に係るメモリ制御装置では、
制御手段が、Ｎ個のメモリに対応したＮ種類の出力イネ
ーブル信号を生成する手段を備え、ｎ番目の出力イネー
ブル信号をＴ0（ａ＋ｎ／Ｎ）のタイミングで出力して
ｎ番目のメモリを制御するように構成しているので、デ
ータバス幅の大きいメモリを使用する装置に適用すると
データ線を含む全配線数を増やすことなく高速なメモリ
データ転送を実現することができる。

【図面の簡単な説明】

【図１】本発明を適用した実施の形態に係るメモリ制御
装置の構成を示すブロック図である。

【図２】上記メモリ制御装置のＤＲＡＭ書き込み動作の
タイミングチャートである。

【図３】上記メモリ制御装置のＤＲＡＭ読み出し動作の
タイミングチャートである。

【図４】上記メモリ制御装置の動作タイミングとメモリ
マップの関係を示す図である。

【符号の説明】

１００ ＤＲＡＭ制御装置、１０１ カウンタ、１０２
カウンタ１０２、１０３ デコーダ１０３、１０４
指示信号１０４、１０５，１０６ 計数値データ、１０
７ 第１のロウアドレスストローブ（ＲＡＳ）信号 １
０８ 第１のカラムアドレスストローブ（ＣＡＳ）信
号、１０９ 書き込みイネーブル(ＷＥ)信号、１１０
出力イネーブル(ＯＥ)信号、１１１ 第２のＲＡＳ信
号、１１２第２のＣＡＳ信号 １１３ アドレス信号
（ＡＤＲ信号）、２０１ ＤＲＡＭ、２０２ ＤＲＡＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ線を共通に接続したＮ個（Ｎは任
   意の整数）のメモリを制御信号を用いて制御するメモリ
   制御装置であって、 前記Ｎ個のメモリに対応したＮ種類のＲＡＳ信号とＮ種
   類のＣＡＳ信号を含む制御信号を生成する制御手段を備
   え、 前記制御手段は、ｎ番目（ｎは１からＮのうちの任意の
   整数）のメモリを、 Ｔ0（ａ＋ｎ／Ｎ） （但し、Ｔ0はデータ転送周期、ａ
   は任意の整数） のタイミングでｎ番目のＲＡＳ信号とｎ番目のＣＡＳ信
   号をアサートして制御するように構成したことを特徴と
   するメモリ制御装置。
2. 【請求項２】 前記制御手段は、Ｎ個のメモリに対応し
   たＮ種類のアドレス信号を生成する手段を備え、 ｎ番目のアドレス信号をＴ0（ａ＋ｎ／Ｎ）のタイミン
   グで出力してｎ番目のメモリを制御するように構成した
   ことを特徴とする請求項１に記載のメモリ制御装置。
3. 【請求項３】 前記制御手段は、Ｎ個のメモリに対応し
   たＮ種類の出力イネーブル信号を生成する手段を備え、 ｎ番目の出力イネーブル信号をＴ0（ａ＋ｎ／Ｎ）のタ
   イミングで出力してｎ番目のメモリを制御するように構
   成したことを特徴とする請求項１に記載のメモリ制御装
   置。