JPH09128289A - 多メモリバンクパーティション内のデータをインターリーブする方法及びシステム及びそれに用いられるメモリ - Google Patents
多メモリバンクパーティション内のデータをインターリーブする方法及びシステム及びそれに用いられるメモリInfo
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- JPH09128289A JPH09128289A JP8178314A JP17831496A JPH09128289A JP H09128289 A JPH09128289 A JP H09128289A JP 8178314 A JP8178314 A JP 8178314A JP 17831496 A JP17831496 A JP 17831496A JP H09128289 A JPH09128289 A JP H09128289A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
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Abstract
(57)【要約】
【課題】 Ｐメモリバンクにわたるデータワードの２n
通りのインターリービングをなす方法及びシステムを提
供する。 【解決手段】 各メモリバンクは２n パーティションに
分割される。データワード（画素）アドレス空間はＰの
連続的なシーケンスに分割された。データワードアドレ
スの各Ｐシーケンスは２n パーティションの唯一の群に
関連づけられる。各群では各パーティションは異なるメ
モリバンク内にある。Ｐシーケンスのそれぞれのデータ
ワードアドレスはそのパーティションの関連する群にわ
たりインターリーブされる。データワードアドレスのシ
ーケンスのインターリービングでデータワードアドレス
は交互にラウンドロビン方式でパーティションの群内の
シーケンシャルメモリアドレスに関連づけられる。この
方法及びシステムはＰが２の羃乗でない場合に特に応用
可能である。
通りのインターリービングをなす方法及びシステムを提
供する。 【解決手段】 各メモリバンクは２n パーティションに
分割される。データワード（画素）アドレス空間はＰの
連続的なシーケンスに分割された。データワードアドレ
スの各Ｐシーケンスは２n パーティションの唯一の群に
関連づけられる。各群では各パーティションは異なるメ
モリバンク内にある。Ｐシーケンスのそれぞれのデータ
ワードアドレスはそのパーティションの関連する群にわ
たりインターリーブされる。データワードアドレスのシ
ーケンスのインターリービングでデータワードアドレス
は交互にラウンドロビン方式でパーティションの群内の
シーケンシャルメモリアドレスに関連づけられる。この
方法及びシステムはＰが２の羃乗でない場合に特に応用
可能である。
Description
【０００１】関連する出願 以下の特許及び特許出願は本出願の出願人に譲渡された
ものであり、本出願に含まれる。 １． Ｓｈｕ−Ｗｅｉ Ｗａｎｇ，Ｗｅｉ−Ｋｕｏ Ｃ
ｈｉａ，Ｃｈｕｎ−Ｋａｉ Ｈｕａｎｇ，Ｃｈｕｎ−Ｃ
ｈｉｅ Ｈｓｉａｏによる１９９３年９月１３日発行の
米国特許第５４２２６５７号，”Ａ Ｇｒａｐｈｉｃｓ
ＭｅｍｏｒｙＡｒｃｈｉｅｃｔｕｒｅ Ｆｏｒ Ｍｕ
ｌｔｉ−ｍｏｄｅ ＤｉｓｐｌａｙＳｙｓｔｅｍ” ２． Ｗｅｉ−Ｋｕｏ Ｃｈｉａ，Ｊｉｕｎｎ−Ｍｉｎ
Ｊｕｅ，Ｇｅｎ−Ｈｏｎｇ Ｃｈｅｎ，Ｃｈｉｈ−Ｙ
ｕａｎ Ｌｉｕによる１９９２年２月１９日発行の米国
特許第５３２１４２５号，”Ｒｅｓｏｌｕｔｉｏｎ Ｉ
ｎｄｅｐｅｎｄｅｎｔ Ｓｃｒｅｅｎ Ｒｅｆｒｅｓｈ
Ｓｔｒａｔｅｇｙ” ３． Ｗｅｎ−Ｊａｎｎ Ｙａｎｇ，Ｃｈｉｈ−Ｙｕａ
ｎ Ｌｉｕ，Ｂｏｒ−Ｃｈｕａｎ Ｋｕｏによる１９９
１年１０月７日発行の米国特許第５２６８６８２号，”
Ｒｅｓｏｌｕｔｉｏｎ Ｉｎｄｅｐｅｎｄｅｎｔ Ｒａ
ｓｔｅｒ Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ” ４． Ｃｈｅｕｎ−ＳｏｎｇＬｉｎ，Ｂｏｒ−Ｃｈｕａ
ｎ Ｋｕｏ，Ｒｏｎｇ−Ｃｈｕｎｇ Ｃｈｅｎによる１
９９１年１０月７日発行の米国特許第５２６８６８１
号，”Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｗｉ
ｔｈ Ｇｒａｐｈｉｃ Ｇｅｎｅｒａｔｏｒ Ｉｎｃｌ
ｕｄｉｎｇ Ａ Ｄｉｖｉｄｅ ｂｙ Ｆｉｖｅ Ｄｉ
ｖｉｄｅｒ” 上記特許及び特許出願の内容をここに参考として引用す
る。
ものであり、本出願に含まれる。 １． Ｓｈｕ−Ｗｅｉ Ｗａｎｇ，Ｗｅｉ−Ｋｕｏ Ｃ
ｈｉａ，Ｃｈｕｎ−Ｋａｉ Ｈｕａｎｇ，Ｃｈｕｎ−Ｃ
ｈｉｅ Ｈｓｉａｏによる１９９３年９月１３日発行の
米国特許第５４２２６５７号，”Ａ Ｇｒａｐｈｉｃｓ
ＭｅｍｏｒｙＡｒｃｈｉｅｃｔｕｒｅ Ｆｏｒ Ｍｕ
ｌｔｉ−ｍｏｄｅ ＤｉｓｐｌａｙＳｙｓｔｅｍ” ２． Ｗｅｉ−Ｋｕｏ Ｃｈｉａ，Ｊｉｕｎｎ−Ｍｉｎ
Ｊｕｅ，Ｇｅｎ−Ｈｏｎｇ Ｃｈｅｎ，Ｃｈｉｈ−Ｙ
ｕａｎ Ｌｉｕによる１９９２年２月１９日発行の米国
特許第５３２１４２５号，”Ｒｅｓｏｌｕｔｉｏｎ Ｉ
ｎｄｅｐｅｎｄｅｎｔ Ｓｃｒｅｅｎ Ｒｅｆｒｅｓｈ
Ｓｔｒａｔｅｇｙ” ３． Ｗｅｎ−Ｊａｎｎ Ｙａｎｇ，Ｃｈｉｈ−Ｙｕａ
ｎ Ｌｉｕ，Ｂｏｒ−Ｃｈｕａｎ Ｋｕｏによる１９９
１年１０月７日発行の米国特許第５２６８６８２号，”
Ｒｅｓｏｌｕｔｉｏｎ Ｉｎｄｅｐｅｎｄｅｎｔ Ｒａ
ｓｔｅｒ Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ” ４． Ｃｈｅｕｎ−ＳｏｎｇＬｉｎ，Ｂｏｒ−Ｃｈｕａ
ｎ Ｋｕｏ，Ｒｏｎｇ−Ｃｈｕｎｇ Ｃｈｅｎによる１
９９１年１０月７日発行の米国特許第５２６８６８１
号，”Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｗｉ
ｔｈ Ｇｒａｐｈｉｃ Ｇｅｎｅｒａｔｏｒ Ｉｎｃｌ
ｕｄｉｎｇ Ａ Ｄｉｖｉｄｅ ｂｙ Ｆｉｖｅ Ｄｉ
ｖｉｄｅｒ” 上記特許及び特許出願の内容をここに参考として引用す
る。
【０００２】
【発明の属する技術分野】本発明はコンピュータシステ
ム内のメモリ記憶に関し、より詳細には例えばグラフィ
ック制御器のようなコンピュータシステムのメモリバン
ク内のデータをインターリービングすることに関する。
ム内のメモリ記憶に関し、より詳細には例えばグラフィ
ック制御器のようなコンピュータシステムのメモリバン
ク内のデータをインターリービングすることに関する。
【０００３】
【従来の技術】図１に従来のコンピュータシステム１０
を示す。コンピュータシステム１０はプロセッサ１２、
主メモリ１４、ディスクメモリ１６、キーボードやマウ
スのような入力デバイス１８を有する。デバイス１２−
１８はバス２０に接続され、これはこれらのデバイス１
２ー１８のそれぞれ間で命令及び情報のようなデータを
搬送する。グラフィック制御器３０はまたバス２０に接
続される。示されるようにグラフィック制御器３０は描
画プロセッサ３１、スクリーンリフレッシュ制御器３
３、メモリ制御器３２を含む。描画プロセッサ３１とス
クリーンリフレッシュ制御器３３はメモリ制御器３２に
画素アドレスを出力する。メモリ制御器３２はフレーム
バッファ３４のアドレス入力に接続される。例示的にフ
レームバッファ３４は複数のメモリ回路３６−１、３６
−２、３６−３、３６−４からなる。例示的にメモリ回
路３６−１、３６−２、３６−３、３６−４はテキサス
インスツルメントが製造しているＴＭＳ４４Ｃ２５１の
ようなＶＲＡＭ又はビデオランダムアクセス、又はＤＲ
ＡＭ又はダイナミックランダムアクセスメモリである。
フレームバッファ３４から出力された画素データはアナ
ログビデオ信号を形成するデジタル／アナログ変換器
（ＤＡＣ）４０に入力される。このように形成されたア
ナログビデオ信号は例えばラスタースキャンフォーマッ
トで例えば陰極線管球（ＣＲＴ）又は液晶表示（ＬＣ
Ｄ）モニターのような表示デバイス４２上に表示され
る。
を示す。コンピュータシステム１０はプロセッサ１２、
主メモリ１４、ディスクメモリ１６、キーボードやマウ
スのような入力デバイス１８を有する。デバイス１２−
１８はバス２０に接続され、これはこれらのデバイス１
２ー１８のそれぞれ間で命令及び情報のようなデータを
搬送する。グラフィック制御器３０はまたバス２０に接
続される。示されるようにグラフィック制御器３０は描
画プロセッサ３１、スクリーンリフレッシュ制御器３
３、メモリ制御器３２を含む。描画プロセッサ３１とス
クリーンリフレッシュ制御器３３はメモリ制御器３２に
画素アドレスを出力する。メモリ制御器３２はフレーム
バッファ３４のアドレス入力に接続される。例示的にフ
レームバッファ３４は複数のメモリ回路３６−１、３６
−２、３６−３、３６−４からなる。例示的にメモリ回
路３６−１、３６−２、３６−３、３６−４はテキサス
インスツルメントが製造しているＴＭＳ４４Ｃ２５１の
ようなＶＲＡＭ又はビデオランダムアクセス、又はＤＲ
ＡＭ又はダイナミックランダムアクセスメモリである。
フレームバッファ３４から出力された画素データはアナ
ログビデオ信号を形成するデジタル／アナログ変換器
（ＤＡＣ）４０に入力される。このように形成されたア
ナログビデオ信号は例えばラスタースキャンフォーマッ
トで例えば陰極線管球（ＣＲＴ）又は液晶表示（ＬＣ
Ｄ）モニターのような表示デバイス４２上に表示され
る。
【０００４】表示デバイス４２は画素の配列を有する表
示スクリーンを有する。配列は１０２４ｘ７６８，１１
５２ｘ９００，１２８０ｘ１０２４，１６００ｘ１２０
０等々のような多くの解像度を有する。リフレッシュ動
作ではグラフィック制御器３０のスクリーンリフレッシ
ュ制御器３３は行−列の順にフレームバッファ３４から
のフレームの各画素を検索する（読み出す）。画素の検
索は表示デバイス４２の行−列ラスタスキャンに同期
し、それにより適切な輝度及び彩度信号が表示スクリー
ンの各画素位置上に表示される。
示スクリーンを有する。配列は１０２４ｘ７６８，１１
５２ｘ９００，１２８０ｘ１０２４，１６００ｘ１２０
０等々のような多くの解像度を有する。リフレッシュ動
作ではグラフィック制御器３０のスクリーンリフレッシ
ュ制御器３３は行−列の順にフレームバッファ３４から
のフレームの各画素を検索する（読み出す）。画素の検
索は表示デバイス４２の行−列ラスタスキャンに同期
し、それにより適切な輝度及び彩度信号が表示スクリー
ンの各画素位置上に表示される。
【０００５】図２はＶＲＡＭ３６−１から３６−４を詳
細に示す。各ＶＲＡＭ３６−１から３６−４は画素デー
タを記憶する複数の記憶配置を有する２次元メモリ配列
４４を含む。メモリ配列４４の記憶位置はメモリ配列行
とメモリ配列列とで構成される。各記憶配置はメモリ配
列行アドレス成分とメモリ配列列アドレス成分とを含む
メモリアドレスにより指示される。説明のためにＶＲＡ
Ｍ３６−１から３６−４は５１２メモリ配列行及び５１
２メモリ配列列を有するそれぞれ２５６Ｋ＊４ビットの
容量を有する。そのようにして各アドレスは９ビットメ
モリ配列行アドレス成分アドレス［１７：９］と９ビッ
トメモリ配列列アドレス成分アドレス［８：０］とを含
む１８ビットアドレス［１７：０］を有する。特定のメ
モリ位置がアクセスされた（例えばデータが特定の位置
に書き込まれ、又は読み出された）ときにメモリ配置の
１８ビットアドレスはＶＲＡＭ３６−１、３６−２、３
６−３、又は３６−４に入力される。それぞれの行及び
列アドレス成分はそれぞれＸ−デコーダ４６及びＹ−デ
コーダ４８に入力される。制御信号はまた行アドレスス
トローブ（ＲＡＳ）信号及び列アドレスストローブ行及
び列アドレス成分をＹ−デコーダ４６及びＸ−デコーダ
内にストローブ、即ち記憶する。データアクセス（読み
取り又は書き込み）はアドレスされたメモリ位置に対し
て生ずる。ＲＡＳ信号は常に発生される必要がないもの
である。あるメモリ回路３６−１から３６−４では複数
のメモリ配置がメモリ配列４４の同じ行にアクセスされ
る場合にはＣＡＳ信号のみが列アドレス成分を変化する
ために発生される必要がある。そのようなメモリ回路で
同じ行への多数のシーケンシャルアクセスは異なる行へ
のシーケンシャルアクセスより少ない時間ですむ。（フ
レームバッファ３４がスタティックランダムアクセスメ
モリ又はＳＲＡＭで実現されている場合にはＲＡＳ及び
ＣＡＳ信号は単一チップイネーブル信号ＣＥにより置き
換えられる）。
細に示す。各ＶＲＡＭ３６−１から３６−４は画素デー
タを記憶する複数の記憶配置を有する２次元メモリ配列
４４を含む。メモリ配列４４の記憶位置はメモリ配列行
とメモリ配列列とで構成される。各記憶配置はメモリ配
列行アドレス成分とメモリ配列列アドレス成分とを含む
メモリアドレスにより指示される。説明のためにＶＲＡ
Ｍ３６−１から３６−４は５１２メモリ配列行及び５１
２メモリ配列列を有するそれぞれ２５６Ｋ＊４ビットの
容量を有する。そのようにして各アドレスは９ビットメ
モリ配列行アドレス成分アドレス［１７：９］と９ビッ
トメモリ配列列アドレス成分アドレス［８：０］とを含
む１８ビットアドレス［１７：０］を有する。特定のメ
モリ位置がアクセスされた（例えばデータが特定の位置
に書き込まれ、又は読み出された）ときにメモリ配置の
１８ビットアドレスはＶＲＡＭ３６−１、３６−２、３
６−３、又は３６−４に入力される。それぞれの行及び
列アドレス成分はそれぞれＸ−デコーダ４６及びＹ−デ
コーダ４８に入力される。制御信号はまた行アドレスス
トローブ（ＲＡＳ）信号及び列アドレスストローブ行及
び列アドレス成分をＹ−デコーダ４６及びＸ−デコーダ
内にストローブ、即ち記憶する。データアクセス（読み
取り又は書き込み）はアドレスされたメモリ位置に対し
て生ずる。ＲＡＳ信号は常に発生される必要がないもの
である。あるメモリ回路３６−１から３６−４では複数
のメモリ配置がメモリ配列４４の同じ行にアクセスされ
る場合にはＣＡＳ信号のみが列アドレス成分を変化する
ために発生される必要がある。そのようなメモリ回路で
同じ行への多数のシーケンシャルアクセスは異なる行へ
のシーケンシャルアクセスより少ない時間ですむ。（フ
レームバッファ３４がスタティックランダムアクセスメ
モリ又はＳＲＡＭで実現されている場合にはＲＡＳ及び
ＣＡＳ信号は単一チップイネーブル信号ＣＥにより置き
換えられる）。
【０００６】典型的には画素は各それぞれのＶＲＡＭ３
６−１から３６−４から検索された（読み出された）よ
りも高い速度で表示されなければならない。例えば画素
データは９ｎｓｅｃ毎に一画素データの速度で発生され
なければならない。しかしながらＶＲＡＭ３６−１から
単一の画素を検索する場合の遅延が３５ｎｓｅｃであ
る。そのような高い速度で画素を表示することを可能に
するために画素データは図２に示されるようにＶＲＡＭ
３６−１、３６−２、３６−３、３６−４にわたり典型
的にはインターリーブされる。図２では各行を形成する
画素のシーケンスがラウンドロビンの方法でＶＲＡＭ３
６−１から３６−４に交互に記憶される。例えば表示デ
バイス４２の表示スクリーンの行０上の表示される画素
データの列を考える。表示デバイスの行０の列０に記憶
される画素データはＶＲＡＭ３６−１内のアドレス０
（メモリ配列４４の行０コラム０）に記憶される。行０
の列１に表示される次の画素はＶＲＡＭ３６−２内のア
ドレス０（メモリ配列４４の行０コラム０）に記憶され
る。行０の列２に表示される次の画素はＶＲＡＭ３６−
３内のアドレス０（メモリ配列４４の行０コラム０）に
記憶される。行０の列３に表示される次の画素はＶＲＡ
Ｍ３６−４内のアドレス０（メモリ配列４４の行０コラ
ム０）に記憶される。行０の列４に表示される次の画素
はＶＲＡＭ３６−１内のアドレス０（メモリ配列４４の
行０コラム１）に記憶され、以下同様。
６−１から３６−４から検索された（読み出された）よ
りも高い速度で表示されなければならない。例えば画素
データは９ｎｓｅｃ毎に一画素データの速度で発生され
なければならない。しかしながらＶＲＡＭ３６−１から
単一の画素を検索する場合の遅延が３５ｎｓｅｃであ
る。そのような高い速度で画素を表示することを可能に
するために画素データは図２に示されるようにＶＲＡＭ
３６−１、３６−２、３６−３、３６−４にわたり典型
的にはインターリーブされる。図２では各行を形成する
画素のシーケンスがラウンドロビンの方法でＶＲＡＭ３
６−１から３６−４に交互に記憶される。例えば表示デ
バイス４２の表示スクリーンの行０上の表示される画素
データの列を考える。表示デバイスの行０の列０に記憶
される画素データはＶＲＡＭ３６−１内のアドレス０
（メモリ配列４４の行０コラム０）に記憶される。行０
の列１に表示される次の画素はＶＲＡＭ３６−２内のア
ドレス０（メモリ配列４４の行０コラム０）に記憶され
る。行０の列２に表示される次の画素はＶＲＡＭ３６−
３内のアドレス０（メモリ配列４４の行０コラム０）に
記憶される。行０の列３に表示される次の画素はＶＲＡ
Ｍ３６−４内のアドレス０（メモリ配列４４の行０コラ
ム０）に記憶される。行０の列４に表示される次の画素
はＶＲＡＭ３６−１内のアドレス０（メモリ配列４４の
行０コラム１）に記憶され、以下同様。
【０００７】画素データがスクリーンリフレッシュ動作
中に読み出されるときにはスクリーンリフレッシュ制御
器３３（図１）は表示デバイス４２（図１）の表示速度
（例えば９ｎｓｅｃ）で画素の画素アドレスを出力す
る。メモリ制御器３２は画素アドレスをメモリアドレス
に変換し、各メモリアドレスをラウンドロビンの方式で
ＶＲＡＭ３６−１から３６−４へ交互に出力する。即ち
第一のアドレスはＶＲＡＭ３６−１に出力され、第二の
アドレスはＶＲＡＭ３６−２に出力され、第三のアドレ
スはＶＲＡＭ３６−３に出力され、第四のアドレスはＶ
ＲＡＭ３６−４に出力され、第五のアドレスはＶＲＡＭ
３６−１に出力される、等々。ＶＲＡＭ３６−１は第二
のＶＲＡＭ３６−２が第二の画素データのアドレスを受
けるときに第一のデータの読み出しを完了していないこ
とに注意する。実際この例ではＶＲＡＭ３６−２、３６
−３、３６−４の全てが第二、第三、第四の画素データ
を受けるまで第一の画素データの読み出しは完了しな
い。斯くして読み出し動作は表示デバイス４２の表示速
度で画素データが発生するために各ＶＲＡＭ３６−１か
ら３６−４で同時に生じる。
中に読み出されるときにはスクリーンリフレッシュ制御
器３３（図１）は表示デバイス４２（図１）の表示速度
（例えば９ｎｓｅｃ）で画素の画素アドレスを出力す
る。メモリ制御器３２は画素アドレスをメモリアドレス
に変換し、各メモリアドレスをラウンドロビンの方式で
ＶＲＡＭ３６−１から３６−４へ交互に出力する。即ち
第一のアドレスはＶＲＡＭ３６−１に出力され、第二の
アドレスはＶＲＡＭ３６−２に出力され、第三のアドレ
スはＶＲＡＭ３６−３に出力され、第四のアドレスはＶ
ＲＡＭ３６−４に出力され、第五のアドレスはＶＲＡＭ
３６−１に出力される、等々。ＶＲＡＭ３６−１は第二
のＶＲＡＭ３６−２が第二の画素データのアドレスを受
けるときに第一のデータの読み出しを完了していないこ
とに注意する。実際この例ではＶＲＡＭ３６−２、３６
−３、３６−４の全てが第二、第三、第四の画素データ
を受けるまで第一の画素データの読み出しは完了しな
い。斯くして読み出し動作は表示デバイス４２の表示速
度で画素データが発生するために各ＶＲＡＭ３６−１か
ら３６−４で同時に生じる。
【０００８】ここで用語”それにわたってインターリー
ビングがなされるバンクの数”及び”Ｎ通りのインター
リービング”を明らかにしなければならない。それにわ
たってインターリービングがなされるバンクの数はイン
ターリーブされたデータを受けるメモリバンクの全数で
ある。Ｎ通りのインターリービングはデータがラウンド
ロビンの方法でＮメモリバンクに割り当てられることを
意味する。即ち各ラウンドでデータはそれにわたってイ
ンターリービングがなされたメモリバンクのＮの数のみ
に記憶される。上記の例ではそれにわたってインターリ
ービングがなされたバンクの数は４であり、４通りのイ
ンターリービングがなされる。以下で説明するようにＮ
通りのインターリービングではＮはそれにわたってイン
ターリービングがなされるバンクの数と等しくなる必要
はない。
ビングがなされるバンクの数”及び”Ｎ通りのインター
リービング”を明らかにしなければならない。それにわ
たってインターリービングがなされるバンクの数はイン
ターリーブされたデータを受けるメモリバンクの全数で
ある。Ｎ通りのインターリービングはデータがラウンド
ロビンの方法でＮメモリバンクに割り当てられることを
意味する。即ち各ラウンドでデータはそれにわたってイ
ンターリービングがなされたメモリバンクのＮの数のみ
に記憶される。上記の例ではそれにわたってインターリ
ービングがなされたバンクの数は４であり、４通りのイ
ンターリービングがなされる。以下で説明するようにＮ
通りのインターリービングではＮはそれにわたってイン
ターリービングがなされるバンクの数と等しくなる必要
はない。
【０００９】インターリービングはメモリアーキテクチ
ャー設計に対して問題を有する。特にほとんどのインタ
ーリービング技術は利用可能なメモリ回路を等しい大き
さのバンクに分ける。データに対するメモリアドレスの
特定のビットはバンク選択ビットとして用いられる。例
えば図２で、データに対するアドレスは、例え１８ビッ
トのみが各ＶＲＡＭメモリ配列の各メモリ記憶配置をア
ドレスするために必要であっても２０ビット長である。
各データワードのアドレスの２つの最下位ビットはメモ
リバンク選択器として用いられる。斯くして２つの最下
位ビットが’００’である場合にはＶＲＡＭ３６−１が
データを記憶するよう選択される。２つの最下位ビット
が’０１’である場合にはＶＲＡＭ３６−２がデータを
記憶するよう選択される、等々。この技術の問題はメモ
リバンクの数は２の羃乗即ち２バンク、４バンク、８バ
ンク、等々でなければならないことである。メモリ回路
は２５６Ｋ，１Ｍ，４Ｍ等々のような固定された大きさ
にのみが適合する。データの４バイトとして１０２４ｘ
７６８解像度に対する画素データを記憶するフレームバ
ッファを考える。そのようなフレームバッファはそれぞ
れ１Ｍバイトの３つのＶＲＡＭで実現可能である。しか
しながらインターリービングを提供するためにそれぞれ
が少なくとも４つの１Ｍバイトのバンクが設けられなけ
ればならない。要約すると必要とされる以上のメモリ容
量がインターリービングを許容するために設けられなけ
ればならない。
ャー設計に対して問題を有する。特にほとんどのインタ
ーリービング技術は利用可能なメモリ回路を等しい大き
さのバンクに分ける。データに対するメモリアドレスの
特定のビットはバンク選択ビットとして用いられる。例
えば図２で、データに対するアドレスは、例え１８ビッ
トのみが各ＶＲＡＭメモリ配列の各メモリ記憶配置をア
ドレスするために必要であっても２０ビット長である。
各データワードのアドレスの２つの最下位ビットはメモ
リバンク選択器として用いられる。斯くして２つの最下
位ビットが’００’である場合にはＶＲＡＭ３６−１が
データを記憶するよう選択される。２つの最下位ビット
が’０１’である場合にはＶＲＡＭ３６−２がデータを
記憶するよう選択される、等々。この技術の問題はメモ
リバンクの数は２の羃乗即ち２バンク、４バンク、８バ
ンク、等々でなければならないことである。メモリ回路
は２５６Ｋ，１Ｍ，４Ｍ等々のような固定された大きさ
にのみが適合する。データの４バイトとして１０２４ｘ
７６８解像度に対する画素データを記憶するフレームバ
ッファを考える。そのようなフレームバッファはそれぞ
れ１Ｍバイトの３つのＶＲＡＭで実現可能である。しか
しながらインターリービングを提供するためにそれぞれ
が少なくとも４つの１Ｍバイトのバンクが設けられなけ
ればならない。要約すると必要とされる以上のメモリ容
量がインターリービングを許容するために設けられなけ
ればならない。
【００１０】インターリービングはまた分割メモリ１４
と関連して考えられている。しかしながら解決すべき問
題は若干異なる。ほとんどのコンピュータシステム１０
は多くのＤＲＡＭからなる分割メモリ１４を設けられて
いる。典型的にはＤＲＡＭはバンクで構成される。コン
ピュータシステム１０はメモリバンクスロットの全てで
はないがある部分を占めるある量のＤＲＡＭを付けて売
られている（通常ＤＲＡＭのＩＣは単一インラインメモ
リモジュール又はＳＩＭＭと称される小さなプリント回
路カード上にはんだ付けされ、このＳＩＭＭはそれぞれ
のメモリバンクスロットに挿入される）。そのようにし
て、付加的な空のバンクスロットは全体の記憶容量を増
加するためにより多くのＤＲＡＭを付加するのに利用可
能である。分割メモリ１４は多数のメモリ回路の異なる
順列及び記憶容量を設けうるよう設計されている。従来
技術は特定の最小アクセス時間が得られる必要がない
が、分割メモリ１４のアクセス時間を減少するためにイ
ンターリービングを用いることを示唆している。
と関連して考えられている。しかしながら解決すべき問
題は若干異なる。ほとんどのコンピュータシステム１０
は多くのＤＲＡＭからなる分割メモリ１４を設けられて
いる。典型的にはＤＲＡＭはバンクで構成される。コン
ピュータシステム１０はメモリバンクスロットの全てで
はないがある部分を占めるある量のＤＲＡＭを付けて売
られている（通常ＤＲＡＭのＩＣは単一インラインメモ
リモジュール又はＳＩＭＭと称される小さなプリント回
路カード上にはんだ付けされ、このＳＩＭＭはそれぞれ
のメモリバンクスロットに挿入される）。そのようにし
て、付加的な空のバンクスロットは全体の記憶容量を増
加するためにより多くのＤＲＡＭを付加するのに利用可
能である。分割メモリ１４は多数のメモリ回路の異なる
順列及び記憶容量を設けうるよう設計されている。従来
技術は特定の最小アクセス時間が得られる必要がない
が、分割メモリ１４のアクセス時間を減少するためにイ
ンターリービングを用いることを示唆している。
【００１１】米国特許第５２６９０１０号は複数のメモ
リバンクに対してＲＡＳ及びＣＡＳ信号を発生するメモ
リ制御器を記載している。各メモリバンクは同じＲＡＳ
及びＣＡＳ信号を受ける２つのメモリ回路を有する。各
メモリバンクは異なる記憶容量を有しうる。メモリ制御
器はまた特定のインターリービングスキームが示されて
いないが、インターリービングを実施する。
リバンクに対してＲＡＳ及びＣＡＳ信号を発生するメモ
リ制御器を記載している。各メモリバンクは同じＲＡＳ
及びＣＡＳ信号を受ける２つのメモリ回路を有する。各
メモリバンクは異なる記憶容量を有しうる。メモリ制御
器はまた特定のインターリービングスキームが示されて
いないが、インターリービングを実施する。
【００１２】米国特許第５３０１２９２号はメモリバン
クにわたる２通り（ｗａｙ）、４通りインターリービン
グ、又はインターリービングなしの回路について記載し
ている。この回路は各バンクのメモリ容量が同じである
必要がないメモリアーキテクチャー用に特に設計され
る。しかしながらバンクが同一であるときにメモリ制御
回路はバンクの２の羃乗の数にわたるデータワード及び
ブロックの２又は４方式インターリービングを用いる。
特定のインターリービングの例は開示されていない。
クにわたる２通り（ｗａｙ）、４通りインターリービン
グ、又はインターリービングなしの回路について記載し
ている。この回路は各バンクのメモリ容量が同じである
必要がないメモリアーキテクチャー用に特に設計され
る。しかしながらバンクが同一であるときにメモリ制御
回路はバンクの２の羃乗の数にわたるデータワード及び
ブロックの２又は４方式インターリービングを用いる。
特定のインターリービングの例は開示されていない。
【００１３】米国特許第５０５１８８９号はページ（例
えばデータワードの２Ｋバイトブロック）を異なるメモ
リバンク内にインターリーブする方法を開示している。
ページの大きさはバンクのメモリ配列の全行に記憶され
うるデータの量と同じになるように選択される。これは
ＲＡＳ信号を発生せずに全ページの検索を可能にする。
この特許ではＮ通りのインターリービングに対する数Ｎ
はそれにわたってインターリービングがなされるバンク
の数と等しい。
えばデータワードの２Ｋバイトブロック）を異なるメモ
リバンク内にインターリーブする方法を開示している。
ページの大きさはバンクのメモリ配列の全行に記憶され
うるデータの量と同じになるように選択される。これは
ＲＡＳ信号を発生せずに全ページの検索を可能にする。
この特許ではＮ通りのインターリービングに対する数Ｎ
はそれにわたってインターリービングがなされるバンク
の数と等しい。
【００１４】米国特許第５３４１４８６号は２の羃乗と
異なるメモリバンクの数（例えば７メモリバンク）を備
えるメモリインターリービング技術が開示される。メモ
リバンクは２の羃乗の複数の部分集合に分割される。例
えば７つのメモリバンクは４つのバンクの部分集合と２
つのバンクの部分集合と１つのバンクの部分集合とに分
割される。データワードのアドレス空間は各部分集合の
容量に適合する適切な連続領域に分割される。例えばデ
ータワードアドレス空間は４／７，２／７，１／７の連
続領域に分割される。４／７領域にアドレスされるデー
タワードは４つのバンクの第一の部分集合にわたり４通
りにインターリーブされる。２／７領域にアドレスされ
るデータワードは２つのバンクの第２の部分集合にわた
り２通りにインターリーブされる。最終的に１／７領域
にアドレスされるデータワードは１つのバンクの最後の
部分集合に記憶される。少なくともＮ通りのインターリ
ービングに対する数Ｎはそれにわたってインターリービ
ングがなされるそれぞれの部分集合内のバンクの数と等
しい。
異なるメモリバンクの数（例えば７メモリバンク）を備
えるメモリインターリービング技術が開示される。メモ
リバンクは２の羃乗の複数の部分集合に分割される。例
えば７つのメモリバンクは４つのバンクの部分集合と２
つのバンクの部分集合と１つのバンクの部分集合とに分
割される。データワードのアドレス空間は各部分集合の
容量に適合する適切な連続領域に分割される。例えばデ
ータワードアドレス空間は４／７，２／７，１／７の連
続領域に分割される。４／７領域にアドレスされるデー
タワードは４つのバンクの第一の部分集合にわたり４通
りにインターリーブされる。２／７領域にアドレスされ
るデータワードは２つのバンクの第２の部分集合にわた
り２通りにインターリーブされる。最終的に１／７領域
にアドレスされるデータワードは１つのバンクの最後の
部分集合に記憶される。少なくともＮ通りのインターリ
ービングに対する数Ｎはそれにわたってインターリービ
ングがなされるそれぞれの部分集合内のバンクの数と等
しい。
【００１５】米国特許第５２９３６０７号は例えば７メ
モリバンクのような２の羃乗以外のメモリバンク数を備
えうるメモリアーキテクチャーを開示している。データ
ワードは一度にメモリバンクの４つの”動く”部分集合
内にインターリーブされる。即ちデータワードはバンク
１−４にわたりシーケンシャルにインターリーブされ、
それからバンク２−５にわたりシーケンシャルにインタ
ーリーブされ、それからバンク３−６にわたりシーケン
シャルにインターリーブされ、それからバンク４、５、
６、１にわたりシーケンシャルにインターリーブされ、
等々。データは更にまたインターリーブされる間にシー
ケンシャルでないアドレスに記憶される。例えばバンク
１−４にわたるインターリーブされた方法で表示スクリ
ーンの行０、列０，１，２，３，４，５，．．に対する
画素データの記憶を考える。行０、列０に対する画素デ
ータはバンク１のメモリアドレス０に記憶される。行
０、列１に対する画素データはバンク２のメモリアドレ
ス１に記憶される。行０、列２に対する画素データはバ
ンク３のメモリアドレス２に記憶される。行０、列３に
対する画素データはバンク４のメモリアドレス３に記憶
される。行０、列４に対する画素データはバンク１のメ
モリアドレス４に記憶される。行０、列５に対する画素
データはバンク２のメモリアドレス５に記憶される、等
々。故に４通りのインターリービングは７つのメモリバ
ンクにわたりなされた。この場合にはＮ通りのインター
リービングに対する数Ｎはそれにわたってインターリー
ビングがなされるバンクの数と等しくない。
モリバンクのような２の羃乗以外のメモリバンク数を備
えうるメモリアーキテクチャーを開示している。データ
ワードは一度にメモリバンクの４つの”動く”部分集合
内にインターリーブされる。即ちデータワードはバンク
１−４にわたりシーケンシャルにインターリーブされ、
それからバンク２−５にわたりシーケンシャルにインタ
ーリーブされ、それからバンク３−６にわたりシーケン
シャルにインターリーブされ、それからバンク４、５、
６、１にわたりシーケンシャルにインターリーブされ、
等々。データは更にまたインターリーブされる間にシー
ケンシャルでないアドレスに記憶される。例えばバンク
１−４にわたるインターリーブされた方法で表示スクリ
ーンの行０、列０，１，２，３，４，５，．．に対する
画素データの記憶を考える。行０、列０に対する画素デ
ータはバンク１のメモリアドレス０に記憶される。行
０、列１に対する画素データはバンク２のメモリアドレ
ス１に記憶される。行０、列２に対する画素データはバ
ンク３のメモリアドレス２に記憶される。行０、列３に
対する画素データはバンク４のメモリアドレス３に記憶
される。行０、列４に対する画素データはバンク１のメ
モリアドレス４に記憶される。行０、列５に対する画素
データはバンク２のメモリアドレス５に記憶される、等
々。故に４通りのインターリービングは７つのメモリバ
ンクにわたりなされた。この場合にはＮ通りのインター
リービングに対する数Ｎはそれにわたってインターリー
ビングがなされるバンクの数と等しくない。
【００１６】同じフレームバッファ３４（図１）は異な
る解像度で表示モニタ４２（図１）上の画素を表示する
ために用いられる。少なくともメモリ配列４４（図１）
の行及び列の寸法は典型的には表示スクリーンの行及び
列寸法とは適合しない。フレームバッファ３４（図１）
内にデータを記憶する１つの方法は表示スクリーン上の
画素データの各列をＶＲＡＭ内の対応する行に関連づけ
ることである。斯くして表示スクリーンの行０上の画素
データはＶＲＡＭ３６−１から３６−４の行０上にのみ
に記憶され、表示スクリーンの行１上の画素データはＶ
ＲＡＭ３６−１から３６−４の行１上にのみに記憶さ
れ、等々。このような方法で画素データを記憶するため
にＶＲＡＭ３６−１から３６−４は画素データの全表示
スクリーンクリーンを記憶するために充分広いメモリ配
列を有さなければならない。例えば表示が１１５２ｘ９
００であり、及びインターリービングが４つのＶＲＡＭ
３６−１から３６−４にわたる場合にＶＲＡＭは少なく
ともそれぞれ２８８列を有するメモリ配列を有するよう
に設けられる。問題はＶＲＡＭメモリ配列の寸法が２の
整数の羃乗であることである。故に最も近い適合するＶ
ＲＡＭは５１２行のものである。それゆえデータは各Ｖ
ＲＡＭの列の後半の２２４列に記憶されない。これは図
３に示される。同様にして付加的なＶＲＡＭ３６−５、
３６−６、３６−７、３６−８は表示スクリーン上に表
示されうる画素データの全ての９００列を収容するため
に必要とされる。全体においてフレームバッファ３４の
記憶容量の約５０．２％のみが表示スクリーン上に表示
する画素データのフレームを記憶するために用いられ
る。
る解像度で表示モニタ４２（図１）上の画素を表示する
ために用いられる。少なくともメモリ配列４４（図１）
の行及び列の寸法は典型的には表示スクリーンの行及び
列寸法とは適合しない。フレームバッファ３４（図１）
内にデータを記憶する１つの方法は表示スクリーン上の
画素データの各列をＶＲＡＭ内の対応する行に関連づけ
ることである。斯くして表示スクリーンの行０上の画素
データはＶＲＡＭ３６−１から３６−４の行０上にのみ
に記憶され、表示スクリーンの行１上の画素データはＶ
ＲＡＭ３６−１から３６−４の行１上にのみに記憶さ
れ、等々。このような方法で画素データを記憶するため
にＶＲＡＭ３６−１から３６−４は画素データの全表示
スクリーンクリーンを記憶するために充分広いメモリ配
列を有さなければならない。例えば表示が１１５２ｘ９
００であり、及びインターリービングが４つのＶＲＡＭ
３６−１から３６−４にわたる場合にＶＲＡＭは少なく
ともそれぞれ２８８列を有するメモリ配列を有するよう
に設けられる。問題はＶＲＡＭメモリ配列の寸法が２の
整数の羃乗であることである。故に最も近い適合するＶ
ＲＡＭは５１２行のものである。それゆえデータは各Ｖ
ＲＡＭの列の後半の２２４列に記憶されない。これは図
３に示される。同様にして付加的なＶＲＡＭ３６−５、
３６−６、３６−７、３６−８は表示スクリーン上に表
示されうる画素データの全ての９００列を収容するため
に必要とされる。全体においてフレームバッファ３４の
記憶容量の約５０．２％のみが表示スクリーン上に表示
する画素データのフレームを記憶するために用いられ
る。
【００１７】代替的に従来技術は図４に示すような画素
データを記憶する線形アドレッシング方法を示唆してき
た。米国特許第５３２１４２５号、５２６８６８２号、
５２６８６８１号を参照すること。示されるのはメモリ
配列の行は表示スクリーンの対応する行の画素データに
厳密に割り当てられてはいない。むしろ記憶位置はラス
タスキャン表示順を増加するために各画素に対して厳密
にシーケンシャル順に割り当てられる。そのようにして
各行の画素データは各ＶＲＡＭでシーケンシャルで連続
的に記憶される。例えば２５６Ｋ＊４ＶＲＡＭを用いる
１１５２ｘ９００表示スクリーンに対する上記の例を考
える。行０、列０，４，８，１２，．．．，１１４８の
画素データはＶＲＡＭ２６−１の行０、列０，１，２，
３，．．．，２８７に記憶される。行１、列０，４，
８，１２，．．．，８９６の画素データはＶＲＡＭ３６
−１の行０、列２８８，２８９，２９０，２９
１，．．．，５１１に記憶される。ＶＲＡＭ３６−１に
記憶される表示スクリーンの行１の残りの画素データ、
即ち、列９００，９０４，９０８，．．．，１１４８の
画素データはＶＲＡＭ３６−１のメモリ配列４４の行
１、列０，１，２，．．．，６３に記憶される。同様に
してＶＲＡＭ３６−２は行０、列１，５，９，１
３，．．．，１１４９の画素を行０、列０，１，２，
３，．．．，２８７に、行０、列０，５，９，１
３，．．．，８９７の画素をＶＲＡＭ３６−２の行０、
列２８８，２８９，２９０，２９１，．．．，５１１
に、等々記憶する。線形アドレッシング方式はフレーム
バッファ３４内に記憶容量を維持する利点を有する。
データを記憶する線形アドレッシング方法を示唆してき
た。米国特許第５３２１４２５号、５２６８６８２号、
５２６８６８１号を参照すること。示されるのはメモリ
配列の行は表示スクリーンの対応する行の画素データに
厳密に割り当てられてはいない。むしろ記憶位置はラス
タスキャン表示順を増加するために各画素に対して厳密
にシーケンシャル順に割り当てられる。そのようにして
各行の画素データは各ＶＲＡＭでシーケンシャルで連続
的に記憶される。例えば２５６Ｋ＊４ＶＲＡＭを用いる
１１５２ｘ９００表示スクリーンに対する上記の例を考
える。行０、列０，４，８，１２，．．．，１１４８の
画素データはＶＲＡＭ２６−１の行０、列０，１，２，
３，．．．，２８７に記憶される。行１、列０，４，
８，１２，．．．，８９６の画素データはＶＲＡＭ３６
−１の行０、列２８８，２８９，２９０，２９
１，．．．，５１１に記憶される。ＶＲＡＭ３６−１に
記憶される表示スクリーンの行１の残りの画素データ、
即ち、列９００，９０４，９０８，．．．，１１４８の
画素データはＶＲＡＭ３６−１のメモリ配列４４の行
１、列０，１，２，．．．，６３に記憶される。同様に
してＶＲＡＭ３６−２は行０、列１，５，９，１
３，．．．，１１４９の画素を行０、列０，１，２，
３，．．．，２８７に、行０、列０，５，９，１
３，．．．，８９７の画素をＶＲＡＭ３６−２の行０、
列２８８，２８９，２９０，２９１，．．．，５１１
に、等々記憶する。線形アドレッシング方式はフレーム
バッファ３４内に記憶容量を維持する利点を有する。
【００１８】インターリービング及び線形メモリアドレ
ッシングの両方が結合することが好ましい。米国特許第
５３４９３７２号は結合されたインターリービング及び
線形アドレッシング技術を記載する。この特許によれば
画素データは３つのメモリバンクにわたってインターリ
ーブされ、リニアアドレッシングはメモリバンク内の画
素データの記憶を構成するために用いられる。各バンク
は５１２行及び５１２列を有する単一ＶＲＡＭを含む。
ッシングの両方が結合することが好ましい。米国特許第
５３４９３７２号は結合されたインターリービング及び
線形アドレッシング技術を記載する。この特許によれば
画素データは３つのメモリバンクにわたってインターリ
ーブされ、リニアアドレッシングはメモリバンク内の画
素データの記憶を構成するために用いられる。各バンク
は５１２行及び５１２列を有する単一ＶＲＡＭを含む。
【００１９】従来技術の解決策はメモリバンクの任意の
数及び可変のインターリービングの一般的な場合に対し
て完全に適切なものはない。米国特許第５２６９０１０
号は柔軟なメモリ制御器を記載しているが、特定のメモ
リインターリービング技術は記載していない。米国特許
第５３０１２９２号はデータワード又はページの（２の
羃乗に等しい多数のＤＲＡＭバンクにわたる）２通り、
４通りインターリービングをなすメモリ制御回路を記載
しているが、２の羃乗でないメモリバンクの数にわたる
インターリーブをいかにするかは開示されていない。米
国特許第５０５１８８９号はページを２モリバンクにわ
たってインターリーブする方法を開示し、それによりＲ
ＡＳ制御信号は多数のシーケンシャルアクセスが同じペ
ージで生ずるのを回避する。再びこの特許は２の羃乗で
ないメモリバンクの数にわたるインターリーブをいかに
するかは開示されていない。米国特許第５３４１４８６
号は２の羃乗と異なる多数のメモリバンクの数を備える
メモリインターリービング技術が開示され、ここでメモ
リバンクは２の羃乗の複数の部分集合に分割される。し
かしながらそれにわたってインターリービングが発生す
るバンクの数は各部分集合にわたって変化し、例えば４
通りのインターリービングが４つのバンクの部分集合に
わたって用いられる一方で２通りのインターリービング
が２つのバンクの部分集合にわたって用いられる。これ
は少なくとも４通りのインターリービングが正確な速度
で画素データを検索するために必要である場合にはＶＲ
ＡＭ内で用いられえない。米国特許第５２９３６０７号
はメモリバンク数が２の羃乗以外の場合にメモリバンク
の４つの”動く”部分集合にわたりデータをインターリ
ーブする方法を開示する。しかしながらインターリービ
ング方法はバンク内で正確なバンク及びメモリアドレス
の両方を決定する複雑な回路を必要とする複雑なもので
ある。米国特許第５３４９３７２号は結合されたインタ
ーリービング及び線形アドレッシングを用い、画素デー
タは３つのメモリバンクにわたってインターリーブされ
る。しかしながらインターリービング方法はモジュロー
３計算が３通りのインターリービングを達成するために
必要なためまた複雑である。更にまた他のどのような任
意の数のバンク（その数は２の羃乗でない）にわたるイ
ンターリービングに対する又は３つのバンクにわたる２
の羃乗、即ち２n 通りのインターリービングを提供する
説明もなされていない。
数及び可変のインターリービングの一般的な場合に対し
て完全に適切なものはない。米国特許第５２６９０１０
号は柔軟なメモリ制御器を記載しているが、特定のメモ
リインターリービング技術は記載していない。米国特許
第５３０１２９２号はデータワード又はページの（２の
羃乗に等しい多数のＤＲＡＭバンクにわたる）２通り、
４通りインターリービングをなすメモリ制御回路を記載
しているが、２の羃乗でないメモリバンクの数にわたる
インターリーブをいかにするかは開示されていない。米
国特許第５０５１８８９号はページを２モリバンクにわ
たってインターリーブする方法を開示し、それによりＲ
ＡＳ制御信号は多数のシーケンシャルアクセスが同じペ
ージで生ずるのを回避する。再びこの特許は２の羃乗で
ないメモリバンクの数にわたるインターリーブをいかに
するかは開示されていない。米国特許第５３４１４８６
号は２の羃乗と異なる多数のメモリバンクの数を備える
メモリインターリービング技術が開示され、ここでメモ
リバンクは２の羃乗の複数の部分集合に分割される。し
かしながらそれにわたってインターリービングが発生す
るバンクの数は各部分集合にわたって変化し、例えば４
通りのインターリービングが４つのバンクの部分集合に
わたって用いられる一方で２通りのインターリービング
が２つのバンクの部分集合にわたって用いられる。これ
は少なくとも４通りのインターリービングが正確な速度
で画素データを検索するために必要である場合にはＶＲ
ＡＭ内で用いられえない。米国特許第５２９３６０７号
はメモリバンク数が２の羃乗以外の場合にメモリバンク
の４つの”動く”部分集合にわたりデータをインターリ
ーブする方法を開示する。しかしながらインターリービ
ング方法はバンク内で正確なバンク及びメモリアドレス
の両方を決定する複雑な回路を必要とする複雑なもので
ある。米国特許第５３４９３７２号は結合されたインタ
ーリービング及び線形アドレッシングを用い、画素デー
タは３つのメモリバンクにわたってインターリーブされ
る。しかしながらインターリービング方法はモジュロー
３計算が３通りのインターリービングを達成するために
必要なためまた複雑である。更にまた他のどのような任
意の数のバンク（その数は２の羃乗でない）にわたるイ
ンターリービングに対する又は３つのバンクにわたる２
の羃乗、即ち２n 通りのインターリービングを提供する
説明もなされていない。
【００２０】
【発明が解決しようとする課題】故に本発明の目的は従
来技術の欠点を解決することにある。また本発明の目的
は２の羃乗でないメモリバンクの数にわたる２の羃乗、
即ち２n 通りのインターリービングを提供することにあ
る。
来技術の欠点を解決することにある。また本発明の目的
は２の羃乗でないメモリバンクの数にわたる２の羃乗、
即ち２n 通りのインターリービングを提供することにあ
る。
【００２１】
【課題を解決するための手段】これらのそして他の目的
は本発明により達成される。例示的に本発明は２の羃乗
でないメモリバンクの数にわたる２n 通り（ｎは整数＞
０）のインターリービングを提供する。従来技術と異な
り、小規模の回路を用いてアドレスをメモリバンクへ変
換することを可能にする簡単な方法が提供される。
は本発明により達成される。例示的に本発明は２の羃乗
でないメモリバンクの数にわたる２n 通り（ｎは整数＞
０）のインターリービングを提供する。従来技術と異な
り、小規模の回路を用いてアドレスをメモリバンクへ変
換することを可能にする簡単な方法が提供される。
【００２２】本発明の実施例によればＰ＞２メモリバン
ク内でデータをインターリービングする方法が提供され
る。Ｐメモリバンクのそれぞれの記憶位置は２n のパー
ティションに分割され、ここでｎ≧１である。次にデー
タワードのシーケンシャルブロックのアドレスはＰシー
ケンス内に分割される。Ｐ・２n メモリバンクパーティ
ションは分割の各群内の２n パーティションの各一つが
異なるメモリバンク内に配置されるように２n パーティ
ションの群内に群化される。２n メモリバンクパーティ
ションのＰ群のそれぞれはデータワードアドレスのＰシ
ーケンスの異なる一つと関連づけられる。データワード
アドレスの各シーケンスはラウンドロビン方式でパーテ
ィションの関連した群の２n パーティションにわたりイ
ンターリーブされる。即ちアドレスのシーケンス内のア
ドレスの２n のシーケンスに対応するデータワードはパ
ーティションの関連した群の異なるパーティション内に
記憶される。
ク内でデータをインターリービングする方法が提供され
る。Ｐメモリバンクのそれぞれの記憶位置は２n のパー
ティションに分割され、ここでｎ≧１である。次にデー
タワードのシーケンシャルブロックのアドレスはＰシー
ケンス内に分割される。Ｐ・２n メモリバンクパーティ
ションは分割の各群内の２n パーティションの各一つが
異なるメモリバンク内に配置されるように２n パーティ
ションの群内に群化される。２n メモリバンクパーティ
ションのＰ群のそれぞれはデータワードアドレスのＰシ
ーケンスの異なる一つと関連づけられる。データワード
アドレスの各シーケンスはラウンドロビン方式でパーテ
ィションの関連した群の２n パーティションにわたりイ
ンターリーブされる。即ちアドレスのシーケンス内のア
ドレスの２n のシーケンスに対応するデータワードはパ
ーティションの関連した群の異なるパーティション内に
記憶される。
【００２３】例示的にメモリバンクパーティションへの
データワードアドレスシーケンスの割り当ては任意では
ない。むしろアドレスシーケンスは特定の順により割り
当てられる。ｉを０からＰ−１の整数、ｊを０から２n
−１の整数とする。２n ≦ｐ≦Ｐ−１の範囲内の各ｐ番
目のメモリバンクは（ｐ，０），（ｐ−１，
１），．．．，（ｐ−２n ＋１，２n −１）でラベルさ
れた２n パーティションを含むように各パーティション
はインデックスの唯一の組合せ（ｉ，ｊ）で順序づけら
れる。更にまた０から２n −１の範囲内の各ｐ番目のメ
モリバンクは（Ｐ−１，２ n −ｐ−１），（Ｐ−２，２
n −ｐ−２），．．．，（Ｐ−２n ーｐ−１．２n−
１）でラベルされた２n −ｐ−１パーティション及び
（０，ｐ），（１，ｐ−１），．．．，（ｐ，０）でラ
ベルされたｐ＋１パーティションを含む。パーティショ
ンのＰ群のそれぞれ内では各パーティションは同じイン
デックスｉを有する。例示的に特定の対応するパーティ
ションのｉ番目群にわたるデータワードアドレスをイン
ターリービングするときに各アドレスはパーティション
のインデックスｊの順でラウンドロビン方式で選択され
るパーティション内のシーケンシャルメモリアドレスと
関連する。例えば（０，０），（０，１），（０，
２），（０，３）のインデックス（ｉ，ｊ）を有する２
n ＝４（ｎ＝２に対して）パーティションに関係するデ
ータアドレスを考える。インターリーブされるデータワ
ードアドレスシーケンスが０，１，２，３，
４，．．．，１５であるとする。データワードアドレス
０，４，８｀１２はそれぞれパーティション（０，０）
内のメモリアドレス０，１，２，３に関連する。データ
ワードアドレス１，５，９，１３はそれぞれパーティシ
ョン（０，１）内のメモリアドレス０，１，２，３に関
連する。データワードアドレス２，６．１０，１４はそ
れぞれパーティション（０，２）内のメモリアドレス
０，１，２，３に関連する。データワードアドレス３，
７，１１，１５はそれぞれパーティション（０，３）内
のメモリアドレス０，１，２，３に関連する。
データワードアドレスシーケンスの割り当ては任意では
ない。むしろアドレスシーケンスは特定の順により割り
当てられる。ｉを０からＰ−１の整数、ｊを０から２n
−１の整数とする。２n ≦ｐ≦Ｐ−１の範囲内の各ｐ番
目のメモリバンクは（ｐ，０），（ｐ−１，
１），．．．，（ｐ−２n ＋１，２n −１）でラベルさ
れた２n パーティションを含むように各パーティション
はインデックスの唯一の組合せ（ｉ，ｊ）で順序づけら
れる。更にまた０から２n −１の範囲内の各ｐ番目のメ
モリバンクは（Ｐ−１，２ n −ｐ−１），（Ｐ−２，２
n −ｐ−２），．．．，（Ｐ−２n ーｐ−１．２n−
１）でラベルされた２n −ｐ−１パーティション及び
（０，ｐ），（１，ｐ−１），．．．，（ｐ，０）でラ
ベルされたｐ＋１パーティションを含む。パーティショ
ンのＰ群のそれぞれ内では各パーティションは同じイン
デックスｉを有する。例示的に特定の対応するパーティ
ションのｉ番目群にわたるデータワードアドレスをイン
ターリービングするときに各アドレスはパーティション
のインデックスｊの順でラウンドロビン方式で選択され
るパーティション内のシーケンシャルメモリアドレスと
関連する。例えば（０，０），（０，１），（０，
２），（０，３）のインデックス（ｉ，ｊ）を有する２
n ＝４（ｎ＝２に対して）パーティションに関係するデ
ータアドレスを考える。インターリーブされるデータワ
ードアドレスシーケンスが０，１，２，３，
４，．．．，１５であるとする。データワードアドレス
０，４，８｀１２はそれぞれパーティション（０，０）
内のメモリアドレス０，１，２，３に関連する。データ
ワードアドレス１，５，９，１３はそれぞれパーティシ
ョン（０，１）内のメモリアドレス０，１，２，３に関
連する。データワードアドレス２，６．１０，１４はそ
れぞれパーティション（０，２）内のメモリアドレス
０，１，２，３に関連する。データワードアドレス３，
７，１１，１５はそれぞれパーティション（０，３）内
のメモリアドレス０，１，２，３に関連する。
【００２４】本発明によるインターリービング方式は非
常に簡単である。データワードが記憶される特定のメモ
リバンク及びパーティションはデータワードのアドレス
の
常に簡単である。データワードが記憶される特定のメモ
リバンク及びパーティションはデータワードのアドレス
の
【００２５】
【外１】
【００２６】の最上位ビット（Ａ）及びｎの最下位ビッ
ト（Ｂ）により決定される。ビットＡ及びＢは共に連結
され、データワードが記憶されるパーティションの表示
を検索するためにルックアップテーブルにアクセスする
ために用いられる。この表示はオフセットアドレス、即
ちメモリバンク内のパーティションの開始アドレス及び
正確なメモリバンクを可能にし、メモリアドレスをそれ
に変換する適切な制御信号を含む。オフセットアドレス
はデータワードのアドレス（それからＡ及びＢビットが
取り出された）に結合され、正確なメモリバンクに出力
される。
ト（Ｂ）により決定される。ビットＡ及びＢは共に連結
され、データワードが記憶されるパーティションの表示
を検索するためにルックアップテーブルにアクセスする
ために用いられる。この表示はオフセットアドレス、即
ちメモリバンク内のパーティションの開始アドレス及び
正確なメモリバンクを可能にし、メモリアドレスをそれ
に変換する適切な制御信号を含む。オフセットアドレス
はデータワードのアドレス（それからＡ及びＢビットが
取り出された）に結合され、正確なメモリバンクに出力
される。
【００２７】特定のデータワードにアクセスするために
メモリ制御回路が設けられる。メモリ制御回路はメモリ
バンクにわたりインターリービングデータワード内で上
記の段階をなす。これらの段階をなすためにメモリ制御
回路は例示的に制御信号（ＲＡＳ及びＣＡＳ又はＣＥ信
号のような）及びメモリアドレスを各メモリバンクに出
力する。２n のメモリアドレス信号のみが出力される必
要がある。ｑ＝０から２n −１に対して各ｑ番目メモリ
アドレス信号はｐモジュラス２n ＝ｑに対してパーティ
ション（ｐ，０）を含む各メモリバンクへ出力される。
特定の群のパーティションを考えると、このパーティシ
ョンのそれぞれは同じインデックスｉを有する。これら
のパーティションのあるものは同じｑ番目メモリアドレ
ス信号を受けるメモリバンク内にある。そうである場合
にはそのようなパーティションは例示的にそれらのそれ
ぞれのメモリバンク内で同一のメモリアドレス範囲を有
する。
メモリ制御回路が設けられる。メモリ制御回路はメモリ
バンクにわたりインターリービングデータワード内で上
記の段階をなす。これらの段階をなすためにメモリ制御
回路は例示的に制御信号（ＲＡＳ及びＣＡＳ又はＣＥ信
号のような）及びメモリアドレスを各メモリバンクに出
力する。２n のメモリアドレス信号のみが出力される必
要がある。ｑ＝０から２n −１に対して各ｑ番目メモリ
アドレス信号はｐモジュラス２n ＝ｑに対してパーティ
ション（ｐ，０）を含む各メモリバンクへ出力される。
特定の群のパーティションを考えると、このパーティシ
ョンのそれぞれは同じインデックスｉを有する。これら
のパーティションのあるものは同じｑ番目メモリアドレ
ス信号を受けるメモリバンク内にある。そうである場合
にはそのようなパーティションは例示的にそれらのそれ
ぞれのメモリバンク内で同一のメモリアドレス範囲を有
する。
【００２８】要約すると方法及びシステムは２の羃乗と
異なるメモリバンク数にわたりデータをインターリーブ
するために提供される。インターリービング方式は簡単
であり、フレームバッファのような種々の応用に対する
インターリービングの利点を犠牲にすることなくメモリ
回路を維持する。
異なるメモリバンク数にわたりデータをインターリーブ
するために提供される。インターリービング方式は簡単
であり、フレームバッファのような種々の応用に対する
インターリービングの利点を犠牲にすることなくメモリ
回路を維持する。
【００２９】
【発明の実施の形態】本発明は各メモリＩＣは２の羃乗
の記憶配置の数を有するメモリ配列を有するフレームバ
ッファのコンテキストで示される。そのような実施例は
有用な説明を提供する。何故ならばある最小のメモリア
クセス時間は画素データをタイムリーに表示するために
全てのメモリアクセスに対して要求されるからである。
の記憶配置の数を有するメモリ配列を有するフレームバ
ッファのコンテキストで示される。そのような実施例は
有用な説明を提供する。何故ならばある最小のメモリア
クセス時間は画素データをタイムリーに表示するために
全てのメモリアクセスに対して要求されるからである。
【００３０】図５は本発明の一実施例によるコンピュー
タシステム１００を示す。コンピュータシステム１００
はプロセッサ１１２と、分割メモリ１１４と、ディスク
メモリ１１６と、キーボードやマウスのような入力デバ
イス１１８とを有する。各デバイス１１２から１１８は
システムバス１２０に接続される。システムバス１２０
はデバイス１１２から１１８間のデータ、即ちプログラ
ム命令及び情報の転送を可能にする。システムバス１２
０にまた接続されるのはグラフィック制御器１３０であ
る。グラフィック制御器１３０は描画プロセッサ１３１
と、スクリーンリフレッシュ制御器１３３と、メモリ制
御器１３２とを含む。メモリ制御器１３２は制御（例え
ばＲＡＳ及びＣＡＳ又はＣＥ）入力及びフレームバッフ
ァ１３４のアドレス入力に接続される。メモリ制御器１
３２は描画プロセッサ１３１とスクリーンリフレッシュ
制御器１３３とから画素データを読み出し、フレームバ
ッファ１３４内に画素データを書き込む。応答で、メモ
リ制御器１３２は所望の画素データをアクセスするため
に画素データのアドレスを変換し、適切な制御及びアド
レス信号をフレームバッファ１３４に出力する。フレー
ムバッファ１３４の読み出された画素データはＤＡＣ１
４０に入力され、それから表示デバイス１４２上に表示
される。
タシステム１００を示す。コンピュータシステム１００
はプロセッサ１１２と、分割メモリ１１４と、ディスク
メモリ１１６と、キーボードやマウスのような入力デバ
イス１１８とを有する。各デバイス１１２から１１８は
システムバス１２０に接続される。システムバス１２０
はデバイス１１２から１１８間のデータ、即ちプログラ
ム命令及び情報の転送を可能にする。システムバス１２
０にまた接続されるのはグラフィック制御器１３０であ
る。グラフィック制御器１３０は描画プロセッサ１３１
と、スクリーンリフレッシュ制御器１３３と、メモリ制
御器１３２とを含む。メモリ制御器１３２は制御（例え
ばＲＡＳ及びＣＡＳ又はＣＥ）入力及びフレームバッフ
ァ１３４のアドレス入力に接続される。メモリ制御器１
３２は描画プロセッサ１３１とスクリーンリフレッシュ
制御器１３３とから画素データを読み出し、フレームバ
ッファ１３４内に画素データを書き込む。応答で、メモ
リ制御器１３２は所望の画素データをアクセスするため
に画素データのアドレスを変換し、適切な制御及びアド
レス信号をフレームバッファ１３４に出力する。フレー
ムバッファ１３４の読み出された画素データはＤＡＣ１
４０に入力され、それから表示デバイス１４２上に表示
される。
【００３１】本発明によれば、データワードアドレス、
即ち画素アドレスは２の羃乗である必要のないメモリバ
ンク数にわたりインターリーブされる。それにもかかわ
らずＮ通りのインターリービングが簡単な方法でメモリ
バンクの全てを通して維持される。例えば図６に示され
るフレームバッファ２００を考える。この場合には１０
２４ｘ７６８表示スクリーン解像度に対する画素データ
を記憶するフレームバッファを設ける。説明のために１
Ｍバイト（１０４８５７６バイト）ＶＲＡＭが用いら
れ、各画素は３２ビットデータにより表される。線形ア
ドレッシングスキームを用いて、３つの１ＭバイトＶＲ
ＡＭ２１０、２２０、２３０のみが画素データを記憶す
るために必要である。
即ち画素アドレスは２の羃乗である必要のないメモリバ
ンク数にわたりインターリーブされる。それにもかかわ
らずＮ通りのインターリービングが簡単な方法でメモリ
バンクの全てを通して維持される。例えば図６に示され
るフレームバッファ２００を考える。この場合には１０
２４ｘ７６８表示スクリーン解像度に対する画素データ
を記憶するフレームバッファを設ける。説明のために１
Ｍバイト（１０４８５７６バイト）ＶＲＡＭが用いら
れ、各画素は３２ビットデータにより表される。線形ア
ドレッシングスキームを用いて、３つの１ＭバイトＶＲ
ＡＭ２１０、２２０、２３０のみが画素データを記憶す
るために必要である。
【００３２】２n 通りのインターリービングスキームは
望ましくはＶＲＡＭ２１０，２２０，２３０内でデータ
を記憶するために用いられる。例えばＶＲＡＭ２１０，
２２０，２３０のアクセス時間は３５ｎｓｅｃであり、
一方で画素データは２０ｎｓｅｃで検索されなければな
らない。故に２n=1 ＝２のインターリービングは画素を
表示を可能にするのに充分である。２n 通りのインター
リービングを達成するためにＶＲＡＭ２１０，２２０，
２３０はＰ＝３の別のバンク内で組織化される（ＶＲＡ
Ｍ２１０はバンク０を形成し、ＶＲＡＭ２２０はバンク
１を形成し、ＶＲＡＭ２３０はバンク２を形成する）。
Ｐ＝３バンクのそれぞれの記憶配置は２ n=1 又は２パー
ティション内に分割される。例えばＶＲＡＭ２１０はパ
ーティション２１２と２１４に分割される。ＶＲＡＭ２
２０はパーティション２２２と２２４に分割される。Ｖ
ＲＡＭ２３０はパーティション２３２と２１４に分割さ
れる。この場合には各パーティションは例示的に５１２
Ｋ記憶配置を含む。（各記憶配置が例示的に１バイトを
含み、４バイトは単一メモリアクセスで検索されうる例
を例示として仮定する）。パーティション２１２、２２
２、２３２のそれぞれのメモリアドレスの範囲は０から
５２４２８７（又は００００ ００００ ００００ ０
０００から１１１１ １１１１ １１１１ １１１１）
である。同様にパーティション２１４、２２４、２３４
のそれぞれのメモリアドレスの範囲は５２４２８８から
１０４８５７５（又は１０００ ００００ ００００
００００から１１１１ １１１１ １１１１ １１１
１）である。
望ましくはＶＲＡＭ２１０，２２０，２３０内でデータ
を記憶するために用いられる。例えばＶＲＡＭ２１０，
２２０，２３０のアクセス時間は３５ｎｓｅｃであり、
一方で画素データは２０ｎｓｅｃで検索されなければな
らない。故に２n=1 ＝２のインターリービングは画素を
表示を可能にするのに充分である。２n 通りのインター
リービングを達成するためにＶＲＡＭ２１０，２２０，
２３０はＰ＝３の別のバンク内で組織化される（ＶＲＡ
Ｍ２１０はバンク０を形成し、ＶＲＡＭ２２０はバンク
１を形成し、ＶＲＡＭ２３０はバンク２を形成する）。
Ｐ＝３バンクのそれぞれの記憶配置は２ n=1 又は２パー
ティション内に分割される。例えばＶＲＡＭ２１０はパ
ーティション２１２と２１４に分割される。ＶＲＡＭ２
２０はパーティション２２２と２２４に分割される。Ｖ
ＲＡＭ２３０はパーティション２３２と２１４に分割さ
れる。この場合には各パーティションは例示的に５１２
Ｋ記憶配置を含む。（各記憶配置が例示的に１バイトを
含み、４バイトは単一メモリアクセスで検索されうる例
を例示として仮定する）。パーティション２１２、２２
２、２３２のそれぞれのメモリアドレスの範囲は０から
５２４２８７（又は００００ ００００ ００００ ０
０００から１１１１ １１１１ １１１１ １１１１）
である。同様にパーティション２１４、２２４、２３４
のそれぞれのメモリアドレスの範囲は５２４２８８から
１０４８５７５（又は１０００ ００００ ００００
００００から１１１１ １１１１ １１１１ １１１
１）である。
【００３３】各パーティションは２つのインデックス
ｉ，ｊでラベルされ、ここで０≦ｉ≦Ｐ−１、０≦ｊ≦
２n −１である。インデックスｉは以下に詳細に説明す
るパーティションの群の数を示す。インデックスｊは特
定の群内のシーケンシャル順序を示す。この場合では，
ｉは０から２であり、ｊは０から１である。同じメモリ
バンク２１０、２２０、又は２３０内の２つのメモリバ
ンクは同じインデックスｉを有さない。更にまたパーテ
ィションの全てにわたる２n パーティション全体は同じ
インデックスｉでラベルされる。特定のインデックスｉ
を有する各パーティションはインデックス（ｉ，ｊ）の
組合せが全てのパーティション２１２、２１４、２２
２、２２４、２３２、２３４にわたって唯一であるよう
に第二のインデックスｊでラベルされる。
ｉ，ｊでラベルされ、ここで０≦ｉ≦Ｐ−１、０≦ｊ≦
２n −１である。インデックスｉは以下に詳細に説明す
るパーティションの群の数を示す。インデックスｊは特
定の群内のシーケンシャル順序を示す。この場合では，
ｉは０から２であり、ｊは０から１である。同じメモリ
バンク２１０、２２０、又は２３０内の２つのメモリバ
ンクは同じインデックスｉを有さない。更にまたパーテ
ィションの全てにわたる２n パーティション全体は同じ
インデックスｉでラベルされる。特定のインデックスｉ
を有する各パーティションはインデックス（ｉ，ｊ）の
組合せが全てのパーティション２１２、２１４、２２
２、２２４、２３２、２３４にわたって唯一であるよう
に第二のインデックスｊでラベルされる。
【００３４】上記ラベリングは画素データアドレスとパ
ーティションとの関連を記述する助けとなる。画素デー
タアドレス空間はＰ＝３シーケンスに分割される。この
場合に全スクリーンに対する画素データの画素アドレス
は０から３１４５７２７３Ｍ又は（００ ００００ ０
０００ ００００ ０００００ ００００から１０１１
１１ １１１１ １１１１ １１１１ １１１１）の範
囲を有する。画素データアドレス空間は以下の３つのシ
ーケンスに容易に分割される；０から１０４８５７５
（００ ００００ ００００ ００００ ００００ ０
０００から０１１１１１ １１１１ １１１１ １１１
１ １１１１）；１０４８５７６から２０９７１５１
（０１ ００００ ００００ ００００ ００００ ０
０００から０１ １１１１ １１１１ １１１１ １１
１１ １１１１）；２０９７１５２から３１４５７２７
（１０ ００００ ００００ ００００ ０００００
００００から１０ １１１１ １１１１ １１１１ １
１１１ １１１１）。上述のようにアドレスはアドレス
の最上位ビット
ーティションとの関連を記述する助けとなる。画素デー
タアドレス空間はＰ＝３シーケンスに分割される。この
場合に全スクリーンに対する画素データの画素アドレス
は０から３１４５７２７３Ｍ又は（００ ００００ ０
０００ ００００ ０００００ ００００から１０１１
１１ １１１１ １１１１ １１１１ １１１１）の範
囲を有する。画素データアドレス空間は以下の３つのシ
ーケンスに容易に分割される；０から１０４８５７５
（００ ００００ ００００ ００００ ００００ ０
０００から０１１１１１ １１１１ １１１１ １１１
１ １１１１）；１０４８５７６から２０９７１５１
（０１ ００００ ００００ ００００ ００００ ０
０００から０１ １１１１ １１１１ １１１１ １１
１１ １１１１）；２０９７１５２から３１４５７２７
（１０ ００００ ００００ ００００ ０００００
００００から１０ １１１１ １１１１ １１１１ １
１１１ １１１１）。上述のようにアドレスはアドレス
の最上位ビット
【００３５】
【外２】
【００３６】により容易にそのそれぞれのシーケンスに
相関づけられる。（記号
相関づけられる。（記号
【００３７】
【外３】
【００３８】は「ｘの最高限度（ｃｅｉｌｉｎｇ）」又
はｘより大きい又は等しい最も近い整数を表す。）例え
ば第一のシーケンス内の全てのアドレスは２つの最上位
ビットとして「００」を有する。第二のシーケンス内の
全てのアドレスは２つの最上位ビットとして「０１」を
有する。同様に第三のシーケンス内の全てのアドレスは
２つの最上位ビットとして「１０」を有する。画素デー
タアドレスの各シーケンスは２n=1 ＝２パーティション
の特定の群ｉと関連する。この場合にアドレスの第一の
シーケンスは群ｉ＝０に関連し、アドレスの第二のシー
ケンスは群ｉ＝１に関連し、アドレスの第三のシーケン
スは群ｉ＝２に関連する。
はｘより大きい又は等しい最も近い整数を表す。）例え
ば第一のシーケンス内の全てのアドレスは２つの最上位
ビットとして「００」を有する。第二のシーケンス内の
全てのアドレスは２つの最上位ビットとして「０１」を
有する。同様に第三のシーケンス内の全てのアドレスは
２つの最上位ビットとして「１０」を有する。画素デー
タアドレスの各シーケンスは２n=1 ＝２パーティション
の特定の群ｉと関連する。この場合にアドレスの第一の
シーケンスは群ｉ＝０に関連し、アドレスの第二のシー
ケンスは群ｉ＝１に関連し、アドレスの第三のシーケン
スは群ｉ＝２に関連する。
【００３９】各シーケンスのアドレスは関連する群のパ
ーティションにわたりインターリーブされる。例えば第
一のシーケンス内のアドレスはパーティション２１２と
２２２に交互に（ラウンドロビン方式で）関連する。そ
のようにして偶数アドレスの全てはパーティション２１
２に関連し、奇数アドレスの全てはパーティション２２
２に関連する。例えば画素アドレス０を有する画素デー
タはバンク２１０のメモリアドレス０に記憶される。画
素アドレス１を有する画素データはバンク２２０のメモ
リアドレス０に記憶される。画素アドレス２を有する画
素データはバンク２１０のメモリアドレスに記憶され
る、等々。第二のシーケンスのアドレスは交互にパーテ
ィション２３２、２２４に関連し、それにより全ての偶
数アドレスはパーティション２３２に関連し、全ての奇
数アドレスはパーティション２２４に関連する。斯くし
て画素アドレス１０４８５７６，１０４８５７８，１０
４８５８０，．．．はバンク２３０のアドレス０、１、
２に記憶される。画素アドレス１０４８５７７，１０４
８５７９，１０４８５８１，．．．はバンク２２０のア
ドレス５２４２８８、５２４２８９、５２４２９
０、．．．に記憶される。第三のシーケンスのアドレス
は交互にパーティション２３４、２２２に関連し、それ
により全ての偶数アドレスはパーティション２３４に関
連し、全ての奇数アドレスはパーティション２２２に関
連する。斯くして画素アドレス２０９７１５２，２０９
７１５４，２０９７１５６，．．．はバンク２３０のア
ドレス５２４２８８、５２４２８９、５２４２９
０、．．．に記憶される。画素アドレス２０９７１５
３，２０９７１５５，２０９７１５７，．．．はバンク
２１０のアドレス５２４２８８、５２４２８９、５２４
２９０、．．．に記憶される。
ーティションにわたりインターリーブされる。例えば第
一のシーケンス内のアドレスはパーティション２１２と
２２２に交互に（ラウンドロビン方式で）関連する。そ
のようにして偶数アドレスの全てはパーティション２１
２に関連し、奇数アドレスの全てはパーティション２２
２に関連する。例えば画素アドレス０を有する画素デー
タはバンク２１０のメモリアドレス０に記憶される。画
素アドレス１を有する画素データはバンク２２０のメモ
リアドレス０に記憶される。画素アドレス２を有する画
素データはバンク２１０のメモリアドレスに記憶され
る、等々。第二のシーケンスのアドレスは交互にパーテ
ィション２３２、２２４に関連し、それにより全ての偶
数アドレスはパーティション２３２に関連し、全ての奇
数アドレスはパーティション２２４に関連する。斯くし
て画素アドレス１０４８５７６，１０４８５７８，１０
４８５８０，．．．はバンク２３０のアドレス０、１、
２に記憶される。画素アドレス１０４８５７７，１０４
８５７９，１０４８５８１，．．．はバンク２２０のア
ドレス５２４２８８、５２４２８９、５２４２９
０、．．．に記憶される。第三のシーケンスのアドレス
は交互にパーティション２３４、２２２に関連し、それ
により全ての偶数アドレスはパーティション２３４に関
連し、全ての奇数アドレスはパーティション２２２に関
連する。斯くして画素アドレス２０９７１５２，２０９
７１５４，２０９７１５６，．．．はバンク２３０のア
ドレス５２４２８８、５２４２８９、５２４２９
０、．．．に記憶される。画素アドレス２０９７１５
３，２０９７１５５，２０９７１５７，．．．はバンク
２１０のアドレス５２４２８８、５２４２８９、５２４
２９０、．．．に記憶される。
【００４０】バンク２１０、２２０、２３０のそれぞれ
は同じＲＡＳ信号を供給される。しかしながら各バンク
２１０、２２０、２３０は異なるＣＡＳ信号を受ける；
バンク２１０はＣＡＳ０をバンク２２０はＣＡＳ１をバ
ンク２３０はＣＡＳ２を受ける。２n ＝２インターリー
ビングをなすために２n ＝２メモリアドレス信号の全て
は供給されなければならない。バンク２１０、２３０は
同じメモリアドレスＭＡを受ける。バンク２２０は異な
るメモリアドレスＭＢを受ける。同じメモリアドレスＭ
Ａを受けるバンク２１０、２３０はそれぞれ同じ群のイ
ンデックスｉ＝２、即ち２１４、２３４を有するもので
ある。例示的に同じ群ｉのパーティションはまた同じメ
モリアドレスを受けるメモリバンク内にまた位置するそ
れぞれのバンク内の同じメモリアドレス範囲（例えば５
２４２８８から１０４８５７５）を有する。
は同じＲＡＳ信号を供給される。しかしながら各バンク
２１０、２２０、２３０は異なるＣＡＳ信号を受ける；
バンク２１０はＣＡＳ０をバンク２２０はＣＡＳ１をバ
ンク２３０はＣＡＳ２を受ける。２n ＝２インターリー
ビングをなすために２n ＝２メモリアドレス信号の全て
は供給されなければならない。バンク２１０、２３０は
同じメモリアドレスＭＡを受ける。バンク２２０は異な
るメモリアドレスＭＢを受ける。同じメモリアドレスＭ
Ａを受けるバンク２１０、２３０はそれぞれ同じ群のイ
ンデックスｉ＝２、即ち２１４、２３４を有するもので
ある。例示的に同じ群ｉのパーティションはまた同じメ
モリアドレスを受けるメモリバンク内にまた位置するそ
れぞれのバンク内の同じメモリアドレス範囲（例えば５
２４２８８から１０４８５７５）を有する。
【００４１】上記インターリービング法では各画素アド
レスは簡単な方法で適切なメモリアドレス及び制御信号
に変換されうる。それ故画素アドレスに対するデータア
クセスは上記インターリービング処理によりそれに関連
するメモリアドレス上で生ずる。この例の各画素アドレ
スはＰＡ［２１：０］と称される２２ビットを有し、こ
こでＰＡ［０］は画素アドレスの最下位ビットであり、
ＰＡ［２１］は画素アドレスの最上位ビットである。例
示的に
レスは簡単な方法で適切なメモリアドレス及び制御信号
に変換されうる。それ故画素アドレスに対するデータア
クセスは上記インターリービング処理によりそれに関連
するメモリアドレス上で生ずる。この例の各画素アドレ
スはＰＡ［２１：０］と称される２２ビットを有し、こ
こでＰＡ［０］は画素アドレスの最下位ビットであり、
ＰＡ［２１］は画素アドレスの最上位ビットである。例
示的に
【００４２】
【外４】
【００４３】最上位ビットは特定の画素アドレスはイン
ターリーブされているそのパーティションの群がそれに
わたって表示するために用いられる。ｎ最下位ビットは
群のどの特定のパーティションが特定の画素データを含
むかを示す。この場合には
ターリーブされているそのパーティションの群がそれに
わたって表示するために用いられる。ｎ最下位ビットは
群のどの特定のパーティションが特定の画素データを含
むかを示す。この場合には
【００４４】
【外５】
【００４５】は最上位ビットＰＡ［２１：２０］，ｎ＝
１、最下位ビットＰＡ［０］は画素データが記憶される
パーティションを示す。以下のルックアップテーブルは
記憶に対して適切なバンク及びパーティションを作動さ
せるために用いられる。
１、最下位ビットＰＡ［０］は画素データが記憶される
パーティションを示す。以下のルックアップテーブルは
記憶に対して適切なバンク及びパーティションを作動さ
せるために用いられる。
【００４６】
【表１】
【００４７】ビットＰＡ［２１：０］を有する特定の画
素が与えられたときに
素が与えられたときに
【００４８】
【外６】
【００４９】の最上位ビットＰＡ［２１：２０］及びｎ
＝１の最下位ビットＰＡ［０］はＰＡ［１９：１］のア
ドレスを残して取り出される。論理「０」（０のオフセ
ットに対して）又は論理「１」（５１２Ｋのオフセット
に対して）のビットは２０ビットメモリアドレスを形成
するためにＰＡ［１９：１］に対してビットＰＡ［２
０］’として連結される。ビットＰＡ［２１：２０］に
依存して、適切なＣＡＳ信号であるＰＡ［０］（即ちＣ
ＡＳ０，ＣＡＳ１又はＣＡＳ２）は正確なメモリバンク
を可能にするよう発生され、新たに形成されたアドレス
ＰＡ［２０］’、ＰＡ［１９：１］はメモリアドレスＭ
Ａ［１９：０］又はビットＰＡ［２１：２０］、ＰＡ
［０］に依存するメモリアドレスＭＢ［１９：１］のい
ずれかとして出力される。
＝１の最下位ビットＰＡ［０］はＰＡ［１９：１］のア
ドレスを残して取り出される。論理「０」（０のオフセ
ットに対して）又は論理「１」（５１２Ｋのオフセット
に対して）のビットは２０ビットメモリアドレスを形成
するためにＰＡ［１９：１］に対してビットＰＡ［２
０］’として連結される。ビットＰＡ［２１：２０］に
依存して、適切なＣＡＳ信号であるＰＡ［０］（即ちＣ
ＡＳ０，ＣＡＳ１又はＣＡＳ２）は正確なメモリバンク
を可能にするよう発生され、新たに形成されたアドレス
ＰＡ［２０］’、ＰＡ［１９：１］はメモリアドレスＭ
Ａ［１９：０］又はビットＰＡ［２１：２０］、ＰＡ
［０］に依存するメモリアドレスＭＢ［１９：１］のい
ずれかとして出力される。
【００５０】図７は同じ２通りのインターリービングを
達成するためのＶＲＡＭメモリバンク２１０、２２０、
２３０の代替的なパーティション化を示す。メモリ容量
及び表示解像度は上記と同じであると仮定する。この場
合ではパーティションは以下のようである：パーティシ
ョン２１２’は（０、０）、パーティション２１４’は
（２、１）、パーティション２２２’は（０、１）、パ
ーティション２２４’は（１、０）、パーティション２
３２’は（１、１）、パーティション２３４’は（２、
０）である。以下の表はアドレスの変換及び制御信号の
発生を要約したものである。
達成するためのＶＲＡＭメモリバンク２１０、２２０、
２３０の代替的なパーティション化を示す。メモリ容量
及び表示解像度は上記と同じであると仮定する。この場
合ではパーティションは以下のようである：パーティシ
ョン２１２’は（０、０）、パーティション２１４’は
（２、１）、パーティション２２２’は（０、１）、パ
ーティション２２４’は（１、０）、パーティション２
３２’は（１、１）、パーティション２３４’は（２、
０）である。以下の表はアドレスの変換及び制御信号の
発生を要約したものである。
【００５１】
【表２】
【００５２】アドレスの変換はそれ以外は前記と同様で
ある。各画素データが３２ビットである１２８０ｘ１０
２４の解像度を有する表示デバイス用のフレームバッフ
ァを考える。線形アドレススキームを用いて全部で５Ｍ
バイトが画素データの全フレームを記憶するために必要
である。しかしながらスクリーンリフレッシュに対する
最大の許容可能なアクセス遅延は１０ｎｓｅｃと小さ
い。フレームバッファ１３４（図５）が３５ｎｓｅｃ遅
延のＤＲＡＭと仮定する。この場合には２n ＝２2 ＝４
通りのインターリービングがスクリーンリフレッシュに
対して必要な速度で画素を検索するために用いられなけ
ればならない。
ある。各画素データが３２ビットである１２８０ｘ１０
２４の解像度を有する表示デバイス用のフレームバッフ
ァを考える。線形アドレススキームを用いて全部で５Ｍ
バイトが画素データの全フレームを記憶するために必要
である。しかしながらスクリーンリフレッシュに対する
最大の許容可能なアクセス遅延は１０ｎｓｅｃと小さ
い。フレームバッファ１３４（図５）が３５ｎｓｅｃ遅
延のＤＲＡＭと仮定する。この場合には２n ＝２2 ＝４
通りのインターリービングがスクリーンリフレッシュに
対して必要な速度で画素を検索するために用いられなけ
ればならない。
【００５３】図８に上記例に対する本発明の実施例によ
るフレームバッファ３００アーキテクチャーを示す。こ
の場合にはフレームバッファ３００はそれぞれ１Ｍバイ
ト記憶容量を有するＰ＝５メモリバンク３１０、３２
０、３３０、３４０、３５０を含む。メモリバンクのそ
れぞれは２n ＝４のパーティション３１２、３１４、３
１６。３１８、３２２、３２４、３２６、３２８、３３
２、３３４、３３６｀３３８、３４２、３４４、３４
６、３４８、３５２、３５４、３５６、３５８に分割さ
れる。パーティションのインデックス化は以下の通りで
ある：
るフレームバッファ３００アーキテクチャーを示す。こ
の場合にはフレームバッファ３００はそれぞれ１Ｍバイ
ト記憶容量を有するＰ＝５メモリバンク３１０、３２
０、３３０、３４０、３５０を含む。メモリバンクのそ
れぞれは２n ＝４のパーティション３１２、３１４、３
１６。３１８、３２２、３２４、３２６、３２８、３３
２、３３４、３３６｀３３８、３４２、３４４、３４
６、３４８、３５２、３５４、３５６、３５８に分割さ
れる。パーティションのインデックス化は以下の通りで
ある：
【００５４】
【表３】
【００５５】ここでｉは０からＰ−１＝４であり、ｊは
０から２n −１＝２2 −１＝３である。またｑ＝２n ＝
２2 ＝４の異なるメモリアドレス信号ＭＡ，ＭＢ，Ｍ
Ｃ，ＭＤは４通りのインターリービングをなすことが必
要である。メモリバンク３１０、３５０はメモリアドレ
ス信号ＭＡを受け、メモリバンク３２０はメモリアドレ
ス信号ＭＢを受け、メモリバンク３３０はメモリアドレ
ス信号ＭＣを受け、メモリバンク３４０はメモリアドレ
ス信号ＭＤを受ける。
０から２n −１＝２2 −１＝３である。またｑ＝２n ＝
２2 ＝４の異なるメモリアドレス信号ＭＡ，ＭＢ，Ｍ
Ｃ，ＭＤは４通りのインターリービングをなすことが必
要である。メモリバンク３１０、３５０はメモリアドレ
ス信号ＭＡを受け、メモリバンク３２０はメモリアドレ
ス信号ＭＢを受け、メモリバンク３３０はメモリアドレ
ス信号ＭＣを受け、メモリバンク３４０はメモリアドレ
ス信号ＭＤを受ける。
【００５６】メモリパーティションはそれぞれメモリア
ドレスの範囲を有する（これは例示的に等しい大きさの
範囲としている）。範囲は以下の表に要約される。
ドレスの範囲を有する（これは例示的に等しい大きさの
範囲としている）。範囲は以下の表に要約される。
【００５７】
【表４】
【００５８】画素アドレス範囲は０から５２４２８７９
である。画素アドレスは以下の連続サブシーケンスに分
割される：第一のシーケンスは０から１０４８５７５の
画素アドレスを含み；第二のシーケンスは１０４８５７
６から２０９７１５１の画素アドレスを含み；第三のシ
ーケンスは２０９７１５２から３１４５７２８の画素ア
ドレスを含み；第四のシーケンスは３１４５７２７から
４１９４３０３の画素アドレスを含み；第五のシーケン
スは４１９４３０４から５２４２８７９の画素アドレス
を含む。各画素アドレスは
である。画素アドレスは以下の連続サブシーケンスに分
割される：第一のシーケンスは０から１０４８５７５の
画素アドレスを含み；第二のシーケンスは１０４８５７
６から２０９７１５１の画素アドレスを含み；第三のシ
ーケンスは２０９７１５２から３１４５７２８の画素ア
ドレスを含み；第四のシーケンスは３１４５７２７から
４１９４３０３の画素アドレスを含み；第五のシーケン
スは４１９４３０４から５２４２８７９の画素アドレス
を含む。各画素アドレスは
【００５９】
【外７】
【００６０】の最上位ビットがどのシーケンスに画素ア
ドレスが属すかを示す２３ビットＰＡ［２２：０］の全
体を有する。アドレスのシーケンスは以下のようにメモ
リパーティションの群に割り当てられる：第一のシーケ
ンスは群ｉ＝０に割り当てられ、第二のシーケンスは群
ｉ＝１に割り当てられ、第三のシーケンスは群ｉ＝２に
割り当てられ、第四のシーケンスは群ｉ＝３に割り当て
られ、第五のシーケンスは群ｉ＝４に割り当てられる。
ドレスが属すかを示す２３ビットＰＡ［２２：０］の全
体を有する。アドレスのシーケンスは以下のようにメモ
リパーティションの群に割り当てられる：第一のシーケ
ンスは群ｉ＝０に割り当てられ、第二のシーケンスは群
ｉ＝１に割り当てられ、第三のシーケンスは群ｉ＝２に
割り当てられ、第四のシーケンスは群ｉ＝３に割り当て
られ、第五のシーケンスは群ｉ＝４に割り当てられる。
【００６１】メモリバンク３５０、３１０はそれぞれ３
つのパーティションを含み、それらは３１４、３１６、
３１８及び３５４、３５６、３５８であり、これらは同
じ群内にある。即ちパーティション３１４および３５４
は両方とも群ｉ＝２内にあり、パーティション３１６お
よび３５６は両方とも群ｉ＝３内にあり、パーティショ
ン３１８および３５８は両方とも群ｉ＝４内にある。こ
れらのメモリバンク内の同じパーティション内の群はメ
モリアドレスの同じ範囲を有する。何故ならば３１０と
３５０の両方のメモリバンクは同じメモリアドレス信号
ＭＡを受けるからである。この例で
つのパーティションを含み、それらは３１４、３１６、
３１８及び３５４、３５６、３５８であり、これらは同
じ群内にある。即ちパーティション３１４および３５４
は両方とも群ｉ＝２内にあり、パーティション３１６お
よび３５６は両方とも群ｉ＝３内にあり、パーティショ
ン３１８および３５８は両方とも群ｉ＝４内にある。こ
れらのメモリバンク内の同じパーティション内の群はメ
モリアドレスの同じ範囲を有する。何故ならば３１０と
３５０の両方のメモリバンクは同じメモリアドレス信号
ＭＡを受けるからである。この例で
【００６２】
【外８】
【００６３】の最上位ビット及びｎ＝２の各画素アドレ
スの最下位ビットは画素アドレスＰＡ［２２：０］をメ
モリアドレス及び適切な制御信号に変換するために用い
られる。この場合には各ＤＲＡＭ３１０、３２０、３３
０、３４０、３５０はＲＡＳ及びＣＡＳ信号よりもむし
ろそれ自体のＣＥ信号でイネーブルされる。信号の変換
は以下の表に要約される：
スの最下位ビットは画素アドレスＰＡ［２２：０］をメ
モリアドレス及び適切な制御信号に変換するために用い
られる。この場合には各ＤＲＡＭ３１０、３２０、３３
０、３４０、３５０はＲＡＳ及びＣＡＳ信号よりもむし
ろそれ自体のＣＥ信号でイネーブルされる。信号の変換
は以下の表に要約される：
【００６４】
【表５】
【００６５】画素アドレスＰＡ［２２：０］をメモリア
ドレスＭＡ，ＭＢ，ＭＣ，又はＭＤに変換する場合に
ドレスＭＡ，ＭＢ，ＭＣ，又はＭＤに変換する場合に
【００６６】
【外９】
【００６７】の最上位ビットＰＡ［２２：２０］及び画
素アドレスのｎ＝２最下位ビットＰＡ［１：０］は取り
出される。２つの代替ビットＰＡ［２１：２０］ＰＡ
［２２：０］’は適切にオフセットするために供され
る。オフセットが０の場合にはビットＰＡ［２１：２
０］’＝’００’である。オフセットが２５６Ｋの場合
にはビットＰＡ［２１：２０］’＝’０１’である。オ
フセットが７６８Ｋの場合にはビットＰＡ［２１：２
０］’＝’１１’である。ビットＰＡ［２１：２
０］’、ＰＡ［１９：２］は適切なメモリバンク３１０
から３５０に入力される２０ビットアドレスＭＡ［１
９：０］，ＭＢ［１９：０］，ＭＣ［１９：０］，又は
ＭＤ［１９：０］を形成する。ｎ＝２の最下位ビットが
いかにして画素アドレスをパーティションのそれぞれの
群の４つのメモリパーティションにわたってインターリ
ーブするかに注目されたい。
素アドレスのｎ＝２最下位ビットＰＡ［１：０］は取り
出される。２つの代替ビットＰＡ［２１：２０］ＰＡ
［２２：０］’は適切にオフセットするために供され
る。オフセットが０の場合にはビットＰＡ［２１：２
０］’＝’００’である。オフセットが２５６Ｋの場合
にはビットＰＡ［２１：２０］’＝’０１’である。オ
フセットが７６８Ｋの場合にはビットＰＡ［２１：２
０］’＝’１１’である。ビットＰＡ［２１：２
０］’、ＰＡ［１９：２］は適切なメモリバンク３１０
から３５０に入力される２０ビットアドレスＭＡ［１
９：０］，ＭＢ［１９：０］，ＭＣ［１９：０］，又は
ＭＤ［１９：０］を形成する。ｎ＝２の最下位ビットが
いかにして画素アドレスをパーティションのそれぞれの
群の４つのメモリパーティションにわたってインターリ
ーブするかに注目されたい。
【００６８】図９はＰメモリバンクにわたる２n 通りの
インターリービングの一般的な場合を示す。供給される
べきメモリアドレス信号Ｍq の数は２n である０≦ｑ≦
Ｐ−１に対するｑ番目のメモリアドレスＭq はパーティ
ション（ｐ．０）を含み、ここでｐモジュラス２n ＝ｑ
である。即ちメモリアドレスＭ0 はメモリバンクｐ＝
０，ｐ＝２n ，ｐ＝２n+1 ，．．．，に入力され、メモ
リアドレスＭ1 はメモリバンクｐ＝１，ｐ＝２n ＋１，
ｐ＝２n+1 ＋１，．．．，に入力され、等々。供給され
るべき唯一のチップイネーブル信号はＰである。各メモ
リバンクは２n パーティションに分割される（これは例
示的にアドレス空間と同じ数を有する）。供給されるべ
きパーティションの群の数はＰである。各パーティショ
ンは群の数を示し、各パーティションの各郡内のインタ
ーリーブの順を示すためインデックスｉ，ｊでラベルさ
れる。２n ≧ｐ≧Ｐ−１の範囲内のｐに対する各ｐ番目
のメモリバンクははパーティション（ｐ．０）、（ｐ−
１．１），．．．，（ｐ−２ n ＋１，２n −１）を含
む。０≦ｐ≦２n −１の範囲内のｐに対する各ｐ番目の
メモリバンクは（Ｐ−１，２n −ｐ−１），（Ｐ−２，
２n −ｐ−２），．．．，（Ｐ−２n −ｐ−１，２n −
１）でラベルされた２n −ｐ−１パーティションと
（０，ｐ），（１，ｐ−１），．．．，（ｐ，０）でラ
ベルされたｐ＋１パーティションとを含む。上記のよう
に画素アドレス空間は例示的に０から２m+n −１のＰ・
２m+n アドレスを有し、ここでｍは１８（２５６Ｋ），
２０（１Ｍ），２２（４Ｍ），等々の任意の整数であ
り、ｎは≧１の整数である。故に各画素アドレスは
インターリービングの一般的な場合を示す。供給される
べきメモリアドレス信号Ｍq の数は２n である０≦ｑ≦
Ｐ−１に対するｑ番目のメモリアドレスＭq はパーティ
ション（ｐ．０）を含み、ここでｐモジュラス２n ＝ｑ
である。即ちメモリアドレスＭ0 はメモリバンクｐ＝
０，ｐ＝２n ，ｐ＝２n+1 ，．．．，に入力され、メモ
リアドレスＭ1 はメモリバンクｐ＝１，ｐ＝２n ＋１，
ｐ＝２n+1 ＋１，．．．，に入力され、等々。供給され
るべき唯一のチップイネーブル信号はＰである。各メモ
リバンクは２n パーティションに分割される（これは例
示的にアドレス空間と同じ数を有する）。供給されるべ
きパーティションの群の数はＰである。各パーティショ
ンは群の数を示し、各パーティションの各郡内のインタ
ーリーブの順を示すためインデックスｉ，ｊでラベルさ
れる。２n ≧ｐ≧Ｐ−１の範囲内のｐに対する各ｐ番目
のメモリバンクははパーティション（ｐ．０）、（ｐ−
１．１），．．．，（ｐ−２ n ＋１，２n −１）を含
む。０≦ｐ≦２n −１の範囲内のｐに対する各ｐ番目の
メモリバンクは（Ｐ−１，２n −ｐ−１），（Ｐ−２，
２n −ｐ−２），．．．，（Ｐ−２n −ｐ−１，２n −
１）でラベルされた２n −ｐ−１パーティションと
（０，ｐ），（１，ｐ−１），．．．，（ｐ，０）でラ
ベルされたｐ＋１パーティションとを含む。上記のよう
に画素アドレス空間は例示的に０から２m+n −１のＰ・
２m+n アドレスを有し、ここでｍは１８（２５６Ｋ），
２０（１Ｍ），２２（４Ｍ），等々の任意の整数であ
り、ｎは≧１の整数である。故に各画素アドレスは
【００６９】
【外１０】
【００７０】ビットを有する。
【００７１】
【外１１】
【００７２】の最上位ビットは画素アドレスが属するパ
ーティションの群を示す。ｎの最下位ビットは画素アド
レスが属する群内のパーティションの特定の一つを示
す。各パーティションのオフセットアドレスはそのそれ
ぞれのメモリバンク内の各パーティションの特定の構成
に依存して変化する。しかしながら図９に示したよう
に、ある代表例は以下のようである。２n ≦ｐ≦Ｐ−１
の範囲内のｐに対してオフセットは（ｉ−ｐ＋２n −
１）・２m-n である。０≦ｐ≦２n −１の範囲内のｐに
対する（Ｐ−１，２n −ｐ−１），（Ｐ−２，２n −ｐ
−２），．．．，（Ｐ−２n −ｐ−１，２n −１）でラ
ベルされた２n −ｐ−１パーティションは（ｉ−Ｐ＋２
n ）・２m-n でありｐ＋１パーティション（０，ｐ），
（１，ｐ−１），．．．，（ｐ，０）に対するオフセッ
トはｉ・２m+n である。再びそのようなオフセットはア
ドレスの最上位ビットとしてｎビットＰＡ［ｍ＋２ｎ−
１：ｍ＋ｎ］’の正確なシーケンスを連結することによ
り達成されうる。アドレスのｍ最下位ビットは元の画素
アドレスのビットＰＡ［ｍ＋ｎ：ｎ］を含む。
ーティションの群を示す。ｎの最下位ビットは画素アド
レスが属する群内のパーティションの特定の一つを示
す。各パーティションのオフセットアドレスはそのそれ
ぞれのメモリバンク内の各パーティションの特定の構成
に依存して変化する。しかしながら図９に示したよう
に、ある代表例は以下のようである。２n ≦ｐ≦Ｐ−１
の範囲内のｐに対してオフセットは（ｉ−ｐ＋２n −
１）・２m-n である。０≦ｐ≦２n −１の範囲内のｐに
対する（Ｐ−１，２n −ｐ−１），（Ｐ−２，２n −ｐ
−２），．．．，（Ｐ−２n −ｐ−１，２n −１）でラ
ベルされた２n −ｐ−１パーティションは（ｉ−Ｐ＋２
n ）・２m-n でありｐ＋１パーティション（０，ｐ），
（１，ｐ−１），．．．，（ｐ，０）に対するオフセッ
トはｉ・２m+n である。再びそのようなオフセットはア
ドレスの最上位ビットとしてｎビットＰＡ［ｍ＋２ｎ−
１：ｍ＋ｎ］’の正確なシーケンスを連結することによ
り達成されうる。アドレスのｍ最下位ビットは元の画素
アドレスのビットＰＡ［ｍ＋ｎ：ｎ］を含む。
【００７３】図１０は本発明の実施例による例示的なメ
モリ制御回路１３２を示す。この実施例では高速プログ
ラマブル論理配列（ＰＬＡ）４１０が上記のルックアッ
プテーブルを記憶するために用いられる。画素アドレス
モリ制御回路１３２を示す。この実施例では高速プログ
ラマブル論理配列（ＰＬＡ）４１０が上記のルックアッ
プテーブルを記憶するために用いられる。画素アドレス
【００７４】
【外１２】
【００７５】はメモリ制御器１３２に入力される。画素
アドレス内のビット数は各メモリバンク内のビット数ｍ
と、がなされた２n 通りのインターリービングにわたり
各メモリバンクを識別するビット数ｎと、画素アドレス
がインターリーブされたパーティションの群にわたる識
別に対するビット数
アドレス内のビット数は各メモリバンク内のビット数ｍ
と、がなされた２n 通りのインターリービングにわたり
各メモリバンクを識別するビット数ｎと、画素アドレス
がインターリーブされたパーティションの群にわたる識
別に対するビット数
【００７６】
【外１３】
【００７７】との和に等しい。ビット
【００７８】
【外１４】
【００７９】及びビットＰＡ［ｎ−１：０］は入力され
たアドレスから取り出される。これらのビットは例示的
に入力ルックアップ値
たアドレスから取り出される。これらのビットは例示的
に入力ルックアップ値
【００８０】
【外１５】
【００８１】を形成するために連結される。入力ルック
アップ値
アップ値
【００８２】
【外１６】
【００８３】はＰＬＡ４１０に入力される。これに対応
してＰＬＡは上記のようにオフセットＰＡ［ｍ＋２ｎ−
１：ｍ＋ｎ］’を発生する。オフセットＰＡ［ｍ＋２ｎ
−１：ｍ＋ｎ］’はＰＡ［ｍ＋２ｎ−１：ｍ＋ｎ］’、
ＰＡ［ｍ＋ｎ−１：ｎ］を形成するために入力された画
素アドレスＰＡ［ｍ＋ｎ−１：ｎ］の残りの部分と連結
される。この連結されたアドレスはｎから２n デマルチ
プレクサ４２０に入力される。各デマルチプレクサ出力
は図９に示された２n のメモリアドレスラインＭ０，Ｍ
１，．．．，Ｍ２n −１の一つである。これらのアドレ
スラインは図６、７のメモリアドレスラインＭＡ，ＭＢ
及び図８のメモリアドレスラインＭＡ，ＭＢ，ＭＣ，Ｍ
Ｄに類似である。ＰＬＡ４１０はまた連結されたメモリ
アドレスが出力されるべき正確なメモリアドレスライン
を選択するデマルチプレクサ４２０に対するｎビット選
択器として出力する。
してＰＬＡは上記のようにオフセットＰＡ［ｍ＋２ｎ−
１：ｍ＋ｎ］’を発生する。オフセットＰＡ［ｍ＋２ｎ
−１：ｍ＋ｎ］’はＰＡ［ｍ＋２ｎ−１：ｍ＋ｎ］’、
ＰＡ［ｍ＋ｎ−１：ｎ］を形成するために入力された画
素アドレスＰＡ［ｍ＋ｎ−１：ｎ］の残りの部分と連結
される。この連結されたアドレスはｎから２n デマルチ
プレクサ４２０に入力される。各デマルチプレクサ出力
は図９に示された２n のメモリアドレスラインＭ０，Ｍ
１，．．．，Ｍ２n −１の一つである。これらのアドレ
スラインは図６、７のメモリアドレスラインＭＡ，ＭＢ
及び図８のメモリアドレスラインＭＡ，ＭＢ，ＭＣ，Ｍ
Ｄに類似である。ＰＬＡ４１０はまた連結されたメモリ
アドレスが出力されるべき正確なメモリアドレスライン
を選択するデマルチプレクサ４２０に対するｎビット選
択器として出力する。
【００８４】ＰＬＡ４１０はまた３状態バッファ４３０
−０，４３０−１，．．．，４３０−Ｐ−１の一つをイ
ネーブルするイネーブル信号を出力する。各３状態バッ
ファ４３０−０，４３０−１，．．．，４３０−Ｐ−１
は各メモリ制御信号ＣＡＳ０，ＣＡＳ１，．．．，ＣＡ
ＳＰ−１の出力を制御する。（ＣＡＳ信号の代わりに３
状態バッファ４３０−０，４３０−１，．．．，４３０
−Ｐ−１はチップイネーブル信号ＣＥ０，ＣＥ
１，．．．，ＣＥＰ−１を制御する）。入力ルックアッ
プ値
−０，４３０−１，．．．，４３０−Ｐ−１の一つをイ
ネーブルするイネーブル信号を出力する。各３状態バッ
ファ４３０−０，４３０−１，．．．，４３０−Ｐ−１
は各メモリ制御信号ＣＡＳ０，ＣＡＳ１，．．．，ＣＡ
ＳＰ−１の出力を制御する。（ＣＡＳ信号の代わりに３
状態バッファ４３０−０，４３０−１，．．．，４３０
−Ｐ−１はチップイネーブル信号ＣＥ０，ＣＥ
１，．．．，ＣＥＰ−１を制御する）。入力ルックアッ
プ値
【００８５】
【外１７】
【００８６】に関して、ＰＬＡ４１０は適切なメモリバ
ンクをイネーブルするために単一のイネーブル信号を出
力する。要約するとＰメモリバンクにわたるデータワー
ドの２n 通りのインターリービングをなす方法及びシス
テムが説明された。各メモリバンクは２n パーティショ
ンに分割される。データワード（画素）アドレス空間は
Ｐの連続的なシーケンスに分割された。データワードア
ドレスの各Ｐシーケンスは２n パーティションの唯一の
群に関連づけられる。各群では各パーティションは異な
るメモリバンク内にある。Ｐシーケンスのそれぞれのデ
ータワードアドレスはそのパーティションの関連する群
にわたりインターリーブされる。データワードアドレス
のシーケンスのインターリービングでデータワードアド
レスは交互にラウンドロビン方式でパーティションの群
内のシーケンシャルメモリアドレスに関連づけられる。
ンクをイネーブルするために単一のイネーブル信号を出
力する。要約するとＰメモリバンクにわたるデータワー
ドの２n 通りのインターリービングをなす方法及びシス
テムが説明された。各メモリバンクは２n パーティショ
ンに分割される。データワード（画素）アドレス空間は
Ｐの連続的なシーケンスに分割された。データワードア
ドレスの各Ｐシーケンスは２n パーティションの唯一の
群に関連づけられる。各群では各パーティションは異な
るメモリバンク内にある。Ｐシーケンスのそれぞれのデ
ータワードアドレスはそのパーティションの関連する群
にわたりインターリーブされる。データワードアドレス
のシーケンスのインターリービングでデータワードアド
レスは交互にラウンドロビン方式でパーティションの群
内のシーケンシャルメモリアドレスに関連づけられる。
【００８７】最終的に上記の説明は本発明の例示的な実
施例をカバーする。当業者は請求項の精神と範囲から離
れることなく多くの代替的な実施例をなしうるものであ
る。
施例をカバーする。当業者は請求項の精神と範囲から離
れることなく多くの代替的な実施例をなしうるものであ
る。
【図１】従来技術のコンピュータシステムを示す。
【図２】複数メモリバンクにわたるデータワードの従来
技術のインターリービングを示す。
技術のインターリービングを示す。
【図３】線形アドレッシングなしのフレームバッファ記
憶構成を示す。
憶構成を示す。
【図４】線形アドレッシングを有するフレームバッファ
記憶構成を示す。
記憶構成を示す。
【図５】本発明の実施例によるコンピュータシステムを
示す。
示す。
【図６】本発明の実施例による３つのメモリバンクにわ
たる２通りのインターリービングを示す。
たる２通りのインターリービングを示す。
【図７】本発明の実施例による３つのメモリバンクにわ
たる交互の２通りのインターリービングを示す。
たる交互の２通りのインターリービングを示す。
【図８】本発明の実施例による５つのメモリバンクにわ
たる交互の４通りのインターリービングを示す。
たる交互の４通りのインターリービングを示す。
【図９】本発明の実施例による一般的なＰのメモリバン
クにわたる２n 通りのインターリービングを示す。
クにわたる２n 通りのインターリービングを示す。
【図１０】本発明の実施例によるメモリ制御器を示す。
１０，１００ コンピュータシステム １２，１１２ プロセッサ １４，１１４ 分割メモリ １６，１１６ ディスクメモリ １８，１１８ 入力デバイス ２０，１２０ システムバス ３０，１３０ グラフィック制御器 ３１，１３１ 描画プロセッサ ３３，１３３ スクリーンリフレッシュ制御器 ３２，１３２ メモリ制御器 ３４，１３４ フレームバッファ ４０，１４０ ＤＡＣ ４２，１４２ 表示デバイス ２００、３００ フレームバッファ ２１０、２２０、２３０、３１０、３２０、３３０、３
４０、３５０ パーティション ２１２、２１４、２２２、２２４、２３２、２３４、３
１２、３１４、３１６、３１８、３２２、３２４、３２
６、３２８、３３２、３３４、３３６、３３８、３４
２、３４４、３４６、３４８、３５２、３５４、３５
６、３５８ ＶＲＡＭ ＭＡ，ＭＢ，ＭＣ，ＭＤ メモリアドレス信号 ４１０ プログラマブル論理配列（ＰＬＡ） ４２０ デマルチプレクサ ４３０−０，４３０−１，．．．，４３０−Ｐ−１３
状態バッファ ＣＡＳ０，ＣＡＳ１，．．．，ＣＡＳＰ−１ メモリ制
御信号 ＣＥ０，ＣＥ１，．．．，ＣＥＰ−１ チップイネーブ
ル信号
４０、３５０ パーティション ２１２、２１４、２２２、２２４、２３２、２３４、３
１２、３１４、３１６、３１８、３２２、３２４、３２
６、３２８、３３２、３３４、３３６、３３８、３４
２、３４４、３４６、３４８、３５２、３５４、３５
６、３５８ ＶＲＡＭ ＭＡ，ＭＢ，ＭＣ，ＭＤ メモリアドレス信号 ４１０ プログラマブル論理配列（ＰＬＡ） ４２０ デマルチプレクサ ４３０−０，４３０−１，．．．，４３０−Ｐ−１３
状態バッファ ＣＡＳ０，ＣＡＳ１，．．．，ＣＡＳＰ−１ メモリ制
御信号 ＣＥ０，ＣＥ１，．．．，ＣＥＰ−１ チップイネーブ
ル信号
Claims (10)
- 【請求項１】Ｐメモリバンクのそれぞれの記憶位置を２
n のパーティションに分割し（ここでｎ≧１）、 データワードのシーケンシャルブロックのデータワード
アドレスをＰシーケンスのデータワードアドレスに分割
し、 パーティションの各群の該２n パーティションの各一つ
が異なるメモリバンクに配置されるように該Ｐメモリバ
ンクの該パーティションの２n の異なる群を該Ｐシーケ
ンスのそれぞれのデータワードアドレスと関連づけ、 データワードアドレスの該シーケンスの２n データワー
ドアドレスのサブシーケンスに対応する各データワード
はパーティションの該関連した群の該パーティションの
異なる一つの中に記憶されるように該各Ｐシーケンスの
データワードアドレスの各データワードアドレスをパー
ティションの該関連した群の該２n パーティションにわ
たりインターリーブする各段階からなるＰ＞２メモリバ
ンク内でデータをインターリービングする方法。 - 【請求項２】２n ≦ｐ≦Ｐ−１の範囲内の各ｐ番目のメ
モリバンクは（ｐ，０），（ｐ−１，１），．．．，
（ｐ−２n ＋１，２n −１）でラベルされた２n パーテ
ィションを含むように該パーティションをインデックス
の唯一の組合せｉ，ｊで順序づけ（ここでｉ，ｊは整数
で、１≦ｉ≦Ｐ−１、０≦ｊ≦２n −１）、０から２n
−１の範囲内の各ｐ番目のメモリバンクは（Ｐ−１，２
n −ｐ−１），（Ｐ−２，２n −ｐ−２），．．．，
（Ｐ−２n ーｐ−１．２n −１）でラベルされた２ n −
ｐ−１パーティション及び（０，ｐ），（１，ｐ−
１），．．．，（ｐ，０）でラベルされたｐ＋１パーテ
ィションを含む段階を更に含み、 ここでパーティションの該Ｐ群のそれぞれは各パーティ
ションは同じインデックスｉを有するパーティションか
らなる請求項１記載の方法。 - 【請求項３】インターリービングの該段階は：Ｐアドレ
スの該シーケンスの各アドレスを該パーティションの該
インデックスｊの順でラウンドロビン方式で該パーティ
ション内のシーケンシャルメモリアドレスと関連づける
段階からなる請求項２の方法。 - 【請求項４】そのメモリアドレスの行成分内でストロー
ブするよう単一のＲＡＳ信号を該Ｐメモリバンクのそれ
ぞれに出力し、 そのメモリアドレスの列成分内でストローブするよう一
つのＣＡＳ信号を含む複数のＣＡＳ信号を該Ｐメモリバ
ンクのそれぞれに出力する段階を更に含む請求項３記載
の方法。 - 【請求項５】２n メモリアドレスを含む該メモリバンク
内にアクセスされるデータワードに対する複数のメモリ
アドレスを出力し、０≦ｑ≦２n −１に対する該ｑ番目
のメモリアドレスはｐモジュラス２n ＝ｑに対してパー
ティション（ｐ，０）を含む各メモリバンクへ出力され
る段階を更に含む請求項３記載の方法。 - 【請求項６】 各パーティションはそれぞれのメモリバ
ンクのメモリアドレスの特定のレンジからなり、ここで
同じｑ番目のメモリアドレスを受ける異なるメモリバン
クに特定のインデックスｉを有する各パーティションは
該それぞれの異なるメモリバンクのメモリアドレスの同
一の範囲を有する請求項５記載の方法。 - 【請求項７】 各メモリバンクは２m 個の記憶位置から
なり、ここで各パーティションの該開始メモリアドレス
は２n ≦ｐ≦Ｐ−１の範囲内のｐに対して（ｉ−ｐ＋２
n −１）・２m-n であり、０≦ｐ≦２n −１の範囲内の
ｐに対する各パーティション（Ｐ−１，２n −ｐ−
１），（Ｐ−２，２n −ｐ−２），．．．，（Ｐ−２n
−ｐ−１，２n −１）に対する該開始メモリアドレスは
（ｉ−Ｐ＋２n ）・２m-n であり、０≦ｐ≦２n −１の
範囲内のｐに対する各パーティション（０，ｐ），
（１，ｐ−１），．．．，（ｐ，０）に対する該開始メ
モリアドレスはｉ・２m-n である請求項２記載の方法。 - 【請求項８】 データワードのシーケンシャルブロック
のデータワードアドレスのシーケンスがＰシーケンスの
データワードアドレスに分割されるコンピュータシステ
ムにおいて、 複数の記憶位置を有するＰメモリバンクよりなり、各メ
モリバンクのその記憶位置は２n 個のパーティションに
分割され、ここでｎ≧１であり、該パーティションのそ
れぞれは異なるメモリバンクからＰ群の２n 個のパーテ
ィションに構成され、該Ｐ群のパーティションのそれぞ
れは該Ｐシーケンスのデータワードアドレスの異なる一
つと関連づけられ、各シーケンスの該データワードアド
レスはデータワードアドレスの該シーケンスの２n 個の
データワードアドレスのサブシーケンスに対応する各デ
ータワードがパーティションの該関連した群の該パーテ
ィションの異なる一つの中に記憶されるようにパーティ
ションの該関連する群の該２n 個のパーティションにわ
たりインターリーブされるメモリ。 - 【請求項９】 データワードのシーケンシャルブロック
のデータワードアドレスのシーケンスがデータワードア
ドレスのＰシーケンスに分割されるコンピュータシステ
ムであって：バスと、 該バスに接続されたプロセッサと、 該バスに接続されたメモリ回路とからなり、該メモリ回
路は複数の記憶位置を有するＰメモリバンクからなり、
各メモリバンクのその記憶位置は２n のパーティション
に分割され、ここでｎ≧１であり、該パーティションの
それぞれはことなるメモリバンクからＰ群の２n 個のパ
ーティションに構成され、該Ｐ群のパーティションのそ
れぞれは該Ｐシーケンスのデータワードアドレスの異な
る一つと関連づけられ、各シーケンスの該データワード
アドレスはデータワードアドレスの該シーケンスの２n
のデータワードアドレスのサブシーケンスに対応する各
データワードがパーティションの該関連した群の該パー
ティションの異なる一つの中に記憶されるようにパーテ
ィションの該関連する群の該２n パーティションにわた
りインターリーブされるコンピュータシステム。 - 【請求項１０】該バス及び該メモリ回路に接続されたメ
モリ制御器を含むグラフィック制御器と、 該メモリ回路に接続される表示デバイスとを更に含み、
該メモリ回路はフレームバッファであり、該データワー
ドは画素データであり、該インターリービングは、該画
素データの該画素が該表示デバイスの画素表示速度によ
り該表示デバイス上に表示されうるように、該画素デー
タにアクセスする際の遅延を減少する請求項９記載のコ
ンピュータシステム。
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ID=24171401
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Also Published As
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| US5924111A (en) | 1999-07-13 |
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