JPS63163938A - ダイナミツクｒａｍコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はダイナミックＲＡＭコントローラであって、バ
イト／ワード選択信号に応じて少なくとも夫々２種類の
行アドレスストローブ信号及び列アドレスストローブ信
号を生成して所定のメモリブロックに供給することによ
り複数のメモリブロックを単−又は複数同時にアクセス
可能とする。

〔産業上の利用分野〕

本発明はダイナミックＲＡＭコントローラに関し、ＣＰ
Ｕより供給されるアドレスを行アドレスと列アドレスと
に分離して時系列にダイナミックＲＡＭに供給するダイ
ナミックＲＡＭコントローラに関する。

ダイナミックＲＡＭは直交するワード線とビット線との
交点にメモリセルがマトリクス状に配列されており、行
アドレスで任意のワード線を指定し、このワード線に接
続された全メモリセルの情報を検出し、次に列アドレス
で任意のビット線を指定して、単一のメモリセルのアク
セスを行なう。

このため、任意のワード線に接続された全メモリセルの
情報を検出した後、行アドレスを固定して列アドレスを
順次変更することにより、複数のメモリセルを高速にア
クセスすることが可能である。

この＾速アクセスのモードとしては、行アドレスを固定
して列アドレスを４回イクリメントして連続する４つの
列アドレスのメモリセルを順次アクセスするニブル・モ
ードと、行アドレスを固定して列アドレスを任意に変更
して複数の列アドレスのメモリセルを順次アクセスする
ページ・モードとがある。

また、ダイナミックＲＡＭのワード線のプリチャージを
行なうには、１００ｉｓｅｃ程度の時開を要するために
、ダイナミックＲＡＭを複数のメモリブロック（メモリ
ブロック）に分割し、単一のバンクのデータ読み出し時
に他のバンクのプリチャージを行なうことにより、ダイ
ナミックＲＡＭのアクセス速度を見掛は上＾連化するこ
と（メモリ・インタリープ）が行なわれている。

（従来の技術） 第６図は従来のダイナミックＲＡＭコントローラを用い
たシステムのブロック系統図を示す。図中、ＣＰＵ１０
は外付けのタイミング信号発生回路等を含んだものであ
り、ダイナミックＲＡＭ（以下ＦＤ−ＲＡＭＪという）
部１１をアクセスするためのアドレスを生成すると共に
、行アドレスの取込みタイミングを指示するストローブ
信号ＲＡＳ、及び列アドレスの取込みタイミングを指示
するストローブ信号ＣＡＳ１及び各種制御信号を生成し
ている。

上記のアドレス及びストローブ信号ＲＡ　Ｓ　。

ＣＡＢ、制御信号夫々はダイナミックＲＡＭコントロー
ラ１２に供給される。ダイナミックＲＡＭコント０−ラ
１２はアドレスを行アドレスと列アドレスとに分離して
時系列にＤ−ＲＡＭ部１１に供給すると共に、行アドレ
スストローブ信号−ＲＡＭ部１１に供給する。

上記のストローブ信号ＲＡＳＯ−ＲＡＳ３はＣＰＬｌｌ
ｏより供給されるアドレスのうちの２ビツトをコントロ
ーラ内部でデコードすることによりいずれか一つが生成
される。

Ｄ−ＲＡＭ部１１は夫々１６ビツト単位で入出力を行な
うメモリバンク１１ａ〜１１ｄで構成された４バンク構
成であり、ダイナミックＲＡＭコントローラ１２よりの
行アドレス、列アドレス。

列アドレスストロープ信号ＣＡＳ、ライトイネーブル信
号ＷＥ夫々はこれらのメモリバンク１１８〜１１ｄに共
通に供給され、行アドレスストローブ信号ＲＡＳＯ−Ｒ
ＡＳ３はメモリバンク１１ａ〜１１ｄに各別に供給され
る。これによってメモリバンク１１８〜１１ｄのうち行
アドレスストローブ信号及び列アドレスストローブ信号
が共に供給されたメモリバンクで行アドレス及び列アド
レスが取込まれ、アクセスが行なわれる。メモリバンク
１１ａ〜１１ｄ夫々は１６ビツトのデータバス１３を介
してＣＰＬＩＩＯと接続されている。

〔発明が解決しようとする問題点〕

例えばインテル社の８０８６．１−ローラ社の６８００
０等のＣＰＵではメモリをバイト単位でバイトアクセス
するか、又はワード（−２バイト）単位でワードアクセ
スするかを選択するバイト／ワード選択信号を出力して
いる。

しかし、従来のダイナミックＲＡＭコントローラは上記
バイト／ワード選択信号を利用しておらず、第６図示の
如く単一のバンクを選択してワードアクセスしか行なう
ことができず、ＣＰＬＩ　１０の機能を充分に活用して
いないという問題点があった。

本発明は上記の点に鑑みてなされたものであり、複数の
メモリバンクを単−又は複数同時にアクセス可能なダイ
ナミックＲＡＭコントローラを提供することを目的とす
る。

（Ｆｉｌｌ裔を解決するための手段） 本発明のダイナミックＲＡＭコントローラは、ＣＰＬＩ
　（２０）より供給されるバイトアクセスとワードアク
セスとの選択を指示するバイト／ワード選択信号に応じ
て、行アドレスストローブ信号及び列アドレスストロー
ブ信号そのもの又は取込み指示のない少なくとも夫々２
種類の行アドレスストロ−７信号と列アドレスストロー
ブ信号とを生成して、複数のメモリブロックに夫々型な
くとも夫々２種類の行アドレスストローブ信号とのうち
の所定の行アドレスストロ−１信号及び列アドレススト
ローブ信号を供給するよう構成してなる。

即ち、例えば複数のメモリブロックをマトリクス状に配
置した場合を考えると、行方向に配置された複数のメモ
リブロックに同一の行アドレスストローブ信号を夫々供
給し、列方向に配置された複数のメモリブロックに同一
の列アドレスストローブ信号を夫々供給し、行アドレス
ストローブ信号及び列アドレスストローブ信号の組合せ
により行及び列両方のアドレスストローブ信号がｌｒ１
′Ｉ８に供給される所望のメモリブロックのアクセスを
可能とする。

（作用） 本発明においては、バイト／ワード選択信号に応じて、
複数のメモリブロック（２９ａ〜２９ｄ）に夫々所定の
行アドレスストローブ信号と列アドレスストローブ信号
が所定の組合せで供給される。

複数のメモリブロック（２９ａ〜２９ｄ）に供給される
行アドレスストローブ信号と列アドレスストローブ信号
とはメモリアクセス要求信号から生成された取込み指示
又は取込み指示のないいずれかの状態であり、前述の組
合せに従って行及び列両方のアドレスストローブ信号が
共に取込み指示の状態のメモリアクセスのみがアクセス
されるので、複数のメモリブロック（２９８〜２９ｄ）
を単−又は複数同時にアクセスできる。

（実施例） １１図は本発明のダイナミックＲＡＭコントローラを用
いたシステムの全体構成図を示す。

同図中、２０はＣＰＵであり、クロックジェネレータ２
１より数ＭＨ２のシステムクロック信号を供給されて動
作を行ない、各１０ビツトの行アドレス及び列アドレス
をアドレスバス２２ａ。

２２ｂに送出し、またアドレスの取込みタイミングを指
示するメモリアクセス要求信号としてのアドレスストロ
ーブ信号Ａｓ、Ｂみ出しと麿き込みとを切換えるリード
／ライト信ＱＲ／Ｗ、アッパーバンクとロアーバンクと
を指示するパンクセレクト信＠ｂｓ１バイトアクセスと
ワードアクセスとを指示するバイト／ワード選択信ＱＢ
ＡＣＯ。

ＢＡＣＩ、高速アクセスモード中のニブルモードを指示
する制御信号ＮＭＣ，高速アクセスモード中のページモ
ードを指示するｔｉ制御信号ＦＰＣ，外Ｎ／内部リすレ
ッシュ切換信号夫々を出力する。

このバンクセレクト信＠ＢＳはアドレス中の１ビツトで
あり、Ｉ４１１１１信号ＮＭＣ，ＦＰＣはアドレスの空
ピットを用いて出力される。

ダイナミックＲＡＭコントローラ２３　Ｇ！マルププレ
クナ２４、リフレッシュ・タイム・ジェネレータ２５、
アービタ２６、タイミング・ジェネレータ２７より構成
されている。

マルチプレクサ２４はアドレスバス２２ａ。

２２ｂより供給される行アドレスと列アドレスとのいず
れか一方を選択信号に応じて切換選択してアドレスバス
２８よりＤ−ＲＡＭ部２９に供給する。

リフレッシュ・タイム・ジェネレータ２５は外部／内部
リフレッシュ切換信号が内部リフレッシュ・モードを指
示するとき、クロック・ジェネレータ２１より供給され
るクロック信ＱＣＬＫから一定周期でＤ−ＲＡＭ２９の
リフレッシュを要求するリフレッシュリクエスト信号を
生成しアービタ２６に供給する。ところでクロックジェ
ネレータ２１の出力するクロック信号ＣＬＫは源発娠信
号で上記システムクロック信号の数倍の周波数で例えば
１５〜３０Ｍ１−１ｚの信号である。

アービタ２６はクロック信号ＣＬＫに同期して動作し、
リフレッシュリクエスト信号とアドレスストローブ信＠
ＡＳとを供給されて、リード／ライト・サイクルとリフ
レッシュ・サイクルとの優先順位を決定し調整し、調整
後のリフレッシュリクエスト信号をタイミングジェネレ
ータ２７に供給する。

タイミング・ジェネレータ２７は上記のリフレッシュリ
クエスト信号、ＣＰｔＪ２０よりのアドレスストローブ
信号ＡＳ１リード／ライト信号Ｒ／Ｗ、バンクセレクト
信号ＢＳ、バイト／ワード選択信号ＢＡＣＯ，ＢＡＣ１
，＆１ＩＩｌ信号ＮＭＣ。

ＦＰＣ及びクロック信号ＣＬＫを供給されて、行アドレ
スと列アドレスとの切換選択を指示する選択信号を生成
しマルチプレクサ２４に供給すとると共に、行アドレス
ストローブ信＠ＲＡＳＯ。

ＲＡＳ　１　、列アドレスストローブ信号ＣＡＳＯ。

ＣＡＳｌ、ライトイネーブル信号“Ｗ了夫々を生成して
Ｄ−ＲＡＭ２９に供給し、またリフレッシュ・サイクル
であることを指示するレディ信号ＲＤＹを生成してＣＰ
Ｕ２０に供給する。

上記のタイミング・ジェネレータ２７の要部について第
２図と共に更に詳しく説明する。

同図中、端子３１にはリード／ライト・サイクルにＨレ
ベルでリフレッシュ・サイクルが必要となったときにＬ
レベルとなるリフレッシュリクエスト信号が入来し、端
子３２にはＬレベルでアドレスの取込みを指示するアド
レスストローブ信号Ａｓが入来し、端子３３にはクロッ
ク信号ＣＬＫが入来する。また、端子３４には通常アク
セスモードでＨレベル、高速アクセスモード中のニブル
モードでのみＬレベルの制御信号ＮＭＣが入来し、端子
３５には通常アクセスモードでＨレベル、高速アクセス
モード中のベージモードのみでしレベルの制御信＠ＦＰ
Ｃが入来する。

リード／ライト会サイクルではリフレッシュリクエスト
信号がＨレベルであるので、第３図（Ｂ）に示す如きア
ドレスストローブ信号Ａｓはアンド回路３６ａ、３６ｂ
を介してＪＫ型フリップ７０ツブ３７のＪ端子及びに端
子に供給される。また、アドレスストローブ信号に百は
インバータ３８で反転されてフリップフロップ３７．３
９夫々のＰ端子（プリセット端子）に供給され、フリッ
プ７０ツブ３７．３９はアドレスストローブ信号ＡＳが
Ｌレベルとなった後動作を行なう。第３図（Ａ）に示す
クロック信号ＣＬＫはバッフ７アンプ４０を経た後、フ
リップ７０ツブ３９のＣＬＫ端子に供給され、またイン
バータ４１を介してフリップフロップ３７のＣＬＫ端子
に供給される。

フリップ７０ツブ３７はアドレスストローブ信号Ａｓが
Ｌレベルとなった後、クロック信号ＣＬＫの第１パルス
Ｐ１の立下がりでＱ端子出力をＬレベルとする。このＱ
端子出力をＤ端子に供給されているＤ型フリップ７０ツ
ブ３９は第２パルスＰ２の立上りで上記フリップフロッ
プ３７の出力を取込みＱ端子出力をＬレベルとする。こ
のフリップフロップ３９のＱ端子出力はバッファアンプ
４２ａ、４２ｂ夫々に供給され、端子４３ａ又は４３ｂ
より第３図（Ｃ）に示す如き行アドレスストローブ信１
ｉ３ＲＡｓＯ又はＲＡＳｌとして出力される。

なお、ストローブ信号ＲＡＳＯ又はＲＡＳｌの立下がり
の遅延時Ｉｆ　ｔ　＋はフリップフロップ３９及びバッ
ファアンプ４０．４２によるものである。

上記フリップ７０ツブ３９のＱ端子出力は遅延回路４４
で一定時間遅延された後インバータ４５で反転されてナ
ンド回路４６に供給される。ナンド回路４６に信号を供
給しているカウンタ４７はアドレスストローブ信＠ＡＳ
がＬレベルとなった時点でＨレベルを出力しているため
、上記インバータ４５の出力信号はナンド回路４６で反
転され、更にバッフ７アンプ４８ａ、４８ｂ夫々に供給
され、端子４９ａ又は４９ｂより第３図（Ｄ）に示す如
き列アドレススト０−ブ信号ＣＡＳＯ又はＣＡＳｌとし
て出力される。ここで遅延回路４４の遅延時間ｔ２は第
４図（Ｆ）に示す行アドレスホールドタイムｔ３と列ア
ドレスセットアツプタイムｔ４との和である。

また、フリップフロップ３９のＱ端子出力は遅延回路５
０において行アドレスホールドタイムｔ３だけ遅延され
た後、端子５１より選択信号としてマルチプレクサ２４
に供給される。

ここまでの動作は通常アクセスモード及び高速アクセス
モード共に同一であり、通常アクセスモードでは、この
後アドレスストローブ信号Ａｓが立上った後、ストロー
ブ信＠ＲＡＳＯ又はＲＡＳｌ及びＣＡＳＯ又はＣＡＳＩ
が立上がる。

これはアドレスストローブ信号Ａｓが反転されてフリッ
プフロップ３９のＰ端子に供給され、アドレスストロー
ブ信＠に百がＨレベルとなると７リツプフロツプ３９が
プリセットされてそのＱ端子出力がＨレベルとなるため
である。

デコーダ５４は端子３４．３５よりの制御信号をインバ
ータ５２．５３夫々を介して供給されており、高速アク
セスモードのときのみＨレベルの信号をアンド回路５５
に供給する。また、高速アクセスモードのニブルモード
、ベージモード夫々を指示する２ビツトの制御信号を生
成してカウンタ４７に供給する。

アンド回路５５は高速アクセスモードの要求があったと
きのみクロック信号ＣＬＫを通してカウンタ４７のＣＬ
Ｋ端子に供給する。

カウンタ４７はアドレスストローブ信号ＡｓをＲ端子に
供給され、このアドレスストローブ信号Ａｓの立下がり
時点でリセットされＨレベルの信号を出力する。また、
カウンタ４７のＥＮ端子にはインバータ５６を介してフ
リップフロップ３９のＱ端子出力が供給されており、ス
トローブ信号ＲＡＳＯ又は頁フ［ミコーがＬレベレとな
った後カウンタ４７は上記クロック信号ＣＬＫのカウン
トを開始する。即ち第３図（Ａ）のクロック信号ＣＫＬ
の第３パルスからカウントを開始し、４パルス後の第６
パルスＰ６の立上がりを検出した後第７バルスＰ７の立
上がりを検出するまでＬレベルの信号を出力し、この後
りＯツク信号ＣＬｋの３パルス周期でＬレベル期間がク
ロック信号ＣＬＫの略２パルス周期分の信号を生成して
出力する。カウンタ４７は第３図（Ｅ）に示す如く制御
信号ＮＭＣがＬレベルでデコーダ５４よりの制御信号が
ニブルモードを指示するとき、Ｌレベルの信号を４回生
成し、４回目でＬレベルとなった後はこのＬレベルを保
持する。なお、ベージモード時には上記Ｌレベルの信号
の生成をクロック信号ＣＬＫの３クロック周期で繰り返
す。上記のカウンタ４７及びインバータ５２からインバ
ータ５６までの各回路により高速アクセス列アドレスス
トローブ発生回路６１が構成されている。

このカウンタ４７の出力信号はナンド回路４６に供給さ
れ、ナンド回路４６はカウンタ４７よりＬレベル信号が
供給されたときストローブ信号ＣＡＳＯ又はＣＡＳｌを
Ｈレベルとする。これよってニブルモード時のストロー
ブ信号ＣＡＳＯ又はＣＡＳＩは第３図（Ｄ）の如くなる
。

端子６０にはＨレベルがアッパーバンクを指示し［レベ
ルがロアーバンクを指示するバンクセレクト信号ＢＳが
入来する。端子６１．６２夫々には共にＬレベルでワー
ドアクセスを指示し、一方のみがＨレベルでバイトアク
セスを指示するバイト／ワード選択信号ＢＡＣＯ，ＢＡ
Ｃ１夫々が入来する。

端子６０〜６２夫々に入来した第３図（Ｇ）に示す如き
信号は８８．８ＡＣＯ，ＢＡＣｌはデコーダ６３に供給
される。デコーダ６３はフリップフロップ３９のＱ端子
出力が立下がった時点で上記のバンクセレクト信号ＢＳ
及びバイト／ワード選択信号ＢＡＣＯ，ＢＡＣ１夫々を
ラッチする。

この後、ラッチした信号をデコードしてバッファ制御信
号ＢＣ１〜ＢＣ４を生成し、バッファアンプ４２ａ、４
２ｂ、４８ａ、４８ｂ夫々のＩ制御端子に各別に供給す
る。

バッファアンプ４２ａ、４２ｂ、４８ａ、４８ｂ夫々は
上記のバッファｌ１ｌｔｌｌ信号ＢＣＩ〜ＢＣ４に応じ
てス０トープ信号ＲＡＳＯ，ＲＡＳ１゜ＣＡＳＯ，ＣＡ
Ｓ１夫々を端子４３ａ、４３ｂ。

４９ａ、４９ｂ夫々より出力する。

上記のバンクセレクト信号８８．バイト／ワード選択信
号ＢＡＣＯ，ＢＡＣ１夫々とスロトープ信号ＲＡＳＯ，
ＲＡＳ１．ＣＡＳＯ，ＣＡＳＩ夫々との関係を第４図に
示す。図中、バンクセレクト信号ＢＳ、バイト／ワード
選択信号ＢＡＣＯ。

ＢＡＣＩ夫々はＨレベルを７１１、ＬレベルをｖＯｖで
表わしている。またストロブ信号ＲＡＳＯ，ＲＡＳ１．
ＣＡＳＯ，ＣＡＳＩ夫々は「有効」と表わされたものが
出力され、「Ｈ」と表わされたものは端子４３ａ、４３
ｂ、４９ａ。

４９ｂがＨレベル固定出力であることを表わしている。

これによって、モード番号１．２では２つのメモリバン
クが選択されてワードアクセスが行なわれ、モード番号
３〜６では単一のメモリバンクが選択されてバイトアク
セスが行なわれ、（−ド番号７では４つのメモリバンク
が選択されて４バイト一括アクセスであるロングワード
アクセスが行なわれ、モード番号８ではいずれのメモリ
バンクもアクセスが行なわれない。

第１図に戻って説明するに、マルチプレクサ２４は第２
図の端子５１より供給される信号によってアドレスの切
換選択を行ない、ニブルモードでは第３図（Ｆ）に示す
如く、まず行アドレスを選択し、次の列アドレスを選択
してアドレスバス２８に送出する。

Ｄ−ＲＡＭ部２９は４個のメモリブロック即ちメモリバ
ンク２９ａ〜２９ｄより構成されており、これらのメモ
リバンク２９ａ〜２９ｄ夫々は８個のダイナミックＲＡ
Ｍ＃子で構成されて８ビット単位で入出力を行なうもの
である。

アドレスバス２８よりの行アドレス、列アドレスは全メ
モリバンク２９ａ〜２９ｄに供給され、またタイミング
会ジェネレータ２７の出力するライトイネーブル信号Ｗ
Ｅも全メモリバンク２９ａ〜２９ｄに供給される。スト
ローブ信号ＲＡＳＯはメモリバンク２９ａ、２９ｂに供
給され、ストローブ信号ＲＡＳ１はメモリバンク２９Ｇ
、２９ｄに供給される。またストローブ信号ＣＡＳＯは
メモリバンク２９ａ、２９ｃに供給され、ストローブ信
号ＣＡＳＯはメモリバンク２９ｂ、２９ｄに供給される
。即ち、例えば複数のメモリブロック２９ａ〜２９ｄを
マトリクス状に配置した場合を考えると、行方向に配置
された複数のメモリブロック２９ａと２９ｂ、２９Ｇと
２９６夫々に同一の行アドレスストローブ信号ＲＡＳＯ
，ＲＡＳｌを夫々供給し、列方向に配置された複数のメ
モリブｏｙり２９ａと２９ｃ、２９ｂと２９ｄ夫々に同
一の列アドレスストローブ信号ＣＡＳＯ。

ＣＡＳｌを夫々供給し、行アドレスストローブ信号ＲＡ
ＳＯ，Ｒフこ百］−及び列アドレスストローブ信＠ｃＡ
ｓＯ，ＣＡＳｌの組合せにより行及び列両方のアドレス
トローブ信号が１４時に供給される所望のメモリブロッ
クのアクセスを可能とする。

更に、メモリバンク２９ａ、２９Ｇは１６ビツトのデー
タバス３０の上位８ビツトに接続され、メモリバンク２
９ｂ、２９ｄはデータバス３０の下位８ビツトに接続さ
れている。このデータバス３０の全ビットはＣＰＵ２０
と接続されている。

このため、第４図示のモード番号１ではメモリバンク２
９ａ、２９ｂに行アドレス及び列アドレスが取込まれて
これらが同時にアクセスされ、ワードアクセスが行なわ
れる。モード番号２ではメモリバンク２９ｃ、２９ｄが
同時にワードアクセスされる。

モード１４３ではメモリバンク２９ｄにのみ行アドレス
及び列アドレスが取込まれてバイトアクセスが行なわれ
、同様にしてモード番号４，５゜６夫々ではメモリバン
ク２９ｃ、２９ａ、２９ｂ夫々が各別にバイトアクセス
される。モード番号７では全メモリバンク２９ａ〜２９
ｄに行アドレス及び列アドレスが取込まれるので、デー
タバス３０が３２ビツトであるときに使用されロングワ
ードアクセスが行なわれる。モード番号８では全メモリ
アクセス２９ａ〜２９ｄに行アドレス及び列アドレスが
取込まれないのでＤ−ＲＡＭ部２９を２組接続したシス
テムにおいて、いずれか一方のＤ−ＲＡＭ部を使用する
とき、使用されないＤ−ＲＡＭ部に対するチップセレク
ト信号の代りに利用することができる。

なお、通常アクセスモードにおけるモード番号５の場合
について詳しく説明する。

メモリバンク２９ａには第５図（Ａ）、（Ｂ）に示すス
トローブ信号ＲＡＳＯ，ＣＡＳＯが供給されて、行アド
レス、列アドレスが取込まれバイトアクセスが行なわれ
る。メモリバンク２９ｂには第５図（Ｃ）、（Ｄ）に示
すストローブ信号ＲＡＳＯ，ＣＡＳＩが供給され、スト
ローブ信号ＣＡＳＩはＨレベルを保っているのでメモリ
バンク２９ｂはリフレッシュ（ＲＡＳオンリー・リフレ
ッシュ）される。メモリブロック２９ｃには第５図（Ｅ
）、（Ｆ）に示すストローブ信号ＲＡＳＩ、ＣＡＳＯが
供給され、またメモリブロック２９ｄには第５図（Ｇ）
、（Ｈ）に示すストローブ信号ＲＡＳ１．ＣＡＳＩが供
給され、ストローブ信号ＲＡＳ１がＨレベルを維持する
ためメモリブロック２９Ｇ、２９ｄのアクセスは行なわ
れない。

このようにバイト／ワード選択信＠ＢＡＣＯ。

ＢＡＣｌに応じてストローブ信号ＲＡＳＯ。

ＲＡＳｌ、ＣＡＳＯ，ＣＡＳＩを生成しているためメモ
リバンク２９ａ〜２９ｄをバイト／ワード選択信号ＢＡ
Ｃ０，８ＡＣ１に応じてバイトアクセス又はワードアク
セスすることができる。

更にバンクセレクト信号８８に応じてストローブ信号Ｒ
ＡＳＯ，ＲＡＳ１．ＣＡＳＯ，ＣＡＳｌを生成している
ためにバイトアクセス時に４つのメモリバンク２９ａ〜
２９ｄのうちの単一のメモリバンクのみをアクセス可能
である。

これによって、従来充分に活用していなかったＣＰＵ２
０のバイト／ワード選択機能を活用することができる。

なお、メモリバンク２９ａ〜２９６夫々を１ワード（１
６ビツト）単位で入出力を行なう構成としても良い。こ
の場合にはバイト／ワード選択信ＱＢＡＣＯ，ＢＡＣＩ
がバイトアクセスを指示するとき単一のメモリバンク２
９ａのワードアクセスが行なわれ、バイト／ワード選択
信ＱＢＡＣＯ。

ＢＡＣｌがワードアクセスを指示するとぎ２個のメモリ
バンクが同時にアクセスされてロングワードアクセスが
行なわれる。

（発明の効果〕 上述の如く、本発明のダイナミックＲＡＭコントローラ
によれば、ＣＰＵの出力するバイト／ワード選択信号に
応じて複数のメモリブロックを甲−又は複数同時にアク
セスすることができ、ＣＰＵのバイト／ワード選択機能
を充分に活用でき、実用上きわめて有用である。

【図面の簡単な説明】

第１図は本発明のダイナミックＲＡＭコントローラを用
いたシステムの一実施例の全体構成図、第２図は第１図
示のタイミング・ジェネレータの要部の一実施例の回路
構成図、 第３図は第２図示の回路各部の信号タイムチャート、 第４図は第１図示のＣＰＵ出力信号とダイブミックＲＡ
Ｍコントローラ出力信号との関係を説明するための図、 第５図は各メモリバンクのストローブ信号の信号タイム
チャート、 第６図は従来システムの一例のブロック構成図である。 図中において、 ２０はｃｐｕ。 ２１はクロックジェネレータ、 ２３はダイナミックＲＡＭコントローラ、２４はマルチ
プレクサ、 ２５はリフレッシュ・タイム・ジェネレータ、２６はア
ービタ、 ２７はタイミング・ジェネレータ、 ２９はダイナミックＲＡＭ　（Ｄ−ＲＡＭ）部、２９ａ
〜２９ｄはメモリバンク、 ４２ａ、４２ｂ、４８ａ、４８ｂはバ”／７７７ンプ、 ６３はデコーダである。 代理人　片理十　井　桁　貞　−゛１．゛第４図 各メモリバンクのストロ−７オ訃号−ｙｔＦケタＡＡ斗
！−ト麩絨テ４のブｂ−ｙ、７鷲Ｉた１つ 第６図

Claims (1)

1. 【特許請求の範囲】 ＣＰＵ（２０）がダイナミックＲＡＭ部（２９）をアク
   セスするためのアドレス及び該アドレスの取込みを指示
   するメモリアクセス要求信号を供給され、該アドレスを
   行アドレスと列アドレスとに分離し、かつ該メモリアク
   セス要求信号より該行アドレスの取込みを指示する行ア
   ドレスストローブ信号及び該列アドレスの取込みを指示
   する列アドレスストローブ信号を生成して、該行アドレ
   スと列アドレスと行アドレスストローブ信号と列アドレ
   スストローブ信号とを該ダイナミックＲＡＭ部（２９）
   を構成する複数のメモリブロックに供給するダイナミッ
   クＲＡＭコントローラ（２３）であって、 該ＣＰＵ（２０）より供給されるバイトアクセスとワー
   ドアクセスとの選択を指示するバイト／ワード選択信号
   に応じて、該行アドレスストローブ信号及び列アドレス
   ストローブ信号そのもの又は取込み指示のない少なくと
   も夫々２種類の行アドレスストローブ信号と列アドレス
   ストローブ信号とを生成して、該複数のメモリブロック
   に夫々該少なくとも夫々２種類の行アドレスストローブ
   信号とのうちの所定の行アドレスストローブ信号及び列
   アドレスストローブ信号を供給するよう構成したことを
   特徴とするダイナミックＲＡＭコントローラ。