WO2024038665A1 - 電子装置、電子装置の製造方法 - Google Patents

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靖 池田
裕二朗 金子
佑輔 高木
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日立Astemo株式会社
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Definitions

  • the present invention relates to an electronic device and a method of manufacturing the electronic device.
  • Ni-based electrodes that are responsible for bonding with solder are used for the electrodes of semiconductor elements, and the resurface of the electrodes is metallized with Au or Ag to facilitate solder wetting.
  • Ni diffuses into the surface of thin Au metallization or Ag metallization with many defects, and Ni oxide is generated on the surface from the resurface, impairing solder bonding properties. Sometimes I put it away. Therefore, in order to prevent the formation of Ni oxide on the surface, it is becoming increasingly common to provide a Pd layer on the Ni-based electrode and then metallize it with Au or Ag.
  • Patent Document 1 discloses a lead-free solder ball alloy comprising, in atomic percent, Ag: 3 to 6%, Cu: 1 to 4%, Co: 0.01 to 2%, and the balance Sn.
  • An electronic device includes a first electronic component having a Ni-based electrode, and a second electronic component joined to the Ni-based electrode via Sn-based solder, the second electronic component having a Ni-based electrode.
  • a (Cu, Ni, Pd)6Sn5 compound layer exists at the bonding interface of the Sn-based solder, and the Pd content present as a (Pd, Ni)Sn4 compound in the parent phase of the Sn-based solder after bonding is The Pd content present in the (Cu, Ni, Pd)6Sn5 compound layer is less than or zero.
  • a method for manufacturing an electronic device includes a first electronic component having a Ni-based electrode, and a second electronic component joined to the Ni-based electrode via Sn-based solder.
  • a Pd layer is formed on the outer periphery of the Ni-based electrode
  • an Sn-based solder containing more Cu than the eutectic composition is placed on the surface of the Pd layer.
  • a (Cu, Ni, Pd)6Sn5 compound layer is formed at a joint interface between the Ni-based electrode and the Sn-based solder.
  • the occurrence of shrinkage cavities can be suppressed.
  • Diagram showing an example of a shrinkage cavity Diagram showing the behavior of solder during cooling A diagram showing a first configuration of electronic components Diagram showing a configuration using general solder Diagram showing a second configuration of electronic components Diagram showing a method for manufacturing a semiconductor device Diagram showing Examples 1 to 6 Diagram showing Comparative Examples 1 and 2 Diagram showing a method for manufacturing a semiconductor device Diagram showing Examples 7 to 9 Diagram showing comparative examples 3 and 4
  • a first embodiment of a semiconductor device which is an electronic component, will be described below with reference to FIGS. 1 to 11.
  • a chip with a Pd (palladium) layer on a Ni (nickel)-based electrode there is a known problem that shrinkage cavities are more likely to form at the solder joint than when using a chip without a Pd layer. There is.
  • FIG. 1 is a diagram showing an example of a shrinkage cavity.
  • a solder joint 3 is formed between a semiconductor element 1 and an emitter-side lead 2 of a power module.
  • a shrinkage cavity 101 which is displayed in black, is formed in a region of the solder joint 3 close to the emitter side lead 2.
  • more heat was radiated from the semiconductor element 1 side than from the emitter side lead 2 side.
  • shrinkage cavities are formed, there are fewer heat dissipation paths for dissipating the heat generated by the semiconductor element due to energization, making it difficult to ensure reliability. Therefore, if a shrinkage cavity is formed, the product is determined to be defective in the quality inspection after assembly.
  • Shrinkage cavities occur when Pd formed on the Ni-based electrode of a semiconductor element diffuses into the molten Sn-based lead-free solder during soldering, causing the liquidus line of the Sn-based lead-free solder to drop. I think this is caused by an increase in temperature.
  • the Ni-based electrode in this embodiment includes, for example, only nickel, nickel and phosphorus, nickel and vanadium, and the like.
  • the ratio of nickel to phosphorus is, for example, about 100:1 to 15.
  • the ratio of nickel to vanadium is, for example, about 100:1 to 15.
  • FIG. 2 is a diagram showing the behavior of solder during cooling.
  • the left side of FIG. 2 shows a case where the temperature difference between the beginning and end of solder hardening is small, and the right side of FIG. 2 shows a case where the temperature difference between the beginning and end of solder hardening is large.
  • a large amount of heat is radiated from the semiconductor element 1 side.
  • the solder will solidify little by little from the side that is being cooled, and will undergo volumetric shrinkage during solidification at the final solidification part. Nests 101 are more likely to be formed. Note that if more heat is radiated from the emitter side lead 2 side than from the semiconductor element 1 side, the shrinkage cavity 101 will be formed on the semiconductor element 1 side.
  • FIG. 3 is a diagram showing a first configuration of a semiconductor device 100, which is an electronic component in this embodiment.
  • the left side of the figure shows the state before joining, and the right side of the figure shows the state after joining.
  • a Ni-based electrode 8 , a Pd layer 7 , and a metal film 6 are present on the surface of the semiconductor element 1 .
  • the metal film 6 is metallized with Au (gold) or Ag (silver).
  • Ni plating 5 is present on the surface of the emitter side lead 2.
  • a copper-added solder 24 is placed between the metal film 6 and the Ni plating 5 for bonding.
  • the copper-added solder 24 is Sn-based solder to which Cu (copper) is added in a larger amount than in the eutectic composition.
  • the copper-added solder 24 has a Cu content of 0.9% or more, preferably 3% or more and less than 6%, and a Sn content of 80% or more.
  • Pd is incorporated into the Cu 6 Sn 5 compound supplied from the solder, and a compound is formed at the joint interface 26 as a (Cu, Ni, Pd) 6 Sn 5 compound. can do.
  • the solder joint is composed of a joint interface 26 and a solder center layer 27 that are present at the top and bottom in the figure.
  • the thickness of the Pd layer 7 is represented by the symbol d
  • the thickness of the Pd layer is represented by the symbol d
  • the thickness of the upper joint interface 26 is represented by the symbol y1
  • the thickness of the lower joint interface 26 is represented by the symbol y2.
  • the density of Pd is represented by the symbol D1
  • the density D2 of (Cu, Ni, Pd) 6 Sn 5 is represented by the symbol D2.
  • Equation 1 Since Pd in (Cu, Ni, Pd) 6 Sn 5 is 3.6% by weight, the following formula 1 holds true regarding the weight of Pd.
  • the left side of Equation 1 describes Pd before bonding, and the right side describes Pd after bonding.
  • x in Equation 1 is an operation symbol meaning a product.
  • Equation 2 it can be seen that the sum of the thicknesses of the upper joint interface 26 and the lower joint interface 26 is approximately 40 times the thickness of the Pd layer 7 before bonding. Note that when the desired solder thickness L is determined, the necessary Cu content of the solder can be calculated based on the thickness y of the joint interface 26.
  • FIG. 4 is a diagram showing a configuration using general solder for comparison.
  • the left side of the figure shows the state before joining, and the right side of the figure shows the state after joining.
  • a general solder 4 is used instead of the copper-added solder 24 in FIG. 3 in that a Ni-based electrode 8, a Pd layer 7, and a metal film 6 are present on the surface of the semiconductor element 1, and that Ni plating 5 is present on the surface of the emitter side lead 2.
  • the general solder 4 is, for example, Sn-based lead-free solder such as Sn-3Ag-0.5Cu.
  • the Pd contained in the Pd layer 7 reacts with the solder and is incorporated as a component of the (Ni, Cu, Pd) 3 Sn 4 compound formed at the interface of the joint, and the Pd contained in the solder joint ( Pd,Ni)Sn 4 It is distributed as floating island-like compounds.
  • the intermetallic compound formed at the joint interface is independent of the liquidus temperature of the solder, and The liquidus temperature of the solder part affects the ease with which shrinkage cavities form.
  • the liquidus temperature of the solder becomes higher and shrinkage cavities are more likely to form.
  • FIG. 5 is a diagram showing a second configuration of the semiconductor device 100 in this embodiment.
  • a semiconductor device 1 such as a power module may have its emitter side and collector side both joined by solder.
  • the semiconductor element 1 shown in FIG. 5 is sandwiched between a collector side lead 12 at the bottom in the figure and an emitter side lead 2 at the top in the figure.
  • the collector side lead 12 shown in the lower part of the figure is cooled, the collector side junction section 13 located below the semiconductor element 1 is cooled faster, and the emitter side junction section indicated at 3 is cooled faster.
  • the cooling rate becomes slower. Shrinkage cavities are more likely to occur as the cooling rate is slower, so shrinkage cavities are more likely to occur at the emitter side joint.
  • shrinkage cavity generation can be suppressed by bonding a semiconductor element having Pd onto a Ni-based electrode using Sn-based solder to which Cu is added in a larger amount than in the eutectic composition, at least in the emitter-side bonding portion.
  • Examples 1 to 6 will be described with reference to FIGS. 6 and 7.
  • the method for manufacturing the semiconductor device 100A shown in FIG. 6 is as follows. First, the collector side solder 24-2 is supplied to the solder mounting position of the collector side lead 32 made of Cu and having roughened Ni plating. A semiconductor element 1 having a Pd layer with a thickness of 600 nm on Ni-based electrodes on both sides is bonded thereon. Furthermore, an emitter side solder 24-1 is placed on the electrode on the upper surface of the semiconductor element 1 that has been bonded, and furthermore, an emitter side lead 31 made of copper having roughened Ni plating is laminated and bonded thereon.
  • both the collector side solder 24-2 and the emitter side solder 24-1 are solders containing Sn as a main component and 3% by weight or more and less than 6% by weight of Cu.
  • both the collector side solder 24-2 and the emitter side solder 24-1 are solders containing Sn as a main component, 4% by weight of Ag, and 3% by weight or more and less than 6% by weight of Cu. be.
  • shrinkage cavities 101 For each example, 100 semiconductor devices 100A were manufactured, and the presence of shrinkage cavities 101 was evaluated. The evaluation of shrinkage cavities 101 is "Pass” if not a single machine out of 100 machines has shrinkage cavities 101 exceeding 5% of the joint area, and "Fail” if shrinkage cavities 101 exceeding 5% of the joint area are observed. Passed.” As a result, all of Examples 1 to 6 were "passed”.
  • Comparative Examples 1 and 2 will be described with reference to FIGS. 6 and 8. Comparative Examples 1 to 2, which differed from Examples 1 to 6 only in the compositions of emitter side solder 24-1 and collector side solder 24-2, were similarly fabricated and evaluated. As a result of the evaluation, all of Comparative Examples 1 and 2 were "fail".
  • Examples 7 to 9 will be described with reference to FIGS. 9 and 10.
  • the method for manufacturing the semiconductor device 100B shown in FIG. 9 is as follows. First, a sheet of substrate lower solder 24-4 is placed on the heat dissipation base 45, and the ceramic insulating substrate 43 is laminated thereon. The emitter side lead 2 is arranged on the upper side of the ceramic insulating substrate 43 in the drawing. Next, the substrate upper solder 24-3 is placed on the emitter side lead 2, and after the semiconductor element 1 is installed, it is heated and bonded. After the solder is bonded, the aluminum wire 42 and the terminal 41 are bonded, and then the case 47 is attached. Finally, the inside of the case 47 is sealed with gel 46 to manufacture the semiconductor device 100B.
  • the respective compositions of the substrate upper solder 24-3 and the substrate lower solder 24-4 for each example are as described in the columns of "substrate upper solder” and "substrate lower solder” in FIG.
  • 100 semiconductor devices 100B were manufactured and the presence of shrinkage cavities 101 was evaluated.
  • the evaluation of shrinkage cavities 101 is "Pass” if not a single machine out of 100 machines has shrinkage cavities 101 exceeding 5% of the joint area, and "Fail” if shrinkage cavities 101 exceeding 5% of the joint area are observed. Passed.” As a result, as shown in FIG. 10, all of Examples 7 to 9 were "passed”.
  • Comparative Examples 3 and 4 will be described with reference to FIGS. 9 and 11.
  • the only difference from Examples 7 to 9 is the composition of the substrate upper solder 24-3 and the substrate lower solder 24-4.
  • semiconductor devices were similarly produced and evaluated.
  • the respective compositions of the board upper solder 24-3 and the board lower solder 24-4 of Comparative Examples 3 and 4 are as described in the columns of "substrate upper solder” and "substrate lower solder” in FIG. As a result of the evaluation, all of Comparative Examples 1 and 2 were "fail".
  • a semiconductor device 100 which is an electronic device, includes a semiconductor element 1 having a Ni-based electrode, and an emitter-side lead 2 connected to the Ni-based electrode via Sn-based solder.
  • a (Cu, Ni, Pd) 6 Sn 5 compound layer exists at the joint interface 26 between the Ni-based electrode and Sn-based solder, and exists as a (Pd, Ni) Sn 4 compound in the parent phase of the Sn-based solder after bonding.
  • the Pd content present in the (Cu, Ni, Pd) 6 Sn 5 compound layer is less than or zero. Therefore, the occurrence of shrinkage cavities 101 is suppressed.
  • the semiconductor element 1 includes a plurality of Ni-based electrodes, and the (Cu, Ni, Pd) 6 Sn 5 compound layer includes at least the Ni-based electrode and the Sn-based electrode, which require the longest time for heat dissipation among the multiple Ni-based electrodes.
  • Exists at the solder joint interface For example, in the example shown in FIG. 6, since heat is radiated from the side of the collector side lead 32 in the lower part of the figure, shrinkage cavities 101 are less likely to occur in the collector side solder 24-2, which is cooled quickly, so that it is less necessary to take countermeasures. However, on the side that takes time to cool down, the emitter side in the example of FIG. 6, shrinkage cavities 101 may occur if no measures are taken, so by using solder with the above-mentioned composition, shrinkage cavities 101 suppress the occurrence of
  • the Ni content in the (Cu, Ni, Pd) 6 Sn 5 compound layer is 5 wt. % or less.
  • a method for manufacturing a semiconductor device 100 that includes a semiconductor element 1 having a Ni-based electrode and an emitter-side lead 2 that is connected to the Ni-based electrode via Sn-based solder includes a method in which a Pd layer is formed on the outer periphery of the Ni-based electrode.
  • the method includes a step of arranging copper-added solder 24 containing more Cu than the eutectic composition on the surface of the Pd layer on the formed semiconductor element 1 .
  • a (Cu, Ni, Pd) 6 Sn 5 compound layer is formed at the interface between the Ni-based electrode and the Sn-based solder.
  • the semiconductor element 1 has a plurality of Ni-based electrodes.
  • a copper-added solder 24 containing more Cu than the eutectic composition is placed at least between the Ni-based electrode on the upper side of FIG. 6 and the emitter side lead 31, which requires time for heat dissipation.
  • composition of the copper-added solder 24, which contains more Cu than the eutectic composition, contains 3 to 6 wt. %include.

Abstract

電子装置は、Ｎｉ系電極を有する第１電子部品と、Ｓｎ系はんだを介してＮｉ系電極と接合される第２電子部品とを備え、Ｎｉ系電極とＳｎ系はんだの接合部界面に（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が存在し、接合後のＳｎ系はんだの母相中において（Ｐｄ，Ｎｉ）Ｓｎ４化合物として存在するＰｄ含有量が、（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層として存在するＰｄ含有量よりも少ないか又はゼロである。

Description

電子装置、電子装置の製造方法
　本発明は、電子装置、および電子装置の製造方法に関する。
　ＲｏＨＳ指令やＥＬＶ指令により自動車に搭載される電子制御装置に含まれる鉛の使用が規制されているため、これまでＳｎ－３Ａｇ－０．５Ｃｕ（重量％）を主とした鉛フリーはんだにより鉛フリー化が進められてきた。インバータに用いられるパワーモジュールは、小型化および軽量化を目的として高パワー密度化が潮流となっており、たとえば次の２点が求められている。第１に、パワー半導体の上下両面をはんだ接合してパワーモジュールの上下両面から放熱できることである。第２に、パワー半導体接合部の保証温度を高温化して多くの電流を流せることである。
　半導体素子の電極には、はんだとの接合を担うＮｉ系電極が用いられており、はんだの濡れを確保しやすくするために、電極の再表面にはＡｕやＡｇのメタライズが施される。しかしながら、チップ製造過程での加熱や保管環境によっては、薄いＡｕメタライズや欠陥の多いＡｇメタライズの表面にＮｉが拡散し再表面から最も表面にＮｉ酸化物を生成し、はんだの接合性を損ねてしまうことがある。そのため、再表面にＮｉ酸化物を形成しないように、Ｎｉ系電極上にＰｄの層を設け、その上にＡｕやＡｇのメタライズを施すことが増えてきている。特許文献１には、原子％で、Ａｇ：３～６％、Ｃｕ：１～４％、Ｃｏ：０．０１～２％、Ｓｎ：残部からなる鉛フリーはんだボール用合金が開示されている。
日本国特許第３７２４４８６号
　特許文献１に記載されている発明では、ひけ巣の対策に検討の余地がある。
　本発明の第１の態様による電子装置は、Ｎｉ系電極を有する第１電子部品と、Ｓｎ系はんだを介して前記Ｎｉ系電極と接合される第２電子部品とを備え、前記Ｎｉ系電極と前記Ｓｎ系はんだの接合部界面に（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が存在し、接合後の前記Ｓｎ系はんだの母相中において（Ｐｄ，Ｎｉ）Ｓｎ４化合物として存在するＰｄ含有量が、前記（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層として存在するＰｄ含有量よりも少ないか又はゼロである。
　本発明の第２の態様による電子装置の製造方法は、Ｎｉ系電極を有する第１電子部品と、Ｓｎ系はんだを介して前記Ｎｉ系電極と接合される第２電子部品とを備える電子装置の製造方法であって、前記Ｎｉ系電極の外周にＰｄ層が形成された前記第１電子部品に対して、前記Ｐｄ層の表面に共晶組成よりもＣｕを多く含有するＳｎ系はんだを配置する配置工程を含み、前記電子装置は、前記Ｎｉ系電極と前記Ｓｎ系はんだの接合部界面に（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が形成される。
　本発明によれば、ひけ巣の発生を抑制できる。
ひけ巣の一例を示す図 冷却時のはんだの挙動を示す図 電子部品の第１の構成を示す図 一般的なはんだを用いた構成を示す図 電子部品の第２の構成を示す図 半導体装置の製造方法を示す図 実施例１～６を示す図 比較例１～２を示す図 半導体装置の製造方法を示す図 実施例７～９を示す図 比較例３～４を示す図
―第１の実施の形態―
　以下、図１～図１１を参照して、電子部品である半導体装置の第１の実施の形態を説明する。Ｎｉ（ニッケル）系電極上にＰｄ（パラジウム）層を設けたチップを用いる場合は、Ｐｄ層の無いチップを用いた場合と比べて、はんだ接合部にひけ巣ができやすいという問題が知られている。
　図１は、ひけ巣の一例を示す図である。図１では、半導体素子１とパワーモジュールのエミッタ側リード２の間にはんだ接合部３が形成されている。はんだ接合部３のエミッタ側リード２に近い領域には、黒く表示されるひけ巣１０１が形成されている。なお図１に示す例では、エミッタ側リード２の側よりも半導体素子１の側から多く放熱された。ひけ巣が形成されると、通電により発熱した半導体素子の熱を逃がす放熱経路が少なくなり信頼性確保が難しくなる。そのため、ひけ巣が形成されると組立後の品質検査において不具合品と判定される。ひけ巣は、半導体素子のＮｉ系電極上に形成されたＰｄがはんだ接合の際に、溶融したＳｎ（スズ）系鉛フリーはんだにＰｄが拡散することで、Ｓｎ系鉛フリーはんだの液相線温度が上昇するために生じると考える。
　本実施の形態におけるＮｉ系電極とはたとえば、ニッケルのみ、ニッケルとリン、ニッケルとバナジウムなどである。この場合のニッケルとリンの比率は、たとえば１００：１～１５程度である。この場合のニッケルとバナジウムの比率は、たとえば１００：１～１５程度である。
　図２は、冷却時のはんだの挙動を示す図である。図２の左側は、はんだの固まり始めと終わりの温度差が小さい場合を示し、図２の右側は、はんだの固まり始めと終わりの温度差が大きい場合を示す。図２では、図示上方から下方に向かって時間が経過している。また図２に示す例でも、半導体素子１の側から多く放熱されている。図２の左側に示す、はんだの固まり始めと終わりの温度差が小さい場合は、はんだ接合部３の全体が凝固による体積収縮の影響を受けて全体的に収縮する。その一方で、図２の右側に示す、はんだの固まり始めと終わりの温度差が大きい場合は、冷却されている側から少しずつ固まり、最終凝固部で凝固時の体積収縮を受けることになりひけ巣１０１が形成されやすくなる。なお仮に半導体素子１の側よりもエミッタ側リード２の側から多く放熱される場合には、ひけ巣１０１は半導体素子１の側に形成される。
　図３は、本実施の形態における電子部品である半導体装置１００の第１の構成を示す図である。図示左側が接合前の状態を示し、図示右側が接合後の状態を示す。半導体素子１の表面にＮｉ系電極８、Ｐｄ層７、および金属膜６が存在する。金属膜６は、Ａｕ（金）またはＡｇ（銀）によるメタライズである。エミッタ側リード２の表面にはＮｉめっき５が存在する。本実施の形態では、金属膜６とＮｉめっき５の間に銅添加はんだ２４を配して接合する。銅添加はんだ２４は、Ｃｕ（銅）を共晶組成よりも多く添加されたＳｎ系はんだである。具体的には銅添加はんだ２４は、Ｃｕの重量％が０．９％以上であり好ましくは３％以上６％未満、かつＳｎの重量％が８０％以上である。
　Ｃｕを共晶組成よりも多く含む銅添加はんだ２４は、はんだ中に符号２５で示すＣｕ６Ｓｎ５化合物を多く含んでいる。Ｃｕ６Ｓｎ５化合物を用いて接合することで、はんだ中から供給したＣｕ６Ｓｎ５化合物の中にＰｄを取り込み、（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物として接合部界面２６に化合物を形成することができる。はんだ接合部は、図示上下に存在する接合部界面２６と、はんだ中央層２７とから構成される。
　このとき、はんだに含まれるＣｕの含有量やはんだ接合部の厚さＬを、半導体素子１のＰｄ厚さに応じてコントロールすることで、接合部界面２６に形成する（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物にＰｄをほぼ取り込むことができる。ここで、Ｐｄ層７の厚みを記号ｄで表し、Ｐｄ層の厚みを記号ｄで表し、上部の接合部界面２６の厚みを記号ｙ１で表し、下部の接合部界面２６の厚みを記号ｙ２で表し、Ｐｄの密度を記号Ｄ１で表し、（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５の密度Ｄ２を記号Ｄ２で表す。（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５におけるＰｄは、３．６重量％なので、Ｐｄの重量に関して次の式１が成りたつ。式１の左辺は接合前のＰｄ、右辺は接合後のＰｄについて記述している。なお式１における「ｘ」は積を意味する演算記号である。
　　　ｄ ｘ Ｄ１＝（ｙ１＋ｙ２）ｘ Ｄ２ ｘ ０．０３６　　・・・（式１）
　ここで、Ｐｄ密度Ｄ１は１２．０３ｇ／ｃｍ３、（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５密度Ｄ２は８．３３ｇ／ｃｍ３なので、式１を整理すると次の式２が得られる。
　　　ｙ＝ｙ１＋ｙ２＝４０．１ ｘ ｄ　　・・・（式２）
　すなわち式２から、上部の接合部界面２６の厚みと下部の接合部界面２６の厚みの合計が、接合前のＰｄ層７の厚みの約４０倍になることがわかる。なお、所望のはんだ厚さＬが決まる場合には、接合部界面２６の厚さｙに基づき、必要なはんだのＣｕ含有率を算出できる。
　Ｐｄを接合部界面２６に全て取り込むことができれば、はんだ中央層２７には（Ｐｄ，Ｎｉ）Ｓｎ４化合物がほぼ存在しなくなり、液相線温度の上昇を抑制できるので、ひけ巣を抑制できる。ひけ巣を抑制する効果は、接合後の前記Ｓｎ系はんだの母相中において（Ｐｄ，Ｎｉ）Ｓｎ４化合物として存在するＰｄ含有量が、前述の（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層として存在するＰｄ含有量よりも少ないか又はゼロであるときに顕著に得られる。なお、（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層におけるＮｉ含有率が５ｗｔ．％以下である。
　図４は、比較のために一般的なはんだを用いた構成を示す図である。図示左側が接合前の状態を示し、図示右側が接合後の状態を示す。図４の左側を図３の左側と比較すると、図３における銅添加はんだ２４の代わりに一般はんだ４が用いられている。半導体素子１の表面にＮｉ系電極８、Ｐｄ層７、および金属膜６が存在する点と、エミッタ側リード２の表面にはＮｉめっき５が存在する点は図３と共通している。一般はんだ４はたとえば、Ｓｎ－３Ａｇ－０．５ＣｕのようなＳｎ系鉛フリーはんだである。
　この場合にＰｄ層７に含まれるＰｄは、はんだと反応して接合部界面に形成される（Ｎｉ，Ｃｕ，Ｐｄ）３Ｓｎ４化合物の成分として取込まれるものと、はんだ接合部内部に（Ｐｄ，Ｎｉ）Ｓｎ４化合物として浮島状に存在するものに分配される。ここで、接合部を接合部界面の金属間化合物とそれ以外のはんだ部として分けて考えると、接合部界面に形成された金属間化合物ははんだの液相線温度には関わらず、それ以外のはんだ部の液相線温度がひけ巣の出来やすさに影響を及ぼす。ここでは、（Ｐｄ，Ｎｉ）Ｓｎ４化合物２３が多く形成するほど、はんだの液相線温度が高くなりひけ巣が出来やすくなる。
　図５は、本実施の形態における半導体装置１００の第２の構成を示す図である。パワーモジュールなどの半導体素子１は、図５に示すようにエミッタ側とコレクタ側の両面をはんだ接合することがある。具体的には図５に示す半導体素子１は、図示下方のコレクタ側リード１２と、図示上方のエミッタ側リード２とに挟みこまれている。この場合は、図示下方のコレクタ側リード１２から冷却されるため、半導体素子１の下側に存在する符号１３のコレクタ側接合部の方が冷却が速く、符号３で示すエミッタ側接合部の方が冷却速度が遅くなる。ひけ巣は冷却速度が遅いほど発生しやすいため、エミッタ側接合部の方がひけ巣が出来やすい。そのため、少なくともエミッタ側接合部において、Ｃｕを共晶組成より多く添加されたＳｎ系はんだでＮｉ系電極上にＰｄを有する半導体素子を接合することでひけ巣生成を抑制することができる。
（実施例１～６）
　図６および図７を参照して、実施例１～６を説明する。図６に示す半導体装置１００Ａの製造方法は次のとおりである。まず、粗化Ｎｉめっきを有するＣｕ製のコレクタ側リード３２のはんだ搭載位置に、コレクタ側はんだ２４－２を供給する。その上に、両面のＮｉ系電極上に厚さ６００ｎｍのＰｄ層を有する半導体素子１を接合する。さらに、接合した半導体素子１の上面の電極上にエミッタ側はんだ２４－１を配し、さらにその上に粗化Ｎｉめっきを有する銅製のエミッタ側リード３１を積層して接合する。これにより、ひけ巣が生成しやすいエミッタ側接合部において、接合部内部にほぼ（Ｐｄ，Ｎｉ）Ｓｎ４化合物が無い状態で、接合部界面の（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物の中に半導体素子から供給されたＰｄを取込むことができる。その後にトランスファーモールドによりレジン３３による封止を行い、半導体装置１００Ａが製造される。
　実施例ごとのエミッタ側はんだ２４－１およびコレクタ側はんだ２４－２のそれぞれの組成は、図１０の「基板上部はんだ」および「基板下部はんだ」の欄に記載のとおりである。たとえば実施例１は、コレクタ側はんだ２４－２およびエミッタ側はんだ２４－１はいずれも、Ｓｎを主成分としてＣｕが３重量％以上６重量％未満含まれるはんだである。実施例２は、コレクタ側はんだ２４－２およびエミッタ側はんだ２４－１はいずれも、Ｓｎを主成分としてＡｇが４重量％含まれ、かつＣｕが３重量％以上６重量％未満含まれるはんだである。
　実施例ごとに１００台の半導体装置１００Ａを作製し、ひけ巣１０１の存在を評価した。ひけ巣１０１の評価は、接合部面積の５％を超えるひけ巣１０１が１００台中１台も確認されない場合に「合格」、１台でも５％を超えるひけ巣１０１が観察された場合に「不合格」とした。その結果、実施例１～６のいずれにおいても「合格」となった。
（比較例１～２）
　図６および図８を参照して、比較例１～２を説明する。実施例１～６とは、エミッタ側はんだ２４－１およびコレクタ側はんだ２４－２の組成のみが異なる比較例１～２も同様に半導体装置を作成して評価した。評価の結果、比較例１～２のいずれも「不合格」となった。
（実施例７～９）
　図９および図１０を参照して、実施例７～９を説明する。図９に示す半導体装置１００Ｂの製造方法は次のとおりである。まず、放熱ベース４５の上に基板下部はんだ２４－４のシートを置き、その上にセラミックス絶縁基板４３を積層する。セラミックス絶縁基板４３の図示上側には、エミッタ側リード２が配されている。次に、そのエミッタ側リード２の上に基板上部はんだ２４－３を置き、半導体素子１を設置した後に加熱して接合する。そして、はんだが接合された後にアルミワイヤ４２および端子４１を接合し、その後ケース４７を取付ける。最後にケース４７の内部をゲル４６で封止して半導体装置１００Ｂが製造される。
　実施例ごとの基板上部はんだ２４－３および基板下部はんだ２４－４のそれぞれの組成は、図１０の「基板上部はんだ」および「基板下部はんだ」の欄に記載のとおりである。実施例ごとに１００台の半導体装置１００Ｂを作製し、ひけ巣１０１の存在を評価した。ひけ巣１０１の評価は、接合部面積の５％を超えるひけ巣１０１が１００台中１台も確認されない場合に「合格」、１台でも５％を超えるひけ巣１０１が観察された場合に「不合格」とした。その結果、図１０に示すように実施例７～９のいずれにおいても「合格」となった。
（比較例３～４）
　図９および図１１を参照して、比較例３～４を説明する。実施例７～９とは、基板上部はんだ２４－３および基板下部はんだ２４－４の組成のみが異なる。比較例３～４も同様に半導体装置を作成して評価した。比較例３～４の基板上部はんだ２４－３および基板下部はんだ２４－４のそれぞれの組成は、図１１の「基板上部はんだ」および「基板下部はんだ」の欄に記載のとおりである。評価の結果、比較例１～２のいずれも「不合格」となった。
　上述した第１の実施の形態によれば、次の作用効果が得られる。
（１）電子装置である半導体装置１００は、Ｎｉ系電極を有する半導体素子１と、Ｓｎ系はんだを介してＮｉ系電極と接合されるエミッタ側リード２とを備える。Ｎｉ系電極とＳｎ系はんだの接合部界面２６に（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が存在し、接合後のＳｎ系はんだの母相中において（Ｐｄ，Ｎｉ）Ｓｎ４化合物として存在するＰｄ含有量が、（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層として存在するＰｄ含有量よりも少ないか又はゼロである。そのため、ひけ巣１０１の発生が抑制される。
（２）半導体素子１は複数のＮｉ系電極を備え、（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層は、少なくとも、複数のＮｉ系電極のうち放熱に最も時間を要するＮｉ系電極とＳｎ系はんだの接合部界面に存在する。たとえば図６に示す例では、図示下部のコレクタ側リード３２の側から放熱されるため、早く冷却されるコレクタ側はんだ２４－２にはひけ巣１０１が発生しにくいことから対策の必然性が低い。しかし冷却に時間を要する側、図６の例ではエミッタ側は、何らの対策も行わない場合にはひけ巣１０１が発生する可能性があるので、上述した組成のはんだを用いることでひけ巣１０１の発生を抑制する。
（３）半導体装置１００は、（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層におけるＮｉ含有率が５ｗｔ．％以下である。
（４）Ｎｉ系電極を有する半導体素子１と、Ｓｎ系はんだを介してＮｉ系電極と接合されるエミッタ側リード２とを備える半導体装置１００の製造方法は、Ｎｉ系電極の外周にＰｄ層が形成された半導体素子１に対して、Ｐｄ層の表面に共晶組成よりもＣｕを多く含有する銅添加はんだ２４を配置する配置工程を含む。半導体装置１００は、Ｎｉ系電極とＳｎ系はんだの接合部界面に（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が形成される。
（５）半導体素子１は、複数のＮｉ系電極を有する。配置工程では、少なくとも、放熱に時間を要する図６の図示上側のＮｉ系電極とエミッタ側リード３１との間に、共晶組成よりもＣｕを多く含有する銅添加はんだ２４を配置する。
（６）共晶組成よりＣｕを多く含有する銅添加はんだ２４の組成は、Ｃｕが３～６ｗｔ．％含まれている。
（７）図３を参照して説明したように、半導体素子１のＮｉ電極上のＰｄ層の厚さｄに対して４０倍の厚さである厚さＬの（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が接合部界面に形成される。
（変形例１）
　上述した第１の実施の形態では、半導体素子であるパワーモジュールの接合部におけるひけ巣１０１の発生を抑止するためのはんだの組成を説明した。しかしひけ巣１０１の発生は電子部品のあらゆる場面で問題となりうるため、本発明の適用対象はパワーモジュールに限定されず、様々な半導体素子を適用対象にできる。さらに、半導体に限定されず、電極を備えるさまざまな電子装置に適用できる。
　上述した各実施の形態および変形例は、それぞれ組み合わせてもよい。上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
１　　　　　：半導体素子
７　　　　　：Ｐｄ層
８　　　　　：Ｎｉ系電極
１２　　　　：コレクタ側リード
２４　　　　：銅添加はんだ
２４－１　　：エミッタ側はんだ
２４－２　　：コレクタ側はんだ
２４－３　　：基板上部はんだ
２４－４　　：基板下部はんだ
３１　　　　：エミッタ側リード
３２　　　　：コレクタ側リード
１００、１００Ａ、１００Ｂ：半導体装置
１０１　　　：ひけ巣

Claims (9)

  1. 　Ｎｉ系電極を有する第１電子部品と、
    　Ｓｎ系はんだを介して前記Ｎｉ系電極と接合される第２電子部品とを備え、
    　前記Ｎｉ系電極と前記Ｓｎ系はんだの接合部界面に（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が存在し、
    　接合後の前記Ｓｎ系はんだの母相中において（Ｐｄ，Ｎｉ）Ｓｎ４化合物として存在するＰｄ含有量が、前記（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層として存在するＰｄ含有量よりも少ないか又はゼロである、電子装置。
  2. 　請求項１に記載の電子装置であって、
    　前記第１電子部品は半導体素子である、電子装置。
  3. 　請求項１に記載の電子部品であって、
    　前記第１電子部品は、複数の前記Ｎｉ系電極を有する半導体素子であり、
    　前記（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層は、少なくとも、前記複数のＮｉ系電極のうち放熱に最も時間を要する前記Ｎｉ系電極と前記Ｓｎ系はんだの接合部界面に存在する、電子装置。
  4. 　請求項１に記載の電子装置であって、
    　前記（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層におけるＮｉ含有率が５ｗｔ．％以下である電子装置。
  5. 　Ｎｉ系電極を有する第１電子部品と、Ｓｎ系はんだを介して前記Ｎｉ系電極と接合される第２電子部品とを備える電子装置の製造方法であって、
    　前記Ｎｉ系電極の外周にＰｄ層が形成された前記第１電子部品に対して、前記Ｐｄ層の表面に共晶組成よりもＣｕを多く含有するＳｎ系はんだを配置する配置工程を含み、
    　前記電子装置は、前記Ｎｉ系電極と前記Ｓｎ系はんだの接合部界面に（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が形成される電子装置の製造方法。
  6. 　請求項５に記載の電子装置の製造方法であって、
    　前記第１電子部品は半導体素子である、電子装置の製造方法。
  7. 　請求項５に記載の電子装置の製造方法であって、
    　前記第１電子部品は、複数の前記Ｎｉ系電極を有する半導体素子であり、
    　前記配置工程では、少なくとも、前記複数のＮｉ系電極のうち放熱に最も時間を要する前記Ｎｉ系電極と前記第２電子部品との間に、共晶組成よりもＣｕを多く含有するＳｎ系はんだを配置する、電子装置の製造方法。
  8. 　請求項５に記載の電子装置の製造方法であって、
    　共晶組成よりＣｕを多く含有する前記Ｓｎ系はんだの組成は、Ｃｕが３～６ｗｔ．％含まれている電子装置の製造方法。
  9. 　請求項５に記載の電子装置の製造方法であって、
    　前記第１電子部品のＮｉ電極上のＰｄ層の厚さに対して４０倍の厚さの（Ｃｕ，Ｎｉ，Ｐｄ）６Ｓｎ５化合物層が前記接合部界面に形成される電子装置の製造方法。
     
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