WO2022264347A1 - 光半導体素子及びその製造方法 - Google Patents

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    • H01S2304/04—MOCVD or MOVPE

Definitions

  • This application relates to an optical semiconductor device and a manufacturing method thereof.
  • embedded semiconductor lasers which are structures in which both sides of the active layer are buried with semiconductors for the purpose of confining current to the active layer and dissipating heat from the active layer, are often used.
  • InP (Indium Phosphide)-based embedded semiconductor lasers used for optical communication applications require a wider modulation frequency band and improved luminous efficiency for the semiconductor laser element alone in order to cope with the increased capacity of communication. be done.
  • an n-type InP substrate and iron (Ferrum: Fe) are used.
  • a combination of InP buried layers doped with semi-insulating materials such as .
  • an n-type InP buried layer was placed above the buried layer and in contact with the p-type clad layer.
  • a device structure is commonly used. In such a device structure, the n-type InP buried layer is provided to form a barrier against holes in the p-type InP clad layer.
  • a method of narrowing the mesa width of the mesa structure including the active layer of the semiconductor laser, or a method of shortening the resonator of the semiconductor laser, etc. can be considered.
  • the mesa width of the mesa structure is narrowed, there arises a new problem that the heat dissipation of the semiconductor laser deteriorates.
  • the cutoff frequency will decrease due to the increase in device resistance, or the luminous efficiency will decrease due to the decrease in the volume of the active layer. I didn't. Assuming optical communication applications of 50 Gbps or more, there is a problem that it is difficult to deal with the device structure including the above-mentioned pn junction interface.
  • the electro-absorption modulator constituting a part of the optical integrated device described in Patent Document 1 is different from the application of the semiconductor laser, as shown in FIG.
  • a buried layer having a three-layer structure consisting of a semi-insulating Fe-doped InP electron trapping layer, an n-type InP hole blocking layer, and an undoped InP layer is formed in the layer.
  • an undoped InP layer is provided between the n-type InP hole blocking layer and the p-type InP clad layer.
  • the pn junction capacitance can be reduced due to the presence of the undoped InP layer.
  • such a laminated structure has a pin structure, it is not possible to suppress carrier recombination at the site, and the problem of a decrease in luminous efficiency has not yet been solved.
  • the present disclosure has been made to solve the above-described problems, by reducing the pn junction capacitance resulting from the pn junction region formed between the buried layer and the clad layer of the second conductivity type. , an optical semiconductor device that enables high-speed modulation and that enables high luminous efficiency by suppressing carrier recombination at the interface between the buried layer and the clad layer of the second conductivity type, and a method for manufacturing the same intended to provide
  • the optical semiconductor device disclosed in the present application is a first conductivity type semiconductor substrate; a striped mesa structure composed of a laminate of a first conductivity type clad layer, an active layer, and a second conductivity type first clad layer stacked on the first conductivity type semiconductor substrate; A first semi-insulating buried layer, a second buried layer of the first conductivity type, and a semi-insulating material doped with a transition metal are sequentially provided on both sides of the mesa structure on the semiconductor substrate of the first conductivity type. and a mesa buried layer comprising a third buried layer of the same thickness.
  • the method for manufacturing an optical semiconductor device disclosed in the present application includes: a first crystal growth step of sequentially crystal-growing a first conductivity type clad layer, an active layer and a second conductivity type first clad layer on a first conductivity type semiconductor substrate by MOCVD; a mesa structure forming step of etching the first conductivity type clad layer, the active layer, the second conductivity type first clad layer and part of the first conductivity type semiconductor substrate into a striped mesa structure; On both sides of the mesa structure on the semiconductor substrate of the first conductivity type, a semi-insulating first buried layer, a second buried layer of the first conductivity type, and a semiconductor doped with one or more transition metals are formed.
  • the pn junction capacitance caused by the pn junction formed between the mesa buried layer and the clad layer of the second conductivity type can be reduced. Since carrier recombination at the interface between the embedded layer and the second-conductivity-type clad layer can be suppressed, it is possible to achieve high-speed modulation and high optical efficiency of the optical semiconductor device. Moreover, there is an effect that such an optical semiconductor element can be easily manufactured.
  • FIG. 1 is a cross-sectional view showing an element structure of an optical semiconductor element according to Embodiment 1;
  • FIG. FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1; It is a sectional view showing the element structure of the optical semiconductor element by a comparative example.
  • FIG. 8 is a cross-sectional view showing the element structure of an optical semiconductor element according to Embodiment 2;
  • FIG. 10 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 2;
  • FIG. 10 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 2;
  • FIG. 10 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 2;
  • FIG. 10 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 2;
  • FIG. 10 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 2;
  • FIG. 11 is a cross-sectional view showing the element structure of an optical semiconductor element according to Embodiment 3;
  • FIG. 11 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 3;
  • FIG. 11 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 3;
  • FIG. 11 is a cross-sectional view showing the element structure of an optical semiconductor element according to Embodiment 4;
  • FIG. 11 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 4;
  • FIG. 11 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 4;
  • FIG. 11 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 4;
  • FIG. 1 shows a cross-sectional view of the device structure of an optical semiconductor device 100 according to Embodiment 1.
  • the optical semiconductor device 100 according to the first embodiment includes an n-type InP substrate 1 (first conductivity type semiconductor substrate) and an n-type InP clad layer 2 (first conductivity type semiconductor substrate) sequentially laminated on the n-type InP substrate 1 .
  • first optical confinement layer 3a active layer 4
  • second optical confinement layer 3b p-type InP first cladding layer 5 (second conductivity type first cladding layer) and n-type InP substrate 1 and a semi-insulating InP first buried layer 7a (semi-insulating first buried layer ), an n-type InP second buried layer 7b (second conductive type second buried layer) and a semi-insulating InP third buried layer 7c (semi-insulating third buried layer).
  • a p-type InP second clad layer 8 (second conductivity type second clad layer) formed to partially cover the top surface of the mesa structure 6 and the surface and side surfaces of the mesa buried layer 7;
  • a p-type InGaAs contact layer 9 (second conductivity type contact layer) and a p-side electrode 31 ( second conductivity type side electrode) and an n-side electrode 32 (first conductivity type side electrode) provided on the back side of the n-type InP substrate 1 .
  • the n-type InP substrate 1 is doped with sulfur (S) and has a ⁇ 100> surface.
  • the n-type InP cladding layer 2 is doped with S, with a typical layer thickness of 1.0 ⁇ m and a typical doping concentration of S of 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the active layer 4 is composed of AlGaInAs (Aluminum Gallium Indium Arsenide) and is undoped. A typical layer thickness of the active layer 4 is 0.3 ⁇ m.
  • the first optical confinement layer 3a and the second optical confinement layer 3b provided above and below the active layer 4 are made of AlGaInAs and are undoped.
  • the p-type InP first clad layer 5 is doped with zinc (Zinc: Zn).
  • Zinc zinc
  • a typical layer thickness of the p-type InP first cladding layer 5 is 0.3 ⁇ m, and a typical doping concentration of Zn is 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the semi-insulating InP first buried layer 7a is doped with a transition metal.
  • the transition metal is a general term for elements existing between the elements of Group 3 to the elements of Group 11 in the periodic table. Specific examples of transition metals include Fe, ruthenium (Ru), and titanium (Ti).
  • a typical layer thickness of the semi-insulating InP first buried layer 7a is 1.8 ⁇ m, and a typical doping concentration of Fe is 5.0 ⁇ 10 16 cm ⁇ 3 .
  • S is doped in the n-type InP second buried layer 7b.
  • a typical layer thickness of the n-type InP second buried layer 7b is 0.2 ⁇ m, and a typical doping concentration of S is 5.0 ⁇ 10 18 cm ⁇ 3 .
  • the semi-insulating InP third buried layer 7c is doped with a transition metal.
  • transition metals include Fe, Ru and Ti.
  • a typical layer thickness of the semi-insulating InP third buried layer 7c is 0.5 ⁇ m, and a typical doping concentration of the transition metal is 5.0 ⁇ 10 16 cm ⁇ 3 .
  • the p-type InP second clad layer 8 is doped with Zn.
  • a typical layer thickness of the p-type InP second cladding layer 8 is 2.0 ⁇ m, and a typical doping concentration of Zn is 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the p-type InGaAs (Indium Gallium Arsenide) contact layer 9 is doped with Zn.
  • a typical layer thickness of the p-type InGaAs contact layer 9 is 0.3 ⁇ m, and a typical doping concentration of Zn is 1.0 ⁇ 10 19 cm ⁇ 3 .
  • the laser drive circuit is electrically connected to the p-side electrode 31 and the n-side electrode 32, and the optical semiconductor device 100 is forward-biased.
  • a current injected from the p-side electrode 31 of the optical semiconductor element 100 by forward biasing flows through the p-type InGaAs contact layer 9 to the mesa structure 6 , and laser light is generated in the active layer 4 .
  • the mesa buried layer 7 does not remain in the mesa buried layer. No current flows through the embedded layer 7 . That is, the mesa buried layer 7 functions as a current blocking layer.
  • the current injected into the optical semiconductor element 100 flows intensively into the mesa structure 6 due to the current constriction effect of the mesa buried layers 7 provided on both sides of the mesa structure 6 and functioning as current blocking layers. Therefore, the optical semiconductor device 100 can emit a laser beam with high efficiency with respect to the injected current due to the effect of current constriction by the mesa buried layer 7 .
  • the Fe-doped semi-insulating InP third buried layer is interposed between the S-doped n-type InP second buried layer 7b and the Zn-doped p-type InP second clad layer 8. 7c is provided. Therefore, in the optical semiconductor device 100 according to the first embodiment, the S-doped n-type InP second buried layer 7b and the Zn-doped p-type InP second clad layer 8 are in contact with each other like the optical semiconductor device 200 of the comparative example described later.
  • Fe doped in the semi-insulating InP third buried layer 7c functions as an acceptor having a deep trap level for electrons.
  • carrier recombination can also be suppressed.
  • the layer thickness of the semi-insulating InP third buried layer 7c is equal to that of the n-type InP second buried layer 7b adjacent on the n-type InP substrate 1 side. If the thickness is set thicker than the thickness of the depletion layer, the trapping effect of Fe on electrons can be used more effectively, which is advantageous in terms of suppressing carrier recombination. Further, the thickness of the semi-insulating InP third buried layer 7c is set thicker than the thickness of the depletion layer formed by the semi-insulating InP third buried layer 7c and the p-type InP second cladding layer 8. By doing so, carrier recombination can be further suppressed. It is more effective if the semi-insulating InP third buried layer 7c is made thicker than either of the depletion layers.
  • the semi-insulating InP third buried layer 7c is doped with Ru or Ti, which is a type of transition metal, instead of Fe, the same deep level trapping holes as in the case of doping with Fe can be obtained. , the same effect as in the case of doping with Fe occurs. Furthermore, when Ru or Ti is used as a dopant, interdiffusion between Ru or Ti itself and the p-type dopant can be reduced compared to Fe doping. Therefore, the use of Ru or Ti as a dopant is more effective in terms of reducing the capacity and suppressing carrier recombination than when Fe is doped.
  • the semi-insulating InP third buried layer 7c By co-doping the semi-insulating InP third buried layer 7c with at least two of Fe, Ru and Ti, both electrons and holes can be trapped. Carrier recombination at the interface between the third buried layer 7c and the p-type InP second clad layer 8 can be further suppressed. Further, the semi-insulating InP third buried layer 7c has a two-layer structure, an Fe-doped layer is provided on the n-type InP second buried layer 7b side, and a Ru or Ti-doped layer is provided on the p-type InP second clad layer 8 side. can further improve the effect of suppressing carrier recombination occurring at the interface between the semi-insulating InP third buried layer 7c and the p-type InP second clad layer 8.
  • Embodiment 1 A method for manufacturing the optical semiconductor device 100 according to Embodiment 1 will be described below.
  • the AlGaInAs active layer 4 and the Zn-doped p-type InP first clad layer 5 are sequentially crystal-grown by a crystal growth method such as metal organic chemical vapor deposition (MOCVD) (first crystal growth step).
  • MOCVD metal organic chemical vapor deposition
  • a SiO 2 film is formed on the surface of the p-type InP first clad layer 5 .
  • the SiO 2 film forming method include a CVD (Chemical Vapor Deposition) method and the like.
  • the SiO 2 film is patterned into a stripe-shaped SiO 2 mask 22 in the ⁇ 011> direction using photolithography technology and etching technology.
  • An example of the mask width of the SiO 2 mask 22 is 1.5 ⁇ m.
  • a striped mesa structure 6 is formed (mesa structure forming step).
  • a typical height of the mesa structure 6 from the surface of the n-type InP substrate 1 is 2.0 ⁇ m.
  • the etching mask is not limited to the SiO2 mask 22 but may be a SiN mask. Etching is not limited to dry etching, and wet etching may be used.
  • a mesa burying layer 7 made of an insulating InP third burying layer 7c is buried and grown so as to cover both side surfaces of the mesa structure 6 (second crystal growth step).
  • the striped SiO 2 mask 22 is removed by wet etching using hydrofluoric acid as an etchant.
  • a p-type InP second cladding layer 8 and a p-type InGaAs contact layer 9 are successively crystal-grown by MOCVD on the top surface of the mesa structure 6 and part of the surface and side surfaces of the mesa buried layer 7 (third layer). crystal growth process).
  • FIG. 6 shows a cross-sectional view of each layer after crystal growth.
  • a striped SiO 2 mask in the ⁇ 011> direction is formed in a 5 ⁇ m wide region including the mesa structure 6 by photolithography and etching techniques, and hydrogen bromide (HBr) is formed.
  • HBr hydrogen bromide
  • the portion of the epitaxial crystal growth layer unnecessary for laser operation in the mesa buried layer 7 is etched until it reaches the n-type InP substrate 1 .
  • the striped SiO 2 mask is removed by wet etching using hydrofluoric acid as an etchant.
  • a SiO 2 insulating film is formed on the entire surface of the wafer, and the opening width of the SiO 2 insulating film 21 at the position corresponding to the upper side of the mesa structure 6 on the p-type InGaAs contact layer 9 is determined by photolithography and dry etching techniques. A 3 ⁇ m opening is formed. A p-side electrode 31 is formed in this opening so as to be in contact with the surface of the p-type InGaAs contact layer 9, and an n-side electrode 32 is formed on the back side of the n-type InP substrate 1 (electrode forming step).
  • the basic structure of a semiconductor laser which is an example of the optical semiconductor device 100, is completed through the above manufacturing steps.
  • the third buried layer 7c in contact with the p-type InP second cladding layer 8 among the three-layered mesa buried layer 7 is doped with a transition metal.
  • a semi-insulating InP layer is used, a pn junction is not formed between the semi-insulating InP third buried layer 7c and the p-type InP second cladding layer 8, so that pn junction capacitance can be prevented.
  • the operating band of the LED is expanded, and the luminous efficiency is also improved. In addition, there is an effect that an optical semiconductor device with a wide operating band and high luminous efficiency can be easily manufactured.
  • FIG. 7 shows a cross-sectional view of an optical semiconductor device 200 as a comparative example.
  • the structural difference from the optical semiconductor device 100 according to the first embodiment is that the mesa buried layer 7 of the optical semiconductor device 100 according to the first embodiment is composed of the Fe-doped semi-insulating InP first buried layer 7a, While the optical semiconductor device 200 of the comparative example is composed of the three layers of the n-type InP second buried layer 7b and the Fe-doped semi-insulating InP third buried layer 7c, the Fe-doped semi-insulating InP It has a two-layer structure of a first buried layer 7a and an n-type InP second buried layer 7b, that is, it does not have an Fe-doped semi-insulating InP third buried layer 7c.
  • the n-type InP second buried layer 7b and the p-type InP second clad layer 8 are in contact with each other. Therefore, a pn junction region 15 is formed at the interface between the two.
  • the n-type InP second buried layer 7 b forms a barrier against holes existing in the p-type InP second cladding layer 8 .
  • the Fe doped in the Fe-doped semi-insulating InP first buried layer 7a acts as an acceptor for trapping electrons in InP, but does not have a trapping effect on holes. This is because a barrier against holes existing in the second cladding layer 8 is required.
  • a large-area pn junction region 15 exists at the interface between the n-type InP second buried layer 7b and the p-type InP second cladding layer 8. Since the CR time constant becomes large, there arises a problem that the cutoff frequency is lowered. When the cutoff frequency is lowered, there is a problem that the operating band of the optical semiconductor device 200 is limited in applications such as optical communication, which require high-speed operation. In addition, there is also the problem that current leakage increases due to carrier recombination in the pn junction region 15, resulting in a decrease in light emission efficiency.
  • FIG. 8 shows a cross-sectional view of the device structure of the optical semiconductor device 110 according to the second embodiment.
  • An optical semiconductor device 110 according to the second embodiment includes an n-type InP substrate 1 (first conductivity type semiconductor substrate) and an n-type InP clad layer 2 (first conductivity type semiconductor substrate) sequentially laminated on the n-type InP substrate 1 .
  • first optical confinement layer 3a active layer 4
  • second optical confinement layer 3b p-type InP cladding layer 5a (second conductivity type first cladding layer)
  • p-type InGaAs contact layer 9 second conductivity type and a striped mesa structure 6 composed of a part of the n-type InP substrate 1 and a semi-insulating InP first layer formed on the n-type InP substrate 1 on both sides of the mesa structure 6 .
  • Buried layer 7a (semi-insulating first buried layer), n-type InP second buried layer 7b (first conductivity type second buried layer), and semi-insulating InP third buried layer 7d (semi-insulating third buried layer).
  • n-type InP cladding layer 2 first optical confinement layer 3a, active layer 4, second optical confinement layer 3b, p-type InGaAs contact layer 9, semi-insulating InP first buried layer 7a and n-type InP second buried layer
  • the layer thickness, dopant, and doping concentration of the layer 7b are the same as those of the optical semiconductor device 100 according to the first embodiment.
  • the p-type InP clad layer 5a is doped with Zn.
  • a typical layer thickness of the p-type InP cladding layer 5a is 2.3 ⁇ m, and a typical doping concentration of Zn is 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the semi-insulating InP third buried layer 7d is doped with a transition metal.
  • transition metals include Fe, Ru and Ti.
  • a typical layer thickness of the semi-insulating InP third buried layer 7d is 2.0 ⁇ m, and a typical doping concentration of the transition metal is 5.0 ⁇ 10 16 cm ⁇ 3 .
  • the semi-insulating InP third buried layer 7d is in contact only with both side surfaces of the mesa structure 6 of the p-type InP cladding layer 5a. Therefore, the contact area between the semi-insulating InP third buried layer 7d and the p-type InP cladding layer 5a is the same as the semi-insulating InP third buried layer 7c and the p-type InP in the optical semiconductor device 100 according to the first embodiment. Compared to the contact area of the second clad layer 8, it is much smaller.
  • the contact area between the semi-insulating InP third buried layer 7d and the p-type InP cladding layer 5a is small, the dopant of the p-type InP cladding layer 5a will be removed by heat treatment during the crystal growth of the semi-insulating InP third buried layer 7d. Some Zn diffuses to the semi-insulating InP third buried layer 7d side, and it becomes possible to suppress the area of a region in the semi-insulating InP third buried layer 7d that changes from semi-insulating to p-type.
  • the volume of the p-type InP clad layer 5a is smaller than the volume of the p-type InP second clad layer 8 of the optical semiconductor device 100 according to the first embodiment, an increase in device resistance of the optical semiconductor device 110 is avoided to some extent.
  • the AlGaInAs active layer 4, the Zn-doped p-type InP cladding layer 5a and the Zn-doped p-type InGaAs contact layer 9 are sequentially crystal-grown by MOCVD (first crystal growth step).
  • FIG. 9 shows a cross-sectional view of each layer after crystal growth.
  • a SiO 2 film is formed on the surface of the p-type InGaAs contact layer 9 .
  • a method for forming a film of SiO 2 for example, a CVD method or the like can be used.
  • the SiO 2 film is patterned into a stripe-shaped SiO 2 mask 22 in the ⁇ 011> direction using photolithography technology and etching technology.
  • An example width of the SiO 2 mask 22 is 1.5 ⁇ m.
  • a shaped mesa structure 6 is formed (mesa structure forming step).
  • a typical height of the mesa structure 6 from the surface of the n-type InP substrate 1 is 4.0 ⁇ m.
  • the etching mask is not limited to the SiO2 mask 22 but may be a SiN mask. Etching is not limited to dry etching, and wet etching may be used.
  • the striped SiO 2 mask 22 is removed by wet etching using hydrofluoric acid as an etchant.
  • a striped SiO 2 mask in the ⁇ 011> direction is formed in a 5 ⁇ m wide region including the mesa structure 6 by photolithography and etching techniques, and wet etching is performed using HBr as an etchant. , the portion of the epitaxial crystal growth layer unnecessary for laser operation in the mesa buried layer 7 is etched until it reaches the n-type InP substrate 1 . After that, the striped SiO 2 mask is removed by wet etching using hydrofluoric acid as an etchant.
  • a SiO 2 insulating film is formed on the entire surface of the wafer, and photolithography and dry etching techniques are used to form an upper side of the mesa structure 6 on the p-type InGaAs contact layer 9 and the Fe-doped semi-insulating InP third buried layer 7d.
  • An opening with an opening width of 3 ⁇ m is formed in the SiO 2 insulating film 21 at a position corresponding to .
  • a p-side electrode 31 is formed in this opening so as to be in contact with the surface of the p-type InGaAs contact layer 9, and an n-side electrode 32 is formed on the back side of the n-type InP substrate 1 (electrode forming step).
  • the basic structure of a semiconductor laser which is an example of the optical semiconductor element 110, is completed through the above manufacturing steps.
  • the number of times of crystal growth is three.
  • the number of times of crystal growth is two, which is one less than in the case of the first embodiment.
  • the number of times of heat treatment for recrystallization growth after forming the Zn-doped p-type InP clad layer is smaller than in the case of the first embodiment.
  • the Fe-doped semi-insulating InP resulting from the diffusion of Zn in the Zn-doped p-type InP clad layer 5a is less than the first embodiment. It is easy to suppress the p-type conversion of the third buried layer 7d.
  • the semi-insulating InP third buried layer 7d is in contact only with both side surfaces of the mesa structure 6 of the p-type InP cladding layer 5a.
  • the contact area between the InP third buried layer 7d and the p-type InP clad layer 5a can be significantly reduced, and carrier recombination can be prevented more effectively. This has the effect of further expanding the operating band and further improving the luminous efficiency. Moreover, there is an effect that such a high-performance optical semiconductor device can be easily manufactured.
  • FIG. 13 shows a cross-sectional view of the device structure of the optical semiconductor device 120 according to the third embodiment.
  • An optical semiconductor device 120 according to the third embodiment includes an n-type InP substrate 1 (first conductivity type semiconductor substrate) and an n-type InP clad layer 2 (first conductivity type semiconductor substrate) sequentially laminated on the n-type InP substrate 1 .
  • first optical confinement layer 3a active layer 4
  • second optical confinement layer 3b p-type InP first cladding layer 5 (second conductivity type first cladding layer) and n-type InP substrate 1 and a semi-insulating InP first buried layer 7a (semi-insulating first buried layer ), an n-type InP second buried layer 7b (second conductive type second buried layer), and a semi-insulating InP third buried layer 7e (semi-insulating third buried layer) to form a mesa structure.
  • a mesa burying layer 7 having a tapered side surface extending from the top surface of the mesa burying layer 7;
  • a cladding layer 8 second conductivity type second cladding layer
  • a p-type InGaAs contact layer 9 second conductivity type contact layer
  • an opening in an insulating film 21 provided on the surface of the p-type InGaAs contact layer 9
  • a p-side electrode 31 second conductivity type side electrode
  • an n-side electrode 32 first conductivity type side electrode
  • n-type InP clad layer 2 first light confinement layer 3a, active layer 4, second light confinement layer 3b, p-type InP first clad layer 5, p-type InP second clad layer 8, p-type InGaAs contact layer 9,
  • the layer thicknesses, dopants, and doping concentrations of the semi-insulating InP first buried layer 7a and the n-type InP second buried layer 7b are the same as those of the optical semiconductor device 100 according to the first embodiment.
  • the semi-insulating InP third buried layer 7e is doped with a transition metal.
  • transition metals include Fe, Ru and Ti.
  • a typical layer thickness of the semi-insulating InP third buried layer 7e is 2.0 ⁇ m, and a typical doping concentration of the transition metal is 5.0 ⁇ 10 16 cm ⁇ 3 .
  • the side surface of the semi-insulating InP third buried layer 7e on the side of the mesa structure 6 tapers from the top surface of the mesa structure 6 as shown in the cross-sectional view of FIG. It has a lateral shape that spreads out into a shape.
  • the p-type InP second cladding layer 8 is in contact with the semi-insulating InP third buried layer 7e only on both tapered side surfaces.
  • the contact area between the semi-insulating InP third buried layer 7e and the p-type InP second cladding layer 8 is the same as the semi-insulating InP third buried layer 7c and p in the optical semiconductor device 100 according to the first embodiment. Compared to the contact area of the InP-type second cladding layer 8, the contact area is much smaller.
  • the heat treatment during the crystal growth of the semi-insulating InP third buried layer 7e will cause the p-type InP second clad layer Zn, which is the dopant of No. 8, diffuses toward the semi-insulating InP third buried layer 7e, and suppresses the area of the semi-insulating InP third buried layer 7e to become p-type. It becomes possible.
  • the p-type InP second cladding layer 8 embeds the semi-insulating InP third embedded layer 7e having a tapered side surface extending from the top surface of the mesa structure 6. Therefore, the mesa structure 6 has a tapered shape extending from the top surface side toward the surface.
  • the angle between the tapered side surfaces and the surface of the n-type InP substrate 1 is set to 50° or more and 60° or less.
  • the volume of the p-type InP second clad layer 8 of the optical semiconductor device 120 according to the third embodiment is larger than the volume of the p-type InP clad layer 5a of the optical semiconductor device 110 according to the second embodiment. Therefore, the device resistance of the optical semiconductor device 120 according to the third embodiment is lower than the device resistance of the optical semiconductor device 110 according to the second embodiment.
  • a mesa burying layer 7 made of an insulating InP third burying layer 7e is buried and grown so as to cover both side surfaces of the mesa structure 6 (second crystal growth step).
  • the typical layer thickness of the Fe-doped semi-insulating InP third buried layer 7e is 2.0 ⁇ m, and the typical layer thickness of the Fe-doped semi-insulating InP third buried layer 7c in the first embodiment is 0 ⁇ m. Thicker than .5 ⁇ m.
  • a typical layer thickness of the entire mesa buried layer 7 is 4.0 ⁇ m, which is 2.0 ⁇ m higher than the typical height of the mesa structure 6 from the surface of the n-type InP substrate 1 of 2.0 ⁇ m. 0 ⁇ m is also high. Therefore, the crystal growth plane is located higher than the top surface of the mesa structure 6 at the time of crystal growth of the Fe-doped semi-insulating InP third buried layer 7 e of the mesa buried layer 7 .
  • the crystal growth temperature is 500° C. to 650° C. and the V/III ratio is If the thickness is about 30 to 200, the mesa buried layer 7 is crystal-grown from the top surface of the mesa structure 6 so as to widen the opening while exposing the ⁇ 111>B planes on both sides. That is, the opposing side surfaces of the Fe-doped semi-insulating InP third buried layer 7e have a tapered shape as shown in the cross-sectional view of FIG. 14 as the crystal growth progresses. Since both tapered side surfaces are ⁇ 111>B planes, the angle between the tapered side surfaces and the ⁇ 100> surface of the n-type InP substrate 1 ranges from 50° to 60°.
  • the striped SiO 2 mask 22 is removed by wet etching using hydrofluoric acid as an etchant.
  • a p-type InP second cladding layer 8 and a p-type InGaAs contact layer 9 are successively crystal-grown by MOCVD on the top surface of the mesa structure 6 and the tapered side surfaces of the mesa-buried layer 7 (third crystal growth). process).
  • FIG. 15 shows a cross-sectional view of each layer after crystal growth.
  • a striped SiO 2 mask in the ⁇ 011> direction is formed in a 5 ⁇ m wide region including the mesa structure 6 by photolithography and etching techniques, and wet etching is performed using HBr as an etchant. , the portion of the epitaxial crystal growth layer unnecessary for laser operation in the mesa buried layer 7 is etched until it reaches the n-type InP substrate 1 . After that, the striped SiO 2 mask is removed by wet etching using hydrofluoric acid as an etchant.
  • a SiO 2 insulating film is formed on the entire surface of the wafer, and the opening width of the SiO 2 insulating film 21 at the position corresponding to the upper side of the mesa structure 6 on the p-type InGaAs contact layer 9 is determined by photolithography and dry etching techniques. A 3 ⁇ m opening is formed. A p-side electrode 31 is formed in this opening so as to be in contact with the surface of the p-type InGaAs contact layer 9, and an n-side electrode 32 is formed on the back side of the n-type InP substrate 1 (electrode forming step).
  • the basic structure of a semiconductor laser which is an example of the optical semiconductor element 120, is completed through the above manufacturing processes.
  • the p-type InP second cladding layer 8 is in contact with the semi-insulating InP third buried layer 7e only at both tapered side surfaces. Therefore, the contact area between the semi-insulating InP third buried layer 7e and the p-type InP second clad layer 8 can be significantly reduced, and carrier recombination can be prevented more effectively. Furthermore, since the volume of the p-type InP second cladding layer 8 is also large, in the optical semiconductor device, the device resistance is small, the operating band is further expanded, and the luminous efficiency is further improved. Moreover, there is an effect that such a high-performance optical semiconductor device can be easily manufactured.
  • FIG. 16 shows a cross-sectional view of the element structure of the optical semiconductor element 130 according to the fourth embodiment.
  • An optical semiconductor device 130 according to the fourth embodiment includes an n-type InP substrate 1 (first conductivity type semiconductor substrate) and an n-type InP clad layer 2 (first conductivity type semiconductor substrate) sequentially laminated on the n-type InP substrate 1 .
  • a semi-insulating InP first buried layer 7a (semi-insulating first buried layer) formed on the n-type InP substrate 1 on both sides of the mesa structure 6, and Mesa burying layer 7 made of n-type InP second burying layer 7b (second burying layer of first conductivity type), the top surface of mesa structure 6, and part of the surface and side surface of mesa burying layer 7 are A semi-insulating InP cladding layer 7f and a p-type InGaAs contact layer 9 (second conductivity type contact layer) formed to cover the p-type InGaAs contact layer 9, the semi-insulating InP cladding layer 7f and the p-type InP cladding A Zn diffusion p-type region 18 (second conductivity
  • n-type InP cladding layer 2 first optical confinement layer 3a, active layer 4, second optical confinement layer 3b, p-type InGaAs contact layer 9, semi-insulating InP first buried layer 7a and n-type InP second buried layer
  • the layer thickness, dopant, and doping concentration of the layer 7b are the same as those of the optical semiconductor device 100 according to the first embodiment.
  • the p-type InP clad layer 5b is doped with Zn.
  • a typical layer thickness of the p-type InP cladding layer 5b is 0.3 ⁇ m, and a typical doping concentration of Zn is 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the semi-insulating InP clad layer 7f is doped with a transition metal.
  • transition metals include Fe, Ru and Ti.
  • a typical layer thickness of the semi-insulating InP cladding 7f is 2.0 ⁇ m, and a typical doping concentration of transition metal is 5.0 ⁇ 10 16 cm ⁇ 3 .
  • the p-type InGaAs contact layer 9 is formed inside the p-type InGaAs contact layer 9, the semi-insulating InP cladding layer 7f, and the p-type InP cladding layer 5b.
  • a Zn-diffused p-type region 18 is provided from the surface to the p-type InP clad layer 5b. The tip of the Zn-diffused p-type region 18 may reach the second optical confinement layer 3 b or the active layer 4 .
  • the Zn diffused p-type region 18 in the semi-insulating InP cladding layer 7f is changed from its original semi-insulating property to p-type, so that it substantially functions as a p-type InP cladding layer.
  • the Zn diffused p-type region 18 is formed during the vapor phase diffusion process performed after all the crystal growth processes are completed, as will be described later. Therefore, in the process after forming the Zn diffused p-type region 18, since there is no high-temperature heat treatment that would cause Zn to diffuse, the Fe-doped semi-insulating InP first buried layer 7a becomes p-type due to further diffusion of Zn. can suppress erosion.
  • the device resistance can be further reduced.
  • An embedded layer 7 is buried and grown so as to cover both side surfaces of the mesa structure 6 (second crystal growth step).
  • the striped SiO 2 mask 22 is removed by wet etching using hydrofluoric acid as an etchant.
  • FIG. 18 shows a cross-sectional view of each layer after crystal growth.
  • a SiO 2 film 25 is formed on the surface of the wafer, and stripe-shaped openings in the ⁇ 011> direction are formed by photolithography and etching techniques.
  • the opening width of the opening is 2 ⁇ m.
  • the SiO2 film 25 functions as a diffusion mask.
  • Zn is diffused into a region from the p-type InGaAs contact layer 9 exposed in the opening to a part of the p-type InP cladding layer 5b by a vapor phase diffusion method in an MOCVD apparatus, thereby forming the p-type InGaAs contact layer 9.
  • a Zn-diffused p-type region 18 is formed inside the semi-insulating InP clad layer 7f and the p-type InP clad layer 5b (dopant diffusion step). Since the Zn-diffused region inside the semi-insulating InP clad layer 7f becomes p-type, it functions as a p-type InP clad layer.
  • the tip of the Zn-diffused p-type region 18 may reach the second optical confinement layer 3 b or the active layer 4 .
  • a striped SiO 2 mask in the ⁇ 011> direction is formed in a 5 ⁇ m wide region including the mesa structure 6 by photolithography and etching techniques, and wet etching is performed using HBr as an etchant.
  • the epitaxial crystal growth layer of the portion of the mesa buried layer 7 that is unnecessary for laser operation is etched until it reaches the n-type InP substrate 1 .
  • the striped SiO 2 mask is removed by wet etching using hydrofluoric acid as an etchant.
  • a SiO 2 insulating film is formed on the entire surface of the wafer, and the opening width of the SiO 2 insulating film 21 at the position corresponding to the upper side of the mesa structure 6 on the p-type InGaAs contact layer 9 is determined by photolithography and dry etching techniques. A 3 ⁇ m opening is formed. A p-side electrode 31 is formed in this opening so as to be in contact with the surface of the p-type InGaAs contact layer 9, and an n-side electrode 32 is formed on the back side of the n-type InP substrate 1 (electrode forming step).
  • the basic structure of a semiconductor laser which is an example of the optical semiconductor element 130, is completed through the above manufacturing steps.
  • the region in which Zn is diffused inside the semi-insulating InP clad layer 7f functions as a p-type InP clad layer. Since the region and the semi-insulating InP clad layer 7f are in contact only on both side surfaces, the contact area between the semi-insulating InP clad layer 7f and the p-type InP clad layered region can be significantly reduced, Since it is possible to prevent carrier recombination more effectively, and the volume of the p-type InP clad layered region is large, the optical semiconductor device has a small device resistance, a wider operating band, and , the luminous efficiency is further improved. Moreover, there is an effect that such a high-performance optical semiconductor device can be easily manufactured.
  • 1 n-type InP substrate first conductivity type semiconductor substrate
  • 2 n-type InP clad layer first conductivity type clad layer
  • 3a first light confinement layer 3b second light confinement layer
  • 4 active layer 5 p-type InP first cladding layer (second conductivity type first cladding layer) 5a, 5b p-type InP cladding layer (second conductivity type first cladding layer) 6 mesa structure 7 mesa buried layer 7a semi-insulating InP first buried layer (semi-insulating first buried layer), 7b n-type InP second buried layer (first conductivity type second buried layer), 7c, 7d, 7e semi-insulating 7f semi-insulating InP cladding layer (semi-insulating cladding layer); 8 p-type InP second cladding layer (second conductivity type second cladding layer); 2 clad layer), 9 p-type InGaAs contact layer (second conductivity type contact layer), 15 pn

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Abstract

本開示の光半導体素子は、第１導電型の半導体基板（１）と、第１導電型の半導体基板（１）上に積層された第１導電型のクラッド層（２）、活性層（４）及び第２導電型の第１クラッド層（５）の積層体からなるストライプ状のメサ構造（６）と、第１導電型の半導体基板（１）上でメサ構造（６）の両側面に順次設けられた半絶縁性の第１埋込層（７ａ）、第１導電型の第２埋込層（７ｂ）及び、遷移金属がドープされた半絶縁性の第３埋込層（７ｃ）からなるメサ埋込層（７）と、を備える。

Description

光半導体素子及びその製造方法
　本願は、光半導体素子及びその製造方法に関する。
　半導体レーザーを代表とする光半導体素子では、活性層への電流狭窄と活性層からの放熱を目的として活性層の両側面を半導体で埋め込んだ構造、いわゆる埋込型半導体レーザーが多用される。光通信用途に用いられるＩｎＰ（インジウムリン、Ｉｎｄｉｕｍ　Ｐｈｏｓｐｈｉｄｅ）系の埋込型半導体レーザーでは、通信の大容量化に対応するために半導体レーザー素子単体での変調周波数の広帯域化、発光効率向上が要求される。
　変調周波数の広帯域化を目的として半導体レーザーの容量を低減し、かつ、発光効率向上を目的として、活性層からの放熱性の向上を図るために、ｎ型ＩｎＰ基板と、鉄（Ｆｅｒｒｕｍ：Ｆｅ）等の半絶縁性材料をドーピングしたＩｎＰ埋込層の組み合わせが用いられている。
　ＦｅはＩｎＰ中で電子をトラップするアクセプタとして作用する一方、ホールに対してはトラップ効果を持たないため、埋込層の上部でｐ型クラッド層に接する部分にｎ型ＩｎＰ埋込層を配置した素子構造が一般に用いられる。かかる素子構造では、ｎ型ＩｎＰ埋込層を設けることで、ｐ型ＩｎＰクラッド層のホールに対する障壁を形成している。
特開２００４－０４７７４３号公報
　しかしながら、上述の素子構造では、ｎ型ＩｎＰ埋込層とｐ型ＩｎＰクラッド層の界面に面積の大きいｐｎ接合領域が存在するため、ｐｎ接合容量によってＣＲ時定数が大きくなるので、半導体レーザーの遮断周波数が低下するという不具合が発生した。光通信等のような高速動作が要求される用途では、遮断周波数の低下によって、半導体レーザーの動作帯域が制限されるという問題が生じた。また、ｐｎ接合領域でのキャリア再結合によって電流リークが増大し、半導体レーザーの発光効率が低下するという問題も生じた。
　ｐｎ接合領域の面積を減らす手段として、半導体レーザーの活性層を含むメサ構造のメサ幅を狭くする方法、あるいは、半導体レーザーの共振器を短くする方法等が考えられる。しかしながら、メサ構造のメサ幅を狭くすると半導体レーザーの放熱性が悪化するという新たな問題が生じた。
　一方、半導体レーザーの共振器を短くすると、素子抵抗の増大による遮断周波数の低下、あるいは、活性層の体積減少による発光効率の低下も生じるため、動作帯域と発光効率のトレードオフの関係は解消できなかった。５０Ｇｂｐｓ以上の光通信用途を想定すると、上述のｐｎ接合界面を含む素子構造では対応が難しいという課題があった。
　特許文献１に記載の光集積デバイスの一部を構成する電界吸収型変調器は半導体レーザーの用途とは異なるものの、特許文献１の図２（ｂ）に示されるように、メサ構造の両側面に半絶縁性ＦｅドープＩｎＰ電子トラップ層、ｎ型ＩｎＰホールブロック層、及びアンドープＩｎＰ層からなる３層構造の埋込層が形成されている。
　つまり、ｎ型ＩｎＰホールブロック層とｐ型ＩｎＰクラッド層との間にアンドープＩｎＰ層が設けられている。かかる積層構造を半導体レーザーの埋込層として適用すると、アンドープＩｎＰ層の存在によって、ｐｎ接合容量を低減させることができる。しかしながら、かかる積層構造はｐｉｎ構造となっているため、当該箇所でのキャリア再結合を抑制することはできず、発光効率の低下という問題は依然として解決されなかった。
　本開示は上記のような問題点を解消するためになされたもので、埋込層と第２導電型のクラッド層の間に形成されるｐｎ接合領域に起因するｐｎ接合容量を低減することにより、高速変調を可能とし、また、埋込層と第２導電型のクラッド層の界面でのキャリア再結合を抑制することで、発光効率の高効率化を可能とする光半導体素子及びその製造方法を提供することを目的とする。
　本願に開示される光半導体素子は、
　第１導電型の半導体基板と、
　前記第１導電型の半導体基板上に積層された第１導電型のクラッド層、活性層及び第２導電型の第１クラッド層の積層体からなるストライプ状のメサ構造と、
　前記第１導電型の半導体基板上で前記メサ構造の両側面に順次設けられた半絶縁性の第１埋込層、第１導電型の第２埋込層及び遷移金属がドープされた半絶縁性の第３埋込層からなるメサ埋込層と、を備える。
　本願に開示される光半導体素子の製造方法は、
　第１導電型の半導体基板に、第１導電型のクラッド層、活性層及び第２導電型の第１クラッド層をＭＯＣＶＤ法によって順次結晶成長する第１結晶成長工程と、
　前記第１導電型のクラッド層、前記活性層、前記第２導電型の第１クラッド層及び前記第１導電型の半導体基板の一部をストライプ状のメサ構造にエッチングするメサ構造形成工程と、
　前記第１導電型の半導体基板上で前記メサ構造の両側面に、半絶縁性の第１埋込層、第１導電型の第２埋込層及び１種類以上の遷移金属がドープされた半絶縁性の第３埋込層からなるメサ埋込層をＭＯＣＶＤ法によって順次結晶成長する第２結晶成長工程と、
　前記メサ構造の頂面並びに前記メサ埋込層の表面及び側面の一部に、第２導電型の第２クラッド層及び第２導電型のコンタクト層をＭＯＣＶＤ法によって順次積層する第３結晶成長工程と、
を含む。
　本願に開示される光半導体素子及びその製造方法によれば、メサ埋込層と第２導電型のクラッド層の間に形成されるｐｎ接合に起因するｐｎ接合容量を低減でき、また、メサ埋込層と第２導電型のクラッド層の界面でのキャリア再結合を抑制できるので、光半導体素子の高速変調及び光効率の高効率化が可能となるという効果を奏する。また、かかる光半導体素子を容易に製造できるという効果を奏する。
実施の形態１に係る光半導体素子の素子構造を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 比較例による光半導体素子の素子構造を示す断面図である。 実施の形態２に係る光半導体素子の素子構造を示す断面図である。 実施の形態２に係る光半導体素子の製造方法を示す断面図である。 実施の形態２に係る光半導体素子の製造方法を示す断面図である。 実施の形態２に係る光半導体素子の製造方法を示す断面図である。 実施の形態２に係る光半導体素子の製造方法を示す断面図である。 実施の形態３に係る光半導体素子の素子構造を示す断面図である。 実施の形態３に係る光半導体素子の製造方法を示す断面図である。 実施の形態３に係る光半導体素子の製造方法を示す断面図である。 実施の形態４に係る光半導体素子の素子構造を示す断面図である。 実施の形態４に係る光半導体素子の製造方法を示す断面図である。 実施の形態４に係る光半導体素子の製造方法を示す断面図である。 実施の形態４に係る光半導体素子の製造方法を示す断面図である。
実施の形態１．
　実施の形態１に係る光半導体素子１００の素子構造の断面図を図１に示す。実施の形態１に係る光半導体素子１００は、ｎ型ＩｎＰ基板１（第１導電型の半導体基板）と、ｎ型ＩｎＰ基板１に順次積層されたｎ型ＩｎＰクラッド層２（第１導電型のクラッド層）、第１光閉じ込め層３ａ、活性層４、第２光閉じ込め層３ｂ、ｐ型ＩｎＰ第１クラッド層５（第２導電型の第１クラッド層）の積層体とｎ型ＩｎＰ基板１の一部からなるストライプ状のメサ構造６と、メサ構造６の両側面のｎ型ＩｎＰ基板１上に形成された半絶縁性ＩｎＰ第１埋込層７ａ（半絶縁性の第１埋込層）、ｎ型ＩｎＰ第２埋込層７ｂ（第１導電型の第２埋込層）及び半絶縁性ＩｎＰ第３埋込層７ｃ（半絶縁性の第３埋込層）からなるメサ埋込層７と、メサ構造６の頂面並びにメサ埋込層７の表面及び側面の一部を覆うように形成されたｐ型ＩｎＰ第２クラッド層８（第２導電型の第２クラッド層）及びｐ型ＩｎＧａＡｓコンタクト層９（第２導電型のコンタクト層）と、ｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられた絶縁膜２１の開口部でｐ型ＩｎＧａＡｓコンタクト層９と接触するｐ側電極３１（第２導電型側電極）と、ｎ型ＩｎＰ基板１の裏面側に設けられたｎ側電極３２（第１導電型側電極）と、で構成される。
　ｎ型ＩｎＰ基板１は硫黄（Ｓｕｌｆｕｒ：Ｓ）がドープされ、表面は＜１００＞面である。ｎ型ＩｎＰクラッド層２はＳがドープされ、典型的な層厚は１．０μｍでありＳの、典型的なドーピング濃度は１．０×１０１８ｃｍ－３である。
　活性層４はＡｌＧａＩｎＡｓ（Ａｌｕｍｉｎｕｍ　Ｇａｌｌｉｕｍ　Ｉｎｄｉｕｍ　Ａｒｓｅｎｉｄｅ）で構成され、アンドープである。活性層４の典型的な層厚は、０．３μｍである。活性層４を挟んで上下に設けられた、第１光閉じ込め層３ａ及び第２光閉じ込め層３ｂはＡｌＧａＩｎＡｓで構成され、アンドープである。
　ｐ型ＩｎＰ第１クラッド層５には、亜鉛（Ｚｉｎｃ：Ｚｎ）がドープされている。ｐ型ＩｎＰ第１クラッド層５の典型的な層厚は０．３μｍであり、Ｚｎの典型的なドーピング濃度は１．０×１０１８ｃｍ－３である。
　半絶縁性ＩｎＰ第１埋込層７ａには、遷移金属がドーピングされている。なお、遷移金属とは、周期表で第３族元素から第１１族元素の間に存在する元素の総称である。遷移金属の具体例として、Ｆｅ、ルテニウム（Ｒｕｔｈｅｎｉｕｍ：Ｒｕ）、チタン（Ｔｉｔａｎｉｕｍ：Ｔｉ）等が挙げられる。半絶縁性ＩｎＰ第１埋込層７ａの典型的な層厚は１．８μｍ、Ｆｅの典型的なドーピング濃度は５．０×１０１６ｃｍ－３である。
　ｎ型ＩｎＰ第２埋込層７ｂには、Ｓがドープされている。ｎ型ＩｎＰ第２埋込層７ｂの典型的な層厚は０．２μｍ、Ｓの典型的なドーピング濃度は５．０×１０１８ｃｍ－３である。
　半絶縁性ＩｎＰ第３埋込層７ｃには、遷移金属がドーピングされている。遷移金属の具体例として、Ｆｅ、Ｒｕ、Ｔｉ等が挙げられる。半絶縁性ＩｎＰ第３埋込層７ｃの典型的な層厚は０．５μｍ、遷移金属の典型的なドーピング濃度は５．０×１０１６ｃｍ－３である。
　ｐ型ＩｎＰ第２クラッド層８には、Ｚｎがドーピングされている。ｐ型ＩｎＰ第２クラッド層８の典型的な層厚は２．０μｍ、Ｚｎの典型的なドーピング濃度は１．０×１０１８ｃｍ－３である。
　ｐ型ＩｎＧａＡｓ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ａｒｓｅｎｉｄｅ）コンタクト層９には、Ｚｎがドーピングされている。ｐ型ＩｎＧａＡｓコンタクト層９の典型的な層厚は０．３μｍ、Ｚｎの典型的なドーピング濃度は１．０×１０１９ｃｍ－３である。
　以下に、実施の形態１に係る光半導体素子１００の動作について説明する。
　光半導体素子１００においてレーザー光を出射させるには、レーザー駆動回路とｐ側電極３１及びｎ側電極３２を電気的に接続し、光半導体素子１００に対して順方向バイアスをかける。順方向バイアスによって光半導体素子１００のｐ側電極３１から注入された電流は、ｐ型ＩｎＧａＡｓコンタクト層９を経てメサ構造６に流れ、活性層４においてレーザー光が発生する。
　一方、メサ埋込層７に対しては、順バイアスをかけても、半絶縁性ＩｎＰ第１埋込層７ａ及び半絶縁性ＩｎＰ第３埋込層７ｃが高抵抗層であるため、メサ埋込層７には電流は流れない。つまり、メサ埋込層７は電流ブロック層として機能する。この結果、光半導体素子１００に注入された電流は、メサ構造６の両側に設けられ電流ブロック層として機能するメサ埋込層７による電流狭窄の作用によって、メサ構造６に集中して流れる。したがって、光半導体素子１００は、メサ埋込層７による電流狭窄の作用によって、注入電流に対して高い効率でレーザー光を出射することが可能となる。
　次に、実施の形態１に係る光半導体素子１００の素子構造上の特徴について説明する。
　実施の形態１に係る光半導体素子１００では、Ｓドープｎ型ＩｎＰ第２埋込層７ｂとＺｎドープｐ型ＩｎＰ第２クラッド層８との間に、Ｆｅドープ半絶縁性ＩｎＰ第３埋込層７ｃが設けられている。したがって、実施の形態１に係る光半導体素子１００では、後述する比較例の光半導体素子２００のようなＳドープｎ型ＩｎＰ第２埋込層７ｂとＺｎドープｐ型ＩｎＰ第２クラッド層８が接する素子構造によって両者の界面で不可避的に生じるｐｎ接合によってもたらされるｐｎ接合容量の発生を防止することが可能となる。Ｆｅドープ半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８との界面では、ｐｎ接合は形成されないからである。
　また、実施の形態１に係る光半導体素子１００では、半絶縁性ＩｎＰ第３埋込層７ｃ中にドープされたＦｅは電子に対して深いトラップ準位をもつアクセプタとして機能することから、Ｆｅドープ半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８との界面では、キャリア再結合も抑制できる。
　したがって、特許文献１に記載された素子構造で問題となった、ｎ型ＩｎＰホールブロック層とｐ型ＩｎＰクラッド層との間にアンドープＩｎＰ層が設けられている場合に生じるｐｉｎ接合領域においてキャリア再結合を抑制できないという不具合に対しても、実施の形態１に係る光半導体素子１００では、遷移金属の一種である例えばＦｅをドープした半絶縁性ＩｎＰ第３埋込層７ｃの適用によって防止することが可能となる。
　実施の形態１に係る光半導体素子１００において、半絶縁性ＩｎＰ第３埋込層７ｃの層厚を、ｎ型ＩｎＰ基板１の側で隣接するｎ型ＩｎＰ第２埋込層７ｂとで形成される空乏層の層厚よりも厚く設定しておけば、電子に対するＦｅのトラップ効果をさらに有効に利用できるため、キャリア再結合を抑制する点で有利となる。また、半絶縁性ＩｎＰ第３埋込層７ｃの層厚を、半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８とで形成される空乏層の層厚よりも厚く設定しておけば、キャリア再結合をより抑制できる。半絶縁性ＩｎＰ第３埋込層７ｃの層厚を、両者の空乏層の層厚のいずれよりも厚くすれば、より効果的である。
　また、Ｆｅの代わりに、遷移金属の一種であるＲｕあるいはＴｉをドープした半絶縁性ＩｎＰ第３埋込層７ｃであっても、Ｆｅをドープした場合と同様に、ホールをトラップする深い準位を形成することから、Ｆｅをドープした場合と同様な作用が生じる。さらに、ＲｕあるいはＴｉをドーパントとして用いると、Ｆｅをドープした場合と比較して、ＲｕあるいはＴｉ自身とｐ型ドーパントとの相互拡散を低減できる。したがって、ＲｕあるいはＴｉをドーパントとして用いる場合は、Ｆｅをドープした場合と比べて、容量低減及びキャリア再結合の抑制の点で一層の効果を奏する。
　また、半絶縁性ＩｎＰ第３埋込層７ｃに、Ｆｅ、Ｒｕ及びＴｉのいずれか２種類以上をコドープすることで、電子とホールの両方をトラップさせることが可能となるので、半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８の界面でのキャリア再結合を一層抑制することができる。さらに、半絶縁性ＩｎＰ第３埋込層７ｃを２層構造とし、ｎ型ＩｎＰ第２埋込層７ｂ側にＦｅドープ層を設け、ｐ型ＩｎＰ第２クラッド層８側にＲｕあるいはＴｉドープ層を設けた構造を適用することによっても、半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８の界面で生じるキャリア再結合に対する抑制効果を一段と向上させることができる。
＜実施の形態１に係る光半導体素子１００の製造方法＞
　実施の形態１に係る光半導体素子１００の製造方法を以下に説明する。
　表面が＜１００＞面であるＳドープｎ型ＩｎＰ基板１上に、Ｓドープｎ型ＩｎＰクラッド層２、上下面をＡｌＧａＩｎＡｓ第１光閉じ込め層３ａ及びＡｌＧａＩｎＡｓ第２光閉じ込め層３ｂに挟まれたアンドープＡｌＧａＩｎＡｓ活性層４、Ｚｎドープｐ型ＩｎＰ第１クラッド層５を、有機金属気相成長法（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）等の結晶成長方法によって順次結晶成長する（第１結晶成長工程）。各層の結晶成長後の断面図を図２に示す。
　第１結晶成長工程の後、ｐ型ＩｎＰ第１クラッド層５の表面に、ＳｉＯ２膜を成膜する。ＳｉＯ２の成膜方法としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等が挙げられる。ＳｉＯ２膜の成膜後、図３の断面図に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、ＳｉＯ２膜を＜０１１＞方向のストライプ状のＳｉＯ２マスク２２にパターニングする。ＳｉＯ２マスク２２のマスク幅の一例としては、１．５μｍが挙げられる。
　次に、ストライプ状のＳｉＯ２マスク２２をエッチングマスクとして用いて、図４の断面図に示すように、ｐ型ＩｎＰ第１クラッド層５からｎ型ＩｎＰ基板１の途中までをドライエッチングすることで、ストライプ状のメサ構造６を形成する（メサ構造形成工程）。メサ構造６のｎ型ＩｎＰ基板１の表面からの典型的な高さは２．０μｍである。ここで、エッチングマスクはＳｉＯ２マスク２２に限らずＳｉＮマスクでも良い。また、エッチングはドライエッチングに限らず、ウェットエッチングを用いても良い。
　ストライプ状のメサ構造６の形成後、図５の断面図に示すように、ＭＯＣＶＤ法によって、Ｆｅドープ半絶縁性ＩｎＰ第１埋込層７ａ、ｎ型ＩｎＰ第２埋込層７ｂ及びＦｅドープ半絶縁性ＩｎＰ第３埋込層７ｃからなるメサ埋込層７を、メサ構造６の両側面を覆うように埋め込み成長する（第２結晶成長工程）。
　メサ埋込層７の結晶成長後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ２マスク２２を除去する。
　メサ構造６の頂面並びにメサ埋込層７の表面及び側面の一部の上に、ＭＯＣＶＤ法により、ｐ型ＩｎＰ第２クラッド層８及びｐ型ＩｎＧａＡｓコンタクト層９を順次結晶成長する（第３結晶成長工程）。上記各層の結晶成長後の断面図を図６に示す。
　第３結晶成長工程の後に、メサ構造６を含む幅５μｍの領域に、フォトリソグラフィ技術及びエッチング技術によって、＜０１１＞方向のストライプ状のＳｉＯ２マスクを形成し、臭化水素（Ｈｙｄｒｏｇｅｎ　Ｂｒｏｍｉｄｅ：ＨＢｒ）をエッチャントとして用いたウェットエッチングを行うことで、メサ埋込層７におけるレーザー動作に不要な部分のエピタキシャル結晶成長層をｎ型ＩｎＰ基板１に達するまでエッチングする。その後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ２マスクを除去する。
　さらに、ウエハの全面にＳｉＯ２絶縁膜を形成して、フォトリソグラフィ技術とドライエッチング技術によって、ｐ型ＩｎＧａＡｓコンタクト層９上でメサ構造６の上側に対応する位置のＳｉＯ２絶縁膜２１に開口幅３μｍの開口部を形成する。この開口部でｐ型ＩｎＧａＡｓコンタクト層９の表面に接するようにｐ側電極３１を形成し、ｎ型ＩｎＰ基板１の裏面側にｎ側電極３２を形成する（電極形成工程）。
　以上の各製造工程を経て、光半導体素子１００の一例である半導体レーザーの基本構造が完成する。
＜実施の形態１の効果＞
　実施の形態１に係る光半導体素子及びその製造方法によれば、３層からなるメサ埋込層７のうちｐ型ＩｎＰ第２クラッド層８と接する第３埋込層７ｃを遷移金属がドープされた半絶縁性ＩｎＰ層で構成したので、半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８の間ではｐｎ接合が形成されないため、ｐｎ接合容量を防止することが可能となり、さらに、半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８の界面でのキャリア再結合を抑制することにより電流リーク成分を低減することが可能となるため、光半導体素子の動作帯域が拡大し、かつ、発光効率も向上するという効果を奏する。また、動作帯域が広く、かつ、発光効率の高い光半導体素子を容易に製造できるという効果を奏する。
比較例．
　比較例である光半導体素子２００の断面図を図７に示す。実施の形態１に係る光半導体素子１００との構造上の相違点は、実施の形態１に係る光半導体素子１００のメサ埋込層７が、Ｆｅドープ半絶縁性ＩｎＰ第１埋込層７ａ、ｎ型ＩｎＰ第２埋込層７ｂ及びＦｅドープ半絶縁性ＩｎＰ第３埋込層７ｃの３層で構成されているのに対して、比較例の光半導体素子２００では、Ｆｅドープ半絶縁性ＩｎＰ第１埋込層７ａ、ｎ型ＩｎＰ第２埋込層７ｂの２層構造である点、すなわち、Ｆｅドープ半絶縁性ＩｎＰ第３埋込層７ｃが無い点である。
　比較例である光半導体素子２００では、ｎ型ＩｎＰ第２埋込層７ｂとｐ型ＩｎＰ第２クラッド層８が接している。したがって、両者の界面でｐｎ接合領域１５が形成されている。ｎ型ＩｎＰ第２埋込層７ｂは、ｐ型ＩｎＰ第２クラッド層８内に存在するホールに対する障壁を形成している。これは、Ｆｅドープ半絶縁性ＩｎＰ第１埋込層７ａにドープされているＦｅはＩｎＰ中で電子をトラップするアクセプタとして作用するものの、ホールに対してはトラップ効果を持たないため、ｐ型ＩｎＰ第２クラッド層８内に存在するホールに対する障壁が必要となるからである。
　比較例である光半導体素子２００の素子構造では、ｎ型ＩｎＰ第２埋込層７ｂとｐ型ＩｎＰ第２クラッド層８の界面に大面積のｐｎ接合領域１５が存在するため、ｐｎ接合容量によってＣＲ時定数が大きくなるので、遮断周波数が低下するという不具合が発生する。遮断周波数が低下すると、光通信等のような高速動作が要求される用途では、光半導体素子２００の動作帯域が制限される問題があった。また、ｐｎ接合領域１５でのキャリア再結合によって電流リークが増大し、発光効率が低下するという問題もあった。
実施の形態２．
　実施の形態２に係る光半導体素子１１０の素子構造の断面図を図８に示す。実施の形態２に係る光半導体素子１１０は、ｎ型ＩｎＰ基板１（第１導電型の半導体基板）と、ｎ型ＩｎＰ基板１に順次積層されたｎ型ＩｎＰクラッド層２（第１導電型のクラッド層）、第１光閉じ込め層３ａ、活性層４、第２光閉じ込め層３ｂ、ｐ型ＩｎＰクラッド層５ａ（第２導電型の第１クラッド層）、ｐ型ＩｎＧａＡｓコンタクト層９（第２導電型のコンタクト層）の積層体とｎ型ＩｎＰ基板１の一部からなるストライプ状のメサ構造６と、メサ構造６の両側面のｎ型ＩｎＰ基板１上に形成された半絶縁性ＩｎＰ第１埋込層７ａ（半絶縁性の第１埋込層）、ｎ型ＩｎＰ第２埋込層７ｂ（第１導電型の第２埋込層）及び半絶縁性ＩｎＰ第３埋込層７ｄ（半絶縁性の第３埋込層）からなるメサ埋込層７と、メサ構造６の頂面並びにメサ埋込層７の表面に設けられた絶縁膜２１の開口部でｐ型ＩｎＧａＡｓコンタクト層９と接触するｐ側電極３１（第２導電型側電極）と、ｎ型ＩｎＰ基板１の裏面側に設けられたｎ側電極３２（第１導電型側電極）と、で構成される。
　ｎ型ＩｎＰクラッド層２、第１光閉じ込め層３ａ、活性層４、第２光閉じ込め層３ｂ、ｐ型ＩｎＧａＡｓコンタクト層９、半絶縁性ＩｎＰ第１埋込層７ａ及びｎ型ＩｎＰ第２埋込層７ｂの層厚、ドーパント、ドーピング濃度の構成は、実施の形態１に係る光半導体素子１００と同様である。
　ｐ型ＩｎＰクラッド層５ａには、Ｚｎがドーピングされている。ｐ型ＩｎＰクラッド層５ａの典型的な層厚は２．３μｍ、Ｚｎの典型的なドーピング濃度は１．０×１０１８ｃｍ－３である。
　半絶縁性ＩｎＰ第３埋込層７ｄには、遷移金属がドーピングされている。遷移金属の具体例として、Ｆｅ、Ｒｕ、Ｔｉ等が挙げられる。半絶縁性ＩｎＰ第３埋込層７ｄの典型的な層厚は２．０μｍ、遷移金属の典型的なドーピング濃度は５．０×１０１６ｃｍ－３である。
　実施の形態２に係る光半導体素子１１０の素子構造上の特徴について説明する。
　実施の形態２に係る光半導体素子１１０では、半絶縁性ＩｎＰ第３埋込層７ｄは、ｐ型ＩｎＰクラッド層５ａのメサ構造６の両側面においてのみ接している。このため、半絶縁性ＩｎＰ第３埋込層７ｄとｐ型ＩｎＰクラッド層５ａの接触面積は、実施の形態１に係る光半導体素子１００における半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８の接触面積と比較して各段に小さい。
　半絶縁性ＩｎＰ第３埋込層７ｄとｐ型ＩｎＰクラッド層５ａの接触面積が小さいと、半絶縁性ＩｎＰ第３埋込層７ｄの結晶成長中の熱処理によってｐ型ＩｎＰクラッド層５ａのドーパントであるＺｎが半絶縁性ＩｎＰ第３埋込層７ｄ側に拡散して半絶縁性ＩｎＰ第３埋込層７ｄ中に半絶縁性からｐ型化する領域の面積を抑制することも可能となる。
　さらに、メサ埋込層７内に設けられたｎ型ＩｎＰ第２埋込層７ｂが存在することで、ホールトラップ効果のない半絶縁性ＩｎＰ第３埋込層７ｄを通過したホールが、ｎ側領域にリークする経路を狭窄することが可能となる。
　なお、ｐ型ＩｎＰクラッド層５ａの体積が実施の形態１に係る光半導体素子１００のｐ型ＩｎＰ第２クラッド層８の体積よりも小さいため、光半導体素子１１０の素子抵抗の増大はある程度は避けられない。
＜実施の形態２に係る光半導体素子１１０の製造方法＞
　実施の形態２に係る光半導体素子１１０の製造方法を以下に説明する。
　表面が＜１００＞面であるＳドープｎ型ＩｎＰ基板１上に、Ｓドープｎ型ＩｎＰクラッド層２、上下面をＡｌＧａＩｎＡｓ第１光閉じ込め層３ａ及びＡｌＧａＩｎＡｓ第２光閉じ込め層３ｂに挟まれたアンドープＡｌＧａＩｎＡｓ活性層４、Ｚｎドープｐ型ＩｎＰクラッド層５ａ及びＺｎドープｐ型ＩｎＧａＡｓコンタクト層９を、ＭＯＣＶＤ法によって順次結晶成長する（第１結晶成長工程）。各層の結晶成長後の断面図を図９に示す。
　第１結晶成長工程の後、ｐ型ＩｎＧａＡｓコンタクト層９の表面に、ＳｉＯ２膜を成膜する。ＳｉＯ２の成膜方法としては、例えば、ＣＶＤ法等が挙げられる。ＳｉＯ２膜の成膜後、図１０の断面図に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、ＳｉＯ２膜を＜０１１＞方向のストライプ状のＳｉＯ２マスク２２にパターニングする。ＳｉＯ２マスク２２の幅の一例としては、１．５μｍである。
　次に、ストライプ状のＳｉＯ２マスク２２をエッチングマスクとして用いて、図１１の断面図に示すように、ｐ型ＩｎＧａＡｓコンタクト層９からｎ型ＩｎＰ基板１の途中までをドライエッチングすることで、ストライプ状のメサ構造６を形成する（メサ構造形成工程）。メサ構造６のｎ型ＩｎＰ基板１の表面からの典型的な高さは４．０μｍである。ここで、エッチングマスクはＳｉＯ２マスク２２に限らずＳｉＮマスクでも良い。また、エッチングはドライエッチングに限らず、ウェットエッチングを用いても良い。
　ストライプ状のメサ構造６の形成後、図１２の断面図に示すように、ＭＯＣＶＤ法によって、Ｆｅドープ半絶縁性ＩｎＰ第１埋込層７ａ、Ｓドープｎ型ＩｎＰ第２埋込層７ｂ及びＦｅドープ半絶縁性ＩｎＰ第３埋込層７ｄからなるメサ埋込層７を、メサ構造６の両側面を覆うように埋め込み成長する（第２結晶成長工程）。
　メサ埋込層７の結晶成長後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ２マスク２２を除去する。
　第２結晶成長工程の後に、メサ構造６を含む幅５μｍの領域に、フォトリソグラフィ技術及びエッチング技術によって、＜０１１＞方向のストライプ状のＳｉＯ２マスクを形成し、ＨＢｒをエッチャントとして用いたウェットエッチングを行うことで、メサ埋込層７におけるレーザー動作に不要な部分のエピタキシャル結晶成長層をｎ型ＩｎＰ基板１に達するまでエッチングする。その後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ２マスクを除去する。
　さらに、ウエハの全面にＳｉＯ２絶縁膜を形成して、フォトリソグラフィ技術とドライエッチング技術によって、ｐ型ＩｎＧａＡｓコンタクト層９及びＦｅドープ半絶縁性ＩｎＰ第３埋込層７ｄ上でメサ構造６の上側に対応する位置のＳｉＯ２絶縁膜２１に開口幅３μｍの開口部を形成する。この開口部でｐ型ＩｎＧａＡｓコンタクト層９の表面に接するようにｐ側電極３１を形成し、ｎ型ＩｎＰ基板１の裏面側にｎ側電極３２を形成する（電極形成工程）。
　以上の各製造工程を経て、光半導体素子１１０の一例である半導体レーザーの基本構造が完成する。
　実施の形態１に係る光半導体素子１００の製造方法における結晶成長回数は３回を要する。一方、実施の形態２に係る光半導体素子１１０の製造方法では、上述のように、結晶成長回数は２回と、実施の形態１の場合と比べて１回少ない。また、Ｚｎドープｐ型ＩｎＰクラッド層を形成した後の再結晶成長による熱処理の回数が実施の形態１の場合に比べて少ない。
　したがって、実施の形態２に係る光半導体素子１１０の製造方法によると、実施の形態１の場合と比べて、Ｚｎドープｐ型ＩｎＰクラッド層５a中のＺｎの拡散に起因するＦｅドープ半絶縁性ＩｎＰ第３埋込層７ｄのｐ型化を抑制しやすい。
＜実施の形態２の効果＞
　実施の形態２に係る光半導体素子及びその製造方法によれば、半絶縁性ＩｎＰ第３埋込層７ｄはｐ型ＩｎＰクラッド層５ａのメサ構造６の両側面においてのみ接しているので、半絶縁性ＩｎＰ第３埋込層７ｄとｐ型ＩｎＰクラッド層５ａの接触面積を各段に小さくすることができ、キャリア再結合をより一層効果的に防止することが可能となるため、光半導体素子の動作帯域がより拡大し、かつ、発光効率もより向上するという効果を奏する。また、かかる高性能の光半導体素子を容易に製造できるという効果を奏する。
実施の形態３．
　実施の形態３に係る光半導体素子１２０の素子構造の断面図を図１３に示す。実施の形態３に係る光半導体素子１２０は、ｎ型ＩｎＰ基板１（第１導電型の半導体基板）と、ｎ型ＩｎＰ基板１に順次積層されたｎ型ＩｎＰクラッド層２（第１導電型のクラッド層）、第１光閉じ込め層３ａ、活性層４、第２光閉じ込め層３ｂ、ｐ型ＩｎＰ第１クラッド層５（第２導電型の第１クラッド層）の積層体とｎ型ＩｎＰ基板１の一部からなるストライプ状のメサ構造６と、メサ構造６の両側面のｎ型ＩｎＰ基板１上に形成された半絶縁性ＩｎＰ第１埋込層７ａ（半絶縁性の第１埋込層）、ｎ型ＩｎＰ第２埋込層７ｂ（第１導電型の第２埋込層）及び半絶縁性ＩｎＰ第３埋込層７ｅ（半絶縁性の第３埋込層）からなり、メサ構造６の頂面からテーパー状に広がる側面形状を呈するメサ埋込層７と、メサ構造６の頂面並びにメサ埋込層７のテーパー状に広がる側面を埋め込むように形成されたｐ型ＩｎＰ第２クラッド層８（第２導電型の第２クラッド層）及びｐ型ＩｎＧａＡｓコンタクト層９（第２導電型のコンタクト層）と、ｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられた絶縁膜２１の開口部でｐ型ＩｎＧａＡｓコンタクト層９と接触するｐ側電極３１（第２導電型側電極）と、ｎ型ＩｎＰ基板１の裏面側に設けられたｎ側電極３２（第１導電型側電極）と、で構成される。
　ｎ型ＩｎＰクラッド層２、第１光閉じ込め層３ａ、活性層４、第２光閉じ込め層３ｂ、ｐ型ＩｎＰ第１クラッド層５、ｐ型ＩｎＰ第２クラッド層８、ｐ型ＩｎＧａＡｓコンタクト層９、半絶縁性ＩｎＰ第１埋込層７ａ及びｎ型ＩｎＰ第２埋込層７ｂの層厚、ドーパント、ドーピング濃度の構成は、実施の形態１に係る光半導体素子１００と同様である。
　半絶縁性ＩｎＰ第３埋込層７ｅには、遷移金属がドーピングされている。遷移金属の具体例として、Ｆｅ、Ｒｕ、Ｔｉ等が挙げられる。半絶縁性ＩｎＰ第３埋込層７ｅの典型的な層厚は２．０μｍ、遷移金属の典型的なドーピング濃度は５．０×１０１６ｃｍ－３である。
　実施の形態３に係る光半導体素子１２０の素子構造上の特徴について説明する。
　実施の形態３に係る光半導体素子１２０では、半絶縁性ＩｎＰ第３埋込層７ｅのメサ構造６側の側面は、図１３の断面図に示されるように、メサ構造６の頂面からテーパー状に広がる側面形状を呈している。ｐ型ＩｎＰ第２クラッド層８は、半絶縁性ＩｎＰ第３埋込層７ｅに対して、テーパー状に広がる両側面においてのみ接している。このため、半絶縁性ＩｎＰ第３埋込層７ｅとｐ型ＩｎＰ第２クラッド層８の接触面積は、実施の形態１に係る光半導体素子１００における半絶縁性ＩｎＰ第３埋込層７ｃとｐ型ＩｎＰ第２クラッド層８の接触面積と比較して各段に小さい。
　半絶縁性ＩｎＰ第３埋込層７ｅとｐ型ＩｎＰ第２クラッド層８の接触面積が小さいと、半絶縁性ＩｎＰ第３埋込層７ｅの結晶成長中の熱処理によってｐ型ＩｎＰ第２クラッド層８のドーパントであるＺｎが半絶縁性ＩｎＰ第３埋込層７ｅ側に拡散して半絶縁性ＩｎＰ第３埋込層７ｅ中に半絶縁性からｐ型化する領域の面積を抑制することも可能となる。
　さらに、メサ埋込層７内に設けられたｎ型ＩｎＰ第２埋込層７ｂが存在することで、ホールトラップ効果のない半絶縁性ＩｎＰ第３埋込層７ｅを通過したホールが、ｎ側領域にリークする経路を狭窄することが可能となる。
　実施の形態３に係る光半導体素子１２０では、ｐ型ＩｎＰ第２クラッド層８は、メサ構造６の頂面からテーパー状に広がる側面形状を呈する半絶縁性ＩｎＰ第３埋込層７ｅを埋め込むように形成されているので、メサ構造６の頂面側から表面に向かってテーパー状に広がる形状を呈している。テーパー状の両側面とｎ型ＩｎＰ基板１の表面とがなす角度は、５０°以上６０°以下に設定されている。
　したがって、実施の形態３に係る光半導体素子１２０のｐ型ＩｎＰ第２クラッド層８の体積は、実施の形態２に係る光半導体素子１１０のｐ型ＩｎＰクラッド層５ａの体積よりも大きい。よって、実施の形態３に係る光半導体素子１２０の素子抵抗は、実施の形態２に係る光半導体素子１１０の素子抵抗よりも低減する。
＜実施の形態３に係る光半導体素子１２０の製造方法＞
　実施の形態３に係る光半導体素子１２０の製造方法を以下に説明する。
　メサ構造６の形成までは、実施の形態１に係る光半導体素子１００の製造方法を示す図２から図４までの製造工程と同様であるので省略する。
　ストライプ状のメサ構造６の形成後、図１４の断面図に示すように、ＭＯＣＶＤ法によって、Ｆｅドープ半絶縁性ＩｎＰ第１埋込層７ａ、ｎ型ＩｎＰ第２埋込層７ｂ及びＦｅドープ半絶縁性ＩｎＰ第３埋込層７ｅからなるメサ埋込層７を、メサ構造６の両側面を覆うように埋め込み成長する（第２結晶成長工程）。
　Ｆｅドープ半絶縁性ＩｎＰ第３埋込層７ｅの典型的な層厚は２．０μｍと、実施の形態１におけるＦｅドープ半絶縁性ＩｎＰ第３埋込層７ｃの典型的な層厚である０．５μｍよりも厚い。また、メサ埋込層７の全体の典型的な層厚は４．０μｍとなり、メサ構造６のｎ型ＩｎＰ基板１の表面からの典型的な高さである２．０μｍよりも、さらに２．０μｍも高い。したがって、メサ埋込層７のうちＦｅドープ半絶縁性ＩｎＰ第３埋込層７ｅを結晶成長する時点で、結晶成長面はメサ構造６の頂面より高い位置にある。
　上述のように、メサ埋込層７をメサ構造６の高さよりも厚く設定しているものの、ＭＯＣＶＤの一般的な結晶成長条件である結晶成長温度が５００℃から６５０℃、Ｖ／ＩＩＩ比が３０から２００程度であれば、メサ埋込層７はメサ構造６の頂面を起点として、両側に＜１１１＞Ｂ面を露出しながら開口を広げるように結晶成長する。すなわち、Ｆｅドープ半絶縁性ＩｎＰ第３埋込層７ｅの対向する両側面は、結晶成長が進行するにともない、図１４の断面図に示すようなテーパー状に広がる形状を呈する。テーパー状の両側面は＜１１１＞Ｂ面であるので、テーパー状の両側面とｎ型ＩｎＰ基板１の＜１００＞面である表面がなす角度は、５０°以上６０°以下の範囲となる。
　メサ埋込層７の結晶成長後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ２マスク２２を除去する。
　メサ構造６の頂面及びメサ埋込層７のテーパー状を呈する両側面に、ＭＯＣＶＤ法により、ｐ型ＩｎＰ第２クラッド層８及びｐ型ＩｎＧａＡｓコンタクト層９を順次結晶成長する（第３結晶成長工程）。上記各層の結晶成長後の断面図を図１５に示す。
　第３結晶成長工程の後に、メサ構造６を含む幅５μｍの領域に、フォトリソグラフィ技術及びエッチング技術によって、＜０１１＞方向のストライプ状のＳｉＯ２マスクを形成し、ＨＢｒをエッチャントとして用いたウェットエッチングを行うことで、メサ埋込層７におけるレーザー動作に不要な部分のエピタキシャル結晶成長層をｎ型ＩｎＰ基板１に達するまでエッチングする。その後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ２マスクを除去する。
　さらに、ウエハの全面にＳｉＯ２絶縁膜を形成して、フォトリソグラフィ技術とドライエッチング技術によって、ｐ型ＩｎＧａＡｓコンタクト層９上でメサ構造６の上側に対応する位置のＳｉＯ２絶縁膜２１に開口幅３μｍの開口部を形成する。この開口部でｐ型ＩｎＧａＡｓコンタクト層９の表面に接するようにｐ側電極３１を形成し、ｎ型ＩｎＰ基板１の裏面側にｎ側電極３２を形成する（電極形成工程）。
　以上の各製造工程を経て、光半導体素子１２０の一例である半導体レーザーの基本構造が完成する。
＜実施の形態３の効果＞
　実施の形態３に係る光半導体素子及びその製造方法によれば、ｐ型ＩｎＰ第２クラッド層８は、半絶縁性ＩｎＰ第３埋込層７ｅとは、テーパー状を呈する両側面においてのみ接しているので、半絶縁性ＩｎＰ第３埋込層７ｅとｐ型ＩｎＰ第２クラッド層８の接触面積を各段に小さくすることができ、キャリア再結合をより一層効果的に防止することが可能となり、さらに、ｐ型ＩｎＰ第２クラッド層８の体積も大きいので、光半導体素子において、素子抵抗が小さく、動作帯域がより拡大し、かつ、発光効率もより向上するという効果を奏する。また、かかる高性能の光半導体素子を容易に製造できるという効果を奏する。
実施の形態４．
　実施の形態４に係る光半導体素子１３０の素子構造の断面図を図１６に示す。実施の形態４に係る光半導体素子１３０は、ｎ型ＩｎＰ基板１（第１導電型の半導体基板）と、ｎ型ＩｎＰ基板１に順次積層されたｎ型ＩｎＰクラッド層２（第１導電型のクラッド層）、第１光閉じ込め層３ａ、活性層４、第２光閉じ込め層３ｂ及びｐ型ＩｎＰクラッド層５ｂ（第２導電型の第１クラッド層）の積層体とｎ型ＩｎＰ基板１の一部からなるストライプ状のメサ構造６と、メサ構造６の両側面のｎ型ＩｎＰ基板１上に形成された半絶縁性ＩｎＰ第１埋込層７ａ（半絶縁性の第１埋込層）及びｎ型ＩｎＰ第２埋込層７ｂ（第１導電型の第２埋込層）からなるメサ埋込層７と、メサ構造６の頂面並びにメサ埋込層７の表面及び側面の一部を覆うように形成された半絶縁性ＩｎＰクラッド層７ｆ及びｐ型ＩｎＧａＡｓコンタクト層９（第２導電型のコンタクト層）と、ｐ型ＩｎＧａＡｓコンタクト層９、半絶縁性ＩｎＰクラッド層７ｆ及びｐ型ＩｎＰクラッド層５ｂの内部に形成され、ｐ型ＩｎＧａＡｓコンタクト層９の表面からｐ型ＩｎＰクラッド層５ｂに至るＺｎ拡散ｐ型化領域１８（第２導電型のドーパント拡散領域）と、ｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられた絶縁膜２１の開口部でｐ型ＩｎＧａＡｓコンタクト層９と接触するｐ側電極３１（第２導電型側電極）と、ｎ型ＩｎＰ基板１の裏面側に設けられたｎ側電極３２（第１導電型側電極）と、で構成される。
　ｎ型ＩｎＰクラッド層２、第１光閉じ込め層３ａ、活性層４、第２光閉じ込め層３ｂ、ｐ型ＩｎＧａＡｓコンタクト層９、半絶縁性ＩｎＰ第１埋込層７ａ及びｎ型ＩｎＰ第２埋込層７ｂの層厚、ドーパント、ドーピング濃度の構成は、実施の形態１に係る光半導体素子１００と同様である。
　ｐ型ＩｎＰクラッド層５ｂには、Ｚｎがドープされている。ｐ型ＩｎＰクラッド層５ｂの典型的な層厚は０．３μｍであり、Ｚｎの典型的なドーピング濃度は１．０×１０１８ｃｍ－３である。
　半絶縁性ＩｎＰクラッド層７ｆには、遷移金属がドーピングされている。遷移金属の具体例として、Ｆｅ、Ｒｕ、Ｔｉ等が挙げられる。半絶縁性ＩｎＰクラッド７ｆの典型的な層厚は２．０μｍ、遷移金属の典型的なドーピング濃度は５．０×１０１６ｃｍ－３である。
　実施の形態４に係る光半導体素子１３０の素子構造上の特徴について説明する。
　実施の形態４に係る光半導体素子１３０では、上述のように、ｐ型ＩｎＧａＡｓコンタクト層９、半絶縁性ＩｎＰクラッド層７ｆ及びｐ型ＩｎＰクラッド層５ｂの内部に形成され、ｐ型ＩｎＧａＡｓコンタクト層９の表面からｐ型ＩｎＰクラッド層５ｂに至るＺｎ拡散ｐ型化領域１８が設けられている。Ｚｎ拡散ｐ型化領域１８の先端部は、第２光閉じ込め層３ｂあるいは活性層４まで達していても良い。
　半絶縁性ＩｎＰクラッド層７ｆ内のＺｎ拡散ｐ型化領域１８では、本来の半絶縁性からｐ型化されるため、実質的にｐ型ＩｎＰクラッド層として機能する。Ｚｎ拡散ｐ型化領域１８は、後述するように、全ての結晶成長工程の終了後に行う気相拡散工程の際に形成される。したがって、Ｚｎ拡散ｐ型化領域１８を形成した後の工程では、Ｚｎが拡散するような高温の熱処理は無いため、Ｚｎのさらなる拡散によるＦｅドープ半絶縁性ＩｎＰ第１埋込層７ａのｐ型化を抑制できる。
　また、Ｚｎ拡散ｐ型化領域１８によって形成されたｐ型ＩｎＰクラッド層の体積が実施の形態２の場合に比べて大きいため、素子抵抗をより低減できる。
＜実施の形態４に係る光半導体素子１３０の製造方法＞
　実施の形態４に係る光半導体素子１３０の製造方法を以下に説明する。
　メサ構造６の形成までは、実施の形態１に係る光半導体素子１００の製造方法を示す図２から図４までの製造工程と同様であるので省略する。
　ストライプ状のメサ構造６の形成後、図１７の断面図に示すように、ＭＯＣＶＤ法によって、Ｆｅドープ半絶縁性ＩｎＰ第１埋込層７ａ及びｎ型ＩｎＰ第２埋込層７ｂからなるメサ埋込層７を、メサ構造６の両側面を覆うように埋め込み成長する（第２結晶成長工程）。
　メサ埋込層７の結晶成長後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ２マスク２２を除去する。
　メサ構造６の頂面並びにメサ埋込層７の表面及び側面の一部に、ＭＯＣＶＤ法により、半絶縁性ＩｎＰクラッド層７ｆ及びｐ型ＩｎＧａＡｓコンタクト層９を順次結晶成長する（第３結晶成長工程）。上記各層の結晶成長後の断面図を図１８に示す。
　ウエハの表面にＳｉＯ２膜２５を形成して、フォトリソグラフィ技術及びエッチング技術によって、＜０１１＞方向のストライプ状の開口部を形成する。開口部の開口幅は２μｍである。ＳｉＯ２膜２５は拡散マスクとして機能する。
　ＭＯＣＶＤ装置内での気相拡散法により、開口部に露出したｐ型ＩｎＧａＡｓコンタクト層９からｐ型ＩｎＰクラッド層５ｂの一部に至るまでの領域にＺｎを拡散させて、ｐ型ＩｎＧａＡｓコンタクト層９、半絶縁性ＩｎＰクラッド層７ｆ及びｐ型ＩｎＰクラッド層５ｂの内部にＺｎ拡散ｐ型化領域１８を形成する（ドーパント拡散工程）。半絶縁性ＩｎＰクラッド層７ｆの内部でＺｎが拡散した領域はｐ型化するため、ｐ型ＩｎＰクラッド層として機能する。Ｚｎ拡散ｐ型化領域１８の先端部は、第２光閉じ込め層３ｂあるいは活性層４まで達していても良い。
　ドーパント拡散工程の後に、メサ構造６を含む幅５μｍの領域に、フォトリソグラフィ技術及びエッチング技術によって、＜０１１＞方向のストライプ状のＳｉＯ２マスクを形成し、ＨＢｒをエッチャントとして用いたウェットエッチングを行うことで、メサ埋込層７におけるレーザー動作に不要な部分のエピタキシャル結晶成長層をｎ型ＩｎＰ基板１に達するまでエッチングする。その後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ２マスクを除去する。
　さらに、ウエハの全面にＳｉＯ２絶縁膜を形成して、フォトリソグラフィ技術とドライエッチング技術によって、ｐ型ＩｎＧａＡｓコンタクト層９上でメサ構造６の上側に対応する位置のＳｉＯ２絶縁膜２１に開口幅３μｍの開口部を形成する。この開口部でｐ型ＩｎＧａＡｓコンタクト層９の表面に接するようにｐ側電極３１を形成し、ｎ型ＩｎＰ基板１の裏面側にｎ側電極３２を形成する（電極形成工程）。
　以上の各製造工程を経て、光半導体素子１３０の一例である半導体レーザーの基本構造が完成する。
＜実施の形態４の効果＞
　実施の形態４に係る光半導体素子及びその製造方法によれば、半絶縁性ＩｎＰクラッド層７ｆの内部でＺｎが拡散した領域はｐ型ＩｎＰクラッド層として機能するが、このｐ型ＩｎＰクラッド層化した領域と半絶縁性ＩｎＰクラッド層７ｆとは両側面においてのみ接しているので、半絶縁性ＩｎＰクラッド層７ｆとｐ型ＩｎＰクラッド層化した領域の接触面積を各段に小さくすることができ、キャリア再結合をより一層効果的に防止することが可能となり、さらに、ｐ型ＩｎＰクラッド層化した領域の体積も大きいので、光半導体素子において、素子抵抗が小さく、動作帯域がより拡大し、かつ、発光効率もより向上するという効果を奏する。また、かかる高性能の光半導体素子を容易に製造できるという効果を奏する。
　本開示は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
１　ｎ型ＩｎＰ基板（第１導電型の半導体基板）、２　ｎ型ＩｎＰクラッド層（第１導電型のクラッド層）、３ａ　第１光閉じ込め層、３ｂ　第２光閉じ込め層、４　活性層、５　ｐ型ＩｎＰ第１クラッド層（第２導電型の第１クラッド層）、５ａ、５ｂ　ｐ型ＩｎＰクラッド層（第２導電型の第１クラッド層）、６　メサ構造、７　メサ埋込層、７ａ　半絶縁性ＩｎＰ第１埋込層（半絶縁性の第１埋込層）、７ｂ　ｎ型ＩｎＰ第２埋込層（第１導電型の第２埋込層）、７ｃ、７ｄ、７ｅ　半絶縁性ＩｎＰ第３埋込層（半絶縁性の第３埋込層）、７ｆ　半絶縁性ＩｎＰクラッド層（半絶縁性のクラッド層）、８　ｐ型ＩｎＰ第２クラッド層（第２導電型の第２クラッド層）、９　ｐ型ＩｎＧａＡｓコンタクト層（第２導電型のコンタクト層）、１５　ｐｎ接合領域、１８　Ｚｎ拡散ｐ型化領域（第２導電型のドーパント拡散領域）、２１　絶縁膜、２２　ＳｉＯ２マスク、２５　ＳｉＯ２膜、３１　ｐ側電極（第２導電型側電極）、３２　ｎ側電極（第１導電型側電極）、１００、１１０、１２０、１３０、２００　光半導体素子

Claims (19)

  1. 　第１導電型の半導体基板と、
    　前記第１導電型の半導体基板上に積層された第１導電型のクラッド層、活性層及び第２導電型の第１クラッド層の積層体からなるストライプ状のメサ構造と、
    　前記第１導電型の半導体基板上で前記メサ構造の両側面に順次設けられた半絶縁性の第１埋込層、第１導電型の第２埋込層及び遷移金属がドープされた半絶縁性の第３埋込層からなるメサ埋込層と、
    を備える光半導体素子。
  2. 　前記メサ構造の頂面並びに前記メサ埋込層の表面及び側面の一部に形成された第２導電型の第２クラッド層をさらに備えることを特徴とする請求項１に記載の光半導体素子。
  3. 　前記半絶縁性の第３埋込層の層厚が、前記第１導電型の第２埋込層と前記半絶縁性の第３埋込層によって形成される空乏層の層厚と、前記半絶縁性の第３埋込層と前記第２導電型の第２クラッド層によって形成される空乏層の層厚のいずれか一方の層厚よりも厚いか、または、両方の層厚よりも厚いことを特徴とする請求項２に記載の光半導体素子。
  4. 　前記第２導電型の第２クラッド層が、前記メサ構造の頂面及び前記メサ埋込層のテーパー状を呈する両側面の上に形成され、テーパー状の両側面と前記第１導電型の半導体基板の表面がなす角度が５０°以上６０°以下であることを特徴する請求項２または３に記載の光半導体素子。
  5. 　前記メサ構造が、前記第２導電型の第１クラッド層上にさらに第２導電型の第２クラッド層及び第２導電型のコンタクト層が積層された形状を呈し、前記メサ構造の頂面及び前記半絶縁性の第３埋込層の表面が同一の平面をなすことを特徴とする請求項１に記載の光半導体素子。
  6. 　第１導電型の半導体基板と、
    　前記第１導電型の半導体基板上に積層された第１導電型のクラッド層、活性層及び第２導電型の第１クラッド層からなるストライプ状のメサ構造と、
    　前記第１導電型の半導体基板上で前記メサ構造の両側面に設けられた半絶縁性の第１埋込層及び第１導電型の第２埋込層からなるメサ埋込層と、
    　前記メサ構造の頂面及び前記第１導電型の第２埋込層の少なくとも表面に形成され遷移金属がドープされた半絶縁性のクラッド層と、
    　前記半絶縁性のクラッド層上に形成された第２導電型のコンタクト層と、
    　前記第２導電型のコンタクト層及び前記半絶縁性のクラッド層の内部並びに第２導電型の第１クラッド層の少なくとも一部に形成される第２導電型のドーパント拡散領域と、
    を備える光半導体素子。
  7. 　前記遷移金属は、Ｆｅ、Ｒｕ及びＴｉのいずれか１つまたは２つ以上の組み合わせからなり、前記半絶縁性の第１埋込層にはＦｅがドープされていることを特徴とする請求項１から６のいずれか１項に記載の光半導体素子。
  8. 　前記第１導電型の半導体基板、前記第１導電型のクラッド層、前記第２導電型の第１クラッド層、前記メサ埋込層がいずれもＩｎＰからなり、前記活性層が少なくともＩｎ及びＧａを含む材料からなることを特徴とする請求項１から７のいずれか１項に記載の光半導体素子。
  9. 　第１導電型がｎ型であり、第２導電型がｐ型であることを特徴とする請求項１から８のいずれか１項に記載の光半導体素子。
  10. 　前記活性層の前記第１導電型の半導体基板側の一面に接する第１光閉じ込め層及び前記活性層の他面に接する第２光閉じ込め層がさらに設けられていることを特徴とする請求項１から９のいずれか１項に記載の光半導体素子。
  11. 　前記メサ構造が、前記第１導電型の半導体基板の一部をさらに含むことを特徴とする請求項１から１０のいずれか１項に記載の光半導体素子。
  12. 　第１導電型の半導体基板に、第１導電型のクラッド層、活性層及び第２導電型の第１クラッド層をＭＯＣＶＤ法によって順次結晶成長する第１結晶成長工程と、
    　前記第１導電型のクラッド層、前記活性層、前記第２導電型の第１クラッド層及び前記第１導電型の半導体基板の一部をストライプ状のメサ構造にエッチングするメサ構造形成工程と、
    　前記第１導電型の半導体基板上で前記メサ構造の両側面に、半絶縁性の第１埋込層、第１導電型の第２埋込層及び１種類以上の遷移金属がドープされた半絶縁性の第３埋込層からなるメサ埋込層をＭＯＣＶＤ法によって順次結晶成長する第２結晶成長工程と、
    　前記メサ構造の頂面並びに前記メサ埋込層の表面及び側面の一部に、第２導電型の第２クラッド層及び第２導電型のコンタクト層をＭＯＣＶＤ法によって順次積層する第３結晶成長工程と、
    を含む光半導体素子の製造方法。
  13. 　前記第２結晶成長工程において、前記半絶縁性の第３埋込層の両側面がテーパー状を呈するように結晶成長することを特徴とする請求項１２に記載の光半導体素子の製造方法。
  14. 　前記半絶縁性の第３埋込層のテーパー状の両側面と前記第１導電型の半導体基板の表面がなす角度が５０°以上６０°以下であることを特徴する請求項１３に記載の光半導体素子の製造方法。
  15. 　第１導電型の半導体基板に、第１導電型のクラッド層、活性層及び第２導電型の第１クラッド層をＭＯＣＶＤ法によって順次結晶成長する第１結晶成長工程と、
    　前記第１導電型のクラッド層、前記活性層、前記第２導電型の第１クラッド層及び前記第１導電型の半導体基板の一部をストライプ状のメサ構造にエッチングするメサ構造形成工程と、
    　前記第１導電型の半導体基板上で前記メサ構造の両側面に、半絶縁性の第１埋込層及び第１導電型の第２埋込層からなるメサ埋込層をＭＯＣＶＤ法によって順次結晶成長する第２結晶成長工程と、
    　前記メサ構造の頂面及び前記第１導電型の第２埋込層の少なくとも表面に形成され遷移金属がドープされた半絶縁性のクラッド層と第２導電型のコンタクト層とをＭＯＣＶＤ法によって順次結晶成長する第３結晶成長工程と、
    　前記第２導電型のコンタクト層及び前記半絶縁性のクラッド層の内部並びに第２導電型の第１クラッド層の少なくとも一部に第２導電型のドーパントを拡散するドーパント拡散工程と、
    を含む光半導体素子の製造方法。
  16. 　前記ドーパント拡散工程は、第２導電型のドーパントの拡散を、ＭＯＣＶＤ装置を用いた気相拡散法によって行うことを特徴とする請求項１５に記載の光半導体素子の製造方法。
  17. 　前記遷移金属は、Ｆｅ、Ｒｕ及びＴｉのいずれか１つまたは２つ以上の組み合わせからなり、前記半絶縁性の第１埋込層にはＦｅがドープされていることを特徴とする請求項１２から１６のいずれか１項に記載の光半導体素子の製造方法。
  18. 　前記第１導電型の半導体基板、前記第１導電型のクラッド層、前記第２導電型の第１クラッド層、前記メサ埋込層がいずれもＩｎＰからなり、前記活性層が少なくともＩｎ及びＧａを含む材料からなることを特徴とする請求項１２から１７のいずれか１項に記載の光半導体素子の製造方法。
  19. 　第１導電型がｎ型であり、第２導電型がｐ型であることを特徴とする請求項１２から１８のいずれか１項に記載の光半導体素子の製造方法。
PCT/JP2021/022984 2021-06-17 2021-06-17 光半導体素子及びその製造方法 WO2022264347A1 (ja)

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