WO2022249526A1 - 半導体パッケージおよび電子機器 - Google Patents

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bumps
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浩一 五十嵐
博幸 重田
光 大平
清久 酒井
広陽 細川
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Definitions

  • This technology relates to semiconductor packages. More particularly, it relates to a semiconductor package having an underbump metal layer and an electronic device comprising the semiconductor package.
  • the propagation force is reduced by lengthening the crack propagation path.
  • the force is transmitted to the under-bump metal layer through the bumps, so it is necessary to process it into a complicated shape in order to absorb the force, which complicates the manufacturing process. be.
  • This technology was created in view of this situation, and aims to improve reliability by ensuring the drop test characteristics and impact resistance of semiconductor packages.
  • a first side of the technology includes a plurality of insulating layers, and a portion of the insulating layers exposed at an opening in the outermost layer of the plurality of insulating layers. and an under-bump metal layer connected to the bump through the under-bump metal layer, wherein the diameter of the under-bump metal layer is larger than the diameter of the opening.
  • the first side surface may further include at least one rewiring layer connected to the under bump metal layer.
  • the diameter of the under-bump metal layer is preferably larger than the diameter of the land in the rewiring layer connected to the under-bump metal layer. This brings about the effect of improving the wiring density between the bumps. Further, it is desirable that a part of the rewiring layer is overlapped directly under the under bump metal layer. This brings about the effect of arranging a larger number of rewirings.
  • the under bump metal layer may have a protrusion at the interface with the bump. This has the effect of strengthening the connection between the underbump metal layer and the bump.
  • the protrusion may have a predetermined planar shape.
  • the projection may have a columnar shape with an inverse taper facing the bump.
  • the first side surface may further include a resin covering at least a part of connection portions between the bumps and the under-bump metal layers arranged in a two-dimensional manner.
  • the resin may be formed on the four corners of the predetermined area, or may be formed on the outer peripheral portion of the predetermined area.
  • the bump may have an oval planar shape in at least a part of the connecting portion between the bump and the under-bump metal layer, which are arranged in a two-dimensional manner. good. This has the effect of relieving the stress of the chip.
  • the bumps having the oval planar shape may be formed at the four corners of the predetermined area, or may be formed on the outer periphery of the predetermined area.
  • the bump having an oval planar shape may have an inclination that spreads radially in a predetermined region, and may further include a metal column bump at a connection portion with the under bump metal layer.
  • the bumps may be higher at four corners of a predetermined region or at the outer peripheral portion than other bumps. As a result, stress resistance is enhanced, and the mounting reliability of the package is improved.
  • the bump may have a larger diameter at the four corners of the predetermined area or at the outer peripheral portion than the other bumps. As a result, stress resistance is enhanced, and the mounting reliability of the package is improved.
  • the under bump metal layer may have a protrusion at the interface with the insulating layer facing the lower part of the under bump metal layer among the plurality of insulating layers. This brings about the effect of improving impact resistance.
  • the under-bump metal layer may have a protrusion at an interface with the outermost layer among the plurality of insulating layers. This improves the adhesion between the under-bump metal layer and the outermost insulating layer, thereby improving mounting reliability.
  • the first side surface may further include a cushion pad having a projecting shape between the bump and the under bump metal layer.
  • the thermal stress is diffused into the surface insulating layer, thereby diffusing the stress.
  • the cushion pad may have uneven portions on its surface. As a result, by having more overhanging shapes, an effect of efficiently diffusing stress is brought about.
  • the under bump metal layer may have a tapered shape with a first radius of curvature.
  • the first side surface may further include a metal column having a tapered shape with a second curvature radius connecting between the under-bump metal layer and the rewiring layer. This brings about the effect of suppressing the stress concentration according to the stress concentration point.
  • FIG. 14 is a first diagram showing a first example of a process of forming a resin 499 according to the third embodiment of the present technology
  • FIG. 12B is a second diagram illustrating a first example of a step of forming the resin 499 according to the third embodiment of the present technology
  • FIG. 14 is a first diagram showing a first example of a process of forming a resin 499 according to the third embodiment of the present technology
  • FIG. 12B is a second diagram illustrating a first example of a step of forming the resin 499 according to the third embodiment of the present technology
  • FIG. 14 is a first diagram showing a second example of a process of forming a resin 499 according to the third embodiment of the present technology
  • FIG. 12B is a second diagram illustrating a second example of a step of forming the resin 499 according to the third embodiment of the present technology
  • It is a sectional view showing the 1st example of the structure of the semiconductor package in a 4th embodiment of this art.
  • It is a top view showing the 1st example of arrangement of bump 490 in a 4th embodiment of this art.
  • It is a top view showing the 2nd example of arrangement of bump 490 in a 4th embodiment of this art.
  • FIG. 20 is a plan view showing a third arrangement example of bumps 490 according to the fourth embodiment of the present technology;
  • FIG. 20 is a plan view showing a fourth arrangement example of bumps 490 according to the fourth embodiment of the present technology
  • FIG. 20 is a plan view showing a fifth arrangement example of bumps 490 according to the fourth embodiment of the present technology
  • FIG. 20 is a plan view showing a sixth arrangement example of bumps 490 according to the fourth embodiment of the present technology
  • FIG. 11A is a first diagram illustrating an example of a process for forming bumps 490 of a first example according to the fourth embodiment of the present technology
  • FIG. 20A is a second diagram illustrating an example of a formation process of the bump 490 of the first example in the fourth embodiment of the present technology
  • It is a sectional view showing the 2nd example of the structure of the semiconductor package in a 4th embodiment of this art.
  • FIG. 11A is a first diagram showing an example of a process for forming a copper pillar bump 493 of a second example according to the fourth embodiment of the present technology
  • FIG. 12B is a second diagram showing an example of a process for forming the copper pillar bump 493 of the second example according to the fourth embodiment of the present technology
  • It is a sectional view showing the 1st example of the structure of the semiconductor package in the 5th embodiment of this art.
  • It is a top view showing the 1st example of the structure of the semiconductor package in the 5th embodiment of this art.
  • FIG. 40 is a plan view showing a second example of the structure of the semiconductor package according to the fifth embodiment of the present technology; It is another plan view showing the second example of the structure of the semiconductor package according to the fifth embodiment of the present technology. It is a sectional view showing the 1st example of the structure of the semiconductor package in the 6th embodiment of this art.
  • FIG. 22 is a cross-sectional view showing a modified example of the cushion pad 494 according to the seventh embodiment of the present technology; It is a sectional view showing the 1st structural example of the semiconductor package in an 8th embodiment of this art. It is a sectional view showing the 2nd structural example of the semiconductor package in an 8th embodiment of this art.
  • FIG. 1 is a cross-sectional view showing a first example of a semiconductor package according to a first embodiment of the present technology.
  • WLCSP Wafer Level Chip Size Package
  • RDL Redistribution Layer
  • This semiconductor package includes an IC (Integrated Circuit) 100 and an IC pad 190 for input/output.
  • IC 100 is covered by an insulating layer 180 .
  • the insulating layer 180 is made of, for example, a silicon nitride film (SiN).
  • This semiconductor package comprises three insulating layers 210 , 220 and 230 .
  • the RDL 300 which is a wiring layer, is formed between the first insulating layer 210 and the second insulating layer 220 .
  • This RDL 300 includes a land 310 that connects to the underbump metal layer 400 as shown in FIG.
  • FIG. 2 is a plan view showing a first example of the semiconductor package according to the first embodiment of the present technology; FIG.
  • An under bump metal layer (UBM) 400 is a metal layer connected to the bumps 490 .
  • An underbump metal layer 400 is formed between the second insulating layer 220 and the third insulating layer 230 .
  • the under-bump metal layer 400 is connected to the bump 490 at the central portion and disposed on the second insulating layer 220 at the outer edge portion, resulting in an arched cross section.
  • a bump 490 is a projecting electrode for input/output of this semiconductor package.
  • This bump 490 is formed of, for example, a solder ball.
  • an opening is provided in the outermost third insulating layer 230, and the surface other than the opening is covered with an SMD (Solder Mask Defined) structure. Therefore, the third insulating layer 230 is also called a solder resist.
  • the diameter of the under bump metal layer 400 is formed so as to be larger than the opening diameter of the outermost layer.
  • the under bump metal layer 400 inhibits or reduces transmission of force to the land 310 and the RDL 300 via the bumps 490, thereby improving drop test characteristics and impact resistance.
  • the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 .
  • the wiring density between the bumps 490 can be improved. That is, even if the pitch between the underbump metal layers 400 is equal, if the diameter of the land 310 is small, part of the RDL 300 overlaps directly under the underbump metal layer 400, and a correspondingly large number of RDLs 300 are overlapped. be able to wire.
  • FIG. 3 is a cross-sectional view showing a second example of the semiconductor package according to the first embodiment of the present technology.
  • a second embodiment of this semiconductor package assumes a FOWLP (Fan Out Wafer Level Package).
  • This FOWLP has a structure in which the terminals extend to the outside of the chip, as compared with the above-described WLCSP.
  • This semiconductor package has a structure in which the IC 100 is sealed with a sealing resin 170 .
  • the structure is the same as that of the first embodiment described above, except that the bumps 490 are located outside the IC 100 . That is, the diameter of the under-bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer. As a result, the under bump metal layer 400 inhibits or reduces transmission of force to the land 310 and the RDL 300 via the bumps 490, thereby improving drop test characteristics and impact resistance.
  • the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 . Thereby, the wiring density between the bumps 490 can be improved.
  • FIG. 4 is a first diagram showing an example of the manufacturing process of the second example of the semiconductor package according to the first embodiment of the present technology.
  • the IC 100 of a in the figure is attached to the support member 610 face down as shown in b of the figure.
  • a sealing resin 170 As shown in c in the figure, it is resin-sealed with a sealing resin 170 .
  • a material of the sealing resin 170 an epoxy resin, a phenol resin, or the like can be considered.
  • the support material 610 is peeled off.
  • a first insulating layer 210 is formed on the face-up surface by exposure and development technology.
  • FIG. 5 is a second diagram showing a manufacturing process example of a second example of the semiconductor package according to the first embodiment of the present technology.
  • the RDL 300 is formed on the first insulating layer 210 by a plating process. Then, as indicated by g in the figure, the second insulating layer 220 is formed by exposure and development techniques.
  • an under bump metal layer 400 is formed.
  • a material of the under-bump metal layer 400 for example, a Cu under-bump metal layer with a TiW seed layer and Ni as a barrier metal can be considered.
  • a third insulating layer 230 is formed to form an SMD structure.
  • a bump 490 that will be an external terminal is attached.
  • FIG. 6 is a cross-sectional view showing a third example of the semiconductor package according to the first embodiment of the present technology.
  • a third embodiment of this semiconductor package is a structure in which a copper pillar 390 is further provided in the FOWLP structure.
  • the structure is the same as that of the above-described second embodiment. That is, the diameter of the under-bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer.
  • the under bump metal layer 400 inhibits or reduces transmission of force to the land 310 and the RDL 300 via the bumps 490, thereby improving drop test characteristics and impact resistance.
  • the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 . Thereby, the wiring density between the bumps 490 can be improved.
  • FIG. 7 is a cross-sectional view showing a fourth example of the semiconductor package according to the first embodiment of the present technology.
  • the fourth embodiment of this semiconductor package has a structure in which two layers of RDL 300 are provided in the WLCSP structure. Otherwise, the structure is the same as that of the first embodiment described above. That is, the diameter of the under-bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer. As a result, the under bump metal layer 400 inhibits or reduces transmission of force to the land 310 and the RDL 300 via the bumps 490, thereby improving drop test characteristics and impact resistance.
  • the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 . Thereby, the wiring density between the bumps 490 can be improved.
  • FIG. 8 is a cross-sectional view showing a fifth example of the semiconductor package according to the first embodiment of the present technology.
  • the fifth embodiment of this semiconductor package has a structure in which two layers of RDL 300 are provided in the FOWLP structure. Other than that, the structure is the same as that of the above-described second embodiment. That is, the diameter of the under-bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer. As a result, the under bump metal layer 400 inhibits or reduces transmission of force to the land 310 and the RDL 300 via the bumps 490, thereby improving drop test characteristics and impact resistance.
  • the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 . Thereby, the wiring density between the bumps 490 can be improved.
  • the fifth embodiment assumes a structure in which two layers of RDL 300 are provided, three or more layers of RDL 300 may be provided.
  • FIG. 9 is a cross-sectional view showing a sixth example of the semiconductor package according to the first embodiment of the present technology.
  • the sixth embodiment of this semiconductor package has a structure in which two layers of RDL 300 are provided in the FOWLP structure, and a copper pillar 390 is further provided. Otherwise, the structure is the same as that of the fifth embodiment described above. That is, the diameter of the under-bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer. As a result, the under bump metal layer 400 inhibits or reduces transmission of force to the land 310 and the RDL 300 via the bumps 490, thereby improving drop test characteristics and impact resistance.
  • the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 . Thereby, the wiring density between the bumps 490 can be improved.
  • the sixth embodiment assumes a structure in which two layers of RDL 300 are provided, three or more layers of RDL 300 may be provided.
  • the diameter of the under bump metal layer 400 is formed so as to be larger than the opening diameter of the outermost layer. This can inhibit or reduce the transmission of force to land 310 and RDL 300, thereby improving drop test characteristics and impact resistance.
  • FIG. 10 is a cross-sectional view showing a structural example of a semiconductor package according to a second embodiment of the present technology
  • the underbump metal layer 400 has a protrusion 410 at the interface with the bump 490 .
  • the protrusion 410 is formed by the same metal (eg, copper) plating as the RDL 300, with nickel (Ni) or nickel gold (Ni/Au) plating added as necessary.
  • the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the opening in the outermost layer, as in the first embodiment described above. Also, the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 .
  • FIG. 11 is a plan view showing an arrangement example of protrusions 410 according to the second embodiment of the present technology.
  • protrusions 410 having a cross-shaped or L-shaped planar shape with a large convex area for the corner terminals arranged on the outer periphery of the chip. As a result, it is possible to further strengthen the connection of the bumps in the outer peripheral portion of the chip.
  • FIG. 12 is a plan view showing a planar shape example of the protrusion 410 according to the second embodiment of the present technology.
  • a in the figure is an example of the shape of the oval protrusion 410.
  • FIG. b in the figure is an example of the shape of the L-shaped protrusion 410 .
  • c in the figure is an example of the shape of the cross-shaped projection 410 .
  • D in the figure is an example of the shape of the protrusion 410 obtained by dividing an oval into a plurality of parts.
  • e in the figure is an example of the shape of the projection 410 obtained by dividing the L-shaped shape into a plurality of pieces.
  • f in the figure is an example of the shape of the projection 410 obtained by dividing the cross shape into a plurality of pieces.
  • FIG. 13 is a first diagram showing an example of the manufacturing process of the protrusion 410 according to the second embodiment of the present technology.
  • a resist 620 for forming the projections 410 is applied as shown in b in the figure. Then, as indicated by c in the figure, the unnecessary portion 621 is removed by exposure and development.
  • a protrusion 410 is formed by copper plating. Moreover, if necessary, nickel (Ni) or nickel gold (Ni/Au) plating may be added.
  • FIG. 14 is a second diagram showing an example of the manufacturing process of the protrusion 410 according to the second embodiment of the present technology.
  • the resist 620 for forming the protrusions 410 is removed, as indicated by e in the figure. Then, a resist 630 for forming the third insulating layer 230 is applied, as indicated by f in FIG. Thereafter, as indicated by g in the figure, the unnecessary portion 631 is removed by exposure and development.
  • bumps 490 are formed by reflow.
  • the under bump metal layer 400 has the protrusion 410 at the interface with the bump 490, thereby making the connection between the under bump metal layer 400 and the bump 490. can be strengthened.
  • FIG. 15 is a cross-sectional view showing a modification of the protrusion shape according to the second embodiment of the present technology.
  • a modification of the protrusion shape in the second embodiment is a structure in which a reverse tapered metal column 412 is formed on a mushroom-shaped bump 411 and covered with a solder ball to generate a bump 490 . Forming the reverse tapered metal column 412 in the bump 490 in this way has the effect of strengthening the connection with the bump 490 .
  • FIG. 16 is a cross-sectional view showing a structural example of a semiconductor package according to a third embodiment of the present technology.
  • the semiconductor package according to the third embodiment has a structure in which base portions of bumps 490 are covered with resin 499 for reinforcement. This figure shows a state in which the chip is mounted face down on the mounting board 500 . By reinforcing with the resin 499, the connection of the bumps 490 can be strengthened.
  • the diameter of the under-bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer, as in the first embodiment described above. Also, the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 .
  • FIG. 17 is a plan view showing an arrangement example of the resin 499 according to the third embodiment of the present technology.
  • the regions to be reinforced with the resin 499 are provided at the four corners of the semiconductor package where strain concentrates. Also, as shown in FIG. 4c, the entire semiconductor package may be covered with resin 499 if necessary. However, the larger the area covered by the resin 499, the more likely the package is to warp due to the difference in linear expansion coefficient between the silicon of the semiconductor package and the resin 499. Therefore, which type should be selected according to the package size. It is necessary to select appropriately.
  • FIG. 18 is a first diagram showing a first example of the process of forming the resin 499 according to the third embodiment of the present technology.
  • resin sealing is performed by screen printing.
  • a wafer on which bumps 490 are already mounted is prepared, as indicated by a in FIG.
  • a resin printing screen 660 is set on the side on which the bumps 490 are mounted.
  • This resin printing screen 660 comprises a bump mask 661 for masking the bumps 490 and a dicing area mask 662 for masking the dicing area.
  • liquid resin 498 is screen-printed by a squeegee 663, as shown in c in the figure.
  • FIG. 19 is a second diagram showing a first example of a process of forming the resin 499 according to the third embodiment of the present technology.
  • the resin printing screen 660 is removed.
  • the liquid resin 498 is heated and cured as indicated by e in FIG.
  • the liquid resin 498 hardens and shrinks and becomes lower than the height of the bumps 490 .
  • FIG. 20 is a first diagram showing a second example of the process of forming the resin 499 according to the third embodiment of the present technology.
  • resin sealing is performed using a molding die.
  • a wafer 101 on which bumps 490 are already mounted is prepared, as indicated by a in FIG. Then, the wafer 101 is set in molds 671 and 672 as shown in b in FIG. An elastic release film 679 is attached to the mold 671 on the upper side.
  • liquid resin 498 or granular resin is supplied to the side of the wafer 101 on which the bumps 490 are mounted. Then, as indicated by d in the figure, pressurization and heat curing are performed.
  • the release film 679 is peeled off and the wafer 101 is taken out. Then, as indicated by f in the figure, dicing is performed to cut into individual pieces.
  • FIG. 21 is a second diagram showing a second example of the process of forming the resin 499 according to the third embodiment of the present technology.
  • the figure shows how the liquid resin 498 is supplied, pressurized and heat-cured.
  • the bump 490 is positioned by applying pressure from above through the release film 679 . As a result, a part of the bump 490 is exposed from the resin 499 after the release film 679 is peeled off.
  • the connection of the bump 490 is strengthened and strain concentrated on the bump root portion of the package corner is reduced. can do.
  • repair becomes easy, and a component mounting prohibition area around the package can be eliminated.
  • FIG. 22 is a cross-sectional view showing a first example of the structure of the semiconductor package according to the fourth embodiment of the present technology
  • At least part of the bumps 490 have an oval planar shape. Thereby, the stress acting on the bump 490 can be reduced.
  • the bump 490 has an oval shape with a short axis d(x) and a long axis d(y).
  • the shape of the opening of the third insulating layer 230 and the shape of the bump 490 are the same oval shape.
  • the diameter of the under bump metal layer 400 is made larger than any of the opening diameters of the outermost layer, as in the first embodiment. It is formed. Also, the diameter of the under bump metal layer 400 is formed to be larger than the diameter of any of the lands 310 in the RDL 300 connected to the under bump metal layer 400 .
  • the bumps 490 can be adjusted so that they are rotated to the right by a predetermined angle (n°) from their respective central axes.
  • FIG. 23 is a plan view showing a first arrangement example of bumps 490 according to the fourth embodiment of the present technology.
  • each of the bumps 490 is all oval shaped, and all are laid out radially from the center of the chip or package.
  • FIG. 24 is a plan view showing a second arrangement example of bumps 490 according to the fourth embodiment of the present technology.
  • each of the bumps 490 has a layout that spreads radially from the center of the chip or package in the region where the diagonal lines of the chip or package straddle.
  • the bumps 490 in other regions may have an oval shape rotated vertically or horizontally as indicated by a in the figure, or may be circular as indicated by b in the same figure.
  • an IC chip exists in the central area, and the stress acting on the IC chip can be reduced by arranging a layout in which the bumps 490 in the central area spread radially. can be done.
  • FIG. 25 is a plan view showing a third arrangement example of bumps 490 according to the fourth embodiment of the present technology.
  • FIG. 26 is a plan view showing a fourth arrangement example of bumps 490 according to the fourth embodiment of the present technology.
  • the bumps 490 are arranged only on the outer peripheral portion of the chip or package as indicated by a in the figure, or only on the outer peripheral portion and the central portion as indicated by b in the same figure.
  • Each of the bumps 490 are all oval shaped and all radiate out from the center of the chip or package.
  • FIG. 27 is a plan view showing a fifth arrangement example of bumps 490 according to the fourth embodiment of the present technology.
  • the bumps 490 are laid out radially from the center of the chip or package at the four corners.
  • the bumps 490 are not arranged in any part other than the outer peripheral part.
  • the bumps 490 on the outer periphery other than the four corners may have an oval shape rotated vertically or horizontally as indicated by a in FIG. There may be.
  • FIG. 28 is a plan view showing a sixth arrangement example of bumps 490 according to the fourth embodiment of the present technology.
  • only the four corner bumps 490 have an oval shape that spreads radially from the center of the chip or package.
  • Circular bumps may be arranged in the outer peripheral portion as indicated by a in the same figure, and circular bumps may be further arranged in the central portion as indicated by b in the same figure.
  • FIG. 29 is a first diagram showing an example of the formation process of the bumps 490 of the first example in the fourth embodiment of the present technology.
  • a metal mask 641 having oval openings is used, and a squeegee 642 is used to fill the paste-like solder 495, followed by solder printing. After solder printing, the metal mask 641 is removed.
  • FIG. 30 is a second diagram showing an example of the formation process of the bumps 490 of the first example in the fourth embodiment of the present technology.
  • a shows how a metal mask 641 having an oval opening is used to fill paste-like solder 495 with a squeegee 642 .
  • b in the same figure shows a state in which an oval bump 490 is formed after reflow.
  • FIG. 31 is a cross-sectional view showing a second example of the structure of the semiconductor package according to the fourth embodiment of the present technology.
  • a copper pillar bump 493 is formed on the underbump metal layer 400, and solder 491 is formed thereon with nickel 492 interposed therebetween. Similar to the first embodiment described above, the copper pillar bump 493 is oval shaped with a minor axis d(x) and a major axis d(y).
  • the shape of the opening of the third insulating layer 230 may be the same oval shape as the copper pillar bump 493 , or may be a circular shape different from that of the copper pillar bump 493 .
  • the diameter of the under bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer, as in the first embodiment. be. Also, the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 . Also, as in the first embodiment described above, the copper pillar bumps 493 can be adjusted to be rotated to the right by a predetermined angle (n°) from their central axes.
  • FIG. 32 is a first diagram showing an example of a process for forming the copper pillar bumps 493 of the second example according to the fourth embodiment of the present technology.
  • the third insulating layer 230 is formed, as indicated by a in the figure.
  • the shape of the opening of the third insulating layer 230 may be oval or circular.
  • the direction of the opening is the same as that of the copper pillar bumps 493 to be formed later.
  • a barrier seed metal layer 643 is formed by a PVD (Plasma Vapor Deposition) process.
  • a photoresist 644 is applied as shown in b in the figure. Then, a pattern is formed in the photoresist 644 by a lithography process.
  • the shape of the opening in photoresist 644 is an oval shape with a short axis and a long axis. The orientation of the opening can be arbitrarily adjusted.
  • copper 497 is plated by an electrolytic plating process.
  • Nickel 496 and solder 495 are then plated by an electroless plating process.
  • FIG. 33 is a second diagram showing an example of a process for forming the copper pillar bumps 493 of the second example according to the fourth embodiment of the present technology.
  • the barrier seed metal layer 643 is removed by an etching process. After that, as shown by e in the figure, by performing reflow, an oval-shaped copper pillar bump 493 is formed.
  • the stress of the chip can be alleviated by forming the bumps in an oval shape and extending the directions radially. Also, by adjusting the layout of the oval bumps, it is possible to prevent warping of the chip due to thermal contraction.
  • FIG. 34 is a cross-sectional view showing a first example of the structure of the semiconductor package according to the fifth embodiment of the present technology
  • FIG. 35 is a plan view showing a first example of the structure of the semiconductor package according to the fifth embodiment of the present technology
  • the size of the bumps 490A at the four corners to which greater stress is applied is increased to increase the height.
  • the stress of the corner portion can be absorbed and the stress resistance can be improved.
  • the bump 490A with a larger size has a structure in which the number of layers of the RDL 300 is reduced.
  • the under bump metal layer 400 of the corner bump 490A is formed between the second insulating layer 220 and the third insulating layer 230, and the under bump metal layer 400 of the other bumps 490 is formed between the third insulating layer 230 and the bump 490A. It is formed between the fourth insulating layer 240 and the fourth insulating layer 240 .
  • the diameter of the under-bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer, similarly to the above-described first embodiment. be. Also, the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land in the RDL 300 connected to the under bump metal layer 400 .
  • increasing the bump size is not limited to only the corners, and the bumps in the vicinity of the corners may be increased.
  • FIG. 36 is another plan view showing the first example of the structure of the semiconductor package according to the fifth embodiment of the present technology.
  • FIG. 37 is a first diagram showing an example of the bump formation process of the first example in the fifth embodiment of the present technology.
  • the process up to the middle is the same as the manufacturing process of the FOWLP of the two-layer RDL in the fifth example of the first embodiment described above, but as shown in a in the figure, when forming the second layer of the RDL, Then, the under bump metal layer 400 is formed only at the positions corresponding to the corner bumps. After that, a resist 645 is applied as indicated by b in FIG. The part forming 400 is opened.
  • a mask 646 is formed as indicated by d in FIG. 11 to mask the portion for forming the under bump metal layer 400 corresponding to the corner bump, and a normal bump is formed as indicated by e in FIG. An under-bump metal layer 400 corresponding to is formed.
  • FIG. 38 is a second diagram showing an example of the bump formation process of the first example in the fifth embodiment of the present technology.
  • the mask is removed as indicated by f in the figure, and a resist 647 is applied as indicated by g in the figure.
  • the under bump metal layer 400 is opened.
  • bumps 490 and 490A are formed by reflow.
  • the solder balls are mounted, bumps 490A of the corner portions are of a large size.
  • the size of the balls is adjusted so that the heights of the bumps after reflow are uniform.
  • FIG. 39 is a cross-sectional view showing a second example of the structure of the semiconductor package according to the fifth embodiment of the present technology
  • FIG. 40 is a plan view showing a second example of the structure of the semiconductor package according to the fifth embodiment of the present technology
  • the second example of the fifth embodiment has a structure in which the diameters of the bumps 490B and the underbump metal layer 400B at the four corners where greater stress is applied are increased. Thereby, the stress of the corner portion can be absorbed and the stress resistance can be improved. In this way, by increasing the diameter of the under-bump metal layer 400B of the corner bump where a larger stress is applied to the mounting reliability and the risk of breakage is increased first, and also by increasing the diameter of the bump 490B, the corner bump is reduced. can enhance the stress resistance of However, it is necessary to adjust the diameters of the under bump metal layer 400B and the bumps 490B to appropriate sizes in order to match the height of each bump that is finally formed.
  • the diameters of the under bump metal layers 400 and 400B are set to be larger than the opening diameter of the outermost layer, as in the first embodiment. It is formed. Also, the diameters of the under bump metal layers 400 and 400B are formed to be larger than the diameter of the land in the RDL 300 connected to the under bump metal layers 400 or 400B.
  • increasing the diameters of the under bump metal layer 400B and the bumps 490B is not limited to the corners, and may be performed near the corners.
  • FIG. 41 is another plan view showing the second example of the structure of the semiconductor package according to the fifth embodiment of the present technology.
  • the stress resistance is enhanced by increasing the height or diameter of the bumps where stress is more concentrated and breakage may occur first. , it is possible to improve the durability of mounting reliability as a package.
  • FIG. 42 is a cross-sectional view showing a first example of the structure of the semiconductor package according to the sixth embodiment of the present technology
  • the under-bump metal layer 400 has a protrusion 420 at the interface with the second insulating layer 220 facing the bottom of the under-bump metal layer among the plurality of insulating layers. Accordingly, by providing the concave portion in the second insulating layer 220, impact resistance can be improved.
  • the diameter of the under bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer, as in the first embodiment. be. Also, the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 .
  • FIG. 43 is a cross-sectional view showing a second example of the structure of the semiconductor package according to the sixth embodiment of the present technology.
  • the under bump metal layer 400 has protrusions 430 at the interface with the third insulating layer 230, which is the outermost layer among the plurality of insulating layers.
  • mounting reliability can be improved by improving adhesion with the third insulating layer 230 .
  • the diameter of the under bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer, as in the first embodiment. be. Also, the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 .
  • FIG. 44 is a cross-sectional view showing a first structural example of a semiconductor package according to a seventh embodiment of the present technology.
  • a cushion pad 494 having an overhang shape is provided between the bump 490 and the under bump metal layer 400 .
  • This cushion pad 494 is formed containing copper as a material, for example.
  • the cushion pad 494 diffuses the thermal stress to the third insulating layer 230 on the surface, thereby diffusing the stress.
  • FIG. 45 is a cross-sectional view showing a second structural example of the semiconductor package according to the seventh embodiment of the present technology.
  • the surface of the cushion pad 494 is provided with projections or recesses. Thereby, the adhesion between the cushion pad 494 and the bump 490 can be improved, and the mounting reliability can be improved.
  • FIG. 46 is a cross-sectional view showing a modified example of the cushion pad 494 according to the seventh embodiment of the present technology.
  • a in the figure has a structure in which the mushroom-shaped canopy portion of the cushion pad 494 is flattened. Even in this case, the stress can be diffused because the cushion pad 494 itself has an overhang shape.
  • the diameter of the under bump metal layer 400 is formed to be larger than the opening diameter of the outermost layer, as in the first embodiment. Also, the diameter of the under bump metal layer 400 is formed to be larger than the diameter of the land 310 in the RDL 300 connected to the under bump metal layer 400 .
  • thermal stress can be reduced by the third insulation of the surface layer. It can diffuse into layer 230 to spread the stress.
  • FIG. 47 is a cross-sectional view showing a first structural example of a semiconductor package according to an eighth embodiment of the present technology.
  • an underbump metal layer is formed from land 401 and seed layer 402 .
  • the seed layer 402 is a seed layer for via filling plating, and is a sputtered film lamination of titanium copper alloy (Ti/Cu) or the like.
  • the land 401 has a structure in which, for example, copper is embedded on the seed layer 402 .
  • the seed layer 402 has a tapered shape, and the side surface 408 of the cross section has a gentle slope of the radius of curvature.
  • the radius of curvature of the side surface 408 is desirably 10 ⁇ m or more, for example.
  • a metal post 403 is provided between the RDL 300 and the seed layer 402 .
  • the metal pillars 403 are formed by copper plating, for example.
  • the metal column 403 has a tapered shape, and the side surface 409 of the cross section has a gentle slope of curvature radius.
  • the radius of curvature of the side surface 409 is desirably 10 ⁇ m or more, for example.
  • the height x of the side surface of the seed layer 402 and the height y of the side surface of the metal column 403 are equal. Therefore, the structure is suitable for the case where the stress concentration needs to be evenly distributed vertically.
  • FIG. 48 is a cross-sectional view showing a second structural example of the semiconductor package according to the eighth embodiment of the present technology.
  • the height x of the side surface of the seed layer 402 is higher than the height y of the side surface of the metal column 403 . Therefore, the structure is suitable when the stress at the bottom needs to be smaller than the stress at the top.
  • FIG. 49 is a cross-sectional view showing a third structural example of the semiconductor package according to the eighth embodiment of the present technology.
  • the height x of the side surface of the seed layer 402 is lower than the height y of the side surface of the metal column 403 . Therefore, the structure is suitable when the stress on the top needs to be smaller than the stress on the bottom.
  • the diameters of the land 401 and the seed layer 402 are formed to be larger than the opening diameter of the outermost layer. Also, the diameters of the land 401 and the seed layer 402 are formed to be larger than the diameter of the land 310 in the RDL 300 connected to the metal column 403 .
  • FIG. 50 is a first diagram showing an example of a manufacturing process for a semiconductor package according to the eighth embodiment of the present technology.
  • a seed layer 402 is formed on the first insulating layer 210 by sputtering a titanium-copper alloy (Ti/Cu) or the like. Then, a plating resist 651 is applied, exposed and developed for patterning.
  • Ti/Cu titanium-copper alloy
  • a plating resist 652 is applied.
  • FIG. 51 is a second diagram showing an example of the manufacturing process of the semiconductor package according to the eighth embodiment of the present technology.
  • the plating resist 652 is exposed and developed. Underexposure is performed during exposure. As a result, the plating resist 652 is formed into a reverse tapered shape.
  • FIG. 52 is a third diagram showing an example of the manufacturing process of the semiconductor package according to the eighth embodiment of the present technology.
  • a material for the insulating layer 653 is applied.
  • Polyimide (PI) or polybenzoxazole (PBO) can be used as the material of the insulating layer 653 .
  • the oxide film on the copper is removed.
  • the corners of the opening are chamfered by pre-cleaning (sputter etching) before seed sputtering.
  • pre-cleaning sputter etching
  • the surface of the copper pillar exposed from the opening and having oxide films and residues of the insulating layer resin remaining is cleaned.
  • the steep corners of the opening corners are also etched by this sputter etching.
  • FIG. 53 is a fourth diagram showing an example of the manufacturing process of the semiconductor package according to the eighth embodiment of the present technology.
  • seed sputtering for forming the seed layer 402 is performed as indicated by l in the figure.
  • a sputtered film stack of titanium copper alloy (Ti/Cu) is formed.
  • an opening is formed in the plating resist 654 as indicated by m in the figure. That is, a plating resist 654 is applied, and exposure and development are performed. Then, as indicated by n in the figure, a land 401 is formed above the via by copper plating. After that, the plating resist 654 is removed as indicated by o in FIG.
  • FIG. 54 is a fifth diagram showing an example of the manufacturing process of the semiconductor package according to the eighth embodiment of the present technology.
  • seed etching is performed to remove unnecessary portions of the seed layer 402, as indicated by p in FIG.
  • a solder resist for the third insulating layer 230 is applied, exposed, developed, and cured.
  • the bumps 490 are mounted by reflow. At that time, the unnecessary oxide film is removed and the flux is applied.
  • the metal column 403 having a cross section with a gentle curvature radius is formed at the bottom of the via, and the insulating layer opening is formed at the top of the via with a gentle curvature radius by a seed layer forming process or the like.
  • a seed layer 402 is formed, and then a land 401 is formed by copper embedding plating.
  • FIG. 55 is a perspective view showing an external configuration example of an electronic device 700 including a semiconductor package according to an embodiment of the present technology.
  • This electronic device 700 has an appearance in which components are arranged inside and outside an outer casing 701 formed in a horizontally long flat shape, for example.
  • Electronic device 700 may be, for example, a device used as a game device.
  • a display panel 702 is provided on the front surface of the outer casing 701 in the central portion in the longitudinal direction.
  • operation keys 703 and 704 are arranged separately in the circumferential direction.
  • An operation key 705 is provided at the lower end of the front surface of the outer casing 701 .
  • Operation keys 703, 704, and 705 function as direction keys, enter keys, or the like, and are used to select menu items displayed on the display panel 702, progress the game, and the like.
  • connection terminals 706 for connecting external devices, supply terminals 707 for power supply, light receiving windows 708 for infrared communication with external devices, and the like are provided.
  • FIG. 56 is a block diagram showing a functional configuration example of an electronic device 700 including a semiconductor package according to the embodiment of the present technology.
  • the electronic device 700 includes a main CPU (Central Processing Unit) 710 and a system controller 720 . Power is supplied to the main CPU 710 and the system controller 720 from, for example, a battery (not shown) through different systems.
  • the main CPU 710 includes a menu processing unit 711 that generates a menu screen for allowing the user to set various types of information or select an application, and an application processing unit 712 that executes applications.
  • the electronic device 700 also includes a setting information holding unit 730 such as a memory that holds various information set by the user. Information set by the user is sent to the setting information holding unit 730 from the main CPU 710, and the setting information holding unit 730 holds the sent information.
  • a setting information holding unit 730 such as a memory that holds various information set by the user. Information set by the user is sent to the setting information holding unit 730 from the main CPU 710, and the setting information holding unit 730 holds the sent information.
  • the system controller 720 includes an operation input receiving section 721 , a communication processing section 722 and a power control section 723 .
  • the operation input reception unit 721 detects the states of the operation keys 703 , 704 and 705 .
  • the communication processing unit 722 performs communication processing with an external device.
  • the power control unit 723 controls power supplied to each unit of the electronic device 700 .
  • the semiconductor package according to the embodiment of the present technology is mounted on at least one of the main CPU 710 , the system controller 720 and the setting information holding unit 730 .
  • the electronic device 700 can improve drop test characteristics and impact resistance.
  • the present technology can also have the following configuration.
  • the bump further includes a metal column bump at a connection portion with the under bump metal layer.
  • the bumps are higher at four corners of a predetermined region than other bumps.
  • the bumps are higher than other bumps in the peripheral portion of the predetermined area.
  • the bump has a larger diameter at four corners of a predetermined area than other bumps.

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Abstract

半導体パッケージにおける落下試験特性または耐衝撃性を担保して、信頼性を向上させる。　半導体パッケージは、複数の絶縁層と、アンダーバンプ金属層とを備える。アンダーバンプ金属層は、バンプに接続する金属層である。アンダーバンプ金属層は、複数の絶縁層のうち最表層の開口部において一部が露出して、その露出部分においてバンプに接続する。アンダーバンプ金属層の径は、最表層の開口部の径より大きい。これにより、アンダーバンプ金属層がバンプを介して、ランドやＲＤＬに対する力の伝達を阻害または低減する。

Description

半導体パッケージおよび電子機器
　本技術は、半導体パッケージに関する。詳しくは、アンダーバンプ金属層を備える半導体パッケージおよびその半導体パッケージからなる電子機器に関する。
　従来、半導体パッケージにバンプを接続する際、アンダーバンプ金属層を介して配線層に接続する構造が知られている。このようなアンダーバンプ金属層においては、落下試験の際に、基板平面方向に力が加わると、バンプおよびアンダーバンプ金属層を介してアンダーバンプ金属層と絶縁層との間の界面に沿ってその力が伝達され、配線層にクラックを生じるおそれがある。そこで、アンダーバンプ金属層の下部に凹部を設けて、伝達される力を低下させる構造が提案されている（例えば、特許文献１参照。）。
米国特許出願公開第２０１８／０７６１５１号明細書
　上述の従来技術では、亀裂伝搬経路を長くすることにより伝搬される力の低下を図っている。しかしながら、このような構造では、バンプを介してアンダーバンプ金属層に力が伝達されるため、その力を吸収するために複雑な形状に加工する必要が生じ、製造工程が複雑になるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、半導体パッケージにおける落下試験特性または耐衝撃性を担保して、信頼性を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数の絶縁層と、上記複数の絶縁層のうち最表層の開口部において一部が露出してバンプに接続するアンダーバンプ金属層とを具備し、上記アンダーバンプ金属層の径は上記開口部の径より大きい、という半導体パッケージおよび電子機器である。これにより、アンダーバンプ金属層がバンプを介してランドや再配線層等に伝達される力を抑制するという作用をもたらす。
　また、この第１の側面において、上記アンダーバンプ金属層に接続する少なくとも１層の再配線層をさらに具備してもよい。この場合において、上記アンダーバンプ金属層の径は、上記アンダーバンプ金属層に接続する上記再配線層におけるランドの径より大きいことが望ましい。これにより、バンプ間の配線密度を向上させるという作用をもたらす。また、上記アンダーバンプ金属層の直下に上記再配線層の一部がオーバラップして配置されることが望ましい。これにより、より多くの本数の再配線を配置するという作用をもたらす。
　また、この第１の側面において、上記アンダーバンプ金属層は、上記バンプとの界面に突起を備えるようにしてもよい。これにより、アンダーバンプ金属層とバンプとの間の接続を強化するという作用をもたらす。この場合において、上記突起は、所定の平面形状を備えるものであってもよい。また、上記突起は、上記バンプに相対して逆テーパの柱形状を備えるようにしてもよい。
　また、この第１の側面において、二次元状に複数配置される上記アンダーバンプ金属層と上記バンプとの接続部分のうち少なくとも一部を覆う樹脂をさらに具備してもよい。これにより、バンプの接続を強化し、パッケージコーナーのバンプ付け根部分等に集中するひずみを低減するという作用をもたらす。この場合において、上記樹脂は、所定の領域の四隅に形成されてもよく、また、所定の領域の外周部分に形成されてもよい。
　また、この第１の側面において、上記バンプは、二次元状に複数配置される上記アンダーバンプ金属層と上記バンプとの接続部分のうち少なくとも一部において小判型の平面形状を備えるようにしてもよい。これにより、チップの応力を緩和するという作用をもたらす。この場合において、上記小判型の平面形状を備えるバンプは、所定の領域の四隅に形成されてもよく、また、所定の領域の外周部分に形成されてもよい。また、上記小判型の平面形状を備えるバンプは、所定の領域において放射状に広がる傾きを備えてもよく、また、上記アンダーバンプ金属層との接続部分において金属柱バンプをさらに備えてもよい。
　また、この第１の側面において、上記バンプは、所定の領域の四隅または外周部分においてそれ以外のバンプよりも高さが高いものであってもよい。これにより、応力耐性を強化して、パッケージとしての実装信頼性の耐性を向上させるという作用をもたらす。
　また、この第１の側面において、上記バンプは、所定の領域の四隅または外周部分においてそれ以外のバンプよりも径が大きいものであってもよい。これにより、応力耐性を強化して、パッケージとしての実装信頼性の耐性を向上させるという作用をもたらす。
　また、この第１の側面において、上記アンダーバンプ金属層は、上記複数の絶縁層のうち上記アンダーバンプ金属層の下部に面した絶縁層との界面に突起を備えるようにしてもよい。これにより、耐衝撃性を向上させるという作用をもたらす。
　また、この第１の側面において、上記アンダーバンプ金属層は、上記複数の絶縁層のうち上記最表層との界面に突起を備えるようにしてもよい。これにより、アンダーバンプ金属層と最表層の絶縁層との間の密着性を向上させることにより、実装信頼性を向上させるという作用をもたらす。
　また、この第１の側面において、上記バンプと上記アンダーバンプ金属層との間に張り出し形状を有するクッションパッドをさらに具備するようにしてもよい。これにより、熱応力を表層の絶縁層に拡散して、応力を拡散させるという作用をもたらす。この場合において、上記クッションパッドは、表面に凹凸部を備えるようにしてもよい。これにより、張り出し形状をさらに多く有することにより、効率的に応力を拡散させるという作用をもたらす。
　また、この第１の側面において、上記アンダーバンプ金属層は、第１の曲率半径を有するテーパ形状を備えるようにしてもよい。これにより、基板実装状態でビアコーナー部の応力集中を抑制するという作用をもたらす。
　また、この第１の側面において、上記アンダーバンプ金属層と上記再配線層との間を接続して第２の曲率半径を有するテーパ形状を備える金属柱をさらに具備するようにしてもよい。これにより、応力集中点に合わせてその応力集中を抑制するという作用をもたらす。
本技術の第１の実施の形態における半導体パッケージの第１の実施例を示す断面図である。 本技術の第１の実施の形態における半導体パッケージの第１の実施例を示す平面図である。 本技術の第１の実施の形態における半導体パッケージの第２の実施例を示す断面図である。 本技術の第１の実施の形態における半導体パッケージの第２の実施例の製造工程例を示す第１の図である。 本技術の第１の実施の形態における半導体パッケージの第２の実施例の製造工程例を示す第２の図である。 本技術の第１の実施の形態における半導体パッケージの第３の実施例を示す断面図である。 本技術の第１の実施の形態における半導体パッケージの第４の実施例を示す断面図である。 本技術の第１の実施の形態における半導体パッケージの第５の実施例を示す断面図である。 本技術の第１の実施の形態における半導体パッケージの第６の実施例を示す断面図である。 本技術の第２の実施の形態における半導体パッケージの構造例を示す断面図である。 本技術の第２の実施の形態における突起４１０の配置例を示す平面図である。 本技術の第２の実施の形態における突起４１０の形状例を示す平面図である。 本技術の第２の実施の形態における突起４１０の製造工程例を示す第１の図である。 本技術の第２の実施の形態における突起４１０の製造工程例を示す第２の図である。 本技術の第２の実施の形態における突起形状の変形例を示す断面図である。 本技術の第３の実施の形態における半導体パッケージの構造例を示す断面図である。 本技術の第３の実施の形態における樹脂４９９の配置例を示す平面図である。 本技術の第３の実施の形態における樹脂４９９の形成工程の第１の例を示す第１の図である。 本技術の第３の実施の形態における樹脂４９９の形成工程の第１の例を示す第２の図である。 本技術の第３の実施の形態における樹脂４９９の形成工程の第２の例を示す第１の図である。 本技術の第３の実施の形態における樹脂４９９の形成工程の第２の例を示す第２の図である。 本技術の第４の実施の形態における半導体パッケージの構造の第１の実施例を示す断面図である。 本技術の第４の実施の形態におけるバンプ４９０の第１の配置例を示す平面図である。 本技術の第４の実施の形態におけるバンプ４９０の第２の配置例を示す平面図である。 本技術の第４の実施の形態におけるバンプ４９０の第３の配置例を示す平面図である。 本技術の第４の実施の形態におけるバンプ４９０の第４の配置例を示す平面図である。 本技術の第４の実施の形態におけるバンプ４９０の第５の配置例を示す平面図である。 本技術の第４の実施の形態におけるバンプ４９０の第６の配置例を示す平面図である。 本技術の第４の実施の形態における第１の実施例のバンプ４９０の形成工程例を示す第１の図である。 本技術の第４の実施の形態における第１の実施例のバンプ４９０の形成工程例を示す第２の図である。 本技術の第４の実施の形態における半導体パッケージの構造の第２の実施例を示す断面図である。 本技術の第４の実施の形態における第２の実施例の銅ピラーバンプ４９３の形成工程例を示す第１の図である。 本技術の第４の実施の形態における第２の実施例の銅ピラーバンプ４９３の形成工程例を示す第２の図である。 本技術の第５の実施の形態における半導体パッケージの構造の第１の実施例を示す断面図である。 本技術の第５の実施の形態における半導体パッケージの構造の第１の実施例を示す平面図である。 本技術の第５の実施の形態における半導体パッケージの構造の第１の実施例を示す他の平面図である。 本技術の第５の実施の形態における第１の実施例のバンプ形成工程例を示す第１の図である。 本技術の第５の実施の形態における第１の実施例のバンプ形成工程例を示す第２の図である。 本技術の第５の実施の形態における半導体パッケージの構造の第２の実施例を示す断面図である。 図４０は、本技術の第５の実施の形態における半導体パッケージの構造の第２の実施例を示す平面図である。 本技術の第５の実施の形態における半導体パッケージの構造の第２の実施例を示す他の平面図である。 本技術の第６の実施の形態における半導体パッケージの構造の第１の実施例を示す断面図である。 本技術の第６の実施の形態における半導体パッケージの構造の第２の実施例を示す断面図である。 本技術の第７の実施の形態における半導体パッケージの第１の構造例を示す断面図である。 本技術の第７の実施の形態における半導体パッケージの第２の構造例を示す断面図である。 本技術の第７の実施の形態におけるクッションパッド４９４の変形例を示す断面図である。 本技術の第８の実施の形態における半導体パッケージの第１の構造例を示す断面図である。 本技術の第８の実施の形態における半導体パッケージの第２の構造例を示す断面図である。 本技術の第８の実施の形態における半導体パッケージの第３の構造例を示す断面図である。 本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第１の図である。 本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第２の図である。 本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第３の図である。 本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第４の図である。 本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第５の図である。 本技術の実施の形態における半導体パッケージを備える電子機器７００の外観構成例を示す斜視図である。 本技術の実施の形態における半導体パッケージを備える電子機器７００の機能構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ＵＢＭ径と開口径の関係）
　２．第２の実施の形態（パッケージ付け根の保護）
　３．第３の実施の形態（ＵＢＭからバンプへの突起）
　４．第４の実施の形態（小判型バンプ）
　５．第５の実施の形態（バンプサイズ）
　６．第６の実施の形態（ＵＢＭから絶縁層への突起）
　７．第７の実施の形態（クッションパッド）
　８．第８の実施の形態（ＵＢＭが所定の曲率半径によるテーパ形状）
　９．適用例
　＜１．第１の実施の形態＞
　［第１の実施例］
　図１は、本技術の第１の実施の形態における半導体パッケージの第１の実施例を示す断面図である。
　この半導体パッケージの第１の実施例は、ＷＬＣＳＰ（Wafer Level Chip Size Package）を想定している。ＷＬＣＳＰは、ウエハーの状態でパッケージ加工された半導体チップパッケージである。また、この第１の実施例では、１層の再配線層（ＲＤＬ：Redistribution Layer）を想定している。
　この半導体パッケージは、ＩＣ（Integrated Circuit）１００と入出力のためのＩＣパッド１９０を備える。ＩＣ１００は、絶縁層１８０により覆われている。絶縁層１８０は例えば、シリコン窒化膜（ＳｉＮ）により形成される。
　この半導体パッケージは、３つの絶縁層２１０、２２０および２３０を備える。配線層であるＲＤＬ３００は、第１絶縁層２１０と第２絶縁層２２０との間に形成される。このＲＤＬ３００には、図２に示すように、アンダーバンプ金属層４００に接続するランド３１０が含まれる。図２は、本技術の第１の実施の形態における半導体パッケージの第１の実施例を示す平面図である。
　アンダーバンプ金属層（ＵＢＭ：Under Bump Metal）４００は、バンプ４９０に接続する金属層である。アンダーバンプ金属層４００は、第２絶縁層２２０と第３絶縁層２３０との間に形成される。このアンダーバンプ金属層４００は、中央部においてバンプ４９０に接続し、外縁部において第２絶縁層２２０に配置された構造になるため、結果的にその断面は弓型となる。
　バンプ４９０は、この半導体パッケージの入出力のための突起電極である。このバンプ４９０は、例えば、半田ボール（Solder Ball）により形成される。このバンプ４９０とアンダーバンプ金属層４００を接続するために、最表層の第３絶縁層２３０には開口が設けられ、その開口以外の表面を覆うＳＭＤ（Solder Mask Defined）構造になっている。そのため、第３絶縁層２３０は、ソルダーレジストとも称される。
　ここで、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。これにより、アンダーバンプ金属層４００がバンプ４９０を介して、ランド３１０やＲＤＬ３００に対する力の伝達を阻害または低減するため、落下試験特性および耐衝撃性を向上させることができる。
　また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。これにより、バンプ４９０間の配線密度を向上させることができる。すなわち、アンダーバンプ金属層４００間のピッチが等しい場合であっても、ランド３１０の径が小さければ、アンダーバンプ金属層４００の直下にＲＤＬ３００の一部がオーバーラップし、それだけ多くの本数のＲＤＬ３００を配線することができるようになる。
　［第２の実施例］
　図３は、本技術の第１の実施の形態における半導体パッケージの第２の実施例を示す断面図である。
　この半導体パッケージの第２の実施例は、ＦＯＷＬＰ（Fan Out Wafer Level Package）を想定している。このＦＯＷＬＰは、上述のＷＬＣＳＰと比べて、チップの外側まで端子を広げた構造を備えている。
　この半導体パッケージは、ＩＣ１００を封止樹脂１７０により封止した構造を備えている。そして、バンプ４９０の位置がＩＣ１００よりも外側に配置されている点を除いて、上述の第１の実施例と同様の構造となっている。すなわち、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。これにより、アンダーバンプ金属層４００がバンプ４９０を介して、ランド３１０やＲＤＬ３００に対する力の伝達を阻害または低減するため、落下試験特性および耐衝撃性を向上させることができる。
　また、上述の第１の実施例と同様に、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。これにより、バンプ４９０間の配線密度を向上させることができる。
　図４は、本技術の第１の実施の形態における半導体パッケージの第２の実施例の製造工程例を示す第１の図である。
　まず、同図におけるａのＩＣ１００を、同図におけるｂに示すように、サポート材６１０にフェースダウン状態で取り付ける。
　そして、同図におけるｃに示すように、封止樹脂１７０により樹脂封止する。ここで、封止樹脂１７０の材料としては、エポキシ樹脂やフェノール樹脂等が考えられる。
　そして、同図におけるｄに示すように、サポート材６１０を剥離させる。
　次に、同図におけるｅに示すように、フェースアップ状態の表面に第１絶縁層２１０を露光現像技術により形成する。
　図５は、本技術の第１の実施の形態における半導体パッケージの第２の実施例の製造工程例を示す第２の図である。
　次に、同図におけるｆに示すように、第１絶縁層２１０の上にＲＤＬ３００をめっき工程により形成する。そして、同図におけるｇに示すように、第２絶縁層２２０を露光現像技術により形成する。
　次に、同図におけるｈに示すように、アンダーバンプ金属層４００を形成する。アンダーバンプ金属層４００の材料としては、例えばＴｉＷシード層でＮｉをバリアメタルとしたＣｕのアンダーバンプ金属層が考えられる。
　次に、同図におけるｉに示すように、第３絶縁層２３０を形成して、ＳＭＤ構造とする。
　最後に、同図におけるｊに示すように、外部端子となるバンプ４９０を取付ける。
　［第３の実施例］
　図６は、本技術の第１の実施の形態における半導体パッケージの第３の実施例を示す断面図である。
　この半導体パッケージの第３の実施例は、ＦＯＷＬＰ構造において、銅ピラー３９０をさらに設けた構造である。それ以外は上述の第２の実施例と同様の構造となっている。すなわち、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。これにより、アンダーバンプ金属層４００がバンプ４９０を介して、ランド３１０やＲＤＬ３００に対する力の伝達を阻害または低減するため、落下試験特性および耐衝撃性を向上させることができる。
　また、上述の第２の実施例と同様に、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。これにより、バンプ４９０間の配線密度を向上させることができる。
　［第４の実施例］
　図７は、本技術の第１の実施の形態における半導体パッケージの第４の実施例を示す断面図である。
　この半導体パッケージの第４の実施例は、ＷＬＣＳＰ構造において、ＲＤＬ３００を２層設けた構造である。それ以外は上述の第１の実施例と同様の構造となっている。すなわち、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。これにより、アンダーバンプ金属層４００がバンプ４９０を介して、ランド３１０やＲＤＬ３００に対する力の伝達を阻害または低減するため、落下試験特性および耐衝撃性を向上させることができる。
　また、上述の第１の実施例と同様に、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。これにより、バンプ４９０間の配線密度を向上させることができる。
　なお、この第４の実施例ではＲＤＬ３００を２層設けた構造を想定したが、ＲＤＬ３００を３層以上設けるようにしてもよい。
　［第５の実施例］
　図８は、本技術の第１の実施の形態における半導体パッケージの第５の実施例を示す断面図である。
　この半導体パッケージの第５の実施例は、ＦＯＷＬＰ構造において、ＲＤＬ３００を２層設けた構造である。それ以外は上述の第２の実施例と同様の構造となっている。すなわち、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。これにより、アンダーバンプ金属層４００がバンプ４９０を介して、ランド３１０やＲＤＬ３００に対する力の伝達を阻害または低減するため、落下試験特性および耐衝撃性を向上させることができる。
　また、上述の第２の実施例と同様に、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。これにより、バンプ４９０間の配線密度を向上させることができる。
　なお、この第５の実施例ではＲＤＬ３００を２層設けた構造を想定したが、ＲＤＬ３００を３層以上設けるようにしてもよい。
　［第６の実施例］
　図９は、本技術の第１の実施の形態における半導体パッケージの第６の実施例を示す断面図である。
　この半導体パッケージの第６の実施例は、ＦＯＷＬＰ構造において、ＲＤＬ３００を２層設けるとともに、銅ピラー３９０をさらに設けた構造である。それ以外は上述の第５の実施例と同様の構造となっている。すなわち、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。これにより、アンダーバンプ金属層４００がバンプ４９０を介して、ランド３１０やＲＤＬ３００に対する力の伝達を阻害または低減するため、落下試験特性および耐衝撃性を向上させることができる。
　また、上述の第５の実施例と同様に、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。これにより、バンプ４９０間の配線密度を向上させることができる。
　なお、この第６の実施例ではＲＤＬ３００を２層設けた構造を想定したが、ＲＤＬ３００を３層以上設けるようにしてもよい。
　このように、本技術の第１の実施の形態では、アンダーバンプ金属層４００の径を、最表層の開口径よりも大きくなるように形成する。これにより、ランド３１０やＲＤＬ３００に対する力の伝達を阻害または低減して、落下試験特性および耐衝撃性を向上させることができる。
　＜２．第２の実施の形態＞
　図１０は、本技術の第２の実施の形態における半導体パッケージの構造例を示す断面図である。
　この第２の実施の形態における半導体パッケージは、アンダーバンプ金属層４００がバンプ４９０との界面に突起４１０を備える。これにより、バンプ４９０の接続を強化することができる。この突起４１０は、ＲＤＬ３００と同じ金属（例えば、銅）メッキにより形成され、必要に応じてニッケル（Ｎｉ）またはニッケル金（Ｎｉ／Ａｕ）メッキが追加される。
　ただし、この第２の実施の形態においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。
　図１１は、本技術の第２の実施の形態における突起４１０の配置例を示す平面図である。
　同図に示すように、チップの外周部分に配置されるコーナー端子については、凸部面積が大きい十字型形状やＬ字型形状の平面形状を有する突起４１０を配置することが望ましい。これにより、チップの外周部分においてバンプの接続をより強化することができる。
　図１２は、本技術の第２の実施の形態における突起４１０の平面形状例を示す平面図である。
　同図におけるａは、長円形の突起４１０の形状例である。同図におけるｂは、Ｌ字型形状の突起４１０の形状例である。同図におけるｃは、十字型形状の突起４１０の形状例である。
　同図におけるｄは、長円形を複数に分割した突起４１０の形状例である。同図におけるｅは、Ｌ字型形状を複数に分割した突起４１０の形状例である。同図におけるｆは、十字型形状を複数に分割した突起４１０の形状例である。このように、突起を複数分割形状とすることにより、凸部面積をさらに増やし、バンプの接続を強化することができる。
　図１３は、本技術の第２の実施の形態における突起４１０の製造工程例を示す第１の図である。
　同図におけるａに示すように、第２絶縁層２２０の上にアンダーバンプ金属層４００を形成した後、同図におけるｂに示すように、突起４１０を形成するためのレジスト６２０を塗布する。そして、同図におけるｃに示すように、露光および現像により、不要な部分６２１を削除する。
　次に、同図におけるｄに示すように、突起４１０を銅メッキにより形成する。また、必要に応じて、さらにニッケル（Ｎｉ）またはニッケル金（Ｎｉ／Ａｕ）メッキを追加してもよい。
　図１４は、本技術の第２の実施の形態における突起４１０の製造工程例を示す第２の図である。
　同図におけるｅに示すように、突起４１０を形成するためのレジスト６２０を除去する。そして、同図におけるｆに示すように、第３絶縁層２３０を形成するためのレジスト６３０を塗布する。その後、同図におけるｇに示すように、露光および現像により、不要な部分６３１を削除する。
　そして、同図におけるｈに示すように、半田ボールを搭載した後、リフローによりバンプ４９０を形成する。
　このように、本技術の第２の実施の形態によれば、アンダーバンプ金属層４００がバンプ４９０との界面に突起４１０を備えることにより、アンダーバンプ金属層４００とバンプ４９０との間の接続を強化することができる。
　［変形例］
　図１５は、本技術の第２の実施の形態における突起形状の変形例を示す断面図である。
　この第２の実施の形態における突起形状の変形例は、キノコ状バンプ４１１上に逆テーパの金属柱４１２を形成し、それを半田ボールで覆ってバンプ４９０を生成した構造である。このように、バンプ４９０中に逆テーパの金属柱４１２を形成することにより、バンプ４９０との間の接続を強化するという効果がある。
　＜３．第３の実施の形態＞
　図１６は、本技術の第３の実施の形態における半導体パッケージの構造例を示す断面図である。
　この第３の実施の形態における半導体パッケージは、バンプ４９０の付け根部分を樹脂４９９によって覆うことにより補強した構造を備える。この図では、実装基板５００に対してチップをフェースダウンにより実装した状態を示している。樹脂４９９による補強を行うことにより、バンプ４９０の接続を強化することができる。
　ただし、この第３の実施の形態においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。
　図１７は、本技術の第３の実施の形態における樹脂４９９の配置例を示す平面図である。
　同図におけるａに示すように、樹脂４９９による補強を行う領域は、ひずみが集中する半導体パッケージの四隅のコーナー部に設けることが考えられる。また、同図におけるｂに示すように、半導体パッケージの外周部分に設けるようにしてもよい。また、同図におけるｃに示すように、必要な場合には、半導体パッケージの全体を樹脂４９９によりカバーするようにしてもよい。ただし、樹脂４９９によりカバーする領域が大きくなるほど、半導体パッケージのシリコンと樹脂４９９との間の線膨張係数の差から、パッケージ反りが発生し易くなるため、パッケージサイズに合わせて何れのタイプにするか適宜選択する必要がある。
　図１８は、本技術の第３の実施の形態における樹脂４９９の形成工程の第１の例を示す第１の図である。この樹脂４９９の形成工程の第１の例では、スクリーン印刷により樹脂封止を行う。
　まず、同図におけるａに示すように、バンプ４９０を搭載済のウエハーを用意する。そして、同図におけるｂに示すように、バンプ４９０が搭載された面側に、樹脂印刷スクリーン６６０をセットする。この樹脂印刷スクリーン６６０は、バンプ４９０をマスクするバンプマスク６６１、および、ダイシングエリアをマスクするダイシングエリアマスク６６２を備える。
　そして、同図におけるｃに示すように、液状樹脂４９８をスキージ６６３によってスクリーン印刷する。
　図１９は、本技術の第３の実施の形態における樹脂４９９の形成工程の第１の例を示す第２の図である。
　その後、同図におけるｄに示すように、樹脂印刷スクリーン６６０を取り外す。この状態で、同図におけるｅに示すように、液状樹脂４９８を加熱キュアする。これにより、液状樹脂４９８が硬化収縮して、バンプ４９０の高さより低くなる。
　その後、同図におけるｆに示すように、ダイシングエリアにおいてダイシングを行い、個片にカットする。
　図２０は、本技術の第３の実施の形態における樹脂４９９の形成工程の第２の例を示す第１の図である。この樹脂４９９の形成工程の第２の例では、モールド金型により樹脂封止を行う。
　まず、同図におけるａに示すように、バンプ４９０を搭載済のウエハー１０１を用意する。そして、同図におけるｂに示すように、ウエハー１０１をモールド金型６７１および６７２にセットする。上側のモールド金型６７１には弾力性を有する離型フィルム６７９が張り付けられている。
　その後、同図におけるｃに示すように、ウエハー１０１のバンプ４９０が搭載された面側に、液状樹脂４９８または顆粒状の樹脂を供給する。そして、同図におけるｄに示すように、加圧および加熱キュアする。
　その後、同図におけるｅに示すように、離型フィルム６７９を剥がしてウエハー１０１を取り出す。そして、同図におけるｆに示すように、ダイシングを行い、個片にカットする。
　図２１は、本技術の第３の実施の形態における樹脂４９９の形成工程の第２の例を示す第２の図である。
　同図では、液状樹脂４９８を供給して加圧および加熱キュアしている様子を示している。上側から離型フィルム６７９を介して加圧することにより、バンプ４９０の頭出しが行われる。これにより、離型フィルム６７９を剥がした後にバンプ４９０の一部が樹脂４９９から露出した状態になる。
　このように、本技術の第３の実施の形態によれば、バンプ４９０の付け根部分を樹脂４９９によって覆うことにより、バンプ４９０の接続を強化し、パッケージコーナーのバンプ付け根部分に集中するひずみを低減することができる。また、アンダーフィルを用いる必要がなくなるため、リペアが容易となり、パッケージ周辺の部品実装禁止領域をなくすことができる。
　＜４．第４の実施の形態＞
　［第１の実施例］
　図２２は、本技術の第４の実施の形態における半導体パッケージの構造の第１の実施例を示す断面図である。
　この第４の実施の形態における半導体パッケージでは、バンプ４９０の少なくとも一部についてその平面形状が小判型である。これにより、バンプ４９０に作用する応力を低減することができる。
　バンプ４９０は短軸ｄ（ｘ）および長軸ｄ（ｙ）を備えた小判型形状である。第３絶縁層２３０の開口形状とバンプ４９０の形状は同じ小判型である。この第４の実施の形態の第１の実施例においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００の径は、最表層の開口径の何れよりも大きくなるように形成される。また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径の何れよりも大きくなるように形成される。
　また、次に説明するように、バンプ４９０は、それぞれの中心軸から所定角度（ｎ°）右回転させた状態に調整することができる。
　図２３は、本技術の第４の実施の形態におけるバンプ４９０の第１の配置例を示す平面図である。
　この第１の配置例では、バンプ４９０の各々は、全てが小判型形状であり、全てがチップまたはパッケージの中心から放射状に広がったレイアウトとなる。
　図２４は、本技術の第４の実施の形態におけるバンプ４９０の第２の配置例を示す平面図である。
　この第２の配置例では、バンプ４９０の各々は、チップまたはパッケージの対角線が跨ぐ領域において、チップまたはパッケージ中心から放射状に広がったレイアウトとなる。それ以外の領域のバンプ４９０は、同図におけるａに示すように縦方向または横方向に回転した小判型形状であってもよく、同図におけるｂに示すように円形であってもよい。
　例えば、ＦＯＷＬＰの場合、中央部の領域内にＩＣチップが存在することになるが、この中央部の領域のバンプ４９０を放射状に広がったレイアウトにすることによりＩＣチップに作用する応力を低減することができる。
　図２５は、本技術の第４の実施の形態におけるバンプ４９０の第３の配置例を示す平面図である。
　この第３の配置例では、小判型バンプと円形バンプが混在し、応力の影響を最も受けるチップまたはパッケージのコーナー領域のバンプが小判型形状を有し、チップまたはパッケージ中心から放射状に広がったレイアウトとなる。
　図２６は、本技術の第４の実施の形態におけるバンプ４９０の第４の配置例を示す平面図である。
　この第４の配置例では、同図におけるａに示すようにチップまたはパッケージの外周部分のみ、または、同図におけるｂに示すように外周部分および中心部のみに、バンプ４９０を配置している。バンプ４９０の各々は、全てが小判型形状であり、全てがチップまたはパッケージの中心から放射状に広がったレイアウトとなる。
　図２７は、本技術の第４の実施の形態におけるバンプ４９０の第５の配置例を示す平面図である。
　この第５の配置例では、バンプ４９０は、四隅のコーナー部において、チップまたはパッケージ中心から放射状に広がったレイアウトとなる。また、何れも外周部分以外にはバンプ４９０は配置されない。また、四隅のコーナー部以外の外周部分のバンプ４９０は、同図におけるａに示すように縦方向または横方向に回転した小判型形状であってもよく、同図におけるｂに示すように円形であってもよい。
　図２８は、本技術の第４の実施の形態におけるバンプ４９０の第６の配置例を示す平面図である。
　この第６の配置例では、四隅のバンプ４９０のみが、チップまたはパッケージ中心から放射状に広がった小判型形状となる。同図におけるａに示すように外周部に円形のバンプを配置してもよく、また、同図におけるｂに示すようにさらに中心部に円形のバンプを配置してもよい。
　図２９は、本技術の第４の実施の形態における第１の実施例のバンプ４９０の形成工程例を示す第１の図である。
　バンプ４９０を形成する際には、同図におけるａに示すように、小判型の開口を有するメタルマスク６４１を用いて、スキージ６４２によってペースト状の半田４９５を埋めて、半田印刷を行う。半田印刷後、メタルマスク６４１を取り除く。
　その後、同図におけるｂに示すようにリフローを行い、同図におけるｃに示すようにバンプ４９０を形成する。
　図３０は、本技術の第４の実施の形態における第１の実施例のバンプ４９０の形成工程例を示す第２の図である。
　同図におけるａは、小判型の開口を有するメタルマスク６４１を用いて、スキージ６４２によってペースト状の半田４９５を埋める様子を示している。また、同図におけるｂは、リフロー後、小判型のバンプ４９０が形成された様子を示している。
　［第２の実施例］
　図３１は、本技術の第４の実施の形態における半導体パッケージの構造の第２の実施例を示す断面図である。
　この第４の実施の形態の第２の実施例では、アンダーバンプ金属層４００の上に銅ピラーバンプ４９３が形成され、その上にニッケル４９２を介して半田４９１が形成される。上述の第１の実施例と同様に、銅ピラーバンプ４９３は短軸ｄ（ｘ）および長軸ｄ（ｙ）を備えた小判型形状である。第３絶縁層２３０の開口形状は、銅ピラーバンプ４９３と同じ小判型であってもよく、銅ピラーバンプ４９３とは異なる円形状であってもよい。
　この第４の実施の形態の第２の実施例においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径より大きくなるように形成される。また、上述の第１の実施例と同様に、銅ピラーバンプ４９３は、それぞれの中心軸から所定角度（ｎ°）右回転させた状態に調整することができる。
　図３２は、本技術の第４の実施の形態における第２の実施例の銅ピラーバンプ４９３の形成工程例を示す第１の図である。
　同図におけるａに示すように、アンダーバンプ金属層４００の形成後、第３絶縁層２３０が形成される。第３絶縁層２３０の開口形状は小判型でも円形でもよい。第３絶縁層２３０の開口形状が小判型の場合、その開口の向きは以降に形成される銅ピラーバンプ４９３と同じ向きとなる。そして、同図におけるａに示すように、ＰＶＤ（Plasma Vapor Deposition）プロセスにより、バリアシードメタル層６４３を形成する。
　次に、同図におけるｂに示すように、フォトレジスト６４４を塗布する。そして、リソグラフィプロセスにより、フォトレジスト６４４にパターンを形成する。フォトレジスト６４４の開口形状は、短軸と長軸を備えた小判型形状である。開口の向きは任意に調整することができる。
　その後、同図におけるｃに示すように、電解メッキプロセスにより、銅４９７をメッキ形成する。そして、無電解メッキプロセスにより、ニッケル４９６および半田４９５をメッキ形成する。
　図３３は、本技術の第４の実施の形態における第２の実施例の銅ピラーバンプ４９３の形成工程例を示す第２の図である。
　そして、同図におけるｄに示すように、フォトレジスト６４４を除去した後、エッチングプロセスにより、バリアシードメタル層６４３を除去する。その後、同図におけるｅに示すように、リフローを行うことにより、小判型の銅ピラーバンプ４９３が形成される。
　このように、本技術の第４の実施の形態によれば、バンプ形状を小判型にして、向きを放射状に広がることにより、チップの応力を緩和することができる。また、小判型バンプのレイアウトを調整することにより、熱収縮によるチップの反りを防止することができる。
　＜５．第５の実施の形態＞
　［第１の実施例］
　図３４は、本技術の第５の実施の形態における半導体パッケージの構造の第１の実施例を示す断面図である。図３５は、本技術の第５の実施の形態における半導体パッケージの構造の第１の実施例を示す平面図である。
　この第５の実施の形態の第１の実施例では、より大きな応力が掛かる四隅のコーナー部のバンプ４９０Ａのサイズを大きくして、その高さを高くした構造を有する。これにより、コーナー部の応力を吸収して、応力耐性を向上させることができる。ただし、最終的に形成されるバンプ毎の高さを合わせるために、サイズを大きくしたバンプ４９０ＡについてはＲＤＬ３００の層数を減らした構造を有する。
　すなわち、コーナー部のバンプ４９０Ａのアンダーバンプ金属層４００は第２絶縁層２２０と第３絶縁層２３０との間に形成し、それ以外のバンプ４９０のアンダーバンプ金属層４００は第３絶縁層２３０と第４絶縁層２４０との間に形成する。
　この第５の実施の形態の第１の実施例においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランドの径よりも大きくなるように形成される。
　なお、バンプサイズを大きくするのは、コーナーのみに限らず、コーナー近傍のバンプを大きくしてもよい。
　図３６は、本技術の第５の実施の形態における半導体パッケージの構造の第１の実施例を示す他の平面図である。
　ＦＯＷＬＰにおいては、内蔵ＩＣのエリア外やチップエッジに掛かるバンプで応力が大きくなる。そのため、同図におけるａまたはｂに示すように、ＩＣ１００のエリア外やチップエッジに掛かる外周のバンプを大きくして、応力耐性を強化してもよい。
　図３７は、本技術の第５の実施の形態における第１の実施例のバンプ形成工程例を示す第１の図である。
　途中までは上述の第１の実施の形態の第５の実施例における２層ＲＤＬのＦＯＷＬＰの製造工程と同様であるが、同図におけるａに示すように、ＲＤＬの２層目を形成する際にコーナー部分のバンプに対応する位置にのみアンダーバンプ金属層４００を形成する。その後、同図におけるｂに示すようにレジスト６４５を塗布し、同図におけるｃに示すように露光および現像を行い、通常バンプのアンダーバンプ金属層４００を形成する部分とコーナーバンプのアンダーバンプ金属層４００を形成する部分を開口する。
　次に、同図におけるｄに示すようにマスク６４６を形成して、コーナー部分のバンプに対応するアンダーバンプ金属層４００を形成する部分をマスクして、同図におけるｅに示すように通常のバンプに対応するアンダーバンプ金属層４００を形成する。
　図３８は、本技術の第５の実施の形態における第１の実施例のバンプ形成工程例を示す第２の図である。
　その後、通常のプロセスフローに従って、同図におけるｆに示すようにマスク除去を行い、同図におけるｇに示すようにレジスト６４７を塗布する。そして、同図におけるｈに示すように、アンダーバンプ金属層４００の部分を開口する。そして、同図におけるｉに示すように、半田ボールを搭載した後に、リフローによりバンプ４９０および４９０Ａが形成される。このとき、半田ボールを搭載した際に、コーナー部分のバンプ４９０Ａについてはサイズの大きなものを使用する。その際、リフロー後のバンプの高さが揃うように、ボールのサイズが調整される。
　［第２の実施例］
　図３９は、本技術の第５の実施の形態における半導体パッケージの構造の第２の実施例を示す断面図である。図４０は、本技術の第５の実施の形態における半導体パッケージの構造の第２の実施例を示す平面図である。
　この第５の実施の形態の第２の実施例では、より大きな応力が掛かる四隅のコーナー部のバンプ４９０Ｂおよびアンダーバンプ金属層４００Ｂの径を大きくした構造を有する。これにより、コーナー部の応力を吸収して、応力耐性を向上させることができる。このように、実装信頼性においてより大きな応力が掛かり、最初に破断のおそれが生じるコーナーバンプのアンダーバンプ金属層４００Ｂの径を大きくして、併せてバンプ４９０Ｂの径を大きくすることにより、コーナーバンプの応力耐性を強化することができる。ただし、最終的に形成されるバンプ毎の高さを合わせるために、アンダーバンプ金属層４００Ｂおよびバンプ４９０Ｂの径を適切な大きさに調整する必要がある。
　この第５の実施の形態の第２の実施例においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００および４００Ｂの径は、最表層の開口径よりも大きくなるように形成される。また、アンダーバンプ金属層４００および４００Ｂの径は、アンダーバンプ金属層４００または４００Ｂに接続するＲＤＬ３００におけるランドの径よりも大きくなるように形成される。
　なお、アンダーバンプ金属層４００Ｂおよびバンプ４９０Ｂの径を大きくするのは、コーナーのみに限らず、コーナー近傍に対して実施してもよい。
　図４１は、本技術の第５の実施の形態における半導体パッケージの構造の第２の実施例を示す他の平面図である。
　ＦＯＷＬＰにおいては、内蔵ＩＣのエリア外やチップエッジに掛かるバンプで応力が大きくなる。そのため、同図におけるａまたはｂに示すように、ＩＣ１００のエリア外やチップエッジに掛かる外周のバンプを大きくして、応力耐性を強化してもよい。
　このように、本技術の第５の実施の形態によれば、より応力が集中して最初に破断が発生するおそれのあるバンプの高さまたは径を大きくすることにより、応力耐性を強化して、パッケージとしての実装信頼性の耐性を向上することができる。
　＜６．第６の実施の形態＞
　［第１の実施例］
　図４２は、本技術の第６の実施の形態における半導体パッケージの構造の第１の実施例を示す断面図である。
　この第６の実施の形態の第１の実施例では、アンダーバンプ金属層４００は、複数の絶縁層のうちアンダーバンプ金属層の下部に面した第２絶縁層２２０との界面に突起４２０を備える。これにより、第２絶縁層２２０に凹部を設けることにより、耐衝撃性を向上させることができる。
　この第６の実施の形態の第１の実施例においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径よりも大きくなるように形成される。
　［第２の実施例］
　図４３は、本技術の第６の実施の形態における半導体パッケージの構造の第２の実施例を示す断面図である。
　この第６の実施の形態の第２の実施例では、アンダーバンプ金属層４００は、複数の絶縁層のうち最表層の第３絶縁層２３０との界面に突起４３０を備える。これにより、第３絶縁層２３０との間の密着性を向上させることにより、実装信頼性を向上させることができる。
　この第６の実施の形態の第２の実施例においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径よりも大きくなるように形成される。
　このように、本技術の第６の実施の形態によれば、アンダーバンプ金属層４００に面した絶縁層との界面に突起を設けることにより、耐衝撃性または実装信頼性を向上させることができる。
　＜７．第７の実施の形態＞
　図４４は、本技術の第７の実施の形態における半導体パッケージの第１の構造例を示す断面図である。
　この第７の実施の形態では、バンプ４９０とアンダーバンプ金属層４００との間に、張り出し形状を有するクッションパッド４９４を備える。このクッションパッド４９４は、例えば、銅を材料として含んで形成される。このクッションパッド４９４により、熱応力を表層の第３絶縁層２３０に拡散して、応力を拡散することができる。
　図４５は、本技術の第７の実施の形態における半導体パッケージの第２の構造例を示す断面図である。
　この第２の構造例では、クッションパッド４９４の表面に凸部突起または凹部を設けている。これにより、クッションパッド４９４とバンプ４９０との間の密着性を向上させて、実装信頼性を向上させることができる。
　図４６は、本技術の第７の実施の形態におけるクッションパッド４９４の変形例を示す断面図である。
　同図におけるａは、クッションパッド４９４のキノコ形状の傘部分を平にした構造を有する。この場合においても、クッションパッド４９４自体が張り出し形状を有するため、応力を拡散することができる。
　同図におけるｂは、クッションパッド４９４の柄の部分にのこぎり形状の段差を有する。この場合、張り出し形状をさらに多く有するため、効率的に応力を拡散することができる。
　なお、この第７の実施の形態においても、上述の第１の実施の形態と同様に、アンダーバンプ金属層４００の径は、最表層の開口径よりも大きくなるように形成される。また、アンダーバンプ金属層４００の径は、アンダーバンプ金属層４００に接続するＲＤＬ３００におけるランド３１０の径よりも大きくなるように形成される。
　このように、本技術の第７の実施の形態によれば、バンプ４９０とアンダーバンプ金属層４００との間に、張り出し形状を有するクッションパッド４９４を備えることにより、熱応力を表層の第３絶縁層２３０に拡散して、応力を拡散することができる。
　＜８．第８の実施の形態＞
　図４７は、本技術の第８の実施の形態における半導体パッケージの第１の構造例を示す断面図である。
　この第８の実施の形態では、アンダーバンプ金属層が、ランド４０１およびシード層４０２から形成される。シード層４０２は、ビア埋め込みメッキ用のシード層であり、チタン銅合金（Ｔｉ／Ｃｕ）等のスパッタ膜積層である。ランド４０１は、シード層４０２の上に、例えば、銅を埋め込んだ構造を備える。シード層４０２は、テーパ形状であり、断面の側面４０８がなだらかな曲率半径の傾斜を有する。この側面４０８の曲率半径としては、例えば、１０μｍ以上が望ましい。
　また、この第８の実施の形態では、ＲＤＬ３００とシード層４０２との間に、金属柱４０３を備える。金属柱４０３は、例えば、銅メッキにより形成される。この金属柱４０３は、テーパ形状であり、断面の側面４０９がなだらかな曲率半径の傾斜を有する。この側面４０９の曲率半径としては、例えば、１０μｍ以上が望ましい。
　この第１の構造例においては、シード層４０２の側面の高さｘと金属柱４０３の側面の高さｙが等しい。したがって、応力集中を上下均等にする必要がある場合に適した構造になっている。
　図４８は、本技術の第８の実施の形態における半導体パッケージの第２の構造例を示す断面図である。
　この第２の構造例においては、シード層４０２の側面の高さｘの方が金属柱４０３の側面の高さｙよりも高い。したがって、下部の応力を上部の応力より小さくする必要がある場合に適した構造になっている。
　図４９は、本技術の第８の実施の形態における半導体パッケージの第３の構造例を示す断面図である。
　この第３の構造例においては、シード層４０２の側面の高さｘの方が金属柱４０３の側面の高さｙよりも低い。したがって、上部の応力を下部の応力より小さくする必要がある場合に適した構造になっている。
　この第８の実施の形態においても、上述の第１の実施の形態と同様に、ランド４０１およびシード層４０２の径は、最表層の開口径よりも大きくなるように形成される。また、ランド４０１およびシード層４０２の径は、金属柱４０３に接続するＲＤＬ３００におけるランド３１０の径よりも大きくなるように形成される。
　図５０は、本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第１の図である。
　まず、同図におけるａに示すように、第１絶縁層２１０の上にチタン銅合金（Ｔｉ／Ｃｕ）等のスパッタによりシード層４０２を形成する。そして、メッキレジスト６５１を塗布し、露光および現像して、パターニングを行う。
　そして、同図におけるｂに示すように、銅メッキを行う。銅メッキの際には、シードエッチングでの膜減りを考慮して、その分厚めに形成する。その後、同図におけるｃに示すように、メッキレジスト６５１を剥離する。このとき、シード層４０２は残しておく。
　次に、同図におけるｄに示すように、メッキレジスト６５２を塗布する。
　図５１は、本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第２の図である。
　そして、同図におけるｅに示すように、メッキレジスト６５２を露光し、現像する。露光時には、アンダー露光する。これにより、メッキレジスト６５２を逆テーパ形状にする。
　そして、同図におけるｆに示すように、ビア下部の金属柱４０３を形成するための銅メッキを行う。このとき、残してあるシード層４０２を再利用する。そして、同図におけるｇに示すように、メッキレジスト６５２を剥離する。
　そして、同図におけるｈに示すように、銅シードエッチングを行う。この銅シードエッチング時にオーバーエッチングすることにより、台形のコーナーをなだらかな曲率半径に形成する。
　図５２は、本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第３の図である。
　次に、同図におけるｉに示すように、絶縁層６５３の材料を塗布する。絶縁層６５３の材料としては、ポリイミド（ＰＩ）やポリベンゾオキサゾール（ＰＢＯ）を使用することができる。
　そして、同図におけるｊに示すように、絶縁層６５３を開口するために、露光および現像を行い、硬化キュアする。ただし、オーバー現像および低温長時間キュアを行うようにしてもよい。
　そして、同図におけるｋに示すように、銅の上の酸化膜を除去する。このとき、シードスパッタ前プレクリーン（スパッタエッチ）によって開口のコーナー部を角取りする。具体的には、スパッタ装置内に併設されるプレクリーンチャンバー（アルゴンによる逆スパッタ）にて、開口部から露出し、酸化膜や絶縁層樹脂の残渣が残っている銅ピラー表面をクリーニングする。そして、これと同時に、開口部コーナー部の急峻な角も、このスパッタエッチングによってエッチングする。
　図５３は、本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第４の図である。
　次に、同図におけるｌに示すように、シード層４０２を形成するためのシードスパッタを行う。これにより、例えば、チタン銅合金（Ｔｉ／Ｃｕ）等のスパッタ膜積層を形成する。
　次に、同図におけるｍに示すように、メッキレジスト６５４の開口を形成する。すなわち、メッキレジスト６５４を塗布して、露光および現像を行う。そして、同図におけるｎに示すように、銅メッキを行うことにより、ビア上部にランド４０１を形成する。その後、同図におけるｏに示すように、メッキレジスト６５４を剥離する。
　図５４は、本技術の第８の実施の形態における半導体パッケージの製造工程例を示す第５の図である。
　次に、同図におけるｐに示すように、シードエッチングを行い、シード層４０２の不要部分を除去する。そして、同図におけるｑに示すように、第３絶縁層２３０のソルダーレジストを塗布して、露光および現像し、キュアを行う。
　その後、同図におけるｒに示すように、バンプ４９０をリフローによって搭載する。その際、不要な酸化膜を除去して、フラックスを塗布する。
　このように、本技術の第８の実施の形態では、ビア下部において断面がなだらかな曲率半径の金属柱４０３を形成し、ビア上部において絶縁層開口部をシード層形成プロセス等によってなだらかな曲率半径のシード層４０２を形成し、その後の銅埋め込みメッキによりランド４０１を形成する。これにより、基板実装状態でビアコーナー部の応力集中を抑制して、ＲＤＬ３００のクラックを防止することができる。
　＜９．適用例＞
　図５５は、本技術の実施の形態における半導体パッケージを備える電子機器７００の外観構成例を示す斜視図である。
　この電子機器７００は、例えば、横長の扁平な形状に形成された外筐７０１の内外に各構成が配置された外観を有する。電子機器７００は、例えば、ゲーム機器として用いられる機器であってもよい。外筐７０１の前面には、長手方向の中央部に表示パネル７０２が設けられる。
　また、表示パネル７０２の左右には、それぞれ周方向に離隔して配置された操作キー７０３および操作キー７０４が設けられる。また、外筐７０１の前面の下端部には、操作キー７０５が設けられる。操作キー７０３、７０４および７０５は、方向キーまたは決定キー等として機能し、表示パネル７０２に表示されるメニュー項目の選択や、ゲームの進行等に用いられる。
　また、外筐７０１の上面には、外部機器を接続するための接続端子７０６、電力供給用の供給端子７０７、および、外部機器との赤外線通信を行う受光窓７０８等が設けられる。
　図５６は、本技術の実施の形態における半導体パッケージを備える電子機器７００の機能構成例を示すブロック図である。
　電子機器７００は、メインＣＰＵ（Central Processing Unit）７１０と、システムコントローラ７２０とを備える。メインＣＰＵ７１０およびシステムコントローラ７２０には、例えば、図示しないバッテリー等から異なる系統により電力が供給される。メインＣＰＵ７１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成するメニュー処理部７１１と、アプリケーションを実行するアプリケーション処理部７１２とを備える。
　また、電子機器７００は、ユーザにより設定された各種情報を保持するメモリー等の設定情報保持部７３０を備える。設定情報保持部７３０にはユーザによって設定された情報がメインＣＰＵ７１０から送出され、設定情報保持部７３０は、その送出された情報を保持する。
　システムコントローラ７２０は、操作入力受付部７２１、通信処理部７２２および電力制御部７２３を備える。操作入力受付部７２１は、操作キー７０３、７０４および７０５の状態検出を行う。また、通信処理部７２２は、外部機器との間の通信処理を行う。電力制御部７２３は、電子機器７００の各部に供給される電力の制御を行う。
　なお、本技術の実施の形態に係る半導体パッケージは、メインＣＰＵ７１０、システムコントローラ７２０および設定情報保持部７３０のうちの少なくともいずれかに搭載される。本技術の実施の形態に係る半導体パッケージを用いることにより、電子機器７００は、落下試験特性および耐衝撃性を向上することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）複数の絶縁層と、
　前記複数の絶縁層のうち最表層の開口部において一部が露出してバンプに接続するアンダーバンプ金属層とを具備し、
　前記アンダーバンプ金属層の径は、前記開口部の径より大きい
半導体パッケージ。
（２）前記アンダーバンプ金属層に接続する少なくとも１層の再配線層をさらに具備する前記（１）に記載の半導体パッケージ。
（３）前記アンダーバンプ金属層の径は、前記アンダーバンプ金属層に接続する前記再配線層におけるランドの径より大きい
前記（２）に記載の半導体パッケージ。
（４）前記アンダーバンプ金属層の直下に前記再配線層の一部がオーバラップして配置される
前記（２）に記載の半導体パッケージ。
（５）前記アンダーバンプ金属層は、前記バンプとの界面に突起を備える
前記（１）から（４）のいずれかに記載の半導体パッケージ。
（６）前記突起は、所定の平面形状を備える
前記（５）に記載の半導体パッケージ。
（７）前記突起は、前記バンプに相対して逆テーパの柱形状を備える
前記（５）に記載の半導体パッケージ。
（８）二次元状に複数配置される前記アンダーバンプ金属層と前記バンプとの接続部分のうち少なくとも一部を覆う樹脂をさらに具備する前記（１）から（７）のいずれかに記載の半導体パッケージ。
（９）前記樹脂は、所定の領域の四隅に形成される
前記（８）に記載の半導体パッケージ。
（１０）前記樹脂は、所定の領域の外周部分に形成される
前記（８）に記載の半導体パッケージ。
（１１）前記バンプは、二次元状に複数配置される前記アンダーバンプ金属層と前記バンプとの接続部分のうち少なくとも一部において小判型の平面形状を備える
前記（１）から（１０）のいずれかに記載の半導体パッケージ。
（１２）前記小判型の平面形状を備えるバンプは、所定の領域の四隅に形成される
前記（１１）に記載の半導体パッケージ。
（１３）前記小判型の平面形状を備えるバンプは、所定の領域の外周部分に形成される
前記（１１）に記載の半導体パッケージ。
（１４）前記小判型の平面形状を備えるバンプは、所定の領域において放射状に広がる傾きを備える
前記（１１）に記載の半導体パッケージ。
（１５）前記バンプは、前記アンダーバンプ金属層との接続部分において金属柱バンプをさらに備える
前記（１１）に記載の半導体パッケージ。
（１６）前記バンプは、所定の領域の四隅においてそれ以外のバンプよりも高さが高い
前記（１）から（１５）のいずれかに記載の半導体パッケージ。
（１７）前記バンプは、所定の領域の外周部分においてそれ以外のバンプよりも高さが高い
前記（１）から（１５）のいずれかに記載の半導体パッケージ。
（１８）前記バンプは、所定の領域の四隅においてそれ以外のバンプよりも径が大きい
前記（１）から（１５）のいずれかに記載の半導体パッケージ。
（１９）前記バンプは、所定の領域の外周部分においてそれ以外のバンプよりも径が大きい
前記（１）から（１５）のいずれかに記載の半導体パッケージ。
（２０）前記アンダーバンプ金属層は、前記複数の絶縁層のうち前記アンダーバンプ金属層の下部に面した絶縁層との界面に突起を備える
前記（１）から（１９）のいずれかに記載の半導体パッケージ。
（２１）前記アンダーバンプ金属層は、前記複数の絶縁層のうち前記最表層との界面に突起を備える
前記（１）から（２０）のいずれかに記載の半導体パッケージ。
（２２）前記バンプと前記アンダーバンプ金属層との間に張り出し形状を有するクッションパッドをさらに具備する前記（１）から（２１）のいずれかに記載の半導体パッケージ。
（２３）前記クッションパッドは、表面に凹凸部を備える
前記（２２）に記載の半導体パッケージ。
（２４）前記アンダーバンプ金属層は、第１の曲率半径を有するテーパ形状を備える
前記（１）から（２３）のいずれかに記載の半導体パッケージ。
（２５）前記アンダーバンプ金属層と前記再配線層との間を接続して第２の曲率半径を有するテーパ形状を備える金属柱をさらに具備する
前記（２４）に記載の半導体パッケージ。
（２６）複数の絶縁層と、前記複数の絶縁層のうち最表層の開口部において一部が露出してバンプに接続するアンダーバンプ金属層とを備えて、前記アンダーバンプ金属層の径が前記開口部の径より大きい半導体パッケージを具備する電子機器。
　１００　ＩＣ
　１０１　ウエハー
　１７０　封止樹脂
　１８０　絶縁層
　１９０　ＩＣパッド
　２１０、２２０、２３０、２４０　絶縁層
　３００　ＲＤＬ（Redistribution Layer：再配線層）
　３１０　ランド
　３９０　銅ピラー
　４００、４００Ｂ　アンダーバンプ金属層（ＵＢＭ：Under Bump Metal）
　４０１　ランド
　４０２　シード層
　４０３　金属柱
　４１０、４２０、４３０　突起
　４１１　キノコ状バンプ
　４１２　金属柱
　４９０、４９０Ａ、４９０Ｂ　バンプ
　４９１　半田
　４９２　ニッケル
　４９３　銅ピラーバンプ
　４９４　クッションパッド
　４９５　半田
　４９６　ニッケル
　４９７　銅
　４９８　液状樹脂
　４９９　樹脂
　５００　実装基板
　６１０　サポート材
　６２０、６３０　レジスト
　６４１　メタルマスク
　６４２　スキージ
　６４３　バリアシードメタル層
　６４４　フォトレジスト
　６４５　レジスト
　６４６　マスク
　６４７　レジスト
　６５１、６５２、６５４　メッキレジスト
　６５３　絶縁層
　６６０　樹脂印刷スクリーン
　６６１　バンプマスク
　６６２　ダイシングエリアマスク
　６６３　スキージ
　６７１、６７２　モールド金型
　６７９　離型フィルム
　７００　電子機器

Claims (26)

  1. 　複数の絶縁層と、
    　前記複数の絶縁層のうち最表層の開口部において一部が露出してバンプに接続するアンダーバンプ金属層とを具備し、
    　前記アンダーバンプ金属層の径は、前記開口部の径より大きい
    半導体パッケージ。
  2. 　前記アンダーバンプ金属層に接続する少なくとも１層の再配線層をさらに具備する請求項１記載の半導体パッケージ。
  3. 　前記アンダーバンプ金属層の径は、前記アンダーバンプ金属層に接続する前記再配線層におけるランドの径より大きい
    請求項２記載の半導体パッケージ。
  4. 　前記アンダーバンプ金属層の直下に前記再配線層の一部がオーバラップして配置される
    請求項２記載の半導体パッケージ。
  5. 　前記アンダーバンプ金属層は、前記バンプとの界面に突起を備える
    請求項１記載の半導体パッケージ。
  6. 　前記突起は、所定の平面形状を備える
    請求項５記載の半導体パッケージ。
  7. 　前記突起は、前記バンプに相対して逆テーパの柱形状を備える
    請求項５記載の半導体パッケージ。
  8. 　二次元状に複数配置される前記アンダーバンプ金属層と前記バンプとの接続部分のうち少なくとも一部を覆う樹脂をさらに具備する請求項１記載の半導体パッケージ。
  9. 　前記樹脂は、所定の領域の四隅に形成される
    請求項８記載の半導体パッケージ。
  10. 　前記樹脂は、所定の領域の外周部分に形成される
    請求項８記載の半導体パッケージ。
  11. 　前記バンプは、二次元状に複数配置される前記アンダーバンプ金属層と前記バンプとの接続部分のうち少なくとも一部において小判型の平面形状を備える
    請求項１記載の半導体パッケージ。
  12. 　前記小判型の平面形状を備えるバンプは、所定の領域の四隅に形成される
    請求項１１記載の半導体パッケージ。
  13. 　前記小判型の平面形状を備えるバンプは、所定の領域の外周部分に形成される
    請求項１１記載の半導体パッケージ。
  14. 　前記小判型の平面形状を備えるバンプは、所定の領域において放射状に広がる傾きを備える
    請求項１１記載の半導体パッケージ。
  15. 　前記バンプは、前記アンダーバンプ金属層との接続部分において金属柱バンプをさらに備える
    請求項１１記載の半導体パッケージ。
  16. 　前記バンプは、所定の領域の四隅においてそれ以外のバンプよりも高さが高い
    請求項１記載の半導体パッケージ。
  17. 　前記バンプは、所定の領域の外周部分においてそれ以外のバンプよりも高さが高い
    請求項１記載の半導体パッケージ。
  18. 　前記バンプは、所定の領域の四隅においてそれ以外のバンプよりも径が大きい
    請求項１記載の半導体パッケージ。
  19. 　前記バンプは、所定の領域の外周部分においてそれ以外のバンプよりも径が大きい
    請求項１記載の半導体パッケージ。
  20. 　前記アンダーバンプ金属層は、前記複数の絶縁層のうち前記アンダーバンプ金属層の下部に面した絶縁層との界面に突起を備える
    請求項１記載の半導体パッケージ。
  21. 　前記アンダーバンプ金属層は、前記複数の絶縁層のうち前記最表層との界面に突起を備える
    請求項１記載の半導体パッケージ。
  22. 　前記バンプと前記アンダーバンプ金属層との間に張り出し形状を有するクッションパッドをさらに具備する請求項１記載の半導体パッケージ。
  23. 　前記クッションパッドは、表面に凹凸部を備える
    請求項２２記載の半導体パッケージ。
  24. 　前記アンダーバンプ金属層は、第１の曲率半径を有するテーパ形状を備える
    請求項１記載の半導体パッケージ。
  25. 　前記アンダーバンプ金属層と前記再配線層との間を接続して第２の曲率半径を有するテーパ形状を備える金属柱をさらに具備する
    請求項２４記載の半導体パッケージ。
  26. 　複数の絶縁層と、前記複数の絶縁層のうち最表層の開口部において一部が露出してバンプに接続するアンダーバンプ金属層とを備えて、前記アンダーバンプ金属層の径が前記開口部の径より大きい半導体パッケージを具備する電子機器。
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