JP2016518730A - 上面および側壁保護のためのモールドを備える半導体デバイス - Google Patents

上面および側壁保護のためのモールドを備える半導体デバイス Download PDF

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Abstract

いくつかの実施態様が、基板と、基板に結合されるいくつかの金属層および誘電体層と、いくつかの金属層のうちの1つに結合されるパッドとを含む半導体デバイスを提供する。また、半導体デバイスは、パッドに結合される第1の金属層と、第1の金属再分配層に結合されるアンダーバンプメタライゼーション層とを含む。半導体デバイスはさらに、半導体デバイスの第1の表面と、半導体デバイスの少なくとも側部とを覆うモールド層を含む。いくつかの実施態様では、モールド層は、エポキシ層である。いくつかの実施態様では、半導体デバイスの第1の表面は半導体デバイスの上面である。いくつかの実施態様では、モールド層は、いくつかの金属層および誘電体層のうちの少なくとも1つの側部がモールド層で覆われるように、半導体デバイスの少なくとも側部を覆う。

Description

種々の特徴は、上面および側壁保護のためのモールドを備える半導体デバイスに関する。
基板の上にいくつかの金属層およびいくつかの誘電体層を堆積することによって、通常のダイが製造される。ダイはウェハレベルパッケージング(WLP:wafer level packaging)プロセスを用いることによって製造される。基板、金属層および誘電体層は、ダイの回路素子を形成するものである。1つのウェハ上に、通常、複数のダイが製造される。図1は、いくつかの未切断ダイ102を含むウェハ100の平面図を示す。各未切断ダイは基板と、金属層と、誘電体層とを含む。その後、ウェハ100は個々の/単一のダイに切断される。また、図1は、垂直スクライブライン102および水平スクライブライン104も示す。スクライブラインは、個々のダイ(たとえば、ダイ102)を製造するために切断されるウェハ100の部分である。
図2は、ウェハの側面図を示す。具体的には、図2は、ウェハ200の一部の側面図である。ウェハ200は、いくつかの金属層および誘電体層202と、パッド204と、パッシベーション層206と、第1の絶縁層208と、第1の金属層210と、第2の絶縁層212と、アンダーバンプメタライゼーション(UBM:under bump metallization)層214とを含む。また、図2は、ウェハ200上にハンダボール216も示す。具体的には、ハンダボール216はUBM層214に結合される。パッド204、第1の金属層210およびUBM層214は、導電性材料(たとえば、銅)である。第1の絶縁層208および第2の絶縁層212はポリイミド層(PI)、ポリベンズオキサゾール(PBO)、またはリパッシベーションのために用いられる他のポリマー層である。また、図2は、個々のダイを作製するために切断されることになるウェハ200の領域も示す。ウェハ200のこの領域はスクライブライン218によって示され、スクライブラインは図1のスクライブライン104〜106のいずれかに対応することができる。
ウェハ(たとえば、ウェハ100、200)を1つまたは複数のダイに切断するプロセス中に、ダイには大きな応力(たとえば、熱的応力、機械的応力)がかかる。ダイ上に結果として生じる応力は、金属層、誘電体層、パッシベーション層、UBM層および/またはハンダボールを含む、ダイおよび/またはパッケージの構成要素に影響を及ぼすおそれがある。ダイの金属層、誘電体層およびパッシベーション層は応力の影響を特に受けやすい。詳細には、低K(LK)誘電体または極低K(ELK)もしくは超低K(ULK)誘電体は、脆弱である傾向があり、応力を受けると容易く割れる/砕ける可能性がある。この応力の結果として、ダイは砕け、および/または割れる可能性があり、その結果として、不良のダイが生じる。
それゆえ、ダイの割れおよび/または砕けが拡大するのを阻止および/または防ぐ設計が必要とされている。
本明細書において開示される種々の特徴、装置および方法は、上面および側壁保護のためのモールドを備える半導体デバイスを提供する。
第1の例は、基板と、基板に結合されるいくつかの金属層および誘電体層と、いくつかの金属層のうちの1つに結合されるパッドとを含む半導体デバイスを提供する。また、半導体デバイスは、パッドに結合される第1の金属層と、第1の金属再分配層に結合されるアンダーバンプメタライゼーション(UBM)層とを含む。半導体デバイスはさらに、ダイの第1の表面と、半導体デバイスの少なくとも側部とを覆うモールド層を含む。
一態様によれば、モールド層はエポキシ層である。いくつかの実施態様では、モールド層は、透明エポキシ層である。
一態様によれば、半導体デバイスの第1の表面は半導体デバイスの上面である。
一態様によれば、モールド層は、いくつかの金属層および誘電体層のうちの少なくとも1つの側部がモールド層で覆われるように、半導体デバイスの少なくとも側部を覆う。
一態様によれば、半導体デバイスはさらに、いくつかの金属層のうちの1つに結合されるパッシベーション層と、パッシベーション層と第1の金属再分配層との間に位置する第1の絶縁層と、第1の金属再分配層とモールド層との間に位置する第2の絶縁層とを含む。いくつかの実施態様では、モールド層は、パッシベーション層の側部がモールド層で覆われるように、半導体デバイスの少なくとも側部を覆う。いくつかの実施態様では、モールド層は、第1の絶縁層の側部がモールド層で覆われるように、ダイの少なくとも側部を覆う。いくつかの実施態様では、モールド層は、第2の絶縁層の側部がモールド層で覆われるように、半導体デバイスの少なくとも側部を覆う。いくつかの実施態様では、第1の絶縁層は、少なくともポリイミド層、ポリベンズオキサゾール(PbO)層および/またはポリマー層のうちの1つである。
一態様によれば、半導体デバイスは、少なくともダイ、ダイパッケージ、集積回路(IC)および/またはインターポーザのうちの1つである。
一態様によれば、半導体デバイスは、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、定置端末、タブレットコンピュータおよび/またはラップトップコンピュータのうちの少なくとも1つに組み込まれる。
第2の例が、基板と、基板に結合されるいくつかの金属層および誘電体層と、いくつかの金属層のうちの1つに結合されるパッドと、パッドに結合される第1の金属再分配層と、第1の金属再分配層に結合されるアンダーバンプメタライゼーション(UBM)層と、切断プロセス中に装置が割れるのを防ぐための手段とを含む装置を提供し、防ぐための手段は、装置の第1の表面と、装置の少なくとも側部とを覆う。
一態様によれば、防ぐための手段はエポキシ層である。いくつかの実施態様では、防ぐための手段は、透明エポキシ層である。
一態様によれば、装置の第1の表面は装置の上面である。
一態様によれば、防ぐための手段は、いくつかの金属層および誘電体層のうちの少なくとも1つの側部が防ぐための手段で覆われるように、装置の少なくとも側部を覆う。
一態様によれば、その装置はさらに、いくつかの金属層のうちの1つに結合されるパッシベーション層と、パッシベーション層と第1の金属再分配層との間に位置する第1の絶縁層と、第1の金属再分配層とモールド層との間に位置する第2の絶縁層とを含む。いくつかの実施態様では、防ぐための手段は、パッシベーション層の側部が防ぐための手段で覆われるように、装置の少なくとも側部を覆う。いくつかの実施態様では、防ぐための手段は、第1の絶縁層の側部が防ぐための手段で覆われるように、装置の少なくとも側部を覆う。いくつかの実施態様では、防ぐための手段は、第2の絶縁層の側部が防ぐための手段で覆われるように、装置の少なくとも側部を覆う。いくつかの実施態様では、第1の絶縁層は、少なくともポリイミド層、ポリベンズオキサゾール(PbO)層および/またはポリマー層のうちの1つである。
一態様によれば、装置は、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、定置端末、タブレットコンピュータ、および/またはラップトップコンピュータのうちの少なくとも1つに組み込まれる。
第3の例は、半導体デバイスを提供するための方法を提供する。その方法は、基板を設ける。また、その方法は、基板に結合されるいくつかの金属層および誘電体層も設ける。その方法はさらに、いくつかの金属層のうちの1つに結合されるパッドを設ける。その方法は、パッドに結合される第1の金属再分配層を設ける。また、その方法は、第1の金属再分配層に結合されるアンダーバンプメタライゼーション(UBM)層も設ける。その方法はさらに、半導体デバイスの第1の表面と、半導体デバイスの少なくとも側部とを覆うモールド層を設ける。
一態様によれば、モールド層はエポキシ層である。いくつかの実施態様では、モールド層は、透明エポキシ層である。
一態様によれば、半導体デバイスの第1の表面は半導体デバイスの上面である。
一態様によれば、モールド層は、いくつかの金属層および誘電体層のうちの少なくとも1つの側部がモールド層で覆われるように、半導体デバイスの少なくとも側部を覆う。
一態様によれば、その方法はさらに、いくつかの金属層のうちの1つに結合されるパッシベーション層を設けることと、パッシベーション層と第1の金属再分配層との間に位置する第1の絶縁層を設けることと、第1の金属再分配層とモールド層との間に位置する第2の絶縁層を設けることとを含む。いくつかの実施態様では、モールド層は、パッシベーション層の側部がモールド層で覆われるように、半導体デバイスの少なくとも側部を覆う。いくつかの実施態様では、モールド層は、第1の絶縁層の側部がモールド層で覆われるように、半導体デバイスの少なくとも側部を覆う。いくつかの実施態様では、モールド層は、第2の絶縁層の側部がモールド層で覆われるように、半導体デバイスの少なくとも側部を覆う。いくつかの実施態様では、第1の絶縁層は、少なくともポリイミド層、ポリベンズオキサゾール(PbO)層および/またはポリマー層のうちの1つである。
一態様によれば、半導体デバイスは、少なくともダイ、ダイパッケージ、集積回路(IC)および/またはインターポーザのうちの1つである。
一態様によれば、半導体デバイスは、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、定置端末、タブレットコンピュータ、および/またはラップトップコンピュータのうちの少なくとも1つに組み込まれる。
種々の特徴、本質、および利点は、図面と併用されるとき、以下に詳細に記載する発明を実施するための形態から明らかになる場合があり、図面の中で、同様の参照文字は全体を通して相応に識別する。
未切断のダイを含むウェハを示す図である。 ダイの側面図である。 上面および側壁保護を提供するモールド層を含むダイの一例を示す図である。 上面および側壁保護を提供するモールド層を含むダイの別の例を示す図である。 上面および側壁保護を提供するモールド層を含むダイを設ける/製造するための例示的なシーケンスの一部を示す図である。 上面および側壁保護を提供するモールド層を含むダイを設ける/製造するための例示的なシーケンスの一部を示す図である。 上面および側壁保護を提供するモールド層を含むダイを設ける/製造するための例示的なシーケンスの一部を示す図である。 上面および側壁保護を提供するモールド層を含むダイを設ける/製造するための例示的なシーケンスの一部を示す図である。 上面および側壁保護を提供するモールド層を含むダイを設ける/製造するための例示的なシーケンスの一部を示す図である。 ウェハ上の4パスレーザシーケンスの例示的なシーケンスを示す図である。 ウェハ上の3パスレーザシーケンスの例示的なシーケンスを示す図である。 上面および側壁保護を提供するモールド層を含むダイを設ける/製造するための例示的な方法を示す図である。 上面および側壁保護を提供するモールド層を含むダイの別の例を示す図である。 上面および側壁保護を提供するモールド層を含むダイの別の例を示す図である。 上面および側壁保護を提供するモールド層を含むダイの別の例を示す図である。 本明細書において説明される半導体デバイス、ダイ、集積回路および/またはPCBを組み込むことができる種々の電子デバイスを示す図である。
以下の説明では、本開示の様々な態様の完全な理解を提供するために具体的な詳細が与えられる。しかしながら、態様はこれらの具体的な詳細なしに実践できることは当業者によって理解されるであろう。たとえば、態様が不要な詳細で不明瞭になることを回避するために、回路がブロック図で示される場合がある。他の場合には、本開示の態様を不明瞭にしないために、よく知られている回路、構造、および技法は、詳細に示されない場合がある。
(概説)
いくつかの新規の特徴は、基板と、基板に結合されるいくつかの金属層および誘電体層と、いくつかの金属層のうちの1つに結合されるパッドとを含む半導体デバイス(たとえば、ダイ、インターポーザ)に関連する。また、半導体デバイス(たとえば、ダイ)は、パッドに結合される第1の金属層と、第1の金属再分配層に結合されるアンダーバンプメタライゼーション(UBM)層とを含む。半導体デバイス(たとえば、ダイ)はさらに、半導体デバイス(たとえば、ダイ)の第1の表面と、半導体デバイス(たとえば、ダイ)の少なくとも側部とを覆うモールド層を含む。いくつかの実施態様では、モールド層はエポキシ層(たとえば、透明エポキシ層)である。いくつかの実施態様では、半導体デバイス(たとえば、ダイ)の第1の表面は、半導体デバイス(たとえば、ダイ)の上面である。いくつかの実施態様では、モールド層は、いくつかの金属層および誘電体層のうちの少なくとも1つの側部がモールド層で覆われるように、半導体デバイス(たとえば、ダイ)の少なくとも側部を覆う。いくつかの実施態様では、半導体デバイス(たとえば、ダイ)はさらに、いくつかの金属層のうちの1つに結合されるパッシベーション層と、パッシベーション層と第1の金属再分配層との間に位置する第1の絶縁層と、第1の金属再分配層とモールド層との間に位置する第2の絶縁層とを含む。
(上面および側壁保護のためのモールドを備える例示的なダイ)
図3は、ダイが割れる/砕けるのを防ぐ保護層を含むウェハの側面図を示す。具体的には、図3は、ウェハ300の一部の側面図である。ウェハ300は、基板301と、いくつかの金属層および誘電体層302と、パッド304と、パッシベーション層306と、第1の絶縁層308と、第1の金属再分配層310と、第2の絶縁層312と、アンダーバンプメタライゼーション(UBM)層314と、モールド層318とを含む。また、図3は、ウェハ300上にハンダボール316も示す。具体的には、ハンダボール316はUBM層314に結合される。パッド304、第1の金属再分配層310およびUBM層314は導電性材料(たとえば、銅)である。第1の絶縁層308および第2の絶縁層312はポリイミド層とすることができる。いくつかの実施態様では、第1の絶縁層308および第2の絶縁層312はポリベンズオキサゾール(PbO)層および/またはポリマー層とすることができる。
いくつかの実施態様では、モールド層318はエポキシから形成される。いくつかの実施態様では、モールド層318は透明エポキシから形成される。いくつかの実施態様では、透明エポキシは、光がエポキシを通り抜ける(たとえば、実質的に通り抜ける、50%より多く通り抜ける)ことができるようにするエポキシである。いくつかの実施態様では、透明エポキシは透過性エポキシである。いくつかの実施態様では、エポキシは不透明なエポキシとすることができる。不透明なエポキシは、いくつかの実施態様では、ある量の光(たとえば、50%未満)がエポキシを通り抜けることができるようにするエポキシとすることができる。いくつかの実施態様では、モールド層318は、ウェハが切断されるときに、ダイに構造的および機械的安定性を与える。さらに、透明エポキシを設けることによって、ダイを切断するときに、鋸を案内する機械が、エポキシ(たとえば、モールド層318)から透けて「見える」ようになり、それにより、いくつかの実施態様では、ダイを製造するコストを削減することができる。
また、図3は、個々のダイを作製するために切断されることになるウェハ300の領域も示す。ウェハ300のこの領域はスクライブライン320によって示される。スクライブライン320は、いかなる回路も含まないウェハ300の領域とすることができる。いくつかの実施態様では、ウェハ300が1つまたは複数のスクライブライン(たとえば、スクライブライン320)に沿って切断されると、すぐに上面および側壁保護を提供するように構成されるモールドを含むダイが設けられる/製造される。
図4は、ダイが割れる/砕けるのを防ぐ保護層を含むウェハの別の側面図を示す。いくつかの実施態様では、保護層は、ウェハまたはダイの構造的および機械的安定性を改善する/向上させる材料から形成される。たとえば、ウェハ/ダイ内の低k(LK)誘電体、極低k(ELK)または超低k(ULK)誘電体のいくつかと比べ脆弱でない材料から形成される保護層が、ダイの製造中に(たとえば、個々のダイへのウェハの切断中に)ウェハ/ダイが受ける応力(たとえば、熱的応力、機械的応力)のある量を吸収するさらなる構造、剛性、および機械的安定性を有するウェハ/ダイを提供することになる。このようにして、誘電体のうちのいくつかまたはすべてと比べ脆弱でない保護層(たとえば、モールド層)は、ウェハまたはダイが吸収することができる応力(たとえば、熱的応力、機械的応力)の量を増やし、それにより、ダイが割れる/砕ける可能性を小さくする。
図4は、ウェハがキャビティ/トレンチ領域を含むことを除いて、図3と同様である。具体的には、図4は、ウェハ400の一部の側面図である。ウェハ400は、基板401と、いくつかの金属層および誘電体層402と、パッド404と、パッシベーション層406と、第1の絶縁層408と、第1の金属再分配層410と、第2の絶縁層412と、アンダーバンプメタライゼーション(UBM)層414と、モールド層418とを含む。金属層および誘電体層402は下位金属層(たとえば、M1金属層、M2金属層、M3金属層、M4金属層、M5金属層、M6金属層、M7金属層)を含むことができる。また、図4は、ウェハ400上にハンダボール416も示す。具体的には、ハンダボール316はUBM層414に結合される。パッド404、第1の金属再分配層410およびUBM層414は導電性材料(たとえば、銅)である。第1の絶縁層408および第2の絶縁層412はポリイミド層とすることができる。いくつかの実施態様では、第1の絶縁層408および第2の絶縁層412はポリベンズオキサゾール(PbO)層および/またはポリマー層とすることができる。
いくつかの実施態様では、モールド層418はエポキシから形成される。いくつかの実施態様では、モールド層418は透明エポキシから形成される。図4にさらに示されるように、モールド層418はモールド領域422(たとえば、モールド層で満たされたキャビティ/トレンチ)を含む。いくつかの実施態様では、キャビティ/トレンチは異なる形状を有することができる。キャビティ/トレンチは充填機能を有することができる。すなわち、キャビティ/トレンチは、いくつかの実施態様では、モールド層418で満たされるように構成することができる。いくつかの実施態様では、モールド領域422は、異なる形状を有することができる(たとえば、モールド層で満たされるキャビティ/トレンチは異なる形状を有することができる)。モールド層418の領域422は、第2の絶縁層412と、第1の絶縁層408と、パッシベーション層406と、金属層および誘電体層402のうちの1つまたは複数とを横切る。
図4には示されないが、いくつかの実施態様では、領域422は、金属層および誘電体層402の全体を横切ることができる。いくつかの実施態様では、モールド層418は、ウェハが切断されるときに、ダイに構造的および機械的安定性を与え、それにより、ダイが割れる/砕ける可能性を小さくする。いくつかの実施態様では、これは、モールド層418の領域422が、ダイの他の材料のいくつか(たとえば、金属層および誘電体層402)と比べ脆弱でない材料から形成されるためである。いくつかの実施態様では、モールド層418のこのさらなる領域422は、ダイがダイの製造中に生じる場合がある応力(たとえば、熱的応力、機械的応力)を吸収するのを助け、それにより、ダイが砕ける/割れるのを防ぐ。さらに、透明エポキシを設けることによって、ダイを切断するときに、鋸を案内する機械が、エポキシ(たとえば、モールド層418)から透けて「見える」ようになり、それにより、いくつかの実施態様では、ダイを製造するコストを削減するのを助けることができる。
また、図4は、個々のダイを作製するために切断されることになるウェハ400の領域も示す。ウェハ400のこの領域はスクライブライン420によって示される。いくつかの実施態様では、スクライブライン420は、モールド層418の領域422と位置合わせされる。スクライブライン420は、いかなる回路も含まないウェハ400の領域とすることができる。いくつかの実施態様では、ウェハ400が1つまたは複数のスクライブライン(たとえば、スクライブライン420)に沿って切断されると、すぐに上面および側壁保護のために構成されるモールドを含むダイが設けられる/製造される。
図3および図4は、上面および側壁保護のためのモールド層を含む半導体デバイス(たとえば、ウェハ)の一例を示すことに留意されたい。いくつかの実施態様では、半導体デバイスは、ウェハ、ダイ、ダイパッケージ、集積回路(IC)および/またはインターポーザを含むことができる。いくつかの実施態様では、インターポーザは、能動回路素子を含む能動インターポーザとすることができる。したがって、図3および図4における上面および側壁保護を提供するように構成されるモールド層および/またはモールド領域は、他のタイプの半導体デバイスにおいて用いることもでき、ウェハおよびダイには限定されない。
上面および側壁保護を提供するように構成されるモールド層および/またはモールド領域を含むダイに切断することができるウェハを説明してきたが、ここで、そのようなダイを設ける/製造するためのシーケンスが、以下に説明される。
(上面および側壁保護のためのモールド層を含むダイを設ける/製造するための例示的なシーケンス)
いくつかの実施態様では、ウェハを個々のダイ(たとえば、単一のダイ)に切断することは、いくつかのプロセスを含む。図5A〜図5Eは、ウェハを個々のダイ(たとえば、単一のダイ)に切断するための例示的なシーケンスを示す。いくつかの実施態様では、図5A〜図5Eのシーケンスを用いて、図3、図4のダイまたは本開示において説明される他のダイを設ける/製造することができる。図5A〜図5Eのシーケンスを用いて、他の半導体デバイス(たとえば、インターポーザ)を設ける/製造することができることにも留意されたい。いくつかの実施態様では、そのような製造されたインターポーザは回路素子を含むことができる。
図5Aのステージ1において示されるように、基板(たとえば、基板501)が設けられる。いくつかの実装形態では、基板はウェハである。異なる実施態様は、基板のために異なる材料を用いることができる(たとえば、シリコン基板、ガラス基板)。
ステージ2において、基板上にいくつかの下位金属層および誘電体層(たとえば、下位金属層および誘電体層502)が設けられる。異なる実施態様は、異なる数の下位金属層および誘電体層(たとえば、M1金属層、M2金属層、M3金属層、M4金属層、M5金属層、M6金属層、M7金属層)を設けることができる。
ステージ3において、下位金属層および誘電体層502上に少なくとも1つのパッド(たとえば、パッド504)が設けられる。いくつかの実施態様では、パッドは、下位金属層のうちの1つ(たとえば、最上位の下位金属層、M7金属層)に結合される。いくつかの実施態様では、パッド504はアルミニウムパッドである。しかしながら、異なる実施態様は、パッド504のために異なる材料を用いることができる。異なる実施態様は、下位金属層および誘電体層502上にパッドを設けるために異なるプロセスを使用することができる。たとえば、いくつかの実施態様では、下位金属層および誘電体層502上にパッド504を設けるために、リソグラフィおよび/またはエッチングプロセスを用いることができる。
ステージ4において、下位金属層および誘電体層502上にパッシベーション層(たとえば、パッシベーション層506)が設けられる。異なる実施態様は、パッシベーション層のために異なる材料を使用することができる。ステージ4において示されるように、パッシベーション層406は、パッド504の少なくとも一部が露出するように、下位金属層および誘電体層502上に設けられる。
図5Bのステージ5において、パッシベーション層506およびパッド504上に第1の絶縁層(たとえば第1の絶縁層508)が設けられる。異なる実施態様は、第1の絶縁層508のために異なる材料を使用することができる。たとえば、第1の絶縁層508は、ポリベンズオキサゾール(PbO)層および/またはポリマー層とすることができる。
ステージ6において、第1の絶縁層508内にキャビティ(たとえば、キャビティ509)が設けられる/作製される。ステージ6においてさらに示されるように、キャビティ509はパッド504にわたって作製される。異なる実施態様は、キャビティ509を異なるように作製することができる。たとえば、キャビティ509は、第1の絶縁層508をエッチングすることによって設ける/作製することができる。
ステージ7において、第1の金属再分配層が設けられる。具体的には、第1の金属再分配層510が、パッド504および第1の絶縁層508にわたって設けられる。ステージ7において示されるように、第1の金属再分配層510はパッド504に結合される。いくつかの実施態様では、第1の金属再分配層510は銅層である。
図5Cのステージ8において、第1の絶縁層508および第1の金属再分配層510上に第2の絶縁層(たとえば、第2の絶縁層512)が設けられる。異なる実施態様は、第2の絶縁層512のために異なる材料を使用することができる。たとえば、第2の絶縁層512は、ポリベンズオキサゾール(PbO)層またはポリマー層とすることができる。
ステージ9において、第2の絶縁層512内にキャビティ(たとえば、キャビティ513)が設けられる/作製される。異なる実施態様は、キャビティ513を異なるように作製することができる。たとえば、キャビティ513は、第2の絶縁層512をエッチングすることによって設ける/作製することができる。
ステージ10において、アンダーバンプメタライゼーション(UBM)層が設けられる。具体的には、アンダーバンプメタライゼーション(UBM)層514が、第2の絶縁層512のキャビティ513内に設けられる。ステージ10において示されるように、UBM層514は、第1の金属再分配層510に結合される。いくつかの実施態様では、UBM層514は銅層である。
ステージ11において、UBM層上にハンダボールが設けられる。具体的には、ハンダボール516がUBM層514に結合される。
ステージ12において、ウェハ内にキャビティが設けられる/作製される。具体的には、第2の絶縁層512、第1の絶縁層508、第2の絶縁層506、下位金属層および誘電体層502のうちの1つ内にキャビティ522が作製される。異なる実施態様は、異なる形状を有するキャビティおよび/またはトレンチを有することができる。ステージ12においてさらに示されるように、キャビティ522はスクライブライン(たとえば、スクライブライン520)に沿って設けられる/作製される。上記で先に説明されたように、スクライブラインは、1つまたは複数のダイを設ける/製造するために切断されることになるウェハの領域である。異なる実施態様は、キャビティ/トレンチを設ける/作製するために異なるプロセスを使用することができる。たとえば、キャビティ522を作製するためにレーザを用いることができる。そのような事例では、レーザの数回のパスを用いて、キャビティ522を作製することができる。ウェハ内に1つまたは複数のキャビティ(たとえば、キャビティ522)を作製するためのレーザプロセスの例が、図6および図7においてさらに説明される。スクライブラインに沿ったキャビティは異なる実施態様においてウェハの異なる部分を横切る場合があることにも留意されたい。すなわち、いくつかの実施態様では、スクライブラインに沿ったキャビティ(たとえば、キャビティ522)は、異なる深さを有することができる。スクライブラインに沿ったキャビティの他の例が、図9〜図11においてさらに示される。
図5Eのステージ13において、ウェハ上にモールド層が設けられる。具体的には、ウェハ上にモールド層518が設けられる。いくつかの実施態様では、モールド層518はエポキシ(たとえば、透明エポキシ)である。ウェハ上にモールド層518が設けられるとき、キャビティ522はモールド材料で満たされ、モールド材料は、いくつかの実施態様ではスクライブライン520を表すことができるモールド領域524を形成する。異なる実施態様は、ダイに沿って異なる深さを有するモールド領域524を有することができ、モールド領域が図9〜図11においてさらに示される。
ステージ14に示されるように、モールド領域524に沿って(たとえば、スクライブライン520に沿った)ウェハの部分を切断するために、鋸(図示せず)が用いられる。いくつかの実施態様では、鋸(図示せず)は、モールド領域524(たとえば、スクライブライン520)に沿って、モールド層518と、第2の絶縁層512と、第1の絶縁層508と、パッシベーション層506と、金属層および誘電体層502と、基板501とを切断し、キャビティ/分離525を作製する。いくつかの実施態様では、鋸を用いてウェハを切断することによって、個々の/単一のダイ500を作製する。
ステージ14は、スクライブライン520に沿って鋸で切断した後に、モールド層518のある部分がダイ500の側面を覆うことも示す。具体的には、いくつかの実施態様では、モールド層518は、第2の絶縁層512、第1の絶縁層508、パッシベーション層506、そして下位金属層および誘電体層502のうちの少なくとも1つ(たとえば、M7金属層)の側面の一部を覆う。いくつかの実施態様では、モールド層518および/またはモールド領域524は、下位金属層および誘電体層502のある部分または全体を覆うことができる。
いくつかの実施態様では、モールド層518およびモールド領域524を(たとえば、ダイの上部および/またはダイの側壁に)設けることによって、ウェハまたはダイの構造的および機械的安定性を高め、結果として、切断プロセス中にダイが割れ、および/または砕ける可能性を小さくする。
(ウェハ上にスクライブラインと位置合わせされるキャビティを設ける/作製するための例示的なシーケンス)
上記のように、いくつかの実施態様では、ウェハを個々のダイ(たとえば、単一のダイ)に切断することは、いくつかのプロセスを含む。1つのそのようなプロセスは、スクライブラインに沿ってキャビティを作製することである。図5Dのステージ12は、そのようなキャビティを設ける/作製する一例を示す。図5Dのステージ12に示されるように、レーザを用いて、キャビティを作製することができる。異なる実施態様は、異なる形状および/または深さを有するキャビティを作製する/製造することができる。
図6および図7は、ウェハ内にキャビティを設ける/作製するための例示的なシーケンスを示す。いくつかの実施態様では、レーザによって作製されるキャビティは、モールド/モールド層(たとえば、エポキシ材料)で満たされる。具体的には、図6は、ウェハ上にキャビティを作製するための4パスシーケンスを示し、一方、図7はウェハ上にキャビティを作製するための3パスシーケンスを示す。
図6のステージ1に示されるように、第1のレーザ溝602および第2のレーザ溝604がウェハ600内に作製される。ステージ1は第1のレーザパスと呼ばれる場合がある。第1のレーザ溝602および第2のレーザ溝604はスクライブライン601に沿って作製される。第1のレーザ溝602および第2のレーザ溝604は同時に、または順次に作製することができる。いくつかの実施態様では、第1の設定における1つまたは複数のレーザを用いて、第1のレーザ溝602および第2のレーザ溝604を作製し、それらの溝はウェハ内のキャビティおよび/またはトレンチとすることができる。いくつかの実施態様では、レーザ溝602〜604は、第2の絶縁層、第1の絶縁層、パッシベーション層、そして下位金属層および誘電体層のうちの少なくとも1つのうちの1つまたは複数を横切ることができる。
図6のステージ2において、第3のレーザ溝612および第4のレーザ溝614がウェハ600内に作製される。ステージ2は、第2のレーザパスと呼ばれる場合もある。第3のレーザ溝612および第4のレーザ溝614はスクライブライン601に沿って作製される。第3のレーザ溝612および第4のレーザ溝614は同時に、または順次に作製することができる。いくつかの実施態様では、第2の設定(たとえば、第1の設定より高い/強力である第2の設定)における1つまたは複数のレーザを用いて、第3のレーザ溝612および第4のレーザ溝614を作製し、それらの溝はウェハ内のキャビティおよび/またはトレンチとすることができる。いくつかの実施態様では、レーザ溝612〜614は、第2の絶縁層、第1の絶縁層、パッシベーション層、そして下位金属層および誘電体層のうちの少なくとも1つのうちの1つまたは複数を横切ることができる。
図6のステージ3において、第5のレーザ溝622および第6のレーザ溝624がウェハ600内に作製される。ステージ3は、第3のレーザパスと呼ばれる場合もある。第5のレーザ溝622および第6のレーザ溝624はスクライブライン601に沿って作製される。第5のレーザ溝622および第6のレーザ溝624は同時に、または順次に作製することができる。いくつかの実施態様では、第3の設定(たとえば、第2の設定より高い/強力である第3の設定)における1つまたは複数のレーザを用いて、第5のレーザ溝622および第6のレーザ溝624を作製し、それらの溝はウェハ内のキャビティおよび/またはトレンチとすることができる。いくつかの実施態様では、レーザ溝622〜624は、第2の絶縁層、第1の絶縁層、パッシベーション層、そして下位金属層および誘電体層のうちの少なくとも1つのうちの1つまたは複数を横切ることができる。
図6のステージ4において、第7のレーザ溝632および第8のレーザ溝634がウェハ600内に作製される。ステージ4は、第4のレーザパスと呼ばれる場合もある。第7のレーザ溝632および第8のレーザ溝634はスクライブライン601に沿って作製される。第7のレーザ溝632および第8のレーザ溝634は同時に、または順次に作製することができる。いくつかの実施態様では、第4の設定(たとえば、第3の設定より高い/強力である第4の設定)における1つまたは複数のレーザを用いて、第7のレーザ溝632および第8のレーザ溝634を作製し、それらの溝はウェハ内のキャビティおよび/またはトレンチとすることができる。いくつかの実施態様では、レーザ溝632〜634は、第2の絶縁層、第1の絶縁層、パッシベーション層、そして下位金属層および誘電体層のうちの少なくとも1つのうちの1つまたは複数を横切ることができる。
いくつかの実施態様では、レーザ溝602〜634は図5Dのキャビティ522を画定する/作製することができる。レーザ溝602〜634は、モールド材料で満たすことができ図9のモールド領域922を形成するキャビティを、モールド材料で満たすことができ図10のモールド領域1022を形成するキャビティを、および/またはモールド材料で満たすことができ図11のモールド領域1122を形成するキャビティを画定する/作製することもできる。モールド材料で満たすことができるこれらのキャビティが以下でさらに説明される。
いくつかの実施態様では、4パスレーザシーケンスの代わりに、3パスレーザシーケンスを用いて、ウェハ内にキャビティを設ける/作製することができる。上記のように、図7は、そのような3パスレーザシーケンスの一例を示す。
図7のステージ1に示されるように、第1のレーザ溝702および第2のレーザ溝704がウェハ700内に作製される。ステージ1は第1のレーザパスと呼ばれる場合がある。第1のレーザ溝702および第2のレーザ溝704はスクライブライン701に沿って作製される。第1のレーザ溝702および第2のレーザ溝704は同時に、または順次に作製することができる。いくつかの実施態様では、第1の設定における1つまたは複数のレーザを用いて、第1のレーザ溝702および第2のレーザ溝704を作製し、それらの溝はウェハ内のキャビティおよび/またはトレンチとすることができる。いくつかの実施態様では、レーザ溝702〜704は、第2の絶縁層、第1の絶縁層、パッシベーション層、そして下位金属層および誘電体層のうちの少なくとも1つのうちの1つまたは複数を横切ることができる。
図7のステージ2において、第3のレーザ溝712および第4のレーザ溝714がウェハ700内に作製される。ステージ2は、第2のレーザパスと呼ばれる場合もある。第3のレーザ溝712および第4のレーザ溝714はスクライブライン701に沿って作製される。第3のレーザ溝712および第4のレーザ溝714は同時に、または順次に作製することができる。いくつかの実施態様では、第2の設定(たとえば、第2の設定は第1の設定より高い/強力である)における1つまたは複数のレーザを用いて、第3のレーザ溝712および第4のレーザ溝714を作製し、それらの溝はウェハ内のキャビティおよび/またはトレンチとすることができる。いくつかの実施態様では、レーザ溝712〜714は、第2の絶縁層、第1の絶縁層、パッシベーション層、そして下位金属層および誘電体層のうちの少なくとも1つのうちの1つまたは複数を横切ることができる。
図7のステージ3において、第5のレーザ溝722および第6のレーザ溝724がウェハ700内に作製される。ステージ3は、第3のレーザパスと呼ばれる場合もある。第5のレーザ溝722および第6のレーザ溝724はスクライブライン701に沿って作製される。第5のレーザ溝722および第6のレーザ溝724は同時に、または順次に作製することができる。いくつかの実施態様では、第3の設定(たとえば、第2の設定より高い/強力である第3の設定)における1つまたは複数のレーザを用いて、第5のレーザ溝722および第6のレーザ溝724を作製し、それらの溝はウェハ内のキャビティおよび/またはトレンチとすることができる。いくつかの実施態様では、レーザ溝722〜724は、第2の絶縁層、第1の絶縁層、パッシベーション層、そして下位金属層および誘電体層のうちの少なくとも1つのうちの1つまたは複数を横切ることができる。
いくつかの実施態様では、レーザ溝702〜724は図5Dのキャビティ522を画定する/作製することができる。レーザ溝702〜724は、モールド材料で満たすことができ図9のモールド領域922を形成するキャビティを、モールド材料で満たすことができ図10のモールド領域1022を形成するキャビティを、および/またはモールド材料で満たすことができ図11のモールド領域1122を形成するキャビティを画定する/作製することができる。モールド材料で満たすことができるこれらのキャビティが以下でさらに説明される。
上面および側壁保護のためのモールド層および/またはモールド領域を含むダイを設ける/製造するためのシーケンスを説明してきたが、ここで、上面および側壁保護のためのモールド層および/またはモールド領域を含むダイを設ける/製造するための方法が以下で説明される。
(上面および側壁保護のためのモールド層を含むダイを設ける/製造するための例示的な方法)
上記のように、いくつかの実施態様では、ウェハを個々のダイ(たとえば、単一のダイ)に切断することは、いくつかのプロセスを含む。図8は、ウェハを個々のダイ(たとえば、単一のダイ)に切断するための例示的な方法を示す。いくつかの実施態様では、図8の方法を用いて、図3、図4のダイまたは本開示において説明される他のダイを設ける/製造することができる。
この方法は(805において)基板(たとえば、基板501)を設ける。いくつかの実施態様では、(805において)基板を設けることは、ウェハ(たとえば、シリコンウェハ)を設けることを含む。しかしながら、異なる実施態様は、基板のために異なる材料を用いることができる(たとえば、ガラス基板)。その後、その方法はオプションで、(810において)基板内と、基板上のいくつかの下位金属層および誘電体層内とに回路素子を設ける。異なる実施態様は、異なる数の下位金属層および誘電体層(たとえば、M1〜M7金属層)を設けることができる。いくつかの実施態様では、(810において)回路素子を設けることは無視することができる。たとえば、基板/ウェハからインターポーザが製造されるとき、いくつかの実施態様は、回路素子を設けることを省く(たとえば、能動回路素子を製造することを省く)ことができる。そのような場合、いくつかの実施態様は、下位金属層および誘電体層を設けるが、回路素子を設けない場合がある。しかしながら、いくつかの実施態様では、インターポーザは能動回路素子を含む場合があることに留意されたい。
その方法はさらに、(815において)下位金属層および誘電体層のうちの1つ(たとえば、M7金属層)上に少なくとも1つのパッド(たとえば、パッド504)を設ける。いくつかの実施態様では、(815において)パッドを設けることは、パッドを下位金属層のうちの1つ(たとえば、最上位の下位金属層、M7金属層)に結合することを含む。いくつかの実施態様では、パッドはアルミニウムパッドである。しかしながら、異なる実施態様は、パッドのために異なる材料を使用することができる。さらに、異なる実施態様は、下位金属層および誘電体層上にパッドを設けるために異なるプロセスを用いることができる。たとえば、いくつかの実施態様では、(815において)下位金属層および誘電体層上にパッドを設けるために、リソグラフィおよび/またはエッチングプロセスを用いることができる。
その方法は、(820において)パッシベーション層(たとえば、パッシベーション層506)、第1の絶縁層(たとえば、第1の絶縁層508)、再分配層(たとえば、再分配層510)および第2の絶縁層(たとえば、第2の絶縁層512)を設ける。異なる実施態様は、パッシベーション層のために異なる材料を使用することができる。いくつかの実施態様では、パッシベーション層は、パッドの少なくとも一部が露出するように、下位金属層および誘電体層上に設けられる。いくつかの実施態様では、金属再分配層は、パッドおよび第1の絶縁層にわたって設けられる。いくつかの実施態様では、金属再分配層はパッドに結合される。いくつかの実施態様では、金属再分配層は銅層である。
異なる実施態様は、第1の絶縁層および第2の絶縁層のために異なる材料を用いることができる。たとえば、第1の絶縁層および第2の絶縁層は、ポリベンズオキサゾール(PbO)層および/またはポリマー層とすることができる。
その後、その方法は、(825において)アンダーバンプメタライゼーション(UBM)層を設ける。いくつかの実施態様では、(825において)UBM層を設けることは、UBM層を金属再分配層に結合することを含む。いくつかの実施態様では、UBM層は銅層である。その方法はさらに、(830において)UBM層上にハンダボールを設ける。
その後、その方法は(835において)ウェハ内に少なくとも1つの溝/キャビティを設ける。いくつかの実施態様では、(835において)少なくとも1つの溝/キャビティを設けることは、ウェハのスクライブラインに沿ってキャビティ(たとえば、キャビティ522)を作製することを含む。いくつかの実施態様では、(835において)少なくとも1つの溝/キャビティを設けることは、レーザを用いて溝/キャビティを作製することを含む。いくつかの実施態様では、少なくとも1つの溝/キャビティは、第2の絶縁層、第1の絶縁層、パッシベーション層、そしてウェハの下位金属層および誘電体層のうちの少なくとも1つのうちの1つまたは複数を横切ることができる。図6および図7は、ウェハ内に(835において)少なくとも1つの溝/キャビティを設けるためのレーザシーケンスの例を示す。
この方法はさらに、(840において)側面のうちの上面にモールド層を設ける。いくつかの実施態様では、モールド層はエポキシ(たとえば、透明エポキシ)である。(840において)ウェハ上にモールド層が設けられるとき、溝/キャビティはモールド材料で満たされ、モールド材料は、いくつかの実施態様ではスクライブラインを表すことができるモールド領域(たとえば、モールド領域424、モールド領域524)を形成する。
その後、その方法は、(845において)1つまたは複数のスクライブラインに沿ってウェハを切断する(たとえば、モールド材料を含む溝/キャビティによって画定されるモールド領域に沿ったウェハの部分を切断する)。いくつかの実施態様では、(845において)モールド領域(たとえば、スクライブライン520)に沿って、モールド層と、第2の絶縁層と、第1の絶縁層と、パッシベーション層と、金属層および誘電体層と、基板とを切断し、ダイを作製するために、鋸が用いられる。いくつかの実施態様では、(845において)スクライブラインに沿って鋸で切断した後に、モールド層のある部分がダイの側面を覆うことができる。具体的には、いくつかの実施態様では、モールド層は、第2の絶縁層、第1の絶縁層、パッシベーション層、そして下位金属層および誘電体層のうちの少なくとも1つの側面の一部を覆うことができる。
いくつかの実施態様では、モールド層を(たとえば、ダイの上部および/またはダイの側壁に)設けることによって、ウェハまたはダイの構造的および機械的安定性を高め、結果として、切断プロセス中にダイが砕ける可能性を小さくする。
(上面および側壁保護のためのモールド層を含む例示的なダイ)
上記のように、スクライブラインに沿ったキャビティは、異なる実施態様においてウェハの異なる部分を横切る場合がある。すなわち、いくつかの実施態様では、スクライブラインに沿ったキャビティは、異なる深さを有することができる。スクライブラインに沿ったキャビティの種々の例が、図9〜図11においてさらに示される。
図9は、ダイ900の側面を覆うモールド層を含むダイを示す。具体的には、モールド層は第2の絶縁層、第1の絶縁層およびパッシベーション層の側面の一部を覆う。
図9のステージ1において示されるように、ウェハが、基板901と、下位金属層および誘電体層902と、パッド904と、パッシベーション層906と、第1の絶縁層908と、再分配層910と、第2の絶縁層912と、アンダーバンプメタライゼーション(UBM)層914とを含む。ハンダボール916がUBM層914に結合される。
図9のステージ1は、第2の絶縁層912およびUBM層914を覆うモールド層918も示す。また、モールド層918は、第2の絶縁層912、第1の絶縁層908と、そしてパッシベーション層906の少なくとも一部を横切るモールド領域922も含む。領域922は、いくつかの実施態様では、ウェハ内のスクライブラインを表すことができる。
図9のステージ2が、スクライブライン(たとえば、スクライブライン920)に沿って切断されたウェハを示す。ステージ2において示されるように、切断後に、モールド層918の部分がダイの側面の部分を覆うことができる。具体的には、モールド層918および/またはモールド領域922は、いくつかの実施態様では、第2の絶縁層912、第1の絶縁層908と、パッシベーション層906、および下位金属層および誘電体層902の側面の一部を覆うことができる。いくつかの実施態様では、モールド層918およびモールド領域922を(たとえば、ダイの上部および/またはダイの側壁に)設けることによって、ウェハまたはダイの構造的および機械的安定性を高め、結果として、切断プロセス中にダイが砕ける可能性を小さくする。
図10は、ダイ1000の側面を覆うモールド層を含むダイを示す。具体的には、モールド層は第2の絶縁層、第1の絶縁層およびパッシベーション層の側面の一部を覆う。
図10のステージ1において示されるように、ウェハが、基板1001と、下位金属層および誘電体層1002と、パッド1004と、パッシベーション層1006と、第1の絶縁層1008と、再分配層1010と、第2の絶縁層1012と、アンダーバンプメタライゼーション(UBM)層1014とを含む。ハンダボール1016がUBM層1014に結合される。
図10のステージ1は、第2の絶縁層1012およびUBM層1014を覆うモールド層1018も示す。また、モールド層1018は、第2の絶縁層1012と、第1の絶縁層1008の少なくとも一部とを横切るモールド領域1022も含む。モールド領域1022は、いくつかの実施態様では、ウェハ内のスクライブラインを表すことができる。
図10のステージ2が、スクライブライン(たとえば、スクライブライン1020)に沿って切断されたウェハを示す。ステージ2において示されるように、切断後に、モールド層1018の部分がダイの側面の部分を覆うことができる。具体的には、モールド層1018および/またはモールド領域1022は、第2の絶縁層1012および第1の絶縁層1008の側面の一部を覆うことができる。いくつかの実施態様では、モールド層1018および/またはモールド領域1022を(たとえば、ダイの上部および/またはダイの側壁に)設けることによって、ウェハまたはダイの構造的および機械的安定性を高め、結果として、切断プロセス中にダイが砕ける可能性を小さくする。
図11は、ダイ1100の側面を覆うモールド層を含むダイを示す。具体的には、モールド層は第2の絶縁層、第1の絶縁層およびパッシベーション層の側面の一部を覆う。
図11のステージ1において示されるように、ウェハが、基板1101と、下位金属層および誘電体層1102と、パッド1104と、パッシベーション層1106と、第1の絶縁層1108と、再分配層1110と、第2の絶縁層1112と、アンダーバンプメタライゼーション(UBM)層1114とを含む。ハンダボール1116がUBM層1114に結合される。
図11のステージ1は、第2の絶縁層1112およびUBM層1114を覆うモールド層1118も示す。また、モールド層1118は、第2の絶縁層1112の少なくとも一部を横切るモールド領域1122も含む。モールド領域1122は、いくつかの実施態様では、ウェハ内のスクライブラインを表すことができる。
図11のステージ2が、スクライブライン(たとえば、スクライブライン1120)に沿って切断されたウェハを示す。ステージ2において示されるように、切断後に、モールド層1118および/またはモールド領域1122の部分がダイの側面の部分を覆うことができる。具体的には、モールド層1118および/またはモールド領域1122は、第2の絶縁層1112の側面の一部を覆うことができる。いくつかの実施態様では、モールド層1118および/またはモールド領域1122を(たとえば、ダイの上部および/またはダイの側壁に)設けることによって、ウェハまたはダイの構造的および機械的安定性を高め、結果として、切断プロセス中にダイが砕ける可能性を小さくする。
(例示的な電子デバイス)
図12は、上記の半導体デバイス、集積回路、ダイ、インターポーザ、またはパッケージのいずれかと統合することができる種々の電子デバイスを示す。たとえば、モバイルフォン1202、ラップトップコンピュータ1204、および定置端末1206は、本明細書において説明されるような集積回路(IC)1200を含むことができる。IC1200は、たとえば、本明細書において説明される集積回路、ダイ、またはパッケージのうちのいずれかとすることができる。図12に示されるデバイス1202、1204、1206は、例にすぎない。これらに限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、メータ読取り機器などの定置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、またはデータもしくはコンピュータ命令の保存もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せを含む他の電子デバイスが、IC1200を備えることもできる。
図3、図4、図5A〜図5E、図6、図7、図8、図9、図10、図11および/または図12に示される構成要素、ステップ、特徴および/または機能のうちの1つまたは複数は、単一の構成要素、ステップ、特徴または機能に再構成し、および/または組み合わせることができるか、あるいは、いくつかの構成要素、ステップ、または機能において具現化することができる。本発明から逸脱することなく、さらなる要素、構成要素、ステップ、および/または機能を追加することもできる。本開示における図3、図4、図5A〜図5E、図6、図7、図8、図9、図10、図11および/または図12と、その対応する説明とは、ダイおよび/またはICに限定されないことにも留意されたい。いくつかの実施態様では、図3、図4、図5A〜図5E、図6、図7、図8、図9、図10、図11および/または図12と、その対応する説明とは、半導体デバイスを製造し、作製し、設け、生産するために用いることができる。いくつかの半導体デバイスは、ダイ、ダイパッケージ、集積回路(IC)、ウェハおよび/またはインターポーザを含むことができる。いくつかの実施態様では、インターポーザは、回路素子を含む能動インターポーザとすることができる。
「例示的な」という言葉は、「例、事例、または例示として機能すること」を意味するように本明細書で使用される。「例示的な」として本明細書で説明されるいかなる実施態様または態様も、必ずしも本開示の他の態様よりも好ましいまたは有利なものと解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられた特徴、利点または動作モードを含むことを必要とするとは限らない。「結合された」という用語は、2つの物体間の直接的または間接的な結合を指すために本明細書で使用される。たとえば、物体Aが物体Bに物理的に接触し、物体Bが物体Cに接触する場合、物体AとCとは、互いに物理的に直接接触していなくても、それでも互いに結合するものと見なすことができる。
また、実施形態は、フローチャート、流れ図、構造図、またはブロック図として示されるプロセスとして説明される場合があることに留意されたい。フローチャートは動作を順次プロセスとして説明する場合があるが、動作の多くは並行してまたは同時に実行することができる。さらに、動作の順序は並び替えることができる。プロセスは、その動作が完了したときに終了する。
本明細書において説明される本発明の様々な特徴は、本発明から逸脱することなく様々なシステムにおいて実施することができる。上記の本開示の態様は例にすぎず、本発明を限定するものと解釈されるべきでないことに留意されたい。本開示の態様の説明は、例示的なものであり、特許請求の範囲を限定するものではない。したがって、本教示は、他のタイプの装置に容易に適用することができ、多くの代替形態、変更形態、および変形形態が当業者には明らかであろう。
100 ウェハ
102 未切断ダイ
104 水平スクライブライン
106 垂直スクライブライン
200 ウェハ
202 金属層および誘電体層
204 パッド
206 パッシベーション層
208 第1の絶縁層
210 第1の金属層
212 第2の絶縁層
214 アンダーバンプメタライゼーション(UBM)層
216 ハンダボール
218 スクライブライン
300 ウェハ
302 金属層および誘電体層
304 パッド
306 パッシベーション層
208 第1の絶縁層
310 第1の金属再分配層
312 第2の絶縁層
314 アンダーバンプメタライゼーション(UBM)層
316 ハンダボール
318 モールド層
320 スクライブライン
400 ウェハ
402 金属層および誘電体層
404 パッド
406 パッシベーション層
408 第1の絶縁層
410 第1の金属再分配層
412 第2の絶縁層
414 アンダーバンプメタライゼーション(UBM)層
416 ハンダボール
418 モールド層
420 スクライブライン
422 モールド領域
500 ダイ
501 基板
502 下位金属層および誘電体層
504 パッド
506 パッシベーション層
508 第1の絶縁層
509 キャビティ
510 第1の金属再分配層
512 第2の絶縁層
513 キャビティ
514 アンダーバンプメタライゼーション(UBM)層
516 ハンダボール
518 モールド層
520 スクライブライン
522 キャビティ
524 モールド領域
525 キャビティ/分離
600 ウェハ
601 スクライブライン
602 第1のレーザ溝
604 第2のレーザ溝
612 第3のレーザ溝
614 第4のレーザ溝
622 第5のレーザ溝
624 第6のレーザ溝
632 第7のレーザ溝
634 第8のレーザ溝
700 ウェハ
701 スクライブライン
702 第1のレーザ溝
704 第2のレーザ溝
712 第3のレーザ溝
714 第4のレーザ溝
722 第5のレーザ溝
724 第6のレーザ溝
900 ダイ
901 基板
902 下位金属層および誘電体層
904 パッド
906 パッシベーション層
908 第1の絶縁層
910 第1の金属再分配層
912 第2の絶縁層
914 アンダーバンプメタライゼーション(UBM)層
916 ハンダボール
918 モールド層
920 スクライブライン
922 モールド領域
1022 モールド領域
1122 モールド領域
1000 ダイ
1001 基板
1002 下位金属層および誘電体層
1004 パッド
1006 パッシベーション層
1008 第1の絶縁層
1010 第1の金属再分配層
1012 第2の絶縁層
1014 アンダーバンプメタライゼーション(UBM)層
1016 ハンダボール
1018 モールド層
1020 スクライブライン
1022 モールド領域
1100 ダイ
1101 基板
1102 下位金属層および誘電体層
1104 パッド
1106 パッシベーション層
1108 第1の絶縁層
1110 第1の金属再分配層
1112 第2の絶縁層
1114 アンダーバンプメタライゼーション(UBM)層
1116 ハンダボール
1018 モールド層
1120 スクライブライン
1122 モールド領域
1200 集積回路(IC)
1202 モバイルフォン
1204 ラップトップコンピュータ
1206 定置端末

Claims (35)

  1. 半導体デバイスであって、
    基板と、
    前記基板に結合される複数の金属層および誘電体層と、
    前記複数の金属層のうちの1つに結合されるパッドと、
    前記パッドに結合される第1の金属再分配層と、
    前記第1の金属再分配層に結合されるアンダーバンプメタライゼーション(UBM)層と、
    前記半導体デバイスの第1の表面と、前記半導体デバイスの少なくとも側部とを覆うモールド層とを備える、半導体デバイス。
  2. 前記モールド層がエポキシ層である、請求項1に記載の半導体デバイス。
  3. 前記モールド層が透明エポキシ層である、請求項1に記載の半導体デバイス。
  4. 前記半導体デバイスの前記第1の表面が前記半導体デバイスの上面である、請求項1に記載の半導体デバイス。
  5. 前記モールド層が、前記複数の金属層および誘電体層のうちの少なくとも1つの側部が前記モールド層で覆われるように、前記半導体デバイスの前記少なくとも側部を覆う、請求項1に記載の半導体デバイス。
  6. 前記複数の金属層のうちの1つに結合されるパッシベーション層と、
    前記パッシベーション層と前記第1の金属再分配層との間に位置する第1の絶縁層と、
    前記第1の金属再分配層と前記モールド層との間に位置する第2の絶縁層とをさらに備える、請求項1に記載の半導体デバイス。
  7. 前記モールド層が、前記パッシベーション層の側部が前記モールド層で覆われるように、前記半導体デバイスの前記少なくとも側部を覆う、請求項6に記載の半導体デバイス。
  8. 前記モールド層が、前記第1の絶縁層の側部が前記モールド層で覆われるように、前記半導体デバイスの前記少なくとも側部を覆う、請求項6に記載の半導体デバイス。
  9. 前記モールド層が、前記第2の絶縁層の側部がモールド層で覆われるように、前記半導体デバイスの前記少なくとも側部を覆う、請求項6に記載の半導体デバイス。
  10. 前記第1の絶縁層が、少なくともポリイミド層、ポリベンズオキサゾール(PbO)層および/またはポリマー層のうちの1つである、請求項6に記載の半導体デバイス。
  11. 前記半導体デバイスが、少なくともダイ、ダイパッケージ、集積回路(IC)、ウェハおよび/またはインターポーザのうちの1つである、請求項1に記載の半導体デバイス。
  12. 前記半導体デバイスが、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、定置端末、タブレットコンピュータ、および/またはラップトップコンピュータのうちの少なくとも1つに組み込まれる、請求項1に記載の半導体デバイス。
  13. 装置であって、
    基板と、
    前記基板に結合される複数の金属層および誘電体層と、
    前記複数の金属層のうちの1つに結合されるパッドと、
    前記パッドに結合される第1の金属再分配層と、
    前記第1の金属再分配層に結合されるアンダーバンプメタライゼーション(UBM)層と、
    切断プロセス中に前記装置が割れるのを防ぐための手段であって、前記装置の第1の表面と、前記装置の少なくとも側部とを覆う、防ぐための手段とを備える、装置。
  14. 前記防ぐための手段がエポキシ層である、請求項13に記載の装置。
  15. 前記防ぐための手段が透明エポキシ層である、請求項13に記載の装置。
  16. 前記装置の前記第1の表面が前記装置の上面である、請求項13に記載の装置。
  17. 前記防ぐための手段が、前記複数の金属層および誘電体層のうちの少なくとも1つの側部が前記防ぐための手段で覆われるように、前記装置の前記少なくとも側部を覆う、請求項13に記載の装置。
  18. 前記複数の金属層のうちの1つに結合されるパッシベーション層と、
    前記パッシベーション層と前記第1の金属再分配層との間に位置する第1の絶縁層と、
    前記第1の金属再分配層と前記モールド層との間に位置する第2の絶縁層とをさらに備える、請求項13に記載の装置。
  19. 前記防ぐための手段が、前記パッシベーション層の側部が前記防ぐための手段で覆われるように、前記装置の前記少なくとも側部を覆う、請求項18に記載の装置。
  20. 前記防ぐための手段が、前記第1の絶縁層の側部が前記防ぐための手段で覆われるように、前記装置の前記少なくとも側部を覆う、請求項18に記載の装置。
  21. 前記防ぐための手段が、前記第2の絶縁層の側部が前記防ぐための手段で覆われるように、前記装置の前記少なくとも側部を覆う、請求項18に記載の装置。
  22. 前記第1の絶縁層が、少なくともポリイミド層、ポリベンズオキサゾール(PbO)層および/またはポリマー層のうちの1つである、請求項18に記載の装置。
  23. 前記装置が、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、定置端末、タブレットコンピュータ、および/またはラップトップコンピュータのうちの少なくとも1つに組み込まれる、請求項13に記載の装置。
  24. 半導体デバイスを設けるための方法であって、
    基板を設けるステップと、
    前記基板に結合される複数の金属層および誘電体層を設けるステップと、
    前記複数の金属層のうちの1つに結合されるパッドを設けるステップと、
    前記パッドに結合される第1の金属再分配層を設けるステップと、
    前記第1の金属再分配層に結合されるアンダーバンプメタライゼーション(UBM)層を設けるステップと、
    前記半導体デバイスの第1の表面と、前記半導体デバイスの少なくとも側部とを覆うモールド層を設けるステップとを含む、方法。
  25. 前記モールド層がエポキシ層である、請求項24に記載の方法。
  26. 前記モールド層が透明エポキシ層である、請求項24に記載の方法。
  27. 前記半導体デバイスの前記第1の表面が前記半導体デバイスの上面である、請求項24に記載の方法。
  28. 前記モールド層が、前記複数の金属層および誘電体層のうちの少なくとも1つの側部が前記モールド層で覆われるように、前記半導体デバイスの前記少なくとも側部を覆う、請求項24に記載の方法。
  29. 前記複数の金属層のうちの1つに結合されるパッシベーション層を設けるステップと、
    前記パッシベーション層と前記第1の金属再分配層との間に位置する第1の絶縁層を設けるステップと、
    前記第1の金属再分配層と前記モールド層との間に位置する第2の絶縁層を設けるステップとをさらに含む、請求項24に記載の方法。
  30. 前記モールド層が、前記パッシベーション層の側部が前記モールド層で覆われるように、前記半導体デバイスの前記少なくとも側部を覆う、請求項29に記載の方法。
  31. 前記モールド層が、前記第1の絶縁層の側部が前記モールド層で覆われるように、前記半導体デバイスの前記少なくとも側部を覆う、請求項29に記載の方法。
  32. 前記モールド層が、前記第2の絶縁層の側部が前記モールド層で覆われるように、前記半導体デバイスの前記少なくとも側部を覆う、請求項29に記載の方法。
  33. 前記第1の絶縁層が、少なくともポリイミド層、ポリベンズオキサゾール(PbO)層および/またはポリマー層のうちの1つである、請求項29に記載の方法。
  34. 前記半導体デバイスが、少なくともダイ、ダイパッケージ、集積回路(IC)、ウェハおよび/またはインターポーザのうちの1つである、請求項24に記載の方法。
  35. 前記半導体デバイスが、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、定置端末、タブレットコンピュータ、および/またはラップトップコンピュータのうちの少なくとも1つに組み込まれる、請求項24に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018168316A1 (ja) * 2017-03-13 2018-09-20 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2022249526A1 (ja) * 2021-05-25 2022-12-01 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージおよび電子機器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10720495B2 (en) * 2014-06-12 2020-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10128207B2 (en) * 2015-03-31 2018-11-13 Stmicroelectronics Pte Ltd Semiconductor packages with pillar and bump structures
CN106505055B (zh) * 2015-09-08 2019-08-27 中芯国际集成电路制造(天津)有限公司 半导体结构及其形成方法
US20190131247A1 (en) * 2017-10-31 2019-05-02 Microchip Technology Incorporated Semiconductor Wafer Cutting Using A Polymer Coating To Reduce Physical Damage
KR102600001B1 (ko) 2018-10-18 2023-11-08 삼성전자주식회사 스크라이브 레인을 포함하는 반도체 칩
US20210210449A1 (en) * 2020-01-03 2021-07-08 Qualcomm Incorporated Thermal compression flip chip bump
US12021013B2 (en) * 2021-01-29 2024-06-25 Mediatek Inc. Ball pad design for semiconductor packages

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135742A (ja) * 1999-11-01 2001-05-18 Toppan Printing Co Ltd 半導体装置の製造方法
JP2001144213A (ja) * 1999-11-16 2001-05-25 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2007335830A (ja) * 2006-05-19 2007-12-27 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009111333A (ja) * 2007-10-12 2009-05-21 Panasonic Corp 半導体装置
JP2009231791A (ja) * 2007-09-21 2009-10-08 Casio Comput Co Ltd 半導体装置およびその製造方法
US20090298234A1 (en) * 2008-05-27 2009-12-03 Lee Teak-Hoon Method of fabricating semiconductor chip package, semiconductor wafer, and method of sawing the semiconductor wafer
US7977783B1 (en) * 2009-08-27 2011-07-12 Amkor Technology, Inc. Wafer level chip size package having redistribution layers
JP2011176069A (ja) * 2010-02-24 2011-09-08 Casio Computer Co Ltd 半導体装置の製造方法
US20120104604A1 (en) * 2010-11-01 2012-05-03 Texas Instruments Incorporated Crack arrest vias for ic devices
US20130026618A1 (en) * 2011-07-27 2013-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for circuit routing by way of under-bump metallization

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181569B1 (en) 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
TWI226090B (en) 2003-09-26 2005-01-01 Advanced Semiconductor Eng Transparent packaging in wafer level
JP4519571B2 (ja) 2004-08-26 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置及びその検査方法と検査装置並びに半導体装置の製造方法
US7160756B2 (en) * 2004-10-12 2007-01-09 Agency For Science, Techology And Research Polymer encapsulated dicing lane (PEDL) technology for Cu/low/ultra-low k devices
CN102306635B (zh) * 2004-11-16 2015-09-09 罗姆股份有限公司 半导体装置及半导体装置的制造方法
US9034731B2 (en) 2005-02-03 2015-05-19 Stats Chippac Ltd. Integrated, integrated circuit singulation system
KR100652443B1 (ko) 2005-11-17 2006-12-01 삼성전자주식회사 재배선층을 갖는 웨이퍼 레벨 패키지 및 그 형성방법
US7723225B2 (en) * 2006-02-07 2010-05-25 Stats Chippac Ltd. Solder bump confinement system for an integrated circuit package
KR100887479B1 (ko) 2007-10-09 2009-03-10 주식회사 네패스 내균열성 반도체 패키지 및 그 제조 방법
US8048776B2 (en) 2008-02-22 2011-11-01 Stats Chippac, Ltd. Semiconductor device and method of supporting a wafer during backgrinding and reflow of solder bumps
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
CN101552248B (zh) * 2008-03-31 2013-01-23 兆装微股份有限公司 半导体装置及其制造方法
US8580657B2 (en) * 2008-09-23 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting sidewalls of semiconductor chips using insulation films
FR2953064B1 (fr) 2009-11-20 2011-12-16 St Microelectronics Tours Sas Procede d'encapsulation de composants electroniques sur tranche
US8287996B2 (en) 2009-12-21 2012-10-16 Intel Corporation Coating for a microelectronic device, treatment comprising same, and method of managing a thermal profile of a microelectronic die
US8048778B1 (en) * 2010-12-10 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of dicing a semiconductor structure
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135742A (ja) * 1999-11-01 2001-05-18 Toppan Printing Co Ltd 半導体装置の製造方法
JP2001144213A (ja) * 1999-11-16 2001-05-25 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2007335830A (ja) * 2006-05-19 2007-12-27 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009231791A (ja) * 2007-09-21 2009-10-08 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009111333A (ja) * 2007-10-12 2009-05-21 Panasonic Corp 半導体装置
US20090298234A1 (en) * 2008-05-27 2009-12-03 Lee Teak-Hoon Method of fabricating semiconductor chip package, semiconductor wafer, and method of sawing the semiconductor wafer
US7977783B1 (en) * 2009-08-27 2011-07-12 Amkor Technology, Inc. Wafer level chip size package having redistribution layers
JP2011176069A (ja) * 2010-02-24 2011-09-08 Casio Computer Co Ltd 半導体装置の製造方法
US20120104604A1 (en) * 2010-11-01 2012-05-03 Texas Instruments Incorporated Crack arrest vias for ic devices
US20130026618A1 (en) * 2011-07-27 2013-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for circuit routing by way of under-bump metallization

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018168316A1 (ja) * 2017-03-13 2018-09-20 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2022249526A1 (ja) * 2021-05-25 2022-12-01 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージおよび電子機器

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