WO2018168316A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2018168316A1
WO2018168316A1 PCT/JP2018/005406 JP2018005406W WO2018168316A1 WO 2018168316 A1 WO2018168316 A1 WO 2018168316A1 JP 2018005406 W JP2018005406 W JP 2018005406W WO 2018168316 A1 WO2018168316 A1 WO 2018168316A1
Authority
WO
WIPO (PCT)
Prior art keywords
resin interlayer
opening
under bump
bump metal
semiconductor device
Prior art date
Application number
PCT/JP2018/005406
Other languages
English (en)
French (fr)
Inventor
貴郁 岡
浩平 西口
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to TW107107237A priority Critical patent/TW201904005A/zh
Publication of WO2018168316A1 publication Critical patent/WO2018168316A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Definitions

  • the present invention relates to a semiconductor device having a multilayer wiring structure using a resin interlayer and having solder bumps formed thereon, and a method of manufacturing the semiconductor device.
  • Some semiconductor devices have a multilayer wiring structure using a resin interlayer such as polyimide, and have a structure in which solder bumps are connected to internal wiring electrodes via an under bump metal.
  • a resin interlayer such as polyimide
  • solder bumps are connected to internal wiring electrodes via an under bump metal.
  • a gap is generated between them, and it is a problem that the solder wets and spreads from the solder bump to the wiring electrode.
  • the underbump metal is covered with a sufficient length on the dielectric layer, and the underbump metal is multilayered using a metal having a composition that suppresses the wetting and spreading of the solder.
  • a structure of a semiconductor device capable of suppressing the spreading of solder onto the semiconductor is disclosed.
  • connection strength of solder bumps is a problem in semiconductor devices having solder bumps.
  • the solder bump and the under bump metal may be peeled off due to stress applied when the semiconductor device is mounted on an external substrate.
  • the under bump metal, the wiring electrode, and the resin interlayer film may be peeled off due to the inherently poor adhesion between the metal film and the resin film.
  • Patent Document 2 and Patent Document 3 disclose a structure of a semiconductor device capable of suppressing peeling between a solder bump and an under bump metal.
  • an Au shield layer is selectively formed on the upper surface and the side surface of the uppermost electrode of the under bump metal having a multilayer electrode structure, and heat treatment is performed so that the solder bump, the Au shield layer, To form solder bumps.
  • the connection part of a solder bump and an under bump metal becomes an anchor shape, and the connection strength of this part is improved.
  • an electrode pad is formed on a semiconductor substrate, an under bump metal is formed on the electrode pad, an end portion of the under bump metal is covered with a passivation film, and the under bump exposed from the passivation film is exposed.
  • Solder bumps are formed on the bump metal. Thereby, it is suppressed that the stress by a thermal cycle etc. concentrates on a solder bump, and peeling with a solder bump and an under bump metal is suppressed.
  • the semiconductor device described in Patent Document 1 has a problem in that the configuration of the semiconductor device is complicated because an under bump metal composed of multiple electrodes is required. Moreover, since the adhesiveness between the resin film and the electrode material of the under bump metal is essentially low, there is a problem that the under bump metal and the resin film are easily peeled off. In addition, there is a problem that the solder spreads easily from the gap generated by the peeling between the resin film and the under bump metal.
  • the semiconductor device described in Patent Document 3 is for suppressing peeling between the solder bump and the under bump metal formed on the electrode pad, and suppresses peeling between the wiring electrode and the resin interlayer film. Not for.
  • the present invention has been made to solve the above-described problems, and provides a semiconductor device capable of suppressing solder wetting and spreading while improving the connection strength of solder bumps. Objective.
  • a semiconductor device includes a semiconductor substrate, a first resin interlayer film, a wiring electrode, a second resin interlayer film, an under bump metal, a passivation film, and a solder bump.
  • the first resin interlayer film is formed on the semiconductor substrate.
  • the wiring electrode is formed on the first resin interlayer film.
  • the second resin interlayer film has a first opening from which a part of the wiring electrode is exposed, and covers the wiring electrode.
  • the under bump metal covers the inner surface and the upper edge of the first opening, and is connected to the wiring electrode exposed from the first opening.
  • the passivation film has a second opening from which a part of the under bump metal is exposed, covers at least a part of the outer edge of the under bump metal located on the second resin interlayer film, and is formed on the second resin interlayer film. Is done.
  • the solder bump is connected to the under bump metal exposed from the second opening.
  • a semiconductor device includes a semiconductor substrate, a first resin interlayer film, a wiring electrode, a plurality of second resin interlayer films, a plurality of under bump metals, a passivation film, and solder bumps. .
  • the first resin interlayer film is formed on the semiconductor substrate.
  • the wiring electrode is formed on the first resin interlayer film.
  • the plurality of second resin interlayer films are laminated, have a plurality of first openings, and cover the wiring electrodes so that a part of the wiring electrodes are exposed from the first opening in the lowermost layer.
  • the plurality of under bump metals are stacked so as to cover the inner surfaces and upper edges of the plurality of first openings, respectively, and are connected to the wiring electrodes exposed from the first opening in the lowermost layer.
  • the passivation film has a second opening from which a part of the uppermost under bump metal is exposed, and is formed on the plurality of second resin interlayer films.
  • the solder bump is connected to the uppermost under bump metal exposed from the second opening.
  • the second resin interlayer film and the passivation film other than the lowermost layer respectively cover at least a part of the outer edges of the plurality of under bump metals respectively positioned on the plurality of second resin interlayer films.
  • the present invention by a relatively simple configuration of covering at least a part of the outer edge of the under bump metal with a passivation film, it is possible to suppress peeling between the under bump metal and the wiring electrode and the resin interlayer film, The connection strength of the solder bump can be improved. Moreover, since it becomes difficult to produce a gap between the under bump metal and the resin interlayer film, it is possible to suppress the spreading of the solder onto the wiring electrode. Further, the distance from the solder bump to the wiring electrode can be increased, and the spread of the solder can be suppressed.
  • FIG. 1 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device 10A according to the first embodiment of the present invention.
  • FIG. 1 shows a cross-sectional structure in the thickness direction of a portion where the solder bump 101 is formed in the semiconductor device 10A.
  • the semiconductor device 10A includes a semiconductor substrate 106, a first wiring electrode 107, a second wiring electrode 108, a first resin interlayer film 105, a second resin interlayer film 104, an under bump metal 102, and solder.
  • a bump 101 is provided.
  • the second wiring electrode 108 is disposed in contact with the upper surface of the semiconductor substrate 106 and is electrically connected to a semiconductor element or the like included in the semiconductor substrate 106.
  • the second wiring electrode 108 is also referred to as an “electrode pad”.
  • the first resin interlayer film 105 has an opening 105a, and is formed on the semiconductor substrate 106 so that a part of the second wiring electrode 108 is exposed from the opening 105a.
  • the first wiring electrode 107 is formed on the first resin interlayer film 105 and in the opening 105a, and is electrically connected to the second wiring electrode 108 exposed from the opening 105a.
  • the first wiring electrode 107 is a wiring for electrically connecting the second wiring electrode 108 and the solder bump 101, and is formed on the first resin interlayer film 105 in an arbitrary shape.
  • the second resin interlayer film 104 is formed on the first resin interlayer film 105 and the first wiring electrode 107.
  • the second resin interlayer film 104 has an opening 104a and covers the first wiring electrode 107 so that a part of the first wiring electrode 107 is exposed from the opening 104a.
  • the under bump metal 102 is formed in the opening 104a to suppress the wetting and spreading of the solder into the opening 104a.
  • the under bump metal 102 is electrically connected to the first wiring electrode 107 exposed from the opening 104a.
  • the under bump metal 102 covers the inner surface (inner periphery and bottom surface) of the opening 104a and the upper edge (periphery of the upper opening of the opening 104a), and includes the outer edge 202 of the under bump metal 102 in plan view. The end portion is formed even on the second resin interlayer film 104.
  • the passivation film 103 has an opening 103a, and covers the outer edge 202 of the under bump metal 102 formed so as to expose a part of the under bump metal 102 from the opening 103a to the second resin interlayer film 104. In this way, it is formed on the second resin interlayer film 104.
  • the solder bump 101 is formed on the under bump metal 102 exposed from the opening 103a.
  • the layer structure near the opening 104a is a three-layer structure in which the under bump metal 102, the second resin interlayer film 104, and the first wiring electrode 107 are sequentially arranged from the upper surface side of the semiconductor device 10A.
  • the end portion of the first wiring electrode 107 is covered with the second resin interlayer film 104, and the second resin interlayer film 104 is interposed between the first wiring electrode 107 and at least a part of the outer edge 202 of the under bump metal 102. Is sandwiched. Thereby, the adhesiveness of the 1st resin interlayer film 105 and the 1st wiring electrode 107 is low, and those peeling can be suppressed. In addition, even if there are a plurality of layers or a single layer interlayer film between the first resin interlayer film 105 and the first wiring electrode 107, an effect of suppressing the peeling between the first resin interlayer film 105 and the first wiring electrode 107. Is obtained.
  • FIG. 2 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device 10A according to the first embodiment.
  • FIG. 2 shows a cross-sectional structure in the thickness direction of a portion where the solder bump 101 is formed in the semiconductor device 10A.
  • the semiconductor device 10A includes a semiconductor substrate 106, a first wiring electrode 107, a second wiring electrode 108, a first resin interlayer film 105, a second resin interlayer film 104, an under bump metal 102, and solder bumps. 101.
  • Each of the end portion of the opening 105a of the first resin interlayer film 105, the end portion of the opening portion 104a of the second resin interlayer film 104, and the end portion of the opening portion 103a of the passivation film 103 is viewed in cross section. Has a tapered shape. Further, the portion of the upper surface of the under bump metal 102 where the solder bump 101 is formed is flat. On the other hand, the end portion of the under bump metal 102 and the passivation film 103 each have a structure covering the end portion facing the opening 104a of the second resin interlayer film 104 and the like. It has a shape corresponding to the level difference from the one wiring electrode 107.
  • a step is provided between the end of the upper surface of the under bump metal 102 where the solder bump 101 is formed.
  • the distance from the solder bump 101 to the first wiring electrode 107 can be increased as compared with the case where the entire upper surface of the under bump metal 102 is flat, and the effect of suppressing the wetting and spreading of the solder is achieved. Is obtained.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device 10A according to the first embodiment.
  • FIG. 3 shows a cross-sectional structure in the thickness direction of a portion where the solder bump 101 is formed in the semiconductor device 10A.
  • the semiconductor device 10A includes a semiconductor substrate 106, a first wiring electrode 107, a second wiring electrode 108, a first resin interlayer film 105, a second resin interlayer film 104, an under bump metal 102, and solder bumps. 101.
  • Each of the end portion of the opening 105a of the first resin interlayer film 105, the end portion of the opening portion 104a of the second resin interlayer film 104, and the end portion of the opening portion 103a of the passivation film 103 is viewed in cross section. Has a tapered shape.
  • the upper surface of the under bump metal 102 is flat without reflecting the shape of the opening 104a.
  • the end portion of the under bump metal 102 is configured to cover the end portion of the second resin interlayer film 104 that faces the opening 104a, and the end portion of the under bump metal 102 has a reverse taper shape.
  • FIG. 4 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device 10A according to the first embodiment.
  • FIG. 4 shows a cross-sectional structure in the thickness direction of a portion where the solder bump 101 is formed in the semiconductor device 10A.
  • the semiconductor device 10A includes a semiconductor substrate 106, a first wiring electrode 107, a second wiring electrode 108, a first resin interlayer film 105, a second resin interlayer film 104, an under bump metal 102, and solder bumps. 101.
  • Each of the end portion of the opening 105a of the first resin interlayer film 105, the end portion of the opening portion 104a of the second resin interlayer film 104, and the end portion of the opening portion 103a of the passivation film 103 is viewed in cross section.
  • the upper surface of the under bump metal 102 has a convex shape without reflecting the shape of the opening 104a.
  • the end portion of the under bump metal 102 is configured to cover the end portion facing the opening 104a of the second resin interlayer film 104, and the end portion of the under bump metal 102 has a gentle reverse taper shape. .
  • each of the opening 105a of the first resin interlayer film 105, the opening 104a of the second resin interlayer film 104, and the opening 103a of the passivation film 103 is photosensitive polyimide.
  • the film is formed by photolithography using a silane and shrinkage by heat treatment of polyimide resin.
  • each of the opening 105 a of the first resin interlayer film 105, the opening 104 a of the second resin interlayer film 104, and the opening 103 a of the passivation film 103 is relative to the lower surface. It has a vertical shape. Such a shape is formed by dry etching. Depending on the dry etching conditions, the shape of these openings can be tapered.
  • a second wiring electrode 108 is formed on the semiconductor substrate 106.
  • a conductive film is formed by vapor deposition, sputtering, plating, etc., and then a resist on the conductive film is patterned by photolithography, and a wiring pattern is formed on the conductive film by wet or dry etching using the resist as a mask.
  • a two-wiring electrode 108 is formed.
  • the wiring pattern of the second wiring electrode 108 may be formed by using a lift-off method in which a resist is patterned first, a conductive film is formed by vapor deposition, and the conductive film is selectively removed along with the resist.
  • the material of the first resin interlayer film 105 is, for example, polyimide, and the method of forming the opening pattern is, for example, photolithography when the material is photosensitive polyimide, and when the material is non-photosensitive polyimide. For example, dry etching.
  • the first wiring electrode 107 is formed on the first resin interlayer film 105 in the same manner as the first wiring electrode 108. Then, a second resin interlayer film 104 having an opening 104 a from which a part of the first wiring electrode 107 is exposed and covering the first wiring electrode 107 is formed in the same manner as the first resin interlayer film 105.
  • the under bump metal 102 that covers the inner surface and the upper edge of the opening 104a and is connected to the first wiring electrode 107 is formed by an electroless plating method. At this time, the plating time and the like are adjusted, and the length of the under bump metal 102 on the second resin interlayer film 104 is controlled.
  • a passivation film 103 having an opening 103 a from which a part of the under bump metal 102 is exposed is formed on the second resin interlayer film 104.
  • the passivation film 103 is formed so as to cover the outer edge 202 of the under bump metal 102.
  • the material of the passivation 103 is, for example, polyimide, and the method of forming the opening pattern through which the under bump metal 102 is exposed is, for example, photolithography when the material is photosensitive polyimide, and the material is non-photosensitive polyimide. In some cases, for example, dry etching.
  • solder balls 101 are formed on the exposed portions of the under bump metal 102.
  • the semiconductor substrate 106 is made of Si, GaAs, InP, GaN, SiC, or the like.
  • Each of the first resin interlayer film 105 and the second resin interlayer film 104 is made of polyimide, BCB (benzocyclobutene), PBO (polybenzoxazole), or the like.
  • the first wiring electrode 107 and the second wiring electrode 108 are made of Au, Cu, Al, or the like.
  • the under bump metal 102 is made of a multilayer film of Ni and Au, or a multilayer film of Ni, Pd, and Au.
  • the diameter of the solder bump 101 is ⁇ 50 ⁇ m to 150 ⁇ m, but a diameter outside this range may be used.
  • the first resin interlayer film 105, the second resin interlayer film 104, and the passivation film 103 are made of the same material.
  • the passivation film 103 may be made of a material different from that of the first resin interlayer film 105 and the second resin interlayer film 104 in consideration of characteristics required according to the use of the semiconductor element such as moisture resistance.
  • FIG. 5 is a cross-sectional view and a plan view schematically showing an example of the configuration of the semiconductor device 10A according to the first embodiment of the present invention.
  • illustration of the solder bumps 101 is omitted.
  • FIG. 5 is a plan view in which the periphery of the under bump metal 102 is enlarged and the semiconductor device 10A is viewed from the passivation film 103 side.
  • the under bump metal 102 is formed from the inside of the opening 104a to the second resin interlayer film 104, and the outer edge 202 of the under bump metal 102 in the plan view is formed on the opening 104a. It extends to the outside.
  • the passivation film 103 is formed so as to cover the entire periphery of the outer edge 202 of the under bump metal 102, and the opening 103 a of the passivation film 103 is located inside the outer edge 202 of the under bump metal 102 in the entire plan view. To do.
  • the distance from the outer edge 202 of the under bump metal to the opening 103 a of the passivation film 103 is the distance that the passivation film 103 covers the under bump metal 102.
  • the positional relationship between the opening 104a of the second resin interlayer 104, the peripheral edge 202 of the under bump metal 102, and the opening 103a of the passivation film 103 may be as shown in FIG. That is, the opening 103a of the passivation film 103 may be smaller than the opening 104a. According to such a configuration, the distance from the solder bump 101 to the first wiring electrode 107 can be increased. Further, the size of the solder ball as the solder bump 101 can be freely defined by the size of the opening 103 a of the passivation film 103.
  • the opening 103 a of the passivation film 103 can be set at an arbitrary position according to the diameter of the solder bump 101 and the diameter of the under bump metal 102. Further, the shape of the opening 103a in the plane may be a circle or a polygon.
  • FIG. 11 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device 10 according to the related art.
  • the periphery of the solder bump 101 is shown enlarged.
  • the semiconductor device 10 does not have the passivation film 103 as compared with the semiconductor device 10A according to the first embodiment of the present invention shown in FIG.
  • the same components as those described in the previous drawings are denoted by the same reference numerals, and description thereof is omitted. The same applies to the following drawings.
  • the round solder bumps 101 are formed by reflowing heat-treating the solder on the under bump metal 102. At this time, as indicated by a solder intrusion path 301 in FIG. 11, the solder of the solder bump 101 enters between the under bump metal 102 and the second resin interlayer 104 and reaches the first wiring electrode 107. The problem was that the solder spread out.
  • FIG. 7 is a diagram for explaining solder wetting and spreading in the semiconductor device 10A according to the first embodiment of the present invention.
  • the outer edge 202 of the under bump metal 102 is covered with the passivation film 103, and the solder bump 101 is not formed on that portion. Therefore, as compared with the semiconductor device 10 according to the related art shown in FIG. 11, the solder intrusion path 301 can be lengthened, and the distance from the solder bump 101 to the first wiring electrode 107 can be increased.
  • solder intrusion path 301 can be made to have a more complicated shape as compared with the semiconductor device 10 according to the related art shown in FIG. Due to these effects, it is possible to suppress the wetting and spreading of the solder from the solder bump 101 to the first wiring electrode 107.
  • the outer edge 202 of the under bump metal 102 extending to the second resin interlayer 104 further outward, it is possible to further extend the distance of the solder intrusion path 301, and from the solder bump 101 to the first wiring.
  • the distance to the electrode 107 can be further increased.
  • the solder bump 101 is formed up to the outer edge 202 of the under bump metal 102 by reflow. The Therefore, the diameter and height of the solder bump 101 change depending on the position of the outer edge 202 of the under bump metal 102. Therefore, it is difficult to extend the outer edge 202 of the under bump metal 102 outward.
  • the semiconductor device 10A by setting the opening pattern of the opening 103a of the passivation film 103 to an arbitrary diameter, the outer edge 202 of the under bump metal 102 is extended to reduce the distance of the solder intrusion path 301. While extending, it becomes possible to control the size and height of the solder bump 101.
  • the layer thickness of the second resin interlayer film 104 is 0.1 ⁇ m to 10 ⁇ m. If the second resin interlayer film 104 is too thick, problems such as peeling of interlayer films due to film stress occur. Further, when the operating frequency of the semiconductor device is high, the resin interlayer film thickness affects the electrical characteristics, and therefore the layer thickness of the second resin interlayer film 104 is preferably about 0.5 ⁇ m to 3 ⁇ m.
  • the resin film and the metal film are inherently poor in adhesion, a gap is likely to occur at the portion where the second resin interlayer film 104 and the under bump metal 102 are in contact with each other. Therefore, the related art has a problem that the solder spreads easily from this gap.
  • the outer edge 202 of the under bump metal 102 is covered with the passivation film 103, a gap is generated at the portion where the second resin interlayer film 104 and the under bump metal 102 are in contact with each other. It is possible to suppress (also referred to as “anchor effect”), and it is possible to suppress the wetting and spreading of the solder.
  • connection strength of a solder bump is demonstrated.
  • the semiconductor device 10 according to the related technology shown in FIG. 11 the first wiring electrode 107 and the first resin interlayer film 105 are separated at the bonding interface 302 between the first resin interlayer film 105 and the first wiring electrode 107. was there. This is because the first wiring electrode 107 and the first resin interlayer film 105 are peeled off due to a stress applied when the semiconductor device is mounted on an external substrate, or a stress applied in a ball shear test or the like as a reliability evaluation simulating it It is a problem.
  • FIG. 8 is a diagram for explaining the ball share test.
  • the ball share test is a destructive test performed by applying stress to the solder bump 101 with the ball share tool 401.
  • a force from the side surface direction is applied to the solder bump 101 by the ball share tool 401.
  • the metal film and the resin film are inherently poor in adhesion, and therefore the first wiring electrode 107 and the first resin interlayer film 105 at the joint interface 302 portion.
  • a force acts in the direction of peeling.
  • the passivation film 103 covers the outer edge 202 of the under bump metal 102, the under bump metal serving as a starting point of peeling at the bonding interface 302 is provided.
  • the peeling between the second resin interlayer film 104 and the second resin interlayer film 104 can be suppressed, and the peeling at the bonding interface 302 can be suppressed.
  • the semiconductor device 10A it is possible to prevent the solder from spreading while securing the connection strength of the solder bumps 101.
  • the first wiring electrode 107 is an Au wiring
  • the problem is that the adhesiveness with the resin interlayer film is remarkably bad, so that the effect of the first embodiment of the present invention can be expected more.
  • the passivation film 103 covers the entire periphery of the outer edge 202 of the under bump metal 102 as an example.
  • the passivation film 103 covers at least a part of the outer edge 202 of the under bump metal 102. If covered, the same effect as when the passivation film 103 covers the entire periphery of the outer edge 202 of the under bump metal 102 can be obtained according to the size of the covered area.
  • FIG. 9 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device 10B according to the second embodiment of the present invention.
  • the semiconductor device 10B according to the present embodiment has a configuration in which a second resin interlayer film and an under bump metal are laminated in a plurality of layers.
  • the semiconductor device 10B is different from the semiconductor device 10A according to the first embodiment shown in FIG. 1 in that the second resin interlayer films 104, 505, 504 and the under bump metals 503, 502, 501 are stacked.
  • a second wiring electrode 108 is disposed in contact with the semiconductor substrate 106, and a first wiring electrode 107 that is electrically connected to the second wiring electrode 108 through the first resin interlayer 105 is formed. . Further, a second resin interlayer film 104 is formed on the first wiring electrode 107 and the first resin interlayer film 105. The second resin interlayer film 104 has an opening 104a and covers the first wiring electrode 107 so that the first wiring electrode 107 is exposed from the opening 104a.
  • An under bump metal 503 is formed in the opening 104 a of the second resin interlayer 104.
  • the under bump metal 503 is connected to the first wiring electrode 107 exposed from the opening 104a.
  • the under bump metal 503 covers the inner surface and the upper edge of the opening 104 a, and the end including the outer edge of the under bump metal 503 is formed up to the second resin interlayer film 104 in plan view.
  • the second resin interlayer film 505 has an opening 505a, and an outer edge of the under bump metal 503 formed so that a part of the under bump metal 503 is exposed from the opening 505a to the second resin interlayer film 104. It is formed on the second resin interlayer film 104 so as to cover it.
  • An under bump metal 502 is formed in the opening 505a of the second resin interlayer film 505.
  • the under bump metal 502 covers the under bump metal 503 exposed from the opening 505a and the upper edge of the opening 505a, and the end including the outer edge of the under bump metal 502 in plan view is on the second resin interlayer film 505. It is formed up to.
  • the second resin interlayer film 504 has an opening 504a, and an outer edge of the under bump metal 502 formed so that a part of the under bump metal 502 is exposed from the opening 504a and on the second resin interlayer film 505. Is formed on the second resin interlayer film 505.
  • the under bump metal 501 is formed in the opening 504a of the second resin interlayer film 504.
  • the under bump metal 501 covers the under bump metal 502 exposed from the opening 504a and the upper edge of the opening 504a, and an end including the outer edge of the under bump metal 501 in the plan view is formed on the second resin interlayer film 504. Is formed.
  • the passivation film 103 has an opening 103a so that a part of the under bump metal 501 is exposed from the opening 103a and covers the outer edge of the under bump metal 501 formed up to the second resin interlayer film 504. Formed on the second resin interlayer film 504.
  • the solder bump 101 is formed on the under bump metal 501 exposed from the opening 103a.
  • the semiconductor device 10B since the second resin interlayer films 104, 505, and 504 and the under bump metals 503, 502, and 501 are laminated, the semiconductor according to the first embodiment. Compared with the apparatus 10 ⁇ / b> A, the distance from the solder bump 101 to the first wiring electrode 107 can be secured longer. In addition, the outer edges of the under bump metals 503, 502, and 501 are covered with the second resin interlayer films 505 and 504 and the passivation film 103, respectively, thereby blocking the solder intrusion path from the solder bump 101 to the first wiring electrode 107. And the effect of suppressing wetting and spreading of solder is enhanced.
  • each of the second resin interlayer films 104, 505, 504 and the passivation film 103, and the under bump metal 503 are also against the peeling of the first resin interlayer film 105 and the first wiring electrode 107, which is another problem.
  • 502 and 501 are alternately overlapped with each other, and the outer edge of each under bump metal is covered, so that an anchor effect is obtained. Therefore, peeling of the end portion of the under bump metal that is the starting point of peeling can be prevented, and peeling between the first resin interlayer film 105 and the first wiring electrode 107 can be suppressed.
  • the case where the second resin interlayer films 505 and 504 and the passivation film 103 cover the entire outer periphery of the under bump metal 503, 502, and 501 is described as an example. If the interlayer films 505 and 504 and the passivation film 103 cover at least a part of the outer edges of the under bump metals 503, 502, and 501, respectively, the second resin interlayer films 505, 504, and The same effect as that obtained when the passivation film 103 covers the entire periphery of the outer edges of the under bump metals 503, 502, and 501 can be obtained.
  • FIG. 10 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device 10C according to the third embodiment of the present invention.
  • the formation range of the under bump metals 503, 502, and 501 is smaller than that of the semiconductor device 10B according to the second embodiment shown in FIG. Is different.
  • the formation area of the under bump metal 503 in the lowermost layer is the largest, then the formation area of the under bump metal 502 in the intermediate layer is the largest, and the formation area of the under bump metal 502 is the smallest. 501.
  • the semiconductor device 10 ⁇ / b> C according to the present embodiment has a structure in which the formation range of the under bump metal in a plan view becomes larger toward the lower layer.
  • the distance from the solder bump 101 to the first wiring electrode 107 can be further secured. Further, not only a part of the upper surface of the under bump metal 503 and 502 but also the inner periphery is covered with the second resin interlayer films 505 and 504, respectively, so that there is an effect of blocking the solder intrusion path, and the effect of preventing the solder from spreading. Will increase.
  • the second resin interlayer films 104, 505, and 504 and the passivation film 103 are also peeled off from the first resin interlayer film 105 and the first wiring electrode 107, which is another problem, as in the second embodiment. Since each of the under bump metals 503, 502, and 501 are alternately overlapped and covered with the outer edge of each under bump metal, an anchor effect is obtained. Furthermore, since the formation area of the under bump metal becomes larger toward the lower layer, a larger anchor effect can be obtained. Therefore, peeling of the end portion of the under bump metal that becomes the starting point of peeling can be suppressed, and peeling between the first resin interlayer film 105 and the first wiring electrode 107 can be suppressed.
  • the structure in which the under bump metal and the resin interlayer film are alternately stacked in three layers has been described as an example, but the present invention is not limited to this, and any number of layers may be stacked.
  • the case where the second resin interlayer films 505 and 504 and the passivation film 103 cover the entire outer periphery of the under bump metal 503, 502, and 501 is described as an example. If the interlayer films 505 and 504 and the passivation film 103 cover at least a part of the outer edges of the under bump metals 503, 502, and 501, respectively, the second resin interlayer films 505, 504, and The same effect as that obtained when the passivation film 103 covers the entire periphery of the outer edges of the under bump metals 503, 502, and 501 can be obtained.
  • 10, 10A to 10C semiconductor device 101 solder bump, 102, 501, 502, 503, under bump metal, 103 passivation film, 103a, 104a, 105a, 504a, 505a opening, 104, 504, 505 second resin interlayer film, 105 1st resin interlayer film, 106 semiconductor substrate, 107 1st wiring electrode, 108 2nd wiring electrode, 202 outer edge, 301 solder penetration path, 302 joint interface, 401 ball share tool.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

はんだバンプの接続強度を改善しつつ、はんだの濡れ拡がりを抑制することができる半導体装置を提供する。アンダーバンプメタル102は、第1開口部104aの内面および上縁を覆い、第1開口部104aから露出する配線電極107に接続される。パシベーション膜103は、アンダーバンプメタル102の一部が露出する第2開口部103aを有し、第2樹脂層間膜104上に位置するアンダーバンプメタル102の外縁202の少なくとも一部を覆い、第2樹脂層間膜104上に形成される。はんだバンプ101は、第2開口部103aから露出するアンダーバンプメタル102に接続される。

Description

半導体装置および半導体装置の製造方法
 本発明は、樹脂層間膜を用いた多層配線構造を有し、はんだバンプが形成される半導体装置および半導体装置の製造方法に関するものである。
 半導体装置には、ポリイミド等の樹脂層間膜を用いた多層配線構造を有し、内部の配線電極にアンダーバンプメタルを介してはんだバンプが接続される構造のものがある。このような半導体装置では、アンダーバンプメタルと樹脂層間膜との密着性の悪さからこれらの間に隙間が生じ、はんだバンプから配線電極にはんだが濡れ拡がることが課題となっている。
 特許文献1には、アンダーバンプメタルで誘電体層上を十分な長さをもって覆うことによって、またアンダーバンプメタルを、はんだの濡れ広がりを抑制する組成の金属を用いて多層化することによって、内部へのはんだの濡れ拡がりを抑制することができる半導体装置の構造が開示されている。
 上記課題に加え、はんだバンプを有する半導体装置においては、はんだバンプの接続強度が課題となっている。例えば半導体装置を外部基板に実装するときなどにかかる応力によって、はんだバンプとアンダーバンプメタルとが剥離することがある。また、メタル膜と樹脂膜とが本質的に密着性が悪いことに起因して、アンダーバンプメタルと配線電極と樹脂層間膜とが剥離することがある。
 特許文献2および特許文献3には、はんだバンプとアンダーバンプメタルとの剥離を抑制することができる半導体装置の構造が開示されている。
 特許文献2に記載の半導体装置では、多層電極構造としたアンダーバンプメタルの一番上の電極の上面および側面に選択的にAuシールド層を形成し、熱処理を施してはんだバンプとAuシールド層とを反応させてはんだバンプを形成している。これにより、はんだバンプとアンダーバンプメタルとの接続部分がアンカー形状となり、この部分の接続強度を向上している。
 また特許文献3に記載の半導体装置では、電極パッドが半導体基板上に形成され、電極パッド上にアンダーバンプメタルが形成され、アンダーバンプメタルの端部をパシベーション膜で覆い、パシベーション膜から露出するアンダーバンプメタル上にはんだバンプが形成される。これにより、熱サイクルなどによる応力がはんだバンプに集中することを抑制し、はんだバンプとアンダーバンプメタルとの剥離を抑制している。
特開2008-172232号公報 特開2008-16514号公報 特開2006-294761号公報
 しかしながら、特許文献1に記載の半導体装置では、電極を多層化して構成したアンダーバンプメタルが必要となり、半導体装置の構成が複雑になるという問題があった。また樹脂膜とアンダーバンプメタルの電極材料とは本質的に密着性が低いことから、アンダーバンプメタルと樹脂膜とが剥離しやすいという問題があった。また樹脂膜とアンダーバンプメタルとの剥離により生じた隙間から、はんだの濡れ広がりが起こりやすいという問題があった。
 また、特許文献2に記載の半導体装置では、アンダーバンプメタルの側面にまではんだの合金層が形成されることとなり、アンダーバンプメタルの下の配線電極までの距離が近づき、はんだの濡れ拡がりが起きやすくなるという問題があった。
 また、特許文献3に記載の半導体装置は、はんだバンプと電極パッド上に形成されるアンダーバンプメタルとの剥離を抑制するためのものであって、配線電極と樹脂層間膜との剥離を抑制するためのものではない。
 そこで本発明は、上記のような問題点を解決するためになされたものであって、はんだバンプの接続強度を改善しつつ、はんだの濡れ拡がりを抑制することができる半導体装置を提供することを目的とする。
 本発明の一の実施の形態に係る半導体装置は、半導体基板、第1樹脂層間膜、配線電極、第2樹脂層間膜、アンダーバンプメタル、パシベーション膜、およびはんだバンプを備える。第1樹脂層間膜は半導体基板上に形成される。配線電極は第1樹脂層間膜上に形成される。第2樹脂層間膜は、配線電極の一部が露出する第1開口部を有し、配線電極を覆う。アンダーバンプメタルは、第1開口部の内面および上縁を覆い、第1開口部から露出する配線電極に接続される。パシベーション膜は、アンダーバンプメタルの一部が露出する第2開口部を有し、第2樹脂層間膜上に位置するアンダーバンプメタルの外縁の少なくとも一部を覆い、第2樹脂層間膜上に形成される。はんだバンプは、第2開口部から露出するアンダーバンプメタルに接続される。
 また、本発明の一の実施の形態に係る半導体装置は、半導体基板、第1樹脂層間膜、配線極、複数の第2樹脂層間膜、複数のアンダーバンプメタル、パシベーション膜、およびはんだバンプを備える。第1樹脂層間膜は半導体基板上に形成される。配線電極は第1樹脂層間膜上に形成される。複数の第2樹脂層間膜は積層されており、複数の第1開口部をそれぞれ有し、最下層の第1開口部から配線電極の一部が露出するように配線電極を覆う。複数のアンダーバンプメタルは、複数の第1開口部の内面および上縁をそれぞれ覆うように積層され、最下層の第1開口部から露出する配線電極に接続される。パシベーション膜は、最上層のアンダーバンプメタルの一部が露出する第2開口部を有し、複数の第2樹脂層間膜上に形成される。はんだバンプは、第2開口部から露出する最上層のアンダーバンプメタルに接続される。最下層以外の第2樹脂層間膜およびパシベーション膜は、複数の第2樹脂層間膜上にそれぞれ位置する複数のアンダーバンプメタルの外縁の少なくとも一部をそれぞれ覆う。
 本発明によれば、アンダーバンプメタルの外縁の少なくとも一部をパシベーション膜で覆うという比較的簡単な構成によって、アンダーバンプメタルおよび配線電極のそれぞれと樹脂層間膜との剥離を抑制することができ、はんだバンプの接続強度を改善することができる。またアンダーバンプメタルと樹脂層間膜との間に隙間が生じにくくなることから、配線電極へのはんだの濡れ拡がりを抑制することができる。また、はんだバンプから配線電極までの距離を長くすることができ、はんだの濡れ拡がりを抑制することができる。
 本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態1に係る半導体装置の構成を示す断面図である。 本発明の実施の形態1に係る半導体装置の構成を示す断面図である。 本発明の実施の形態1に係る半導体装置の構成を示す断面図である。 本発明の実施の形態1に係る半導体装置の構成を示す断面図である。 本発明の実施の形態1に係る半導体装置の構成を示す断面図および平面図である。 本発明の実施の形態1に係る半導体装置の構成を示す断面図である。 本発明の実施の形態1に係る半導体装置におけるはんだの濡れ拡がりについて説明するための図である。 ボールシェア試験を説明するための図である。 本発明の実施の形態2に係る半導体装置の構成を示す断面図である。 本発明の実施の形態3に係る半導体装置の構成を示す断面図である。 関連技術に係る半導体装置の構成を示す断面図である。
 以下、本発明の実施の形態について図面に基づいて説明する。
 <実施の形態1>
 図1は、本発明の実施の形態1に係る半導体装置10Aの構成の一例を概略的に示す断面図である。図1では、半導体装置10Aにおけるはんだバンプ101が形成される部分の厚さ方向の断面構造を示している。図1に示されるように、半導体装置10Aは、半導体基板106、第1配線電極107、第2配線電極108、第1樹脂層間膜105、第2樹脂層間膜104、アンダーバンプメタル102、およびはんだバンプ101を備える。
 第2配線電極108は、半導体基板106の上面に接するように配置されており、半導体基板106が有する半導体素子などに電気的に接続されている。第2配線電極108は「電極パッド」とも呼ばれる。第1樹脂層間膜105は開口部105aを有し、開口部105aから第2配線電極108の一部が露出するように半導体基板106上に形成されている。第1配線電極107は、第1樹脂層間膜105上および開口部105a内に形成されており、開口部105aから露出する第2配線電極108に電気的に接続されている。第1配線電極107は、第2配線電極108とはんだバンプ101とを電気的に接続するための配線であって、第1樹脂層間膜105上に任意の形状に形成されている。
 第2樹脂層間膜104は、第1樹脂層間膜105および第1配線電極107上に形成されている。第2樹脂層間膜104は開口部104aを有し、開口部104aから第1配線電極107の一部が露出するように第1配線電極107を覆っている。
 開口部104aには、開口部104a内へのはんだの濡れ拡がりを抑制するためのアンダーバンプメタル102が形成されている。アンダーバンプメタル102は、開口部104aから露出する第1配線電極107に電気的に接続されている。アンダーバンプメタル102は、開口部104aの内面(内周および底面)と、上縁(開口部104aの上側開口の周縁部)とを覆っており、平面視においてアンダーバンプメタル102の外縁202を含む端部は第2樹脂層間膜104上にまで形成されている。
 パシベーション膜103は開口部103aを有し、開口部103aからアンダーバンプメタル102の一部が露出するように、また第2樹脂層間膜104上にまで形成されたアンダーバンプメタル102の外縁202を覆うように第2樹脂層間膜104上に形成されている。はんだバンプ101は、開口部103aから露出するアンダーバンプメタル102上に形成されている。開口部104a付近の層構造は、半導体装置10Aの上面側からアンダーバンプメタル102、第2樹脂層間膜104、第1配線電極107が順に配設された3層構造となっている。つまり、第1配線電極107の端部が第2樹脂層間膜104で覆われ、第1配線電極107と、アンダーバンプメタル102の外縁202の少なくとも一部との間には第2樹脂層間膜104が挟まれる。これにより、第1樹脂層間膜105と第1配線電極107との密着性が低くて、それらの剥がれを抑制することができる。なお、第1樹脂層間膜105と第1配線電極107との間に、複数層または単層の層間膜があったとしても、第1樹脂層間膜105と第1配線電極107との剥がれ抑制効果は得られる。
 図2は、本実施の形態1に係る半導体装置10Aの構成の一例を概略的に示す断面図である。図2では、半導体装置10Aおけるはんだバンプ101が形成される部分の厚さ方向の断面構造を示している。図2に示すように、半導体装置10Aは、半導体基板106、第1配線電極107、第2配線電極108、第1樹脂層間膜105、第2樹脂層間膜104、アンダーバンプメタル102、およびはんだバンプ101を備える。
 第1樹脂層間膜105の開口部105aが有する端部、第2樹脂層間膜104の開口部104aが有する端部、および、パシベーション膜103の開口部103aが有する端部、のそれぞれは、断面視においてテーパー形状を有している。また、アンダーバンプメタル102の上面のうちはんだバンプ101が形成された部分は平坦となっている。一方、アンダーバンプメタル102の端部、および、パシベーション膜103のそれぞれは、第2樹脂層間膜104の開口部104aを臨む端部などを覆う構造となっており、第2樹脂層間膜104と第1配線電極107との段差に応じた形状を有している。これによりアンダーバンプメタル102の上面のうち、はんだバンプ101が形成された部分と端部との間には段差が設けられている。このような構成によれば、アンダーバンプメタル102の上面全体が平坦である場合に比べて、はんだバンプ101から第1配線電極107までの距離を稼ぐことができ、はんだの濡れ拡がりを抑制する効果が得られる。
 図3は、本実施の形態1に係る半導体装置10Aの構成の一例を概略的に示す断面図である。図3では、半導体装置10Aおけるはんだバンプ101が形成される部分の厚さ方向の断面構造を示している。図3に示すように、半導体装置10Aは、半導体基板106、第1配線電極107、第2配線電極108、第1樹脂層間膜105、第2樹脂層間膜104、アンダーバンプメタル102、およびはんだバンプ101を備える。
 第1樹脂層間膜105の開口部105aが有する端部、第2樹脂層間膜104の開口部104aが有する端部、および、パシベーション膜103の開口部103aが有する端部、のそれぞれは、断面視においてテーパー形状を有している。また、アンダーバンプメタル102の上面は開口部104aの形状を反映せずに平坦となっている。アンダーバンプメタル102の端部は、第2樹脂層間膜104の開口部104aを臨む端部などを覆う構造となっており、アンダーバンプメタル102の端部は逆テーパー形状を有している。
 図4は、本実施の形態1に係る半導体装置10Aの構成の一例を概略的に示す断面図である。図4では、半導体装置10Aおけるはんだバンプ101が形成される部分の厚さ方向の断面構造を示している。図4に示すように、半導体装置10Aは、半導体基板106、第1配線電極107、第2配線電極108、第1樹脂層間膜105、第2樹脂層間膜104、アンダーバンプメタル102、およびはんだバンプ101を備える。
 第1樹脂層間膜105の開口部105aが有する端部、第2樹脂層間膜104の開口部104aが有する端部、および、パシベーション膜103の開口部103aが有する端部、のそれぞれは、断面視においてテーパー形状を有している。また、アンダーバンプメタル102の上面は開口部104aの形状を反映せずに凸形状となっている。アンダーバンプメタル102の端部は、第2樹脂層間膜104の開口部104aを臨む端部などを覆う構造となっており、アンダーバンプメタル102の端部はなだらかな逆テーパー形状を有している。
 図2~図4の構成において、第1樹脂層間膜105の開口部105a、第2樹脂層間膜104の開口部104a、および、パシベーション膜103の開口部103aのそれぞれのテーパー形状は、感光性ポリイミドを用いたフォトリソグラフィーとポリイミド樹脂の熱処理による収縮とにより形成される。一方、図1に示す構成では、第1樹脂層間膜105の開口部105a、第2樹脂層間膜104の開口部104a、および、パシベーション膜103の開口部103aのそれぞれは、下層の面に対して垂直な形状となっている。このような形状はドライエッチングにより形成される。なお、ドライエッチングの条件によっては、これら開口部の形状をテーパー形状にすることもできる。
 ここで、図1に示される半導体装置10Aの製造方法を示す。半導体基板106上に第2配線電極108を形成する。例えば蒸着、スパッタ、めっきなどにより導電膜を形成し、その後フォトリソグラフィーによって導電膜上のレジストをパターニングし、それをマスクにしてウエットまたはドライエッチング加工により導電膜に配線パターンを形成することによって、第2配線電極108が形成される。なお、レジストのパターニングを先に施して、蒸着により導電膜を形成し、レジストごと導電膜を選択的に除去するリフトオフ法を用いて、第2配線電極108の配線パターンを形成してもよい。
 次に樹脂膜を形成し、第2配線電極108上の樹脂膜に開口パターンを形成することによって第1樹脂層間膜105を形成する。第1樹脂層間膜105の材質は、例えばポリイミドであり、開口パターンを形成する方法は、当該材質が感光性ポリイミドである場合は例えばフォトリソグラフィーであり、当該材質が非感光性ポリイミドである場合は例えばドライエッチングである。
 次に、第1樹脂層間膜105上に第1配線電極107を第1配線電極108と同様に形成する。それから、第1配線電極107の一部が露出する開口部104aを有し、第1配線電極107を覆う第2樹脂層間膜104を第1樹脂層間膜105と同様に形成する。
 次に、開口部104aの内面および上縁を覆い、第1配線電極107に接続されたアンダーバンプメタル102を無電解めっき方により形成する。このとき、めっき時間などについて調整を行い、第2樹脂層間膜104上のアンダーバンプメタル102の長さをコントロールする。
 次に、アンダーバンプメタル102の一部が露出する開口部103aを有するパシベーション膜103を第2樹脂層間膜104上に形成する。パシベーション膜103は、アンダーバンプメタル102の外縁202を覆うように形成する。パシベーション103の材質は、例えばポリイミドであり、アンダーバンプメタル102が露出する開口パターンを形成する方法は、当該材質が感光性ポリイミドである場合は例えばフォトリソグラフィーであり、当該材質が非感光性ポリイミドである場合は例えばドライエッチングである。
 次にアンダーバンプメタル102が露出した部分にはんだボール101が形成される。
 なお、半導体基板106は、Si、GaAs、InP、GaN、またはSiCなどからなる。第1樹脂層間膜105および第2樹脂層間膜104のそれぞれは、ポリイミド、BCB(ベンゾシクロブテン)、またはPBO(ポリベンゾオキサゾール)などからなる。第1配線電極107および第2配線電極108は、Au、Cu、またはAlなどからなる。アンダーバンプメタル102は、NiとAuとの多層膜、あるいはNi、Pd、およびAuの多層膜などからなる。はんだバンプ101の径はφ50μm~150μmであるが、これ以外の範囲の径でも構わない。
 また膜の応力不均一による剥がれ等の不具合が考えられるため、第1樹脂層間膜105、第2樹脂層間膜104、およびパシベーション膜103は同一の材料であることが望ましい。一方で、パシベーション膜103は、耐湿性など半導体素子の用途に応じて必要な特性を考慮して、第1樹脂層間膜105および第2樹脂層間膜104とは別材料にしてもよい。
 図5は、本発明の実施の形態1に係る半導体装置10Aの構成の一例を概略的に示す断面図および平面図である。図5の平面図では、はんだバンプ101の図示を省略している。また図5は、アンダーバンプメタル102の周辺を拡大して、半導体装置10Aをパシベーション膜103側から見た平面図を示している。
 図1,5に示されるように、アンダーバンプメタル102は開口部104a内から第2樹脂層間膜104上にまで形成されており、平面視においてアンダーバンプメタル102の外縁202は、開口部104aの外側まで延びている。パシベーション膜103は、アンダーバンプメタル102の外縁202の全周囲を覆うように形成されており、平面視においてパシベーション膜103の開口部103aは、全周囲にわたってアンダーバンプメタル102の外縁202より内側に位置する。アンダーバンプメタルの外縁202からパシベーション膜103の開口部103aまでの距離が、パシベーション膜103がアンダーバンプメタル102を覆う距離となる。
 第2樹脂層間膜104の開口部104a、アンダーバンプメタル102の周縁202、および、パシベーション膜103の開口部103aの位置関係は、図6のような位置関係であってもよい。つまり、パシベーション膜103の開口部103aが、開口部104aよりも小さくてもよい。このような構成によれば、はんだバンプ101から第1配線電極107までの距離を長くすることができる。また、はんだバンプ101であるはんだボールの大きさを、パシベーション膜103の開口部103aの寸法で自由に規定することができる。なお、パシベーション膜103の開口部103aは、はんだバンプ101の径や、アンダーバンプメタル102の径に合わせて任意の位置に設定することができる。また、開口部103aの平面での形状は円でもよいし、多角形でもよい。
 <はんだの濡れ広がり>
 以下では、はんだの濡れ拡がりについて説明する。まず、関連技術におけるはんだの濡れ拡がりについて説明する。図11は関連技術に係る半導体装置10の構成の一例を概略的に示す断面図である。図11では、はんだバンプ101の周辺を拡大して示している。図11に示されるように、半導体装置10は、図1に示される本発明の実施の形態1に係る半導体装置10Aと比較して、パシベーション膜103を有していない。なお、図11において既出の図において説明したもと同一の構成要素については同一符号を付して説明を省略する。また以下の図においても同様である。
 はんだバンプ101を形成する際には、アンダーバンプメタル102上のはんだを熱処理するリフローによって丸い形状のはんだバンプ101を形成している。その際に、図11においてはんだ侵入経路301に示すように、はんだバンプ101のはんだがアンダーバンプメタル102と第2樹脂層間膜104との間に侵入し、第1配線電極107にまで到達するようにはんだが濡れ拡がるという問題が起こっていた。
 次に、本実施の形態に係る半導体装置10Aにおけるはんだの濡れ拡がりについて説明する。図7は、本発明の実施の形態1に係る半導体装置10Aにおけるはんだの濡れ拡がりについて説明するための図である。図7に示されるように、本実施の形態に係る半導体装置10Aでは、アンダーバンプメタル102の外縁202をパシベーション膜103が覆っており、その部分には、はんだバンプ101が形成されない。よって、図11に示した関連技術に係る半導体装置10と比較して、はんだ侵入経路301を長くすることができ、はんだバンプ101から第1配線電極107までの距離を稼ぐことができる。また図11に示した関連技術に係る半導体装置10と比較して、はんだ侵入経路301をより複雑な形状にすることができる。これらの効果により、はんだバンプ101から第1配線電極107へのはんだの濡れ拡がりを抑制することができる。
 ここで第2樹脂層間膜104上にまで延びたアンダーバンプメタル102の外縁202をさらに外側に延ばすことによって、はんだ侵入経路301の距離をさらに延ばすことが可能になり、はんだバンプ101から第1配線電極107までの距離をさらに稼ぐことが可能になる。その際、関連技術に係る半導体装置10のように、アンダーバンプメタル102の上面全体がパシベーション膜で覆われていない場合には、リフローによってはんだバンプ101がアンダーバンプメタル102の外縁202にまで形成される。よって、アンダーバンプメタル102の外縁202の位置によってはんだバンプ101の径および高さが変わってしまう。したがって、アンダーバンプメタル102の外縁202を外側に延ばすことは困難であった。
 一方、本実施の形態に係る半導体装置10Aでは、パシベーション膜103の開口部103aの開口パターンを任意の径に設定することによって、アンダーバンプメタル102の外縁202を延ばしてはんだ侵入経路301の距離を延ばしつつ、はんだバンプ101の大きさおよび高さを制御することが可能になる。
 また第2樹脂層間膜104の膜厚を厚くすることによっても、はんだバンプ101から第1配線電極107までの距離を稼ぐことが可能である。第2樹脂層間膜104の層厚は0.1μm~10μmである。第2樹脂層間膜104が厚すぎると膜ストレスによる層間膜どうしの剥離などの不具合が発生する。また半導体装置の動作周波数が高い場合には樹脂層間膜厚が電気特性に影響するため、第2樹脂層間膜104の層厚は好ましくは0.5μm~3μm程度である。
 また樹脂膜とメタル膜とは本質的に密着性が悪いことから、第2樹脂層間膜104とアンダーバンプメタル102とが接する部分には隙間が生じやすい。したがって関連技術においては、この隙間からはんだの濡れ拡がりが起きやすいという問題があった。
 本実施の形態に係る半導体装置10Aでは、アンダーバンプメタル102の外縁202がパシベーション膜103で覆われていることから、第2樹脂層間膜104とアンダーバンプメタル102とが接する部分における隙間の発生を抑制することができ(「アンカー効果」とも呼ばれる)、はんだの濡れ拡がりを抑制することができる。
 <はんだバンプの接続強度>
 以下では、はんだバンプの接続強度について説明する。図11に示される関連技術に係る半導体装置10では、第1樹脂層間膜105と第1配線電極107との接合界面302において、第1配線電極107と第1樹脂層間膜105とが剥離する問題があった。これは半導体装置を外部基板に実装するときなどにかかる応力、またはそれを模擬した信頼性評価としてのボールシェア試験などでかかる応力によって、第1配線電極107と第1樹脂層間膜105とが剥離する問題である。
 図8はボールシェア試験を説明するための図である。図8では、本発明の実施の形態1に係る半導体装置10Aを用いて説明している。図8に示されるように、ボールシェア試験は、はんだバンプ101にボールシェアツール401で応力を加えて行う破壊試験である。図8の例では、ボールシェアツール401によって、はんだバンプ101には側面方向からの力が加えられる。ボールシェアツール401ではんだバンプ101に応力が加えられると、メタル膜と樹脂膜とは本質的に密着性が悪いことから、接合界面302の部分で第1配線電極107と第1樹脂層間膜105とが剥離する方向に力が作用する。
 ここで、上記説明のように本実施の形態に係る半導体装置10Aでは、パシベーション膜103がアンダーバンプメタル102の外縁202を覆っていることから、接合界面302での剥離の起点となるアンダーバンプメタル102と第2樹脂層間膜104との剥離を抑制することができ、接合界面302での剥離を抑制することができる。
 以上のように、本実施の形態に係る半導体装置10Aでは、はんだバンプ101の接続強度を確保しつつ、はんだの濡れ拡がりを抑制することが可能になる。特に第1配線電極107がAu配線の場合には、樹脂層間膜との密着性が顕著に悪いことが課題となっているため本発明の実施の形態1による効果がより期待できる。
 なお、本実施の形態では、パシベーション膜103がアンダーバンプメタル102の外縁202の全周囲を覆っている場合を例に説明したが、パシベーション膜103がアンダーバンプメタル102の外縁202の少なくとも一部を覆っていれば、その覆う範囲の広さに応じて、パシベーション膜103がアンダーバンプメタル102の外縁202の全周囲を覆っている場合と同様の効果が得られる。
 <実施の形態2>
 図9は、本発明の実施の形態2に係る半導体装置10Bの構成の一例を概略的に示す断面図である。本実施の形態に係る半導体装置10Bは、第2樹脂層間膜とアンダーバンプメタルとが複数層に積層された構成となっている。
 図9に示されるように、半導体装置10Bは、図1に示される実施の形態1に係る半導体装置10Aと比較して、第2樹脂層間膜104,505,504およびアンダーバンプメタル503,502,501が積層されている。
 半導体基板106上に接するように第2配線電極108が配置されており、第1樹脂層間膜105を介して第2配線電極108と電気的に接続される第1配線電極107が形成されている。さらに第1配線電極107および第1樹脂層間膜105上に第2樹脂層間膜104が形成されている。第2樹脂層間膜104は開口部104aを有し、開口部104aから第1配線電極107が露出するように、第1配線電極107を覆っている。
 第2樹脂層間膜104の開口部104aには、アンダーバンプメタル503が形成されている。アンダーバンプメタル503は、開口部104aから露出する第1配線電極107に接続されている。アンダーバンプメタル503は、開口部104aの内面および上縁を覆っており、平面視においてアンダーバンプメタル503の外縁を含む端部は第2樹脂層間膜104上にまで形成されている。
 第2樹脂層間膜505は開口部505aを有し、開口部505aからアンダーバンプメタル503の一部が露出するように、また第2樹脂層間膜104上にまで形成されたアンダーバンプメタル503の外縁を覆うように第2樹脂層間膜104上に形成されている。
 第2樹脂層間膜505の開口部505aにはアンダーバンプメタル502が形成されている。アンダーバンプメタル502は、開口部505aから露出するアンダーバンプメタル503と開口部505aの上縁とを覆っており、平面視においてアンダーバンプメタル502の外縁を含む端部は第2樹脂層間膜505上にまで形成されている。
 第2樹脂層間膜504は開口部504aを有し、開口部504aからアンダーバンプメタル502の一部が露出するように、また第2樹脂層間膜505上にまで形成されたアンダーバンプメタル502の外縁を覆うように第2樹脂層間膜505上に形成されている。
 第2樹脂層間膜504の開口部504aにはアンダーバンプメタル501が形成されている。アンダーバンプメタル501は、開口部504aから露出するアンダーバンプメタル502と開口部504aの上縁とを覆っており、平面視においてアンダーバンプメタル501の外縁を含む端部は第2樹脂層間膜504にまで形成されている。
 パシベーション膜103は開口部103aを有し、開口部103aからアンダーバンプメタル501の一部が露出するように、また第2樹脂層間膜504上にまで形成されたアンダーバンプメタル501の外縁を覆うように第2樹脂層間膜504上に形成されている。はんだバンプ101は、開口部103aから露出するアンダーバンプメタル501上に形成されている。
 以上のように、本実施の形態に係る半導体装置10Bでは、第2樹脂層間膜104,505,504およびアンダーバンプメタル503,502,501が積層されていることから、実施の形態1に係る半導体装置10Aと比較して、はんだバンプ101から第1配線電極107までの距離をより長く確保することができる。またアンダーバンプメタル503,502,501の外縁を、それぞれ、第2樹脂層間膜505,504およびパシベーション膜103で覆うことによって、はんだバンプ101から第1配線電極107へのはんだの侵入経路をふさぐ効果があり、はんだの濡れ拡がりを抑制する効果が高まる。
 一方、もう一つの課題である第1樹脂層間膜105と第1配線電極107との剥離に対しても、第2樹脂層間膜104,505,504およびパシベーション膜103のそれぞれと、アンダーバンプメタル503,502,501のそれぞれとが交互に重ねて形成され、各アンダーバンプメタルの外縁が覆われる構造となっていることからアンカー効果が得られる。そのため剥がれの起点となるアンダーバンプメタル端部の剥離を防止でき、第1樹脂層間膜105と第1配線電極107との剥離を抑制することができる。
 なお、図9に示されるように、アンダーバンプメタルと樹脂層間膜とが交互に3層重なる構造を例にして説明しているが、これに限らず何層に重なっていてもよい。なお、これらの複数の層は、実施の形態1で説明した製造方法と同様にして形成することができる。
 また、本実施の形態では、第2樹脂層間膜505,504およびパシベーション膜103がアンダーバンプメタル503,502,501の外縁の全周囲をそれぞれ覆っている場合を例に説明したが、第2樹脂層間膜505,504およびパシベーション膜103がアンダーバンプメタル503,502,501の外縁の少なくとも一部をそれぞれ覆っていれば、その覆う範囲の広さに応じて、第2樹脂層間膜505,504およびパシベーション膜103がアンダーバンプメタル503,502,501の外縁の全周囲をそれぞれ覆っている場合と同様の効果が得られる。
 <実施の形態3>
 図10は、本発明の実施の形態3に係る半導体装置10Cの構成の一例を概略的に示す断面図である。図10に示されるように、実施の形態3に係る半導体装置10Cは、図9に示される実施の形態2に係る半導体装置10Bと比較して、アンダーバンプメタル503,502,501の形成範囲が異なっている。
 平面視において、最下層にあるアンダーバンプメタル503の形成範囲が一番大きく、次いで中間層にあるアンダーバンプメタル502の形成範囲が大きく、一番形成範囲が小さいのが最上層にあるアンダーバンプメタル501である。このように本実施の形態に係る半導体装置10Cは、下層に向かうに従って、平面視におけるアンダーバンプメタルの形成範囲が大きくなる構造となっている。
 この構造にすることで、はんだバンプ101から第1配線電極107への距離をさらに長く確保することができる。またアンダーバンプメタル503,502の上面の一部だけでなく、内周を第2樹脂層間膜505,504でそれぞれ覆うことではんだの侵入経路をふさぐ効果があり、はんだの濡れ拡がりを防止する効果が高まる。
 一方、もう一つの課題である第1樹脂層間膜105と第1配線電極107との剥離に対しても、実施の形態2と同様、第2樹脂層間膜104,505,504およびパシベーション膜103のそれぞれと、アンダーバンプメタル503,502,501のそれぞれとが交互に重ねて形成され、各アンダーバンプメタルの外縁が覆われる構造となっていることからアンカー効果が得られる。さらに下層に向かうほどアンダーバンプメタルの形成範囲が大きくなることから、より大きなアンカー効果が得られる。そのため剥離の起点となるアンダーバンプメタル端部の剥離を抑制でき、第1樹脂層間膜105と第1配線電極107との剥離を抑制することができる。
 なお、図10に示されるように、アンダーバンプメタルと樹脂層間膜とが交互に3層重なる構造を例にして説明しているが、これに限らず何層に重なっていてもよい。
 また、本実施の形態では、第2樹脂層間膜505,504およびパシベーション膜103がアンダーバンプメタル503,502,501の外縁の全周囲をそれぞれ覆っている場合を例に説明したが、第2樹脂層間膜505,504およびパシベーション膜103がアンダーバンプメタル503,502,501の外縁の少なくとも一部をそれぞれ覆っていれば、その覆う範囲の広さに応じて、第2樹脂層間膜505,504およびパシベーション膜103がアンダーバンプメタル503,502,501の外縁の全周囲をそれぞれ覆っている場合と同様の効果が得られる。
 なお、本発明は、その発明の範囲において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
 本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
 10,10A~10C 半導体装置、101 はんだバンプ、102,501,502,503 アンダーバンプメタル、103 パシベーション膜、103a,104a,105a,504a,505a 開口部、104,504,505 第2樹脂層間膜、105 第1樹脂層間膜、106 半導体基板、107 第1配線電極、108 第2配線電極、202 外縁、301 はんだ侵入経路、302 接合界面、401 ボールシェアツール。

Claims (9)

  1.  半導体基板と、
     前記半導体基板上に形成された第1樹脂層間膜と、
     前記第1樹脂層間膜上に形成された配線電極と、
     前記配線電極の一部が露出する第1開口部を有し、前記配線電極を覆う第2樹脂層間膜と、
     前記第1開口部の内面および上縁を覆い、前記第1開口部から露出する前記配線電極に接続されたアンダーバンプメタルと、
     前記アンダーバンプメタルの一部が露出する第2開口部を有し、前記第2樹脂層間膜上に位置する前記アンダーバンプメタルの外縁の少なくとも一部を覆い、前記第2樹脂層間膜上に形成されたパシベーション膜と、
     前記第2開口部から露出する前記アンダーバンプメタルに接続されたはんだバンプと
    を備える、半導体装置。
  2.  請求項1に記載の半導体装置であって、
     前記パシベーション膜は、前記アンダーバンプメタルの外縁の全周囲を覆う、半導体装置。
  3.  請求項1または請求項2に記載の半導体装置であって、
     前記配線電極と、前記アンダーバンプメタルの前記外縁の少なくとも一部との間に前記第2樹脂層間膜が挟まれている、半導体装置。
  4.  請求項1から請求項3のうちのいずれか1項に記載の半導体装置であって、
     前記第1樹脂層間膜の開口部が有する端部と、前記第2樹脂層間膜の前記第1開口部が有する端部と、前記パシベーション膜の前記第2開口部が有する端部と、の少なくともいずれか1つが断面視においてテーパー形状を有する、半導体装置。
  5.  半導体基板と、
     前記半導体基板上に形成された第1樹脂層間膜と、
     前記第1樹脂層間膜上に形成された配線電極と、
     複数の第1開口部をそれぞれ有し、最下層の前記第1開口部から前記配線電極の一部が露出するように前記配線電極を覆う、積層された複数の第2樹脂層間膜と、
     前記複数の第1開口部の内面および上縁をそれぞれ覆うように積層され、最下層の前記第1開口部から露出する前記配線電極に接続された複数のアンダーバンプメタルと、
     最上層の前記アンダーバンプメタルの一部が露出する第2開口部を有し、前記複数の第2樹脂層間膜上に形成されたパシベーション膜と、
     前記第2開口部から露出する最上層の前記アンダーバンプメタルに接続されたはんだバンプと、を備え、
     最下層以外の前記第2樹脂層間膜および前記パシベーション膜は、前記複数の第2樹脂層間膜上にそれぞれ位置する前記複数のアンダーバンプメタルの外縁の少なくとも一部をそれぞれ覆う、半導体装置。
  6.  請求項5に記載の半導体装置であって、
     最下層以外の前記第2樹脂層間膜および前記パシベーション膜は、前記複数のアンダーバンプメタルの外縁の全周囲をそれぞれ覆う、半導体装置。
  7.  請求項5または請求項6に記載の半導体装置であって、
     平面視において、前記複数のアンダーバンプメタルそれぞれの形成範囲は、下層に向かうほど広くなる、半導体装置。
  8.  (a)半導体基板を準備する工程と、
     (b)前記半導体基板上に第1樹脂層間膜を形成する工程と、
     (c)前記第1樹脂層間膜上に配線電極を形成する工程と、
     (d)前記配線電極の一部が露出する第1開口部を有し、前記配線電極を覆う第2樹脂層間膜を形成する工程と、
     (e)前記第1開口部の内面および上縁を覆い、前記第1開口部から露出する前記配線電極に接続されたアンダーバンプメタルを形成する工程と、
     (f)前記アンダーバンプメタルの一部が露出する第2開口部を有し、前記第2樹脂層間膜上に位置する前記アンダーバンプメタルの外縁の少なくとも一部を覆うパシベーション膜を前記第2樹脂層間膜上に形成する工程と、
     (g)前記第2開口部から露出する前記アンダーバンプメタルに接続されたはんだバンプを形成する工程と
    を備える、半導体装置の製造方法。
  9.  (a)半導体基板を準備する工程と、
     (b)前記半導体基板上に第1樹脂層間膜を形成する工程と、
     (c)前記第1樹脂層間膜上に配線電極を形成する工程と、
     (d)複数の第1開口部をそれぞれ有し、最下層の前記第1開口部から前記配線電極の一部が露出するように前記配線電極を覆う複数の第2樹脂層間膜を積層する工程と、
     (e)前記複数の第1開口部の内面および上縁をそれぞれ覆い、最下層の前記第1開口部から露出する前記配線電極に接続された複数のアンダーバンプメタルを積層する工程と、
     (f)最上層の前記アンダーバンプメタルの一部が露出する第2開口部を有するパシベーション膜を前記複数の第2樹脂層間膜上に形成する工程と、
     (g)前記第2開口部から露出する最上層の前記アンダーバンプメタルに接続されたはんだバンプを形成する工程と、を備え、
     最下層以外の前記第2樹脂層間膜および前記パシベーション膜は、前記複数の第2樹脂層間膜上にそれぞれ位置する前記複数のアンダーバンプメタルの外縁の少なくとも一部をそれぞれ覆う、半導体装置の製造方法。
PCT/JP2018/005406 2017-03-13 2018-02-16 半導体装置および半導体装置の製造方法 WO2018168316A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW107107237A TW201904005A (zh) 2017-03-13 2018-03-05 半導體裝置及半導體裝置的製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017047434A JP2020074352A (ja) 2017-03-13 2017-03-13 半導体装置
JP2017-047434 2017-03-13

Publications (1)

Publication Number Publication Date
WO2018168316A1 true WO2018168316A1 (ja) 2018-09-20

Family

ID=63523457

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/005406 WO2018168316A1 (ja) 2017-03-13 2018-02-16 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
JP (1) JP2020074352A (ja)
TW (1) TW201904005A (ja)
WO (1) WO2018168316A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022249526A1 (ja) * 2021-05-25 2022-12-01 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージおよび電子機器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11973021B2 (en) 2021-09-17 2024-04-30 Vanguard International Semiconductor Corporation Semiconductor device and method forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03112135A (ja) * 1989-09-26 1991-05-13 Fujitsu Ltd 半導体装置およびその製造方法
JPH05109731A (ja) * 1991-10-21 1993-04-30 Mitsubishi Electric Corp ボンデイングパツド
JP2006049427A (ja) * 2004-08-02 2006-02-16 Nec Electronics Corp 半導体装置の製造方法
US20070176292A1 (en) * 2006-01-27 2007-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure
JP2011014821A (ja) * 2009-07-06 2011-01-20 Oki Semiconductor Co Ltd 半導体装置およびその製造方法
JP2016518730A (ja) * 2013-05-20 2016-06-23 クアルコム,インコーポレイテッド 上面および側壁保護のためのモールドを備える半導体デバイス

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03112135A (ja) * 1989-09-26 1991-05-13 Fujitsu Ltd 半導体装置およびその製造方法
JPH05109731A (ja) * 1991-10-21 1993-04-30 Mitsubishi Electric Corp ボンデイングパツド
JP2006049427A (ja) * 2004-08-02 2006-02-16 Nec Electronics Corp 半導体装置の製造方法
US20070176292A1 (en) * 2006-01-27 2007-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure
JP2011014821A (ja) * 2009-07-06 2011-01-20 Oki Semiconductor Co Ltd 半導体装置およびその製造方法
JP2016518730A (ja) * 2013-05-20 2016-06-23 クアルコム,インコーポレイテッド 上面および側壁保護のためのモールドを備える半導体デバイス

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022249526A1 (ja) * 2021-05-25 2022-12-01 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージおよび電子機器

Also Published As

Publication number Publication date
JP2020074352A (ja) 2020-05-14
TW201904005A (zh) 2019-01-16

Similar Documents

Publication Publication Date Title
TWI244184B (en) Semiconductor device with under bump metallurgy and method for fabricating the same
TWI495024B (zh) 半導體裝置,其製造方法,以及製造線路板之方法
JP6680705B2 (ja) 半導体装置及びその製造方法
US20160284639A1 (en) Semiconductor structure
WO2011058680A1 (ja) 半導体装置
JP2012028708A (ja) 半導体装置
US8697566B2 (en) Bump structure and manufacturing method thereof
WO2018168316A1 (ja) 半導体装置および半導体装置の製造方法
US9524944B2 (en) Method for fabricating package structure
TW201208510A (en) Circuit board with anchored underfill
TWI473227B (zh) 基板之連接結構及其製法
US10199345B2 (en) Method of fabricating substrate structure
JP6782175B2 (ja) 半導体装置及び半導体装置の製造方法
JP4959538B2 (ja) 半導体装置とその製造方法及び電子装置
KR20100093357A (ko) 웨이퍼 레벨 칩스케일 패키지
JP4010311B2 (ja) 半導体装置および半導体装置の製造方法
TWM629323U (zh) 覆晶封裝結構
JP3801188B2 (ja) 半導体装置および半導体装置の製造方法
TW558782B (en) Fabrication method for strengthened flip-chip solder bump
KR20160020347A (ko) 범프-온-트레이스 칩 패키징용 방법 및 장치
JP4444560B2 (ja) 半導体パッケージおよび半導体パッケージの製造方法
WO2018198544A1 (ja) 半導体装置の製造方法および半導体装置
JP2015142009A (ja) 半導体装置
JP5656301B2 (ja) 半導体装置
JP7271754B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18768259

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18768259

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP