WO2022234656A1 - 半導体素子を有するメモリ装置 - Google Patents

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    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Definitions

  • the present invention relates to a memory device having semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a semiconductor device having a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 9 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 10 shows the problem in operation
  • FIG. 9 shows the write operation of the DRAM memory cell.
  • FIG. 9(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected, a bit line It is composed of a drain N + layer 104 to which BL is connected, a gate conductive layer 105 to which word line WL is connected, and a floating body 102 of MOS transistor 110a. constitutes a DRAM memory cell.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 9B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 9(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • FIG. 9(b) filled with the generated holes 106 and 110b (FIG. 9(c)) from which the generated holes are ejected are stored.
  • the state of the memory cell is obtained.
  • the floating body 102 potential of the memory cell 110a filled with holes 106 will be higher than the floating body 102 without the generated holes. Therefore, the threshold voltage of memory cell 110a is lower than that of memory cell 110b. This state is shown in FIG. 9(d).
  • ⁇ 0.8.
  • FIG. FIG. 11(a) shows a "1" write state
  • FIG. 11(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the potential difference margin between "1” and “0” cannot be made sufficiently large because the negative bias becomes even deeper.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • the problem is how to form peripheral circuits for driving the DRAM memory cells on the same substrate.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a memory device using a columnar semiconductor element includes: A first semiconductor pillar and a second semiconductor pillar which stand vertically on a substrate, have a center point on a first line in a plan view, are arranged adjacent to each other, and are parallel to the first line.
  • a third semiconductor pillar and a fourth semiconductor pillar having a center point on the second line and arranged adjacent to each other; a first impurity region connected to the bottoms of the first to fourth semiconductor pillars; a first gate insulating layer vertically above the first impurity region and surrounding the lower portions of the first to fourth semiconductor pillars; a first gate conductor layer surrounding the first gate insulating layer and surrounding and connecting the first semiconductor pillar and the second semiconductor pillar; the third semiconductor pillar and the fourth semiconductor; a second gate conductor layer connected to surround the pillar; a second gate insulating layer on the first gate insulating layer and surrounding side surfaces of the first to fourth semiconductor pillars; located below the tops of the first to fourth semiconductor pillars, vertically separated from the first gate conductor layer and the second gate conductor layer, and separated from the first semiconductor pillar and the a third gate conductor layer surrounding and connected to the second semiconductor pillar; a fourth gate conductor layer surrounding and connected to the third semiconductor pillar and the fourth semiconductor pillar; a
  • a first length between points is less than twice a second length, which is the thickness of a non-contact portion of the first gate conductor layer, and the thickness of the second length is less than the second length. is greater than or equal to 1, controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the first impurity region, and the second impurity region; a data retention operation of retaining, in any one or all of the first to fourth semiconductor pillars, a group of holes generated by an impact ionization phenomenon or by a gate-induced drain leakage current; the first to fourth semiconductors by controlling voltages applied to the first gate conductor layer, the second gate conductor layer, the first impurity region, and the second impurity region; and performing a data erase operation to remove said hole groups from within any or all of the pillars. (first invention).
  • two peripheral lines of the first gate insulating layer surrounding the first semiconductor pillar and the third semiconductor pillar in plan view are perpendicular to the first line. and a third line passing through the center points of the first semiconductor pillar and the third semiconductor pillar. It is characterized by being more than twice the length of 2 or less than twice the length of 2 and more than 1 time the second length (second invention).
  • the first outer peripheral lines of the first to fourth semiconductor pillars in the portion surrounded by the second gate insulating layer are surrounded by the first gate insulating layer. inside the second outer peripheral lines of the first to fourth semiconductor pillars,
  • the third gate conductor layer surrounding the first semiconductor pillar and the second semiconductor pillar, and the fourth semiconductor pillar surrounding the third semiconductor pillar and the fourth semiconductor pillar are between the first gate conductor layer and the second gate conductor layer surrounding the first semiconductor pillar and the third semiconductor pillar greater than the fifth length of (third invention).
  • the first invention is characterized in that, in plan view, there is a single layer or multiple layers of the first conductor layer covering the outside of the first gate conductor layer (fourth invention).
  • the wiring connected to the first impurity region is a source line
  • the wiring connected to the second impurity region is a bit line
  • the wiring connected to the first gate conductor layer is the first wiring
  • the wiring connected to the second gate conductor layer and the third gate conductor layer is a word line
  • the memory erase operation and the memory write operation are performed by voltages applied to the source line, the bit line, the first drive control line, and the word line; (Fifth invention).
  • the first gate capacitance between the first gate conductor layer and each of the first to fourth semiconductor pillars is equal to the second gate conductor layer and the first gate conductor layer. It is characterized by being larger than the second gate capacitance between each of the semiconductor pillars through the fourth semiconductor pillar (sixth invention).
  • FIG. 1 is a structural diagram of a dynamic flash memory device according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of the dynamic flash memory device according to the first embodiment
  • FIG. 2 is a diagram for explaining a write operation mechanism of the dynamic flash memory device according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the dynamic flash memory device according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the dynamic flash memory device according to the first embodiment
  • FIG. 1 is a diagram for explaining a dynamic flash memory cell according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining a dynamic flash memory cell according to a second embodiment
  • FIG. 10 is a diagram for explaining a dynamic flash memory cell according to a third embodiment
  • FIG. FIG. 12 is a diagram for explaining a dynamic flash memory cell according to a fourth embodiment
  • FIG. FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of one dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG.
  • FIG. 1 A structure in which four dynamic flash memory cells are formed on the same substrate will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • Silicon pillars 2 having a conductivity type of P-type or i-type (intrinsic type) are placed on a substrate 1 (which is an example of the “substrate” in the scope of claims) from the bottom (“first semiconductor pillars” in the scope of claims). ) (hereafter, a silicon pillar is referred to as a “Si pillar”), and an N + layer 3a connected to the bottom of the Si pillar 2 (an example of a “first impurity layer” in the scope of claims).
  • N + layer 3b which is an example of a “second impurity layer” in the claims
  • N + layer 3b which is an example of a “second impurity layer” in the claims
  • a channel region 7 is formed between the N + layer 3 a and the N + layer 3 b of the Si pillar 2 .
  • a first gate insulating layer 4a surrounding the lower portion of the Si pillar 2 (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b surrounding the upper portion of the Si pillar 2. (which is an example of the "second gate insulating layer” in the claims) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a surrounding the first gate insulating layer 4a (which is an example of the "first gate conductor layer” in the claims) and a second gate insulating layer 4b surrounding the second gate insulating layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer" in the claims).
  • the channel region 7 consists of a first channel region 7a surrounded by the first gate insulating layer 4a and a second channel region 7b surrounded by the second gate insulating layer 4b.
  • a dynamic flash memory cell 9 is formed from the N + layers 3a and 3b serving as the source and drain, the channel region 7, the first gate insulating layer 4a, the second gate insulating layer 4b, the first gate conductor layer 5a, and the second gate conductor layer 5b.
  • a dynamic flash memory cell 9 is formed.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the scope of claims), and the N + layer 3b serves as a bit line BL (an example of a "bit line” in the scope of claims).
  • first gate conductor layer 5a is connected to the plate line PL (an example of the "first drive control line” in the claims), and the second gate conductor layer 5b is connected to the word lines WL (claimed , which is an example of a "word line” of the In the memory device, a plurality of dynamic flash memory cells as described above are two-dimensionally arranged on the substrate 1 .
  • the substrate 1 is a base material layer connected to the Si pillars 2 standing in the vertical direction and having an upper surface extending in the horizontal direction. Accordingly, the portion of the N + layer 3 a below the surface of the substrate 1 in the vertical direction is referred to as the substrate 1 . The portion of N + layer 3a within this substrate 1 may extend in the horizontal direction. Also, the substrate 1 may be formed of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials. Further, the substrate 1 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • SOI Silicon On Insulator
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation, and other operating conditions that enable the erase operation may be used.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an inversion layer 12a is formed inside the first gate conductor layer 5a to which the plate line PL is connected, and the second gate conductor layer 5a having the first gate conductor layer 5a is formed.
  • One N-channel MOS transistor is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 12b connected to the word line WL is operated in the saturation region.
  • the inversion layer 12b is formed on the entire surface inside the second gate conductor layer 5b to which the word line WL is connected, without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b. work.
  • the boundary of the channel region 7 between the first N-channel MOS transistor with the series-connected first gate conductor layer 5a and the second N-channel MOS transistor with the second gate conductor layer 5b The electric field is maximized in the region (first boundary region) and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • Electron-hole pairs can be generated by the impact ionization phenomenon at the boundary between the N + layer 3 a and the channel region 7 or at the boundary between the N + layer 3 b and the channel region 7 .
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • Electron-hole pairs may be generated by the impact ionization phenomenon or the GIDL current in the third boundary region, and the channel region 7 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIGS. 4A and 4B The read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1" are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 4B(a), the vertical length of the first gate conductor layer 5a connected to the plate line PL is greater than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4(a).
  • FIG. 4(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the N + layer 3b serving as the drain and the second channel region 7b.
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the first channel region 7a.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacity of the PN junction, and in order to increase it, for example, the diameter of the Si pillar 2 is increased.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL can be further reduced without lowering the degree of integration of memory cells in plan view.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other operating conditions that enable the read operation may be used.
  • FIG. 5 shows a structural diagram of a memory device in which four dynamic flash memory cells of this embodiment are formed on a substrate 20.
  • FIG. FIG. 5(a) is a vertical sectional view taken along the line X-X' of FIG. 5(b).
  • FIG. 5(b) is a horizontal sectional view along line A-A' in FIG. 5(a).
  • FIG. 5(c) is a horizontal sectional view along line B-B' in FIG. 5(a).
  • FIG. 5(d) is a horizontal sectional view taken along line C-C' in FIG. 5(a). Note that in an actual memory device, more than four dynamic flash memory cells are arranged in rows and columns on the substrate 20.
  • FIG. 5(a) is a vertical sectional view taken along the line X-X' of FIG. 5(b).
  • FIG. 5(b) is a horizontal sectional view along line A-A' in FIG. 5(a).
  • FIG. 5(c) is a horizontal sectional view along line B-
  • N + layer 21 which is an example of the “first impurity layer” in the claims
  • Si pillars 22a an example of the "first semiconductor pillar” in the claims
  • 22b an example of the “second semiconductor pillars” in the claims
  • 22c which is an example of the "third semiconductor pillar” in the claims
  • 22d which is an example of the "fourth semiconductor pillar” in the claims
  • N + layers 29a, 29b, 29c (not shown) and 29d (not shown) are formed on top of the Si pillars 22a to 22d, respectively.
  • a SiO 2 layer 24 surrounds the bottoms of the Si pillars 22 a to 22 d and is on the N + layer 21 .
  • a HfO 2 layer 25a (which is an example of the "first gate insulating layer” in the claims) surrounds the lower side surfaces of the Si pillars 22a to 22d.
  • TiN layer 26a (an example of the "first gate conductor layer” in the scope of claims) surrounding the HfO 2 layer 25a on the side surfaces of the Si pillars 22a and 22b and connected in the XX' line direction. .
  • a TiN layer 26b (a " second is an example of the "gate conductor layer of Then, there is an HfO 2 layer 25b (which is an example of the “second gate insulating layer” in the claims) surrounding the upper side surfaces of the Si pillars 22a to 22d and connected to the HfO 2 layer 25a. Then, there is a TiN layer 28a (an example of a "third gate conductor layer” in the scope of claims) surrounding the HfO 2 layer 25b on the side surfaces of the Si pillars 22a and 22b and connected in the XX' line direction. . Similarly, a TiN layer 28b ( a "fourth gate is an example of "conductor layer").
  • SiO 2 layer 30 surrounding the TiN layers 26a, 26b, 28a, 28b.
  • SiO 2 layer 33 covering the N + layers 29a-29d.
  • Contact holes 31a, 31b, 31c and 31d are formed in the SiO 2 layer 33 on the N + layers 29a to 29d.
  • a metal wiring layer 32a connected to the N + layers 29a and 29c through contact holes 31a and 31c and extending in a direction perpendicular to the line XX′ and an N + layer through contact holes 31b and 31d.
  • metal wiring layer 32b connected to 29b and 29d and extending in a direction perpendicular to line XX'.
  • the N + layer 21 is connected to the source line SL explained in FIG. 1
  • the TiN layers 26a and 26b are connected to the plate lines PL1 and PL2 which are the plate line PL explained in FIG.
  • the metal wiring layers 32a and 32b are connected to the word lines WL1 and WL2 which are the word lines WL described in FIG. 1, and the metal wiring layers 32a and 32b are connected to the bit lines BL1 and BL2 which are described in FIG.
  • the TiN layers 26a and 26b surround the HfO 2 layers 25a formed on the side surfaces of the Si pillars 22a to 22d, and are planar. When viewed, it is formed to have a uniform width with a length Lg2 (which is an example of the "second length" in the scope of claims).
  • the required film thickness of the TiN layers 26a and 26b is determined from the setting of the threshold voltage required for MOS (Metal Oxide Semiconductor) transistor operation and the required processing margin. As shown in FIG.
  • the distance Lg1 between the XX′ line and two points intersecting the outer circumference of the HfO 2 layer 25a surrounding the Si pillars 22a and 22b and facing each other (“ is less than twice Lg2 and equal to or greater than Lg2.
  • the distance Lg3 (the , which is an example of a "third length" of Lg2, is greater than twice Lg2.
  • the TiN layer 26a connected at the outer periphery of the Si pillars 22a and 22b and the TiN layer 26b connected at the outer periphery of the Si pillars 22c and 22d are formed apart from each other in the XX' direction.
  • the TiN layer 26a on the periphery of the Si pillars 22a and 22b on the line XX' becomes a common gate electrode layer for the two dynamic flash memory transistors formed on the Si pillars 22a and 22b.
  • the TiN layer 28a connected at the outer periphery of the Si pillars 22a and 22b and the TiN layer 28b connected at the outer periphery of the Si pillars 22c and 22d are formed apart from each other.
  • the lengths of the TiN layers 26a and 26b and the TiN layers 28a and 28b may be different as long as the relationship between Lg1, Lg2 and Lg3 is maintained.
  • the length Lg2 is the thickness of the TiN layers 26a and 26b in the regions where the gate conductor layers of the Si pillars 22a, 22b, 22c and 22d do not overlap each other.
  • the TiN layers 26a and 26b are composed of two layers, for example, a TiN layer that is a gate conductor layer and a TaN layer that is a protective conductor layer (which is an example of the "first conductor layer" in the claims). good too.
  • Lg1 can be reduced to the thickness of the TiN layer.
  • the TaN layer covering the side surface of the TiN layer serves as a protective film that protects the gate TiN layer during the RIE etching and cleaning processes.
  • the TiN layers 26a, 26b may be composed of other conductor single layers consisting of a single layer or multiple layers to serve as gate conductor layers.
  • the TiN layers 26a and 26b may be formed from a layer that functions as a gate conductor layer and a layer that functions as a protective film.
  • the TiN layers 28a, 28b, including the protective conductor layer may be composed of other conductor single layers consisting of a single layer or multiple layers.
  • the plate line PL of the dynamic flash memory cell according to the first embodiment of the present invention changes the voltage of the word line WL during writing and reading operations of the dynamic flash memory cell. to .
  • the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7 .
  • the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed.
  • the threshold voltage difference between the SGT transistors of the word lines WL indicating logic "0" and "1” can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the region of the TiN layer 26a on the line XX' can be a common gate conductor layer for the transistors of the two dynamic flash memory cells formed on the Si pillars 22a and 22b. can.
  • the thickness Lg1 of the TiN layer 26a on line XX' can be reduced to Lg2.
  • the dynamic flash memory can be highly integrated.
  • the diameter of the Si pillars 22a to 22d can be increased, so a large floating body volume can be secured, and many hole groups can be accumulated. As a result, the operating margin can be expanded. (Feature 3)
  • the distance Lg3 between the YY′ line perpendicular to the XX′ line and the outer circumference of the facing HfO 2 layer 25a surrounding the Si pillars 22a and 22c is 2 of Lg1. more than doubled.
  • the TiN layer 26a connected at the outer peripheral portions of the Si pillars 22a and 22b in the XX′ direction and the TiN layer 26b connected at the outer peripheral portions of the Si pillars 22c and 22d are formed apart from each other.
  • Physically separated plate lines PL1 and PL2 are formed.
  • the operation mode in which the plate lines PL1 and PL2 are driven independently can be applied to the dynamic flash memory.
  • TiN layers 28a and 28b connected to word lines WL1 and WL2 independent of each other can be formed separately.
  • FIG. 6 shows a structural diagram of a memory device having four dynamic flash memory cells formed on a substrate 20 according to the second embodiment.
  • FIG. 6(a) is a vertical sectional view taken along line XX' of FIG. 6(b).
  • FIG. 6(b) is a horizontal sectional view along line AA' of FIG. 6(a).
  • FIG. 6(c) is a horizontal sectional view taken along line BB' of FIG. 6(a).
  • FIG. 6(d) is a horizontal sectional view taken along line CC' of FIG. 6(a). Note that in an actual memory device, more than four dynamic flash memory cells are arranged in rows and columns.
  • First Si pillars 22 aa , 22 ba , 22 ca and 22 da stand on the N + layer 21 .
  • Second Si pillars 22ab, 22bb, 22cb and 22db stand on the first Si pillars 22aa, 22ba, 22ca and 22da.
  • the outer peripheral lines of the second Si pillars 22ab to 22db are inside the outer peripheral lines of the first Si pillars 22aa to 22da.
  • the SiO 2 layer 24, HfO 2 layer 25a, and TiN layers 26a and 26b surrounding the first Si pillars 22aa-22da are constructed in the same manner as the corresponding portions in FIG.
  • TiN layer 26a surrounding the HfO 2 layer 25a on the sides of the first Si pillars 22aa, 22ba and connected in the XX' direction.
  • TiN layer 26b surrounding the HfO 2 layer 25a on the sides of the first Si pillars 22ca, 22da and connected in a direction parallel to line XX' and separated from the TiN layer 26a.
  • HfO 2 layer 25c surrounding the side surfaces of the first Si pillars 22ab to 22db and connected to the HfO 2 layer 25a.
  • TiN layer 34a surrounding the HfO 2 layer 25c on the side surfaces of the second Si pillars 22ab and 22bb and connected in the XX' line direction.
  • TiN layer 34b surrounding the HfO 2 layer 25c on the side surfaces of the second Si pillars 22cb, 22db, connected in a direction parallel to line XX', and separated from the TiN layer 34a.
  • a length LG5 (an example of a “fifth length” in the scope of claims) between two mutually facing points where the YY′ line and the outer peripheral lines of the TiN layers 26a and 26b intersect is the TiN layer It is smaller than the length LG4 between 34a and 34b (which is an example of the "fourth length” in the claims).
  • a SiO 2 layer 30 surrounding the TiN layers 26a, 26b, 34a, 34b.
  • SiO 2 layer 33 covering the N + layers 35a-35d.
  • Contact holes 37a, 37b, 37c and 37d are formed in the SiO 2 layer 33 on the N + layers 35a to 35d.
  • a metal wiring layer 32a connected to the N + layers 35a and 35c through contact holes 37a and 37c and extending in a direction perpendicular to the line XX′ and an N + layer through contact holes 37b and 37d.
  • the N + layer 21 is connected to the source line SL explained in FIG. 1
  • the TiN layers 26a and 26b are connected to the plate lines PL1 and PL2 which are the plate line PL explained in FIG.
  • the metal wiring layers 32a and 32b are connected to the bit lines BL1 and BL2, which are the bit lines BL described in FIG.
  • This embodiment provides the following features.
  • feature 1 the structure of the first Si pillars 22aa to 22da and the surrounding SiO 2 layer 24, HfO 2 layer 25a, and TiN layers 26a and 26b is the same as in FIG.
  • the TiN layer 26a connected to the PL1 line on the line XX' serves as a common gate conductor layer of the transistors of the two dynamic flash memory cells formed on the first Si pillar 22aa and the first Si pillar 22ba. can do.
  • the thickness Lg1 of the TiN layer 26a on line XX' can be reduced to Lg2.
  • the TiN layer 26b connected to the PL2 line on the line parallel to the XX' line is the common gate of the two dynamic flash memory cell transistors formed on the first Si pillar 22ca and the first Si pillar 22da. It becomes a conductor layer and its thickness can be reduced to Lg2. As a result, the dimension of the dynamic flash memory cell in the XX' direction can be reduced, and the integration density of the dynamic flash memory can be increased.
  • the outer peripheral lines of the second Si pillars 22ab to 22db in plan view are formed to be inside the outer peripheral lines of the first Si pillars 22aa to 22da.
  • the distance Lg4 between the TiN layers 34a and 34b connected to the word lines WL1 and WL2 can be made larger than the distance L5 between the outer peripheral lines of the TiN layers 28a and 28b intersecting the YY' line.
  • the capacitance between the word lines WL1 (the capacitance between the TiN layers 34a and 34b) can be made smaller than the capacitance between the word lines WL1 (the capacitance between the TiN layers 28a and 28b) shown in FIG.
  • FIG. 7 shows a structural diagram of a memory device having four dynamic flash memory cells formed on a substrate 20 according to the third embodiment.
  • FIG. 7(a) is a vertical sectional view taken along line XX' of FIG. 7(b).
  • FIG. 7(b) is a horizontal sectional view along line AA' of FIG. 7(a).
  • FIG. 7(c) is a horizontal sectional view taken along line BB' of FIG. 7(a).
  • FIG. 7(d) is a horizontal sectional view taken along line CC' of FIG. 7(a). Note that in an actual memory device, more than four dynamic flash memory cells are arranged in rows and columns.
  • FIG. 7 there is an N + layer 21 on the substrate 20 .
  • the first Si pillars 22aa and 22ab standing at the same positions as in FIG. 6 on the N + layer 21 and the first Si pillars 22ca and 22da in FIG.
  • first Si pillars 22cA and 22dA standing at moved positions.
  • Second Si pillars 22ab, 22bb, 22cB, and 22dB are arranged in order on the first Si pillars 22aa, 22ab, 22cA, and 22dA, respectively.
  • the outer peripheral lines of the second Si pillars 22ab to 22dB are inside the outer peripheral lines of the first Si pillars 22aa to 22dA.
  • a SiO 2 layer 24 surrounds the bottoms of the first Si pillars 22aa-22dA.
  • a HfO 2 layer 25a surrounds the lower side surfaces of the first Si pillars 22aa to 22dA.
  • a TiN layer 26A surrounding the HfO 2 layer 25a and connected to the plate line PL connected between the first Si pillars 22aa-22dA.
  • there is an HfO 2 layer 25c surrounding the side surfaces of the second Si pillars 22ab-22dB and connected to the HfO 2 layer 25a.
  • TiN layer 34a surrounding the HfO 2 layer 25c on the side surfaces of the second Si pillars 22ab, 22bB and connected in the XX' line direction.
  • TiN layer 34B surrounding the HfO 2 layer 25c on the side surface of the second Si pillar 22cB, 22dB and connected in a line direction parallel to line XX' and separated from the TiN layer 34a.
  • SiO2 layer 30 surrounding the TiN layers 26A, 34a, 34B.
  • SiO 2 layer 33 covering the N + layers 35a-35d.
  • Contact holes 37a, 37b, 37C and 37D are formed in the SiO 2 layer 33 on the N + layers 35a to 35d.
  • a metal wiring layer 32a connected to N + layers 35a and 35c and extending in a direction orthogonal to line XX', and through contact holes 37b and 37D, an N + layer
  • a metal wiring layer 32b connected to 35b and 35d and extending in a direction perpendicular to line XX'.
  • the TiN layer 26A connected to the plate line PL is formed connecting between the first Si pillars 22aa to 22dA.
  • the TiN layers 34a and 34b are connected to the word lines WL1 and WL2, which are the word lines WL described in FIG. 1, and separated from each other.
  • the metal wiring layers 32a and 32b are connected to the bit lines BL1 and BL2 which are the bit lines BL described in FIG.
  • the thickness Lg2 is the thickness of the TiN layer 26A in a portion that is not in contact with any of the adjacent first Si pillars 22aa to 22dA.
  • the distance Lg1 between the line XX′ and two points intersecting the outer circumference of the HfO 2 layer 25a surrounding the first Si pillars 22aa and 22ab and facing each other is shorter than twice Lg2 and equal to Lg2, or big.
  • the distance Lg6 between the YY' line and the two points intersecting the outer circumference of the HfO 2 layer 25a surrounding the first Si pillars 22aa and 22cA and facing each other is shorter than twice Lg2 and equal to Lg2. Or big.
  • the TiN layer 26A is formed so as to be connected between the first Si pillars 22aa to 22dA.
  • the TiN layers 34a and 34B connected to the word lines WL1 and WL2 separated from each other are formed by placing the outer peripheral lines of the second Si pillars 22ab to 22dB inside the first Si pillars 22aa to 22dA. It is formed.
  • This embodiment provides the following features.
  • the distance between the Si pillars 22aa and 22cA and the distance between the Si pillars 22ab and 22dA could be shortened not only in the XX' line direction but also in the YY' line as compared with FIG. As a result, the integration density of dynamic flash memory cells can be further increased.
  • FIG. 8 shows a structural diagram of a memory device having four dynamic flash memory cells formed on a substrate 20 according to the fourth embodiment.
  • FIG. 8(a) is a vertical sectional view taken along line XX' of FIG. 8(b).
  • FIG. 8(b) is a horizontal sectional view along line AA' of FIG. 8(a).
  • FIG. 8(c) is a horizontal sectional view taken along line BB' of FIG. 8(a).
  • FIG. 8(d) is a horizontal sectional view taken along line CC' of FIG. 8(a). Note that in an actual memory device, more than four dynamic flash memory cells are arranged in rows and columns.
  • the SiO 2 layer 30 was present between the TiN layers 26A.
  • a layer 40 is formed.
  • the upper surface position of W layer 40 is the same as the upper surface position of TiN layer 26a, and SiO 2 layer 30a is formed between TiN layers 34a and 34B. Others are the same as the third embodiment.
  • This embodiment provides the following features.
  • the distance between the first Si pillars 22aa and 22cA and between the first Si pillars 22ab and 22dA You can shorten the distance between Further, by providing the W layer 40 between the TiN layers 26A, the dynamic flash memory cell can be highly integrated and the resistance of the plate line PL can be reduced.
  • the Si pillar 2 was formed, the semiconductor pillar which consists of semiconductor materials other than this may be used. This also applies to other embodiments according to the present invention.
  • the first Si pillars 22aa to 22ad and the second Si pillars 22ab to 22db are formed of the same semiconductor material in FIG. 6, they may be formed of different semiconductor material layers. This also applies to other embodiments according to the present invention.
  • the horizontal cross-sectional shape of the Si pillars 22a to 22d in FIG. 5 may be circular, elliptical, or rectangular as long as the relationships of Lg1, Lg2, and Lg3 described in this embodiment can be maintained. This also applies to other embodiments according to the present invention.
  • the N + layers 3a and 3b in FIG. 1 may be formed of Si containing donor impurities or other semiconductor material layers. It may also be formed from different semiconductor material layers. Alternatively, the N + layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
  • TiN layers 26a and 26b are used as gate conductor layers connected to plate lines PL1 and PL2.
  • a single layer or a combination of multiple conductive material layers may be used.
  • TiN layers 28a and 28b connected to word lines WL1 and WL2 are used.
  • a single layer or a combination of multiple conductive material layers may be used.
  • the outer sides of the gate TiN layers 16 and 19a may be connected with a wiring metal layer such as W, for example. This also applies to other embodiments according to the present invention.
  • the first Si pillars 22aa to 22da and the second Si pillars 22ab to 22db having a rectangular vertical cross section are used for the description, but the vertical cross section may be trapezoidal. Further, the vertical cross sections of the first Si pillars 22aa to 22da and the second Si pillars 22ab to 22db may be rectangular or trapezoidal. These matters are the same in other embodiments according to the present invention.
  • the HfO 2 layers 25a and 25b described with reference to FIG. 5 may be other insulating layers consisting of a single layer or multiple layers as long as they function as gate insulating layers. Moreover, each of the HfO 2 layers 25a and 25b may be formed of material layers having different physical values such as material and thickness. This also applies to other embodiments according to the present invention.
  • a wiring conductor layer such as a W layer may be formed in order to connect to the N + layer 21 at the bottom of the Si pillars 22a to 22d in FIG. 5 and reduce the resistance of the source line SL. Also, this W layer may be formed every other plurality of Si pillars. This also applies to other embodiments according to the present invention.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate capacitance of the first gate conductor layer 5a is further reduced to the gate length of the second gate conductor layer 5b. Larger than capacity.
  • the film thickness of each gate insulating layer is changed.
  • the film thickness of the first gate insulating layer 4a is made thinner than the film thickness of the second gate insulating layer 4b, and the gate capacitance of the first gate conductor layer 5a is reduced to that of the second gate conductor layer 5b.
  • the dielectric constant of the material of each gate insulating layer may be changed to make the dielectric constant of the first gate insulating layer 4a higher than that of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a is determined by combining any one of the length of the gate conductor layers 5a and 5b, the film thickness of the gate insulating layers 4a and 4b, and the dielectric constant of the second gate conductor layer 5b. may be even larger than the gate capacitance of . This also applies to other embodiments according to the present invention.
  • one of the N + layers 3a and 3b is a P + layer
  • the read operation is performed by an operation using a thyristor phenomenon (see, for example, Non-Patent Document 12) or an operation using a tunnel phenomenon.
  • a thyristor phenomenon see, for example, Non-Patent Document 12
  • an operation using a tunnel phenomenon may This also applies to other embodiments according to the present invention.
  • a memory device having semiconductor elements according to the present invention a memory device having high-density and high-performance dynamic flash memory elements can be obtained.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

ソース線ＳＬに繋がるＮ+層２１上に、Ｓｉ柱２２ａ～２２ｄが立っている。Ｓｉ柱２２ａ～２２ｄの下部を囲んだＨｆＯ2層２５ａを囲み、且つ分離したプレート線ＰＬ１，ＰＬ２に繋がるＴｉＮ層２６ａ、２６ｂと、Ｓｉ柱２２ａ～２２ｄの上部を囲んだＨｆＯ2層２５ｂを囲むワード線ＷＬ１，ＷＬ２に繋り、且つ分離したるＴｉＮ層２８ａ、２８ｂと、がある。Ｘ－Ｘ'線上のＴｉＮ層２６ａの厚さＬｇ２が、Ｙ－Ｙ'線上のＴｉＮ層２６ａの厚さＬｇ１の２倍より小さく、且つ１倍と同じか、もしくは大きい。そして、Ｘ－Ｘ'線上のＴｉＮ層２８ａの厚さＬｇ２が、Ｙ－Ｙ'線上のＴｉＮ層２８ａの厚さＬｇ１の２倍より小さく、且つ１倍と同じか、もしくは大きい。

Description

半導体素子を有するメモリ装置
　本発明は、半導体素子を有するメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、半導体素子を有するメモリ装置の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリを有する半導体装置に関する。
　図９に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図１０に、動作上の問題点を、図１１に、読出し動作を示す（非特許文献６～１０を参照）。
　図９にＤＲＡＭメモリセルの書込み動作を示す。図９（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図９（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図９（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図９（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図９（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図９（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図９（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図１０を用いて説明する。図１０（ａ）で示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL ＋ CBL ＋ CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１０（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１１に読出し動作を示す。図１１（ａ）は、“１”書込み状態を、図１１（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。そして、このＤＲＡＭメモリセルを駆動するための周辺回路を同一基板上に、如何に形成するかが課題である。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006. K.J. Yang, R.N. Gupta, S. Banna, F. Nemati, H.-J. Cho, M. Ershov, M. Tarabbia, D. Hayes, and S.T. Robins, "Optimization of Nanoscale Thyristors on SOI for High-Performance High-Density Memories",2006 IEEE International SOI Conference Proceedings, pp.129-130 (2006)
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、高密度のメモリ装置を形成する必要がある。
　上記の課題を解決するために、本発明に係る柱状半導体素子を用いたメモリ装置は、
　基板上に垂直方向に立ち、且つ平面視において第１の線上に中心点を有し、隣接して配置した第１の半導体柱と、第２の半導体柱と、前記第１の線に平行な第２の線上に中心点を有し、隣接して配置した第３の半導体柱と第４の半導体柱と、
　前記第１乃至第４の半導体柱の底部に繋がった第１の不純物領域と、
　垂直方向において、前記第１の不純物領域の上部にあり、前記第１乃至第４の半導体柱の下方をそれぞれ囲む第１のゲート絶縁層と、
　前記第１のゲート絶縁層を囲み、且つ前記第１の半導体柱と前記第２の半導体柱とを囲んで繋がった第１のゲート導体層と、前記第３の半導体柱と前記第４の半導体柱とを囲んで繋がった第２のゲート導体層と、
　前記第１のゲート絶縁層の上にあって、前記第１乃至第４の半導体柱の側面を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第１乃至第４の半導体柱の頂部下方にあり、且つ前記第１のゲート導体層と、前記第２のゲート導体層と、垂直方向に離れ、且つ前記第１の半導体柱と前記第２の半導体柱とを囲んで繋がった第３のゲート導体層と、
　前記第３の半導体柱と前記第４の半導体柱とを囲んで繋がった第４のゲート導体層と、
　前記第１乃至第４の半導体柱のそれぞれの頂部に形成された第２の不純物領域と、
　前記第１の半導体柱と、前記第３の半導体柱の頂部の前記第２の不純物領域のそれぞれに繋がった第１の配線導体層と、
　前記第２の半導体柱と、前記第４の半導体柱の頂部の前記第２の不純物領域のそれぞれに繋がった第２の配線導体層と、を有し、
　前記第１及び第２の半導体柱の前記第１のゲート導体層は互いに接触し、前記第２及び第４の半導体柱の前記第１のゲート導体層は互いに接触し、
　平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の線との交点の内で向かい合った２点の間の第１の長さが、前記第１のゲート導体層の他と接触していない部分の厚さである第２の長さの２倍より小さく、且つ前記第２の長さの１倍以上であり、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至第４の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により生成した正孔群を保持するデータ保持動作と、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至４の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う、
ことを特徴とする（第１発明）。
　上記の第１発明において、平面視において、前記第１の半導体柱と、前記第３の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の線と直交して、且つ前記第１の半導体柱と前記第３の半導体柱との中心点を通る第３の線と、の交点の内で向かい合った２点の間の第３の長さが、前記第２の長さの２倍より大きいか、又は２倍より小さく、且つ前記第２の長さの１倍以上であることを特徴とする（第２発明）。
　上記の第１発明において、平面視において、前記第２のゲート絶縁層に囲まれた部分の前記第１乃至第４の半導体柱の第１の外周線が、前記第１のゲート絶縁層で囲まれた前記第１乃至第４の半導体柱の第２の外周線より内側にあり、
　平面視において、前記第１の半導体柱と前記第２の半導体柱とを囲んだ前記第３のゲート導体層と、前記第３の半導体柱と前記第４の半導体柱とを囲んだ前記第４のゲート導体層との間の第４の長さが、前記第１の半導体柱と前記第３の半導体柱とを囲んだ前記第１のゲート導体層と前記第２のゲート導体層との間の第５の長さより大きい、
　ことを特徴とする（第３発明）。
　上記の第１発明において、平面視において、前記第１のゲート導体層の外側を覆って単層または複数層の第１の導体層があることを特徴とする（第４発明）。
　上記の第１発明において、前記第１の不純物領域に繋がる配線はソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線は第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層第層に繋がる配線はワード線であり、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
　ことを特徴とする（第５発明）。
　上記の第１発明において、前記第１のゲート導体層と、前記第１乃至第４の半導体柱のそれぞれとの間の第１のゲート容量が、前記第２のゲート導体層と、前記第１乃至第４の半導体柱のそれぞれとの間の第２のゲート容量よりも大きいことを特徴とする（第６発明）。
第１実施形態に係るダイナミック フラッシュメモリ装置の構造図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリセルを説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルを説明するための図である。 第３実施形態に係るダイナミック フラッシュ メモリセルを説明するための図である。 第４実施形態に係るダイナミック フラッシュ メモリセルを説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態の構造、及び動作について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、１個のダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、４個のダイナミック フラッシュ メモリセルを、同一基板上に形成した構造を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に、下からＰ型又はｉ型（真性型）の導電型を有するシリコン柱２（特許請求の範囲の「第１の半導体柱」の一例である）（以下、シリコン柱を「Ｓｉ柱」と称する。）と、Ｓｉ柱２の底部に繋がるＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）と、Ｓｉ柱２の頂部に繋がるＮ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）とが形成されている。Ｎ+層３ａとＮ+層３ｂは、一方がソースとなる場合に、他方がドレインとなる。そして、Ｓｉ柱２のＮ+層３ａとＮ+層３ｂの間がチャネル領域７となる。このＳｉ柱２の下部を囲む第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、Ｓｉ柱２の上部を囲む第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲む第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、第２のゲート絶縁層４ｂを囲む第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、チャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。メモリ装置では、上述の複数のダイナミック フラッシュ メモリセルが基板１上に２次元状に配置されている。
　なお、基板１は垂直方向に立ったＳｉ柱２に繋がり、且つ水平方向の広がった上面を持つ母体材料層である。従って、垂直方向において、Ｎ+層３ａの内、基板１表面より下方にある部分は基板１とする。この基板１内にあるＮ+層３ａの部分は、水平方向に広がっていてもよい。また、基板１はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側には、反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域（第１の境界領域）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（非特許文献１１を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。なお、インパクトイオン化現象による電子・正孔対の生成は、Ｎ+層３ａとチャネル領域７の境界、またはＮ+層３ｂとチャネル領域７との境界でも行うことが出来る。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４（ｂ）に図４（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図４（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（１）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５は、本実施形態のダイナミック フラッシュ メモリセルを４個基板２０上に形成したメモリ装置の構造図を示す。図５（ａ）は、図５（ｂ）のＸ－Ｘ’線に沿った垂直断面図である。図５（ｂ）は図５（ａ）のＡ－Ａ’線に沿った水平断面図である。図５（ｃ）は図５（ａ）のＢ－Ｂ’線に沿った水平断面図である。図５（ｄ）は図５（ａ）のＣ－Ｃ’線に沿った水平断面図である。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが基板２０上に行列状に配置されている。
　図５に示すように、基板２０上にＮ+層２１（特許請求の範囲の「第１の不純物層」の一例である）がある。そして、Ｎ+層２１上にＳｉ柱２２ａ（特許請求の範囲の「第１の半導体柱」の一例である）、２２ｂ（特許請求の範囲の「第２の半導体柱」の一例である）、２２ｃ（特許請求の範囲の「第３の半導体柱」の一例である）、２２ｄ（特許請求の範囲の「第４の半導体柱」の一例である）が立っている。そして、Ｓｉ柱２２ａ～２２ｄの、それぞれの頂部にＮ+層２９ａ、２９ｂ、２９ｃ（図示せず）、２９ｄ（図示せず）（特許請求の範囲の「第２の不純物層」の一例である）がある。そしてＳｉ柱２２ａ～２２ｄの底部を囲み、且つＮ+層２１上にＳｉＯ2層２４がある。そして、Ｓｉ柱２２ａ～２２ｄの下方の側面を囲んでＨｆＯ2層２５ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。そして、Ｓｉ柱２２ａ、２２ｂの側面のＨｆＯ2層２５ａを囲み且つＸ－Ｘ’線方向に繋がったＴｉＮ層２６ａ（特許請求の範囲の「第１のゲート導体層」の一例である）がある。同じく、Ｓｉ柱２２ｃ、２２ｄの側面のＨｆＯ2層２５ａを囲み且つＸ－Ｘ’線に平行な方向に繋がり、且つＴｉＮ層２６ａから分離しているＴｉＮ層２６ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、Ｓｉ柱２２ａ～２２ｄの上方の側面を囲み、且つＨｆＯ2層２５ａに繋がったＨｆＯ2層２５ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。そして、Ｓｉ柱２２ａ、２２ｂの側面のＨｆＯ2層２５ｂを囲み且つＸ－Ｘ’線方向に繋がったＴｉＮ層２８ａ（特許請求の範囲の「第３のゲート導体層」の一例である）がある。同じく、Ｓｉ柱２２ｃ、２２ｄの側面のＨｆＯ2層２５ｂを囲み且つＸ－Ｘ’線に平行な方向に繋がり、且つＴｉＮ層２８ａから分離したＴｉＮ層２８ｂ（特許請求の範囲の「第４のゲート導体層」の一例である）がある。そして、ＴｉＮ層２６ａ、２６ｂ、２８ａ、２８ｂを囲んでＳｉＯ2層３０がある。そして、Ｎ+層２９ａ～２９ｄを覆ってＳｉＯ2層３３がある。そして、Ｎ+層２９ａ～２９ｄ上のＳｉＯ2層３３にコンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄがある。そして、コンタクトホール３１ａ、３１ｃを介して、Ｎ+層２９ａ、２９ｃに繋がり、Ｘ－Ｘ’線と直交した方向に延伸した金属配線層３２ａと、コンタクトホール３１ｂ、３１ｄを介して、Ｎ+層２９ｂ、２９ｄに繋がり、Ｘ－Ｘ’線と直交した方向に延伸した金属配線層３２ｂがある。
　図５において、Ｎ+層２１は図１で説明したソース線ＳＬに繋がり、ＴｉＮ層２６ａ、２６ｂは図１で説明したプレート線ＰＬであるプレート線ＰＬ１、ＰＬ２に繋がり、ＴｉＮ層２８ａ、２８ｂは図１で説明したワード線ＷＬであるワード線ＷＬ１、ＷＬ２に繋がり、金属配線層３２ａ、３２ｂは図１で説明したビット線ＢＬであるＢＬ１、ＢＬ２に繋がっている。
　図５（ｂ）に示すＳｉ柱２２ａ～２２ｄの各々が十分に離れて形成されている場合、ＴｉＮ層２６ａ、２６ｂは、Ｓｉ柱２２ａ～２２ｄ側面に形成されたＨｆＯ2層２５ａを囲み、平面視において長さＬｇ２（特許請求の範囲の「第２の長さ」の一例である）で等幅に形成される。ＴｉＮ層２６ａ、２６ｂの必要な膜厚は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ動作上で求められる閾値電圧の設定と、求められる加工マージンの要求から、定められる。図５（ｂ）に示すように、Ｘ－Ｘ’線と、Ｓｉ柱２２ａ、２２ｂを囲み、向かい合うＨｆＯ2層２５ａの外周線と交差する２点の間の距離Ｌｇ１（特許請求の範囲の「第１の長さ」の一例である）をＬｇ２の２倍より短く、且つＬｇ２と同じか、より大きくする。これにより、そして、Ｘ－Ｘ’線と直交するＹ－Ｙ’線とＳｉ柱２２ａ、２２ｃを囲み、向かい合うＨｆＯ2層２５ａの外周線と交差する２点の間の距離Ｌｇ３（特許請求の範囲の「第３の長さ」の一例である）をＬｇ２の２倍より大きくする。これにより、Ｘ－Ｘ’線方向にＳｉ柱２２ａ、２２ｂの外周部で繋がったＴｉＮ層２６ａと、Ｓｉ柱２２ｃ、２２ｄの外周部で繋がったＴｉＮ層２６ｂと、が互いに離れて形成される。この場合、Ｘ－Ｘ’線上にあるＳｉ柱２２ａ、２２ｂの外周部のＴｉＮ層２６ａはＳｉ柱２２ａとＳｉ柱２２ｂに形成した２つのダイナミック フラッシュ メモリトランジスタに対して共通のゲート電極層となる。そして、図５（ｃ）に示すワード線ＷＬに繋がるＴｉＮ層２８ａとＴｉＮ層２８ｂとの関係を、前述のＴｉＮ層２６ａと、ＴｉＮ層２６ｂと同じにすることにより、Ｘ－Ｘ’線方向にＳｉ柱２２ａ、２２ｂの外周部で繋がったＴｉＮ層２８ａと、Ｓｉ柱２２ｃ、２２ｄの外周部で繋がったＴｉＮ層２８ｂと、が互いに離れて形成される。なお、ＴｉＮ層２６ａ、２６ｂと、ＴｉＮ層２８ａ、２８ｂにおいて、各々のＬｇ１、Ｌｇ２，Ｌｇ３の関係が維持されていれば、それぞれの長さは異なってもよい。また、平面視において、長さＬｇ２はＳｉ柱２２ａと、２２ｂと、２２ｃと、２２ｄのゲート導体層が互いに重なっていない領域の、ＴｉＮ層２６ａ、２６ｂの厚さである。
　なお、ＴｉＮ層２６ａ、２６ｂは、例えばゲート導体層であるＴｉＮ層と保護導体層であるＴａＮ層（特許請求の範囲の「第１の導体層」の一例である）の２層より構成させてもよい。この場合、ＭＯＳトランジスタの閾値電圧をＴｉＮ層のみで設定すると、Ｌｇ１はＴｉＮ層の厚さまで小さくできる。そして、この場合、ＴａＮ層は、平面視において、ＴｉＮ層側面を覆っているＴａＮ層は、ＲＩＥエッチング、洗浄プロセスにおいてゲートＴｉＮ層を保護する保護膜となる。同様に、ＴｉＮ層２６ａ、２６ｂは、ゲート導体層となる、単層または複数層よりなる他の導体単層より構成してもよい。また、ＴｉＮ層２６ａ、２６ｂはゲート導体層としての役割を持つ層と、保護膜としての役割を持つ層より形成してもよい。同様に、ＴｉＮ層２８ａ、２８ｂも、保護導体層を含めて、単層または複数層よりなる他の導体単層より構成してもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　図１～図４に示したように、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬはダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　図５で説明したように、Ｘ－Ｘ’線上にあるＴｉＮ層２６ａの領域は、Ｓｉ柱２２ａとＳｉ柱２２ｂに形成した２つのダイナミック フラッシュ メモリセルのトランジスタの共通のゲート導体層とすることができる。これにより、Ｘ－Ｘ’線上のＴｉＮ層２６ａの厚さＬｇ１をＬｇ２まで小さくすることができる。これは、ダイナミック フラッシュ メモリセルのＸ－Ｘ’線方向の寸法を小さくできることを示している。このことは、プレート線ＰＬ２に繋がるＴｉＮ層２６ｂ、ワード線ＷＬ１、ＷＬ２に繋がるＴｉＮ層２８ａ、２８ｂに対しても同様である。これにより、ダイナミック フラッシュ メモリの高集積化が図られる。また、同じセル長さであっても、Ｓｉ柱２２ａ～２２ｄの直径を大きく出来るので、大きいフローティングボディ体積が確保でき、多くの正孔群を溜めることができる。これにより、動作マージンの拡大が図られる。
（特徴３）
　図５で説明したように、Ｘ－Ｘ’線と直交するＹ－Ｙ’線とＳｉ柱２２ａ、２２ｃを囲み、向かい合うＨｆＯ2層２５ａの外周線で交差する２点間距離Ｌｇ３をＬｇ１の２倍より大きくした。これにより、Ｘ－Ｘ’線方向にＳｉ柱２２ａ、２２ｂの外周部で繋がったＴｉＮ層２６ａと、Ｓｉ柱２２ｃ、２２ｄの外周部で繋がったＴｉＮ層２６ｂと、が互いに離れて形成され、電気的に分離したプレート線ＰＬ１、ＰＬ２が形成される。これにより、プレート線ＰＬ１、ＰＬ２を独立に駆動する動作モードをダイナミック フラッシュ メモリに適用することができる。同様にして、互いに独立したワード線ＷＬ１、ＷＬ２に接続した、ＴｉＮ層２８ａ、２８ｂを離して形成することができる。
（第２実施形態）
　図６は、第２実施形態の４個のダイナミック フラッシュ メモリセルを基板２０上に形成したメモリ装置の構造図を示す。図６において、既述の実施形態と同一又は類似の構成部分には同一の符号を付してある。図６（ａ）は、図６（ｂ）のＸ－Ｘ’線に沿った垂直断面図である。図６（ｂ）は図６（ａ）のＡ－Ａ’線に沿った水平断面図である。図６（ｃ）は図６（ａ）のＢ－Ｂ’線に沿った水平断面図である。図６（ｄ）は図６（ａ）のＣ－Ｃ’線に沿った水平断面図である。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが行列状に配置されている。
　図６に示すように、基板２０上にＮ+層２１がある。そして、Ｎ+層２１上に第１のＳｉ柱２２ａａ、２２ｂａ、２２ｃａ、２２ｄａが立っている。そして、第１のＳｉ柱２２ａａ、２２ｂａ、２２ｃａ、２２ｄａ上に、第２のＳｉ柱２２ａｂ、２２ｂｂ、２２ｃｂ、２２ｄｂが立っている。平面視において、第２のＳｉ柱２２ａｂ～２２ｄｂの外周線は、第１のＳｉ柱２２ａａ～２２ｄａの外周線より内側にある。第１のＳｉ柱２２ａａ～２２ｄａを囲むＳｉＯ2層２４、ＨｆＯ2層２５ａ、ＴｉＮ層２６ａ、２６ｂは、図５の対応する部分と同様に構成されている。第１のＳｉ柱２２ａａ、２２ｂａの側面のＨｆＯ2層２５ａを囲み、且つＸ－Ｘ’線方向で繋がったＴｉＮ層２６ａがある。同じく、第１のＳｉ柱２２ｃａ、２２ｄａの側面のＨｆＯ2層２５ａを囲み且つＸ－Ｘ’線に平行な方向に繋がり、且つＴｉＮ層２６ａから分離したＴｉＮ層２６ｂがある。そして、第２のＳｉ柱２２ａｂ～２２ｄｂの、それぞれの頂部にＮ+層３５ａ、３５ｂ、３５ｃ（図示せず）、３５ｄ（図示せず）がある。
　そして、第１のＳｉ柱２２ａｂ～２２ｄｂの側面を囲み、且つＨｆＯ2層２５ａに繋がったＨｆＯ2層２５ｃがある。そして、第２のＳｉ柱２２ａｂ、２２ｂｂの側面のＨｆＯ2層２５ｃを囲み且つＸ－Ｘ’線方向に繋がったＴｉＮ層３４ａがある。同じく、第２のＳｉ柱２２ｃｂ、２２ｄｂの側面のＨｆＯ2層２５ｃを囲み且つＸ－Ｘ’線に平行な方向に繋がり、且つＴｉＮ層３４ａと分離したＴｉＮ層３４ｂがある。Ｙ－Ｙ’線とＴｉＮ層２６ａ、２６ｂの外周線とが交わる、互いに向き合う２点の間の長さＬＧ５（特許請求の範囲の「第５の長さ」の一例である）は、ＴｉＮ層３４ａ、３４ｂの間の長さＬＧ４（特許請求の範囲の「第４の長さ」の一例である）より小さくなる。そして、ＴｉＮ層２６ａ、２６ｂ、３４ａ、３４ｂを囲んでＳｉＯ2層３０がある。そして、Ｎ+層３５ａ～３５ｄを覆ってＳｉＯ2層３３がある。そして、Ｎ+層３５ａ～３５ｄ上のＳｉＯ2層３３にコンタクトホール３７ａ、３７ｂ、３７ｃ、３７ｄがある。そして、コンタクトホール３７ａ、３７ｃを介して、Ｎ+層３５ａ、３５ｃに繋がり、Ｘ－Ｘ’線と直交した方向に延伸した金属配線層３２ａと、コンタクトホール３７ｂ、３７ｄを介して、Ｎ+層３５ｂ、３５ｄとに繋がり、Ｘ－Ｘ’線と直交した方向に延伸した金属配線層３２ｂがある。
　図６において、Ｎ+層２１は図１で説明したソース線ＳＬに繋がり、ＴｉＮ層２６ａ、２６ｂは図１で説明したプレート線ＰＬであるプレート線ＰＬ１、ＰＬ２に繋がり、ＴｉＮ層３４ａ、３４ｂは図１で説明したワード線ＷＬであるワード線ＷＬ１、ＷＬ２に繋がり、金属配線層３２ａ、３２ｂは図１で説明したビット線ＢＬであるビット線ＢＬ１、ＢＬ２に繋がっている。
　図６（ｃ）に示すように、第２のＳｉ柱２２ａｂ、２２ｂｂ、２２ｃｂ、２２ｄｂの直径が、第１のＳｉ柱２２ａａ、２２ｂａ、２２ｃａ、２２ｄａの直径より小さくなっているので、ワード線ＷＬ１、ＷＬ２に繋がるＴｉＮ層３４ａ、３４ｂの間の距離Ｌｇ４は、図５（ｃ）に示したＴｉＮ層２８ａ、２８ｂの間の距離（＝Ｌｇ３―２Ｌｇ２）より大きくなる。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態では、第１のＳｉ柱２２ａａ～２２ｄａと、それらを囲むＳｉＯ2層２４、ＨｆＯ2層２５ａ、ＴｉＮ層２６ａ、２６ｂによる構造は、図５と同じである。これにより、Ｘ－Ｘ’線上にあるＰＬ１線に繋がるＴｉＮ層２６ａは、第１のＳｉ柱２２ａａと第１のＳｉ柱２２ｂａに形成した２つのダイナミック フラッシュ メモリセルのトランジスタの共通のゲート導体層とすることができる。これにより、Ｘ－Ｘ’線上のＴｉＮ層２６ａの厚さＬｇ１をＬｇ２まで小さくすることができる。同じく、Ｘ－Ｘ’線に平行な線上にあるＰＬ２線に繋がるＴｉＮ層２６ｂは、第１のＳｉ柱２２ｃａと第１のＳｉ柱２２ｄａに形成した２つのダイナミック フラッシュ メモリセルのトランジスタの共通のゲート導体層となり、その厚さはＬｇ２まで小さくすることができる。これにより、ダイナミック フラッシュ メモリセルのＸ－Ｘ’線方向の寸法を小さくでき、ダイナミック フラッシュ メモリの高集積化が図られる。
（特徴２）
　本実施形態では、平面視における第２のＳｉ柱２２ａｂ～２２ｄｂの外周線を、第１のＳｉ柱２２ａａ～２２ｄａの外周線より内側になるように形成した。これにより、ワード線ＷＬ１、ＷＬ２に繋がるＴｉＮ層３４ａ、３４ｂの間の距離Ｌｇ４は、Y－Y’線と交わるＴｉＮ層２８ａ、２８ｂの外周線の間の距離Ｌ５より大きくできる。これにより、ワード線ＷＬ１間容量（ＴｉＮ層３４ａ、３４ｂ間容量）を、図５で示したワード線ＷＬ１間容量（ＴｉＮ層２８ａ、２８ｂ間容量）より小さくできる。また、ＴｉＮ層３４ａ、３４ｂの間の距離を大きくできることにより、ＴｉＮ層３４ａ、３４ｂ間に更にワード線ＷＬ１、ＷＬ２間容量を小さくするための、例えば空孔（エアギャップ）の形成が容易になる。これによりダイナミック フラッシュ メモリの動作マージンの拡大が図られる。
（第３実施形態）
　図７は、第３実施形態の４個のダイナミック フラッシュ メモリセルを基板２０上に形成したメモリ装置の構造図を示す。図７において、既述の実施形態と同一又は類似の構成部分には同一の符号を付してある。図７（ａ）は、図７（ｂ）のＸ－Ｘ’線に沿った垂直断面図である。図７（ｂ）は図７（ａ）のＡ－Ａ’線に沿った水平断面図である。図７（ｃ）は図７（ａ）のＢ－Ｂ’線に沿った水平断面図である。図７（ｄ）は図７（ａ）のＣ－Ｃ’線に沿った水平断面図である。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが行列状に配置されている。
　図７に示すように、基板２０上にＮ+層２１がある。そして、Ｎ+層２１上に、図６と同じ位置に立つ第１のＳｉ柱２２ａａ、２２ａｂと、図６の第１のＳｉ柱２２ｃａ、２２ｄａが、Ｙ－Ｙ’線に沿って上方に平行移動した位置に立つ第１のＳｉ柱Ｓｉ柱２２ｃＡ、２２ｄＡがある。そして、第１のＳｉ柱２２ａａ、２２ａｂ、２２ｃＡ、２２ｄＡそれぞれの上に、順に第２のＳｉ柱２２ａｂ、２２ｂｂ、２２ｃＢ、２２ｄＢがある。平面視において、第２のＳｉ柱２２ａｂ～２２ｄＢの外周線は、第１のＳｉ柱２２ａａ～２２ｄＡの外周線より内側にある。第１のＳｉ柱２２ａａ～２２ｄＡの底部を囲んでＳｉＯ2層２４がある。そして、第１のＳｉ柱２２ａａ～２２ｄＡの下部の側面を囲んでＨｆＯ2層２５ａがある。そして、ＨｆＯ2層２５ａを囲み、且つ第１のＳｉ柱２２ａａ～２２ｄＡ間で繋がったプレート線ＰＬに繋がるＴｉＮ層２６Ａがある。そして、第２のＳｉ柱２２ａｂ～２２ｄＢの、それぞれの頂部にＮ+層３５ａ、３５ｂ、３５ｃ（図示せず）、３５ｄ（図示せず）がある。そして、第２のＳｉ柱２２ａｂ～２２ｄＢの側面を囲み、且つＨｆＯ2層２５ａに繋がったＨｆＯ2層２５ｃがある。そして、第２のＳｉ柱２２ａｂ、２２ｂＢの側面のＨｆＯ2層２５ｃを囲み且つＸ－Ｘ’線方向に繋がったＴｉＮ層３４ａがある。同じく、第２のＳｉ柱２２ｃＢ、２２ｄＢの側面のＨｆＯ2層２５ｃを囲み且つＸ－Ｘ’線と並行した線方向に繋がり、且つＴｉＮ層３４ａと分離したＴｉＮ層３４Ｂがある。そして、ＴｉＮ層２６Ａ、３４ａ、３４Ｂを囲んでＳｉＯ2層３０がある。そして、Ｎ+層３５ａ～３５ｄを覆ってＳｉＯ2層３３がある。そして、Ｎ+層３５ａ～３５ｄ上のＳｉＯ2層３３にコンタクトホール３７ａ、３７ｂ、３７C、３７Ｄがある。そして、コンタクトホール３７ａ、３７Ｃを介して、Ｎ+層３５ａ、３５ｃに繋がり、Ｘ－Ｘ’線と直交した方向に延伸した金属配線層３２ａと、コンタクトホール３７ｂ、３７Ｄを介して、Ｎ+層３５ｂ、３５ｄとに繋がり、Ｘ－Ｘ’線と直交した方向に延伸した金属配線層３２ｂがある。
　図７において、プレート線ＰＬと繋がるＴｉＮ層２６Ａは、第１のＳｉ柱２２ａａ～２２ｄＡ間に繋がって形成される。ＴｉＮ層３４ａ、３４ｂは図１で説明したワード線ＷＬであるワード線ＷＬ１、ＷＬ２に繋がって、互いに分離して形成される。そして、金属配線層３２ａ、３２ｂは図１で説明したビット線ＢＬであるビット線ＢＬ１，ＢＬ２に繋がっている。
　図７において、平面視において、厚さＬｇ２は、隣接する第１のＳｉ柱２２ａａ～２２ｄＡのいずれとも接していない部分のＴｉＮ層２６Ａの厚さである。Ｘ－Ｘ’線と、第１のＳｉ柱２２ａａ、２２ａｂを囲み、向かい合うＨｆＯ2層２５ａの外周線と交差する２点の間の距離Ｌｇ１がＬｇ２の２倍より短く、且つＬｇ２と同じか、大きい。同じく、Ｙ－Ｙ’線と、第１のＳｉ柱２２ａａ、２２ｃＡを囲み、向かい合うＨｆＯ2層２５ａの外周線で交差する２点の間の距離Ｌｇ６がＬｇ２の２倍より短く、且つＬｇ２と同じか、大きい。これにより、ＴｉＮ層２６Ａは第１のＳｉ柱２２ａａ～２２ｄＡ間で繋がって形成される。そして、平面視において、第２のＳｉ柱２２ａｂ～２２ｄＢの外周線を第１のＳｉ柱２２ａａ～２２ｄＡより内側にすることにより、互いに分離したワード線ＷＬ１，ＷＬ２に接続するＴｉＮ層３４ａ、３４Ｂが形成される。
　本実施形態は、下記の特徴を供する。
　本実施形態では、図６と比べて、Ｘ－Ｘ’線方向だけでなく、Ｙ－Ｙ’線においても、Ｓｉ柱２２ａａ、２２ｃＡ間、及びＳｉ柱２２ａｂ、２２ｄＡ間の距離を短くできた。これにより、更にダイナミック フラッシュ メモリセルの高集積化が図られる。
（第４実施形態）
　図８は、第４実施形態の４個のダイナミック フラッシュ メモリセルを基板２０上に形成したメモリ装置の構造図を示す。図８において、既述の実施形態と同一又は類似の構成部分には同一の符号を付してある。図８（ａ）は、図８（ｂ）のＸ－Ｘ’線に沿った垂直断面図である。図８（ｂ）は図８（ａ）のＡ－Ａ’線に沿った水平断面図である。図８（ｃ）は図８（ａ）のＢ－Ｂ’線に沿った水平断面図である。図８（ｄ）は図８（ａ）のＣ－Ｃ’線に沿った水平断面図である。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが行列状に配置されている。
　平面視において、図７においては、ＴｉＮ層２６Ａの間にＳｉＯ2層３０があったのに対して、図８（ｂ）に示すように、ＳｉＯ2層３０に替えて、例えばタングステン（Ｗ）層４０が形成される。Ｗ層４０の上面位置はＴｉＮ層２６ａの上面位置と同じである、そして、ＴｉＮ層３４ａ、３４Ｂ間にはＳｉＯ2層３０ａが形成される。他は、第３実施形態と同じである。
　本実施形態は、下記の特徴を供する。
　本実施形態では、第３実施形態と同じく、Ｘ－Ｘ’線方向だけでなく、Ｙ－Ｙ’線方向においても、第１のＳｉ柱２２ａａ、２２ｃＡ間、及び第１のＳｉ柱２２ａｂ、２２ｄＡ間の距離を短くできる。更にＴｉＮ層２６Ａ間にＷ層４０を設けることにより、ダイナミック フラッシュ メモリセルの高集積化が図られると共に、プレート線ＰＬの低抵抗化が図られる。
（その他の実施形態）
　なお、第１実施形態の図１では、Ｓｉ柱２を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。また、図６では第１のＳｉ柱２２ａａ～２２ａｄと第２のＳｉ柱２２ａｂ～２２ｄｂとを同じ半導体材料で形成したが、異なる半導体材料層により形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　なお、図５におけるＳｉ柱２２ａ～２２ｄの水平断面形状は、本実施形態で説明したＬｇ１，Ｌｇ２，Ｌｇ３の関係が維持できるならば、円形状、楕円状、長方形状であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１における、Ｎ+層３ａ、３ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５では、プレート線ＰＬ１，ＰＬ２に繋がるゲート導体層としてＴｉＮ層２６ａ、２６ｂを用いた。これに対して、ＴｉＮ層２６ａ、２６ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷL１，ＷＬ２に繋がった、ＴｉＮ層２８ａ、２８ｂを用いた。これに対して、ＴｉＮ層２８ａ、２８ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層１６、１９ａの外側を、例えばＷなどの配線金属層で繋げてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図６では、矩形状の垂直断面を有する第１のＳｉ柱２２ａａ～２２ｄａ、第２のＳｉ柱２２ａｂ～２２ｄｂを用いて説明したが、これら垂直断面形状は台形状であってもよい。また、第１のＳｉ柱２２ａａ～２２ｄａ、第２のＳｉ柱２２ａｂ～２２ｄｂの垂直断面のそれぞれが矩形状、台形状に異なっていてもよい。これらのことは、本発明に係るその他の実施形態においても同様である。
　なお、図５で説明した、ＨｆＯ2層２５ａ、２５ｂは、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＨｆＯ2層２５ａ、２５ｂのそれぞれは、材料、厚さなどの物理的値が異なる材料層より形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５における、Ｓｉ柱２２ａ～２２ｄの底部のＮ+層２１に接続して、ソース線ＳＬ抵抗を下げるために、例えばＷ層などの配線導体層を形成してもよい。また、このＷ層を複数のＳｉ柱おきに形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬに接続された第２のゲート導体層５ｂのゲート容量よりも大きくなるように、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くすることにより、更に第１のゲート導体層５ａのゲート容量を、第２のゲート導体層５ｂのゲート容量よりも、大きく出来る。また、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くする、または長くしない構造においても、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａの膜厚を、第２のゲート絶縁層４ｂの膜厚よりも薄くして、更に第１のゲート導体層５ａのゲート容量を、第２のゲート導体層５ｂのゲート容量よりも、大きく出来る。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａの誘電率を、第２のゲート絶縁層４ｂの誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量よりも、更に大きくしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂの一方をＰ+層にして読み出し動作を、サイリスタ現象を用いた動作（例えば、非特許文献１２を参照）、またはトンネル現象を用いた動作により行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を有するメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリ素子を有するメモリ装置が得られる。
　１、２０：　基板
　２、２２ａ、２２ｂ、２２ｃ、２２ｄ：　Ｓｉ柱
　２２ａａ、２２ｂａ、２２ｃａ、２２ｄａ、２２ｃＡ、２２ｄＡ：　第１のＳｉ柱
　２２ａｂ、２２ｂｂ、２２ｃｂ、２２ｄｂ：　第２のＳｉ柱
　３ａ、３ｂ、２１、２９ａ、２９ｂ、２９ｃ、２９ｄ、３５ａ、３５ｂ、３５ｃ、３５ｄ：　Ｎ+層
　４ａ：　第１のゲート絶縁層
　４ｂ：　第２のゲート絶縁層
　５ａ：　第１のゲート導体層
　５ｂ：　第２のゲート導体層
　６：　絶縁層
　７：　チャネル領域
　７ａ：　第１のチャネル層
　７ｂ：　第２のチャネル層
　ＳＬ：　ソース線
　ＰＬ、ＰＬ１，ＰＬ２：　プレート線
　ＷＬ、ＷＬ１，ＷＬ２：　ワード線
　ＢＬ、ＢＬ１，ＢＬ２：　ビット線
　１１：　正孔群
　１２ａ、１２ｂ：　反転層
　２５ａ、２５ｂ、２５ｃ：　ＨｆＯ2層
　２６ａ、２６ｂ、２６Ａ，２８ａ、２８ｂ、３４ａ、３４ｂ、３４Ｂ：　ＴｉＮ層
　２４、３０，３３：　ＳｉＯ2層
　３２ａ、３２ｂ：　金属配線層
　３１ａ、３１ｂ、３２ｃ、３２ｄ、３７ａ、３７ｂ、３７ｃ、３７ｄ：　コンタクトホール
　４０：　　Ｗ層

Claims (6)

  1. 　基板上に垂直方向に立ち、且つ平面視において第１の線上に中心点を有し、隣接して配置した第１の半導体柱と、第２の半導体柱と、前記第１の線に平行な第２の線上に中心点を有し、隣接して配置した第３の半導体柱と第４の半導体柱と、
    　前記第１乃至第４の半導体柱の底部に繋がった第１の不純物領域と、
    　垂直方向において、前記第１の不純物領域の上部にあり、前記第１乃至第４の半導体柱の下方をそれぞれ囲む第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲み、且つ前記第１の半導体柱と前記第２の半導体柱とを囲んで繋がった第１のゲート導体層と、前記第３の半導体柱と前記第４の半導体柱とを囲んで繋がった第２のゲート導体層と、
    　前記第１のゲート絶縁層の上にあって、前記第１乃至第４の半導体柱の側面を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第１乃至第４の半導体柱の頂部下方にあり、且つ前記第１のゲート導体層と、前記第２のゲート導体層と、垂直方向に離れ、且つ前記第１の半導体柱と前記第２の半導体柱とを囲んで繋がった第３のゲート導体層と、
    　前記第３の半導体柱と前記第４の半導体柱とを囲んで繋がった第４のゲート導体層と、
    　前記第１乃至第４の半導体柱のそれぞれの頂部に形成された第２の不純物領域と、
    　前記第１の半導体柱と、前記第３の半導体柱の頂部の前記第２の不純物領域のそれぞれに繋がった第１の配線導体層と、
    　前記第２の半導体柱と、前記第４の半導体柱の頂部の前記第２の不純物領域のそれぞれに繋がった第２の配線導体層と、を有し、
    　前記第１及び第２の半導体柱の前記第１のゲート導体層は互いに接触し、前記第２及び第４の半導体柱の前記第１のゲート導体層は互いに接触し、
    　平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の線との交点の内で向かい合った２点の間の第１の長さが、前記第１のゲート導体層の他と接触していない部分の厚さである第２の長さの２倍より小さく、且つ前記第２の長さの１倍以上であり、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至第４の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により生成した正孔群を保持するデータ保持動作と、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至４の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う、
    ことを特徴とする柱状半導体素子を用いたメモリ装置。
  2. 　平面視において、前記第１の半導体柱と、前記第３の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の線と直交して、且つ前記第１の半導体柱と前記第３の半導体柱との中心点を通る第３の線と、の交点の内で向かい合った２点の間の第３の長さが、前記第２の長さの２倍より大きいか、又は２倍より小さく、且つ前記第２の長さの１倍以上である、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  3. 　平面視において、前記第２のゲート絶縁層に囲まれた部分の前記第１乃至第４の半導体柱の第１の外周線が、前記第１のゲート絶縁層で囲まれた前記第１乃至第４の半導体柱の第２の外周線より内側にあり、
    　平面視において、前記第１の半導体柱と前記第２の半導体柱とを囲んだ前記第３のゲート導体層と、前記第３の半導体柱と前記第４の半導体柱とを囲んだ前記第４のゲート導体層との間の第４の長さが、前記第１の半導体柱と前記第３の半導体柱とを囲んだ前記第１のゲート導体層と前記第２のゲート導体層との間の第５の長さより大きい、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  4. 　平面視において、前記第１のゲート導体層の外側を覆って単層または複数層の第１の導体層がある、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  5. 　前記第１の不純物領域に繋がる配線はソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線は第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層第層に繋がる配線はワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  6. 　前記第１のゲート導体層と、前記第１乃至第４の半導体柱のそれぞれとの間の第１のゲート容量が、前記第２のゲート導体層と、前記第１乃至第４の半導体柱のそれぞれとの間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
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