WO2022188116A1 - 阵列基板及其显示面板和显示装置 - Google Patents

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刘利宾
卢江楠
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Abstract

一种阵列基板及其显示面板和显示装置。阵列基板包括：衬底（300）和多个形成在衬底（300）上的子像素，子像素包括像素电路，像素电路包括多个晶体管，多个晶体管包括至少一个氧化物晶体管；其中，阵列基板还包括：氧化物半导体层（340），形成在衬底（300）上，氧化物半导体层（340）包括氧化物晶体管的沟道区；第一平坦层(108)，形成在衬底(300)上，并覆盖至少部分氧化物半导体层(340)，第一平坦层(108)上具有凹陷区域(108a)，凹陷区域(108a)在衬底(300)上的正投影的至少部分位于氧化物晶体管的沟道区在衬底上的正投影的外侧开设有环形图案，环形图案为环形通孔或环形凹槽，环形图案在衬底上的正投影环绕氧化物晶体管的沟道区在衬底上的正投影；阻挡部(3710)，形成在第一平坦层(108)远离衬底(300)的一侧，阻挡部(3710)在衬底(300)上的正投影的至少部分与覆盖氧化物晶体管的沟道区在衬底上的正投影存在交叠，且阻挡部(3710)在衬底上的正投影与凹陷区域在衬底上的正投影的至少部分存在交叠，且阻挡部(3710)的部分阻挡部填充在环形图案凹陷区域内。该方案可提高产品稳定性。

Description

阵列基板及其显示面板和显示装置 技术领域
本公开的实施例涉及显示技术领域，特别地，涉及一种阵列基板及其显示面板和显示装置。
背景技术
有机发光二极管(Organic Light-Emitting Diode,OLED)显示面板具有自发光、高效率、色彩鲜艳、轻薄省电、可卷曲以及使用温度范围宽等优点，已经逐步应用于大面积显示、照明以及车载显示等领域。
公开内容
本公开的实施例提供了阵列基板及相关的显示面板和显示装置。
本公开第一方面提供了一种阵列基板，包括：衬底和多个形成在所述衬底上的子像素，所述子像素包括像素电路，所述像素电路包括多个晶体管，所述多个晶体管包括至少一个氧化物晶体管；其中，所述阵列基板还包括：
氧化物半导体层，形成在所述衬底上，所述氧化物半导体层包括所述氧化物晶体管的沟道区；
第一平坦层，形成在所述衬底上，并覆盖至少部分所述氧化物半导体层，所述第一平坦层具有凹陷区域，所述凹陷区域在所述衬底上的正投影的至少部分位于所述氧化物晶体管的沟道区在所述衬底上的正投影的外侧；
阻挡部，形成在所述第一平坦层远离所述衬底的一侧，所述阻挡部在所述衬底上的正投影的至少部分与所述氧化物晶体管的沟道区在所述衬底上的正投影存在交叠，且所述阻挡部在所述衬底上的正投影与所述凹陷区域在所述衬底上的正投影的至少部分存在交叠，所述阻挡部填充在所述凹陷区域内。
在本公开的示例性实施例中，所述凹陷区域在所述衬底上的正投影环绕所述氧化物晶体管的沟道区在所述衬底上的正投影。
在本公开的示例性实施例中，所述凹陷区域的内环面与所述氧化物晶体管的沟道区的边缘在水平方向上的间距为0.5μm至7μm，其中，所述水平方向与所述衬底的厚度方向相互垂直。
在本公开的示例性实施例中，所述凹陷区域的内环面与所述凹陷区域的外环面在水平方向上的间距为1μm至7μm，其中，所述水平方向与所述衬底的厚度方向相互垂直。
在本公开的示例性实施例中，所述凹陷区域包括凹槽结构，在所述凹槽结构处，所述第一平坦层的剩余厚度与所述凹槽结构的槽深之比大于0，且小于或等于3。
在本公开的示例性实施例中，在所述凹槽结构处，所述第一平坦层的剩余厚度与所述凹槽结构的槽深之和为1μm至3μm。
在本公开的示例性实施例中，所述氧化物晶体管的沟道区在所述衬底上的正投影位于所述凹陷区域在所述衬底上的正投影内。
在本公开的示例性实施例中，所述阻挡部与所述第一平坦层直接接触。
在本公开的示例性实施例中，所述像素电路包括驱动电路、驱动复位电路及补偿电路；
所述驱动电路包括控制端、第一端和第二端，并被配置为向发光器件提供驱动电流，所述驱动电路的控制端与第一节点耦接；
所述驱动复位电路耦接驱动复位控制信号输入端、所述第一节点和驱动复位电压端，并被配置为在来自所述驱动复位控制信号输入端的驱动复位控制信号的控制下将来自所述驱动复位电压端的驱动复位电压提供至所述驱动电路的控制端，以对所述驱动电路的控 制端进行复位；
所述补偿电路耦接所述驱动电路的第二端、所述第一节点和补偿控制信号输入端，并被配置为根据来自所述补偿控制信号输入端的补偿控制信号，对所述驱动电路进行阈值补偿。
在本公开的示例性实施例中，所述驱动电路、所述驱动复位电路及所述补偿电路均至少包括一个所述晶体管，所述驱动电路的晶体管定义为驱动晶体管，所述驱动复位电路的晶体管定义为驱动复位晶体管，所述补偿电路的晶体管定义为补偿电路晶体管；其中，
所述驱动晶体管的第一极与所述驱动电路的第一端耦接，所述驱动晶体管的栅极与所述驱动电路的控制端耦接，所述驱动晶体管的第二极与所述驱动电路的第二端耦接；
所述驱动复位晶体管的第一极与所述驱动复位电压端耦接，所述驱动复位晶体管的栅极与所述驱动复位控制信号输入端耦接；所述驱动复位晶体管的第二极与所述第一节点耦接；
所述补偿晶体管的第一极耦接所述驱动电路的第二端，所述补偿晶体管的栅极与所述补偿控制信号输入端耦接，所述补偿晶体管的第二极与所述第一节点耦接。
在本公开的示例性实施例中，所述多个晶体管包括至少一个硅半导体晶体管；其中，所述阵列基板包括：
硅半导体层，位于所述氧化物半导体层靠近所述衬底的一侧，并与所述氧化物半导体层绝缘隔离设置，所述硅半导体层包括所述硅半导体晶体管的沟道区。
在本公开的示例性实施例中，所述驱动晶体管为所述硅半导体晶体管，所述驱动复位晶体管和所述补偿晶体管为所述氧化物晶体管。
在本公开的示例性实施例中，所述驱动晶体管为P型晶体管，所述驱动复位晶体管和所述补偿晶体管为N型晶体管。
在本公开的示例性实施例中，所述像素电路还包括：
稳压电路，所述稳压电路与所述驱动电路的控制端、所述第一节点和稳压控制信号输入端耦接，并被配置为在来自所述稳压控制信号输入端的稳压控制信号的控制下使所述驱动电路的控制端与所述第一节点导通。
在本公开的示例性实施例中，
所述稳压电路包括至少一个所述晶体管，所述稳压电路的晶体管被定义为稳压晶体管；
所述稳压晶体管的第一极与所述驱动电路的控制端耦接，所述稳压晶体管的栅极与所述稳压控制信号输入端耦接，所述稳压晶体管的第二极与所述第一节点耦接；
其中，所述驱动晶体管、所述驱动复位晶体管和所述补偿晶体管均为所述硅半导体晶体管，所述稳压晶体管为所述氧化物晶体管。
在本公开的示例性实施例中，所述驱动晶体管、所述驱动复位晶体管和所述补偿晶体管均为P型晶体管，所述稳压晶体管为N型晶体管。
在本公开的示例性实施例中，所述像素电路还包括数据写入电路、存储电路、发光控制电路和发光复位电路，其中，
所述数据写入电路耦接数据信号输入端、扫描信号输入端和所述驱动电路的第一端，并被配置为在来自所述扫描信号输入端的扫描信号的控制下将来自所述数据信号输入端的数据信号提供给所述驱动电路的第一端；
所述存储电路耦接第一电源电压端和所述驱动电路的控制端，并被配置为存储所述第一电源电压端与所述驱动电路的控制端之间的电压差；
所述发光控制电路耦接发光控制信号输入端、所述第一电源电压端、所述驱动电路的第一端及所述第二端、所述发光复位电路以及所述发光器件，并被配置为在来自所述发光控制信号输入端的发光控制信号的控制下将来自所述第一电源电压端的第一电源电压施加至所述驱动电路，并将所述驱动电路产生的驱动电流施加至所述发光器件；以及
所述发光复位电路耦接发光复位控制信号输入端、所述发光器件的第一极和发光复位电压端，并被配置为在来自所述发光复位控制信号输入端的发光复位控制信号的控制下将来自所述发光复位电压端的发光复位电压提供给所述发光器件，以对所述发光器件进行复位。
在本公开的示例性实施例中，
所述数据写入电路、所述发光复位电路及所述发光控制电路均包括至少一个所述晶体管；所述数据写入电路的晶体管定义为数据写入晶体管；所述发光复位电路的晶体管定义为发光复位晶体管；所述发光控制电路的晶体管定义为发光控制晶体管，所述发光控制电路包括至少两个发光控制晶体管，分别为第一发光控制晶体管和第二发光控制晶体管；所述存储电路包括存储电容；
其中，所述数据写入晶体管的第一极与所述数据信号输入端耦接，所述数据写入晶体管的栅极与所述扫描信号输入端耦接，所述数据写入晶体管的第二极与所述驱动电路的第一端耦接；
其中，所述存储电容的第一极耦接所述第一电源电压端，所述存储电容的第二极耦接所述驱动电路的控制端，并被配置为存储所述第一电源电压端与所述驱动电路的控制端之间的电压差；
其中，所述第一发光控制晶体管的第一极与所述第一电源电压端耦接，所述第一发光控制晶体管的栅极与所述发光控制信号输入端耦接，所述第一发光控制晶体管的第二极与所述驱动电路的第一端耦接；
其中，所述第二发光控制晶体管的第一极与所述驱动电路的第二端耦接，所述第二发光控制晶体管的栅极与所述发光控制信号输入端耦接，所述第二发光控制晶体管的第二极与所述发光器件的第一极耦接；以及
其中，所述发光复位晶体管的第一极与所述发光复位电压端耦接，所述发光复位晶体管的栅极与所述发光复位控制信号输入端耦接，所述发光复位晶体管的第二极与所述发光器件的第一极耦接。
在本公开的示例性实施例中，所述数据写入晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管及所述发光复位晶体管均为所述硅半导体晶体管。
在本公开的示例性实施例中，所述数据写入晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管及所述发光复位晶体管均为P型晶体管。
在本公开的示例性实施例中，所述驱动复位电压端与所述发光复位电压端为不同复位电压端。
在本公开的示例性实施例中，还包括位于所述第一平坦层远离所述衬底一侧的导电层，所述导电层包括沿行方向设置的数据信号线、第一电源电压线，
其中，所述数据信号线与所述数据写入晶体管的第一极耦接；
其中，所述第一电源电压线与所述存储电容的第一极和所述第一发光控制晶体管的第一极耦接，所述第一电源电压线的部分作为所述阻挡部。
本公开第二方面提供了一种显示面板，其包括上述任一项所述的阵列基板。
本公开第三方面提供了一种显示装置，其包括上述所述的显示面板。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例， 并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本公开实施例所述的阵列基板的示意图。
图2示出了根据本公开的实施例一的子像素的示意性框图。
图3示出了图2中的像素电路的示意图。
图4为驱动图3中的像素电路的信号的时序图。
图5示出了根据本公开的实施例一的阵列基板中的硅半导体层的平面示意图。
图6示出了根据本公开的实施例的阵列基板中的第一导电层的平面示意图。
图7示出了根据本公开的实施例一的阵列基板中的第二导电层的平面示意图。
图8示出了根据本公开的实施例一的阵列基板中的氧化物半导体层的平面示意图。
图9示出了根据本公开的实施例一的阵列基板中的第三导电层的平面示意图。
图10示出了根据本公开的实施例一的阵列基板中的第四导电层的平面示意图。
图11示出了根据本公开的实施例一的阵列基板中的第五导电层的平面示意图。
图12示出了根据本公开实施例一的硅半导体层、第一导电层、第二导电层、氧化物半导体层、第三导电层、第四导电层及第五导电层堆叠后的平面布局示意图。
图13示出了根据本公开的实施例一的沿图12中的线A1-A2截取的阵列基板的横截面结构示意图。
图14示出了根据本公开实施例二所述的子像素的示意图。
图15示出了根据本公开的实施例二的阵列基板中的硅半导体层的平面示意图。
图16示出了根据本公开的实施例二的阵列基板中的第一导电层的平面示意图。
图17示出了根据本公开的实施例二的阵列基板中的第二导电层的平面示意图。
图18示出了根据本公开的实施例二的阵列基板中的氧化物半导体层的平面示意图。
图19示出了根据本公开的实施例二的阵列基板中的第三导电层的平面示意图。
图20示出了根据本公开的实施例二的阵列基板中的第四导电层的平面示意图。
图21示出了根据本公开的实施例二的阵列基板中的第五导电层的平面示意图。
图22示出了根据本公开实施例二的硅半导体层、第一导电层、第二导电层、氧化物半导体层、第三导电层、第四导电层及第五导电层堆叠后的平面布局示意图。
图23示出了根据本公开实施例三所述的子像素的示意图。
图24示出了根据本公开的实施例三、四的阵列基板中遮挡层的平面示意图。
图25示出了根据本公开的实施例三、四的阵列基板中的硅半导体层的平面示意图。
图26示出了根据本公开的实施例三、四的阵列基板中的第一导电层的平面示意图。
图27示出了根据本公开的实施例三、四的阵列基板中的第二导电层的平面示意图。
图28示出了根据本公开的实施例三、四的阵列基板中的氧化物半导体层的平面示意图。
图29示出了根据本公开的实施例三、四的阵列基板中的第三导电层的平面示意图。
图30示出了根据本公开的实施例三、四的阵列基板中的第四导电层的平面示意图。
图31示出了根据本公开的实施例三的阵列基板中的第五导电层的平面示意图。
图32示出了根据本公开的实施例四的阵列基板中的第五导电层的平面示意图。
图33示出了根据本公开实施例四的阵列基板中的透明导电层和像素界定层叠后的平面层叠示意图。
图34示出了根据本公开实施例四中提到的遮挡层、硅半导体层、第一导电层、第二导电层、氧化物半导体层、第三导电层和第四导电层、第五导电层、透明导电层和像素界定层、以及隔垫物堆叠后的平面布局示意图。
图35示出了图34所示的堆叠结构中A3部处的像素电路的平面示意图。
图36中示出了根据本公开实施例五中所述的第四导电层、第五导电层、透明导电层及像素界定层的层叠关系示意图。
图37中示出了根据本公开实施例六中所述的第五导电层、透明导电层及像素界定层的层叠关系示意图。
图38中示出了根据本公开实施例七中所述的第五导电层、透明导电层及像素界定层的层叠关系示意图。
图39中示出了根据本公开实施例八中所述的第五导电层、透明导电层及像素界定层的层叠关系示意图。
图40中示出了根据本公开实施例九中所述的第五导电层的平面示意图。
图41中示出了根据本公开实施例十中所述的第五导电层的平面示意图。
图42中示出了根据本公开实施例十一中所述的第五导电层的平面示意图。
图43中示出了根据本公开实施例十二中所述的第五导电层、透明导电层及像素界定层的平面示意图。
图44中示出了根据本公开实施例十三中所述的第五导电层、透明导电层及像素界定层的平面示意图。
图45中示出了根据本公开实施例十四中所述的第五导电层、透明导电层及像素界定层的平面示意图。
图46中示出了根据本公开实施例十五中所述的透明导电层及像素界定层的平面示意图。
图47示出了根据本公开实施例的显示面板的结构示意图。
图48示出了根据本公开的实施例的显示装置的结构示意图。
图49示出了根据本公开实施例四中遮挡层、硅半导体层、第二导电层堆叠后的平面布局示意图。
具体实施方式
首先，需要说明的是，除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中另有说明。在本文中使用术语“实例”之处，特别是当其位于一组术语之后时，所述“实例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
另外，还需要说明的是，当介绍本申请的元素及其实施例时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或者多个要素；除非另有说明，“多个”的含义是两个或两个以上；用语“包含”、“包括”、“含有”和“具有”旨在包括性的并且表示可以存在除所列要素之外的另外的要素；术语“第一”、“第二”、“第三”等仅用于描述的目的，而不能理解为指示或暗示相对重要性及形成顺序。
此外，在附图中，为了清楚起见夸大了各层的厚度及区域。应当理解的是，当提到层、区域、或组件在别的部分“上”时，指其直接位于别的部分上，或者也可能有别的组件介于其间。相反，当某个组件被提到“直接”位于别的组件上时，指并无别的组件介于其间。
相关技术中，像素驱动电路可以采用低温多晶氧化物(Low temperature polycrystalline oxide，LTPO)技术形成，但由于TFE(Thin-Film Encapsulation，薄膜封装)工艺中H(氢)元素对氧化物沟道稳定性存在较强影响，在本公开的一些实施例中，可通过在氧化物沟道区的上方覆盖致密金属层阻止H元素，但经测试发现，H元素会透过致密金属层下方较疏松的有机平坦层进入氧化物沟道区，进而影响沟道稳定性。
为缓解H元素对氧化物沟道区的影响，本公开一实施例提供了一种阵列基板，下面结 合附图对本公开的实施例提供的阵列基板进行非限制性的说明，如下面所描述的，在不相互抵触的情况下这些具体实施例中的不同特征可以相互组合，从而得到新的实施例，这些新的实施例也都属于本公开保护的范围。
图1示出了一种阵列基板10的示意图。如图1所示，该阵列基板10包括衬底300以及设置在衬底300上的排布为多行多列的多个子像素SPX。该衬底可以为玻璃基板、塑料基板等。衬底300的显示区包括多个像素单元PX，每个像素单元可以包括包括多个子像素SPX，例如三个或四个。
子像素SPX被沿行方向X和列方向Y间隔设置。此行方向X与列方向Y互相垂直。该子像素SPX中的至少一个包括像素电路和发光器件；此像素电路可包括晶体管和电容，像素电路通过晶体管和电容的相互作用产生电信号，产生的电信号输入到发光器件的第一极中；并且对发光器件的第二极施加相应的电压，可以驱动发光器件发光。其中，像素电路中晶体管可设置多个，多个晶体管中的至少一个晶体管可为氧化物晶体管。
在本公开的一些实施例中，参考图13所示，阵列基板可包括氧化物半导体层340、第一平坦层108及阻挡部3710，此氧化物半导体层340形成在衬底300上，且此氧化物半导体层340包括前述提到的氧化物晶体管的沟道区(如图13所示的T2a-c)；第一平坦层108形成在衬底300上，并覆盖至少部分氧化物半导体层340，此第一平坦层108具有凹陷区域108a，此凹陷区域108a在衬底300上的正投影的至少部分位于氧化物晶体管的沟道区T2a-c在衬底300上的正投影的外侧；阻挡部3710形成在第一平坦层108远离衬底300的一侧，阻挡部3710在衬底300上的正投影的至少部分与氧化物晶体管的沟道区T2a-c在衬底300上的正投影存在交叠，且阻挡部3710在衬底300上的正投影与凹陷区域108a在衬底300上的正投影的至少部分存在交叠，此阻挡部3710填充在凹陷区域108a内；能够对封装薄膜技术中的H元素进行阻挡。
在本公开中，通过将此阵列基板中氧化物晶体管的沟道区周围的第一平坦层减薄，制备成位于氧化物晶体管的沟道区一侧的凹陷区域，这样在第一平坦层上制备阻挡部时，此阻挡部在覆盖氧化物晶体管的沟道区的同时，还可填充在此凹陷区域内，即：氧化物晶体管的沟道区的周围形成阻挡部，也就是说，阻挡部可对氧化物晶体管的沟道区起到保护作用；本公开实施例中，通过在第一平坦层上制备前述提到的凹陷区域，然后使得凹陷区域内填充有阻挡部，这样可阻挡H元素进入氧化物晶体管的沟道区或延长H元素进入氧化物晶体管的沟道区的路径，以改善氧化物晶体管的沟道稳定性。
需要说明的是，本公开实施例中提到的沟道区指的是晶体管的半导体层(通常叫作有源层)中位于源极掺杂区和漏极掺杂区之间的区域。
举例而言，参考图13所示，前述提到的阻挡部3710与第一平坦层108可直接接触，也就是说，在衬底300上制作完第一平坦层108之后，紧接着制作包括阻挡部3710的膜层，即：阻挡部3710与第一平坦层108中不夹杂其他膜层。
在本公开的一些实施例中，凹陷区域108a在衬底300上的正投影可环绕氧化物晶体管的沟道区T2a-c在衬底300上的正投影，如图13所示，也就是说，凹陷区域108a可为环形区域；应当理解的是，凹陷区域108a不限于环形，环绕在氧化物晶体管的沟道区T2a-c的四周，也可仅设置在氧化物晶体管的沟道区T2a-c的一侧、两侧、或三侧等等。
可选地，凹陷区域108a在衬底300上的正投影可环绕氧化物半导体层340在衬底300上的正投影。
可选地，凹陷区域108a在衬底300上的正投影的至少部分可与氧化物半导体层340在衬底300上的正投影的边界重合。
可选地，氧化物晶体管的沟道区在衬底上的正投影可位于凹陷区域在衬底的正投影内，即：第一平坦层的凹陷区域完全覆盖氧化物晶体管的沟道区，且第一平坦层的凹陷区域在衬底上的正投影面积大于氧化物晶体管的沟道区在衬底上的正投影面积。
需要说明的是，本公开实施例的氧化物半导体层340可包括至少一个像素电路的氧化物半导体图案层，每个像素电路的氧化物半导体图案层可用于形成一个氧化物晶体管的沟道区，或两个氧化物晶体管的沟道区，或更多等等。
在本公开的一些实施例中，前述提到的凹陷区域108a的内环面与氧化物晶体管的沟道区的边缘在水平方向上的间距可为0.5μm至7μm，比如：0.5μm、1.5μm、2.5μm、3.5μm、4.5μm、5.5μm、6.5μm、7μm等等，这样设计一方面可缓解由于凹陷区域108a与氧化物晶体管的沟道区T2a-c过近而影响氧化物晶体管性能的情况，另一方面可缓解由于凹陷区域108a与氧化物晶体管的沟道区T2a-c过远而影响像素密度(PPI)的情况，即：在保护氧化物晶体管性能的同时，还可保证显示产品的分辨率。
需要说明的是，本公开实施例提到的水平方向为与衬底的厚度方向相互垂直的方向。
应当理解的是，凹陷区域的内环面与氧化物晶体管的沟道区的边缘在水平方向上的间距不限于前述提到的取值范围，也可在其他取值范围，只要能够在保护氧化物晶体管性能的同时，还可保证显示产品的分辨率即可。
在本公开的一些实施例中，凹陷区域108a的内环面(即：靠近沟道区的一侧)与凹陷区域108a的外环面(即：远离沟道区的一侧)在水平方向上的间距可为1μm至7μm，即：凹陷区域108a的宽度可为1μm至7μm，比如：1μm、2μm、3μm、4μm、5μm、6μm、7μm等等，但不限于此，这样设计一方面避免凹陷区域108a过小而导致阻挡部3710无法形成在凹陷区域108a内的情况，另一方面避免凹陷区域108a过宽而导致其他结构空间受限。
应当理解的是，凹陷区域的宽度不限于前述提到的取值范围，也可在其他取值范围，只要在保证阻挡部能够沉积在凹陷区域内的同时，还可避免对其他结构的影响即可。
在本公开的一些实施例中，凹陷区域108a可包括凹槽结构，在此环形结构处，第一平坦层108的剩余厚度与凹槽结构的槽深之比可大于0，且小于或等于3，即：凹陷区域108a处还剩余有第一平坦层108的部分，这样设计在延长H元素进入氧化物晶体管的沟道区的路径的同时，还可改善凹陷区域108a在制作过程中对第一平坦层底下其他膜层影响。
需要说明的是，第一平坦层108a远离衬底300的表面为第一平坦层108a的顶表面，其中，在凹陷区域108a包括凹槽结构时，第一平坦层108a位于凹陷区域108a处的顶表面与衬底300之间的距离小于第一平坦层108a的其他至少部分区域处的顶表面与衬底300之间的距离，从而形成凹槽结构。
可选地，在凹槽结构处，第一平坦层108的剩余厚度与凹槽结构的槽深之比可小于或等于1；进一步地，第一平坦层108的剩余厚度与凹槽结构的槽深之比可小于或等于二分之一，这样可进一步延长H元素进入氧化物晶体管的沟道区的路径，但不限于此，视具体情况而定。
需要说明的是，在凹陷区域环绕氧化物晶体管的沟道区时可将凹槽结构的深度加深，在不影响其他膜层的情况下，可延长H元素进入氧化物晶体管的沟道区的路径；而在氧化物晶体管的沟道区在衬底上的正投影位于凹陷区域在衬底上的正投影内时，在缓解H元素进入氧化物晶体管的沟道区的同时，还可避免阻挡层与氧化物晶体管的沟道区过近而影响氧化物晶体管性能的情况；具体地，在凹槽结构处第一平坦化层的剩余厚度与凹槽结构的槽深比例控制可根据实际情况而定。
举例而言，在凹槽结构处，第一平坦层108的剩余厚度与凹槽结构的槽深之和可为1μm至3μm，比如：1μm、1.5μm、2μm、2.5μm、3μm等等。
应当理解的是，第一平坦层108的剩余厚度与凹槽结构的槽深之和不限于前述提到的取值范围，也可在其他取值范围，只要能够保证产品性能即可。
此外，还应当理解的是，本公开实施例的凹陷区域108a不限于包括前述提到的凹槽结构，在制作工艺允许的条件下，此凹陷区域108a也可为通孔结构，即：在此通孔结构处无 第一平坦层，位于通孔结构处的阻挡部可与第一平坦层下层的膜层接触。
在本公开的实施例中，参考图13所示，凹陷区域108a具有一定的坡度角，即：自第一平坦层靠近衬底的一侧至其远离衬底的一侧的方向上，凹陷区域的宽度逐渐增大；需要说明的是，前述提到的凹陷区域的宽度的取值范围可为其最大宽度的取值范围，且凹陷区域的内环面与氧化物晶体管的沟道区的边缘在水平方向上的间距可为凹陷区域的内环面与氧化物晶体管的沟道区的边缘之间的最小间距，但值得说明的是，本公开实施例中凹陷区域的坡度角不大，因此，凹陷区域的最大宽度与其最小宽度之间的差值可忽略不计，视具体情况而定。
其中，前述提到的凹陷区域在衬底上的正投影可为矩形环状，但不限于此，也可为圆形环状、椭圆形环状、或其他多边形环状，视具体情况而定。
在本公开的实施例中，前述提到的多个晶体管不限于包括氧化物晶体管，还可包括硅半导体晶体管，也就是说，阵列基板不仅包括前述提到的氧化物半导体层，还可包括硅半导体层，此硅半导体层位于氧化物半导体层靠近衬底的一侧，并与氧化物半导体层绝缘隔离设置，此硅半导体层包括硅半导体晶体管的沟道区。
需要说明的是，为缓解H元素对氧化物沟道区的影响，本公开不限于前述提到的在第一平坦层上形成环形凹槽或环形通孔，也可通过改变阵列基板中像素电路的排布方式或设计方式来缓解。
下面结合附图对本公开多种能够缓解H元素对氧化物沟道区的影响的实施例进行详细说明。
实施例一
图2示出了根据本公开的实施例一的子像素的示意性框图。如图2所示，子像素SPX包括像素电路100和发光器件200。像素电路100包括：驱动电路110、稳压电路120、驱动复位电路130和发光复位电路140、数据写入电路150、补偿电路160、存储电路170和发光控制电路180。
如图2所示，驱动电路110包括控制端G、第一端F和第二端S。驱动电路110被配置为在来自控制端G的控制信号的控制下，向发光器件200提供驱动电流。
稳压电路120与驱动电路110的控制端G、第一节点N1和稳压控制信号输入端Stv1耦接。稳压电路120被配置为在来自稳压控制信号输入端Stv1的稳压控制信号的控制下使驱动电路110的控制端G与第一节点N1导通，降低驱动电路110经由稳压电路120的漏电流。
驱动复位电路130耦接驱动复位控制信号输入端Rst1、第一节点N1和驱动复位电压端Vinit1。驱动复位电路130被配置为在来自驱动复位控制信号输入端Rst1的驱动复位控制信号的控制下将来自驱动复位电压端Vinit1的复位电压提供给稳压电路120，以对驱动电路110的控制端G进行复位。
发光复位电路140耦接发光复位控制信号输入端Rst2、发光器件200、发光复位电压端Vinit2。在本公开的实施例中，发光复位电压端Vinit2与驱动复位电压端Vinit1可为同一复位电压端。进一步地，发光复位电路140还与发光控制电路180耦接。发光复位电路140被配置为在来自发光复位控制信号输入端Rst2的发光复位控制信号的控制下将来自驱动复位电压端Vinit的复位电压提供给发光器件200，以对发光器件200的阳极进行复位。
在本公开的实施例中，来自驱动复位控制信号输入端Rst1的驱动复位控制信号与来自发光复位控制信号输入端Rst2的发光复位控制信号可以是同一信号。
数据写入电路150耦接数据信号输入端Data、扫描信号输入端Gate和驱动电路110的第一端F。数据写入电路150被配置为在来自扫描信号输入端Gate的扫描信号的控制下将来自数据信号输入端Data的数据信号提供给驱动电路110的第一端F。
补偿电路160耦接驱动电路110的第二端S、第一节点N1和补偿控制信号输入端Com。 补偿电路160被配置为根据来自补偿控制信号输入端Com的补偿控制信号，对驱动电路110进行阈值补偿。
在本公开的实施例中，来自扫描信号输入端Gate的扫描信号与来自补偿控制信号输入端Com的补偿控制信号可以是同一信号。
存储电路170耦接第一电源电压端VDD和驱动电路110的控制端G。存储电路170被配置为存储第一电源电压端VDD与驱动电路110的控制端G之间的电压差。
发光控制电路180耦接发光控制信号输入端EM、第一电源电压端VDD、驱动电路110的第一端F及第二端S、发光复位电路140、以及发光器件200。发光控制电路180被配置为在来自发光控制信号输入端EM的发光控制信号的控制下将来自第一电源电压端VDD的第一电源电压施加至驱动电路110，并将驱动电路110产生的驱动电流施加至发光器件200。
发光器件200与第二电源电压端VSS、发光复位电路140、发光控制电路180耦接。发光器件200被配置为在驱动电路110产生的驱动电流的驱动下发光。例如，发光器件200可以为发光二极管等。发光二极管可以为有机发光二极管(OLED)或量子点发光二极管(QLED)等。
在本公开的实施例中，稳压控制信号、扫描信号、驱动复位控制信号、发光复位控制信号、补偿控制信号、发光控制信号、补偿控制信号可以是方波，高电平的取值范围可以为0～15V，低电平的取值范围为0～-15V，例如，高电平是7V，低电平是-7V。数据信号的取值范围可以为0～8V，例如2～5V。第一电源电压Vdd的取值范围可以为3～6V。第二电源电压Vss的取值范围可以为0～-6V。
替换地，在本公开的一些实施例中，提供给驱动复位电路130的驱动复位控制信号Rst1与提供给发光复位电路140的发光复位控制信号Rst2可以不同。具体地，考虑驱动复位电压对数据写入和补偿以及关于存储电容C的能耗的影响以及电源的硬件限制，驱动复位电压的取值范围可以是-1～-5V，例如，-3V。这可以在保持电路的能耗较低的情况下，缩短数据写入和补偿所需的时间，从而改善在固定时间段的补偿效果，进而提高显示效果。具体地，在第二电源电压Vss的范围为0～-6V的情况下，发光复位电压的取值范围可以是-2～-6V，例如，等于第二电源电压Vss，为0～-6V。这可以降低OLED在开启前的PN结充电时间，降低OLED对发光信号的响应时间。在所需亮度一致的情况下，减少OLED亮度出现差别的概率，进而提高亮度均一性，降低低频的Flicker(闪烁)和低灰阶的Mura(亮度不均匀)。
需要说明的是，前述提到的驱动电路110、稳压电路120、驱动复位电路130、发光复位电路140、数据写入电路150及补偿电路160均包括至少一个晶体管。
其中，图3示出了图2中的像素电路100的示意图。如图3所示，驱动电路110包括驱动晶体管T1，稳压电路120包括稳压晶体管T2a，驱动复位电路130包括驱动复位晶体管T3，发光复位电路140包括发光复位晶体管T4，数据写入电路150包括数据写入晶体管T5，补偿电路160包括补偿晶体管T6，而存储电路170包括存储电容C，发光控制电路180包括第一发光控制晶体管T7和第二发光控制晶体管T8。
如图3所示，驱动晶体管T1的第一极与驱动电路110的第一端F耦接，驱动晶体管T1的第二极与驱动电路110的第二端S耦接，驱动晶体管T1的栅极与驱动电路110的控制端G耦接。
稳压晶体管T2a的第一极与驱动电路110的控制端G耦接，稳压晶体管T2a的栅极与稳压控制信号输入端Stv1耦接，稳压晶体管T2a的第二极与第一节点N1耦接。
驱动复位晶体管T3的第一极与驱动复位电压端Vinit1耦接，驱动复位晶体管T3的栅极与驱动复位控制信号输入端Rst1耦接，驱动复位晶体管T3的第二极与第一节点耦接N1。
发光复位晶体管T4的第一极与发光复位电压端Vinit2耦接，发光复位晶体管T4的栅 极与发光复位控制信号输入端Rst2耦接，发光复位晶体管T4的第二极与发光器件200的阳极耦接。进一步地，发光复位晶体管T4的第二极还与第二发光控制晶体管T8的第二极耦接。
数据写入晶体管T5的第一极与数据信号输入端Data耦接，数据写入晶体管T5的栅极与扫描信号输入端Gate耦接，数据写入晶体管T5的第二极与驱动电路110的第一端F耦接。
补偿晶体管T6的第一极与驱动电路110的第二端S耦接，补偿晶体管T6的栅极与补偿控制信号输入端Com耦接，补偿晶体管T6的第二极与第一节点N1耦接。
存储电容C的第一极耦接第一电源电压端VDD，存储电容C的第二极耦接驱动电路110的控制端G。该存储电容被配置为存储第一电源电压端VDD与驱动电路110的控制端G之间的电压差。
第一发光控制晶体管T7的第一极与第一电源电压端VDD耦接，第一发光控制晶体管T7的栅极与发光控制信号输入端EM耦接，第一发光控制晶体管T7的第二极与驱动电路110的第一端F耦接。
第二发光控制晶体管T8的第一极与驱动电路110的第二端S耦接，第二发光控制晶体管T8的栅极与发光控制信号输入端EM耦接，第二发光控制晶体管T8的第二极与发光器件200的阳极耦接。
在本公开的实施例中，稳压晶体管T2a可为前述提到的氧化物晶体管，即：稳压晶体管T2a的有源层可以包括氧化物半导体材料，例如金属氧化物半导体材料，应当理解的是，此稳压晶体管T2a的沟道区四周可形成有前述提到的凹陷区域108a(参考图13所示)。驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、发光复位晶体管T4、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8可为前述提到硅半导体晶体管，即：驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、发光复位晶体管T4、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8的有源层可以包括硅半导体材料。
在本公开的实施例中，稳压晶体管T2a可以是N型晶体管。驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、发光复位晶体管T4、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8可以是P型晶体管。
此外，需要说明的是，在本公开的实施例中采用的晶体管均可以为P型晶体管或N型晶体管，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。例如，对于N型晶体管，其输入端为漏极而输出端为源极，其控制端为栅极；对于P型晶体管，其输入端为源极而输出端为漏极，其控制端为栅极。对于不同类型的晶体管，其控制端的控制信号的电平也不相同。例如，对于N型晶体管，在控制信号为高电平时，该N型晶体管处于导通状态；而在控制信号为低电平时，N型晶体管处于截止状态。对于P型晶体管时，在控制信号为低电平时，该P型晶体管处于导通状态；而在控制信号为高电平时，P型晶体管处于截止状态。氧化物半导体可以包括例如氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)。硅半导体材料可以包括低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)。低温多晶硅通常指由非晶硅结晶得到多晶硅的结晶温度低于600摄氏度的情形。
图4为驱动图3中的像素电路的信号的时序图。如图3所示，像素电路100的工作过程包括三个阶段，分别为第一阶段P1、第二阶段P2以及第三阶段P3。
下面以发光复位控制信号与驱动复位控制信号是同一信号，即复位控制信号RST；补偿控制信号与扫描信号是同一信号GA；稳压晶体管T2a是N型晶体管，驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、发光复位晶体管T4、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8是P型晶体管为例，结合图3对图4中的像素电 路的工作过程进行说明。
如图4所示，在第一阶段P1，输入低电平的复位控制信号RST、高电平的扫描信号GA、高电平的发光控制信号EMS、高电平的稳压控制信号STV和低电平的数据信号DA。如图4所示，发光控制信号EMS的上升沿要早于第一阶段P1的起始点，即早于稳压控制信号STV的上升沿，但不限于此，也可相同。
在第一阶段P1，驱动复位晶体管T3的栅极接收到低电平的驱动复位控制信号RST，驱动复位晶体管T3导通，从而将复位电压VINT1施加至第一节点N1。稳压晶体管T2a的栅极接收到高电平的稳压控制信号STV，稳压晶体管T2a导通，从而将第一节点N1处的复位电压VINT1施加至驱动晶体管T1的栅极，以对驱动晶体管T1的栅极进行复位，从而使驱动晶体管T1为第二阶段P2数据的写入做好准备。
在第一阶段P1，发光复位晶体管T4的栅极接收高电平的发光控制信号EMS，发光复位晶体管T4导通，从而将复位电压VINT施加至OLED的阳极以对OLED的阳极进行复位，以使得OLED在第三阶段P3之前不发光。
此外，在第一阶段P1，数据写入晶体管T5的栅极接收到高电平的扫描信号GA，数据写入晶体管T5截止。补偿晶体管T6的栅极接收到高电平的扫描信号GA，补偿晶体管T6截止。第一发光控制晶体管T7的栅极接收到高电平的发光控制信号EMS，第一发光控制晶体管T7截止。第二发光控制晶体管T8的栅极接收到高电平的发光控制信号EMS，第二发光控制晶体管T8截止。
在第二阶段P2，输入高电平的复位控制信号RST，低电平的扫描信号GA、高电平的发光控制信号EMS、高电平的稳压控制信号STV和高电平的数据信号DA。
在第二阶段P2，数据写入晶体管T5的栅极接收到低电平的扫描信号GA，数据写入晶体管T5导通，从而将高电平数据信号DA写入驱动晶体管T1的第一极，即驱动电路110的第一端F。补偿晶体管T6的栅极接收到低电平的扫描信号GA，补偿晶体管T3导通，从而将第一端F的高电平数据信号DA写入第一节点N1。稳压晶体管T2a的栅极接收高电平的稳压控制信号STV，稳压晶体管T2a导通，从而将第一节点N1的高电平数据信号DA写入驱动晶体管T1的栅极，即驱动电路110的控制端G。由于数据写入晶体管T5、驱动晶体管T1、补偿晶体管T6和稳压晶体管T2a均导通，所以数据信号DA经过数据写入晶体管T5、驱动晶体管T1、补偿晶体管T6和稳压晶体管T2a对存储电容C再次进行充电，也就是对驱动晶体管T1的栅极进行充电，即控制端G进行充电，因此驱动晶体管T1的栅极的电压逐渐升高。
可以理解，在第二阶段P2，由于数据写入晶体管T5导通，第一端F的电压保持为Vda。同时，根据驱动晶体管T1自身的特性，当控制端G的电压升高至Vda+Vth时，驱动晶体管T1截止，充电过程结束。这里，Vda表示数据信号DA的电压，Vth表示驱动晶体管T1的阈值电压。由于在本实施例中驱动晶体管T1是以P型晶体管为例进行说明的，所以此处阈值电压Vth可以是负值。
经过第二阶段P2后，驱动晶体管T1的栅极的电压为Vda+Vth，也就是说数据信号DA和阈值电压Vth的电压信息被存储在存储电容C中，以用于后续在第三阶段P3时，对驱动晶体管T1的阈值电压进行补偿。
此外，在第二阶段P2，驱动复位晶体管T3的栅极接收到高电平的复位控制信号RST，驱动复位晶体管T3截止。发光复位晶体管T4的栅极接收到高电平的复位控制信号RST，发光复位晶体管T4截止。第一发光控制晶体管T7的栅极接收到高电平的发光控制信号EMS，第一发光控制晶体管T7截止；第二发光控制晶体管T8的栅极接收到高电平的发光控制信号EMS，第二发光控制晶体管T8截止。
在第三阶段P3，输入高电平的复位控制信号RST，高电平的扫描信号GA、低电平的发光控制信号EMS、低电平的稳压控制信号STV和低电平的数据信号DA。如图4所示， 在本公开的实施例中，低电平的发光控制信号EMS可以是低电平有效的脉宽调制信号。如图4所示，发光控制信号EMS的下降沿要晚于第二阶段P1的结束点，即晚于稳压控制信号STV的下降沿，但不限于此，也可同时下降。
稳压晶体管T2a的栅极接收低电平的稳压控制信号STV，稳压晶体管T2a关断。在本公开的实施例中，由于稳压晶体管T2a是NMOS晶体管，因此稳压晶体管T2a由导通状态切换为关断状态时，稳压晶体管T2a的第一极和第二极释放负电荷。
补偿晶体管T6的栅极接收高电平的扫描信号，补偿晶体管T6关断。在本公开的实施例中，由于补偿晶体管T6是PMOS晶体管，因此补偿晶体管T6由导通状态切换为关断状态时，补偿晶体管T6的第一极和第二极释放正电荷。
此外，第一发光控制晶体管T7的栅极接收到发光控制信号EMS。根据本公开的实施例，该发光控制信号EMS可是脉宽调制的。在发光控制信号EMS为低电平时，第一发光控制晶体管T7导通，从而将第一电源电压Vdd施加至第一端F。第二发光控制晶体管T8的栅极接收到发光控制信号EMS。在发光控制信号EMS为低电平时，第二发光控制晶体管T8导通，从而将驱动晶体管T1产生的驱动电流施加至OLED的阳极。
此外，稳压晶体管T2a的有源层包括氧化物半导体材料，其漏电流为10-16到10-19A。与单栅的低温多晶硅晶体管和双栅的低温多晶硅晶体管相比，漏电流较小，从而可以进一步减少存储电路的电泄漏以提高亮度的均一性。
此外，在第三阶段P3，发光复位晶体管T4的栅极接收到高电平的复位控制信号RST，发光复位晶体管T4关断。驱动复位晶体管T3的栅极接收到高电平的复位控制信号RST，驱动复位晶体管T3截止。数据写入晶体管T5的栅极接收到高电平的扫描信号GA，数据写入晶体管T5截止。
容易理解，在第三阶段P3，由于第一发光控制晶体管T7导通，第一端F的电压为第一电源电压Vdd，而控制端G的电压为Vda+Vth，所以驱动晶体管T1也导通。
在第三阶段P3，OLED的阳极和阴极分别接入了第一电源电压Vdd(高电压)和第二电源电压Vss(低电压)，从而在驱动晶体管T1产生的驱动电流的驱动下发光。
基于驱动晶体管T1的饱和电流公式，驱动OLED发光的驱动电流ID可以根据下式得出：
ID＝K(VGS-Vth)2
＝K[(Vda+Vth-Vdd)-Vth]2
＝K(Vda-Vdd)2
在上述公式中，Vth表示驱动晶体管T1的阈值电压，VGS表示驱动晶体管T1的栅极和源极之间的电压，K为常数。从上式可以看出，流经OLED的驱动电流ID不再与驱动晶体管T1的阈值电压Vth有关，而只与数据信号DA的电压Vda有关，由此可以实现对驱动晶体管T1的阈值电压Vth的补偿，解决了驱动晶体管T1由于工艺制程及长时间的操作造成阈值电压漂移的问题，消除其对驱动电流ID的影响，从而可以改善显示效果。
例如，上述公式中K可以表示为：
K＝0.5nCox(W/L)，
其中，n为驱动晶体管T1的电子迁移率，Cox为驱动晶体管T1的栅极单位电容量，W为驱动晶体管T1的沟道宽，L为驱动晶体管T1的沟道长。
需要注意的是，复位控制信号RST、扫描信号GA、发光控制信号EMS、稳压控制信号STV、以及数据信号DA与各个阶段的关系仅为示意性的。复位控制信号RST、扫描信号GA、发光控制信号EMS、稳压控制信号STV、以及数据信号DA的高电平或低电平的持续时间仅是示意性的。
图5-11示出了根据本公开的实施例的阵列基板中各层的平面示意图。以一个如图3所示的像素电路为例进行说明。在该像素电路中，补偿控制信号与扫描信号GA是同一信号，稳压晶体管T2a为氧化物晶体管。
下面结合附图5至11描述像素电路中的各个电路在衬底上的位置关系。本领域的技术人员将理解，附图5至11中的比例为绘制比例，以便于更清楚地表示各部分的位置，其不可视为部件的真实比例。本领域技术人员可基于实际需求来选择各部件的尺寸，本公开对此不作具体限定。
在本公开的实施例中，阵列基板包括位于衬底300上的硅半导体层310。
图5示出了根据本公开的实施例一的阵列基板中的硅半导体层310的平面示意图。在本公开的示例性实施例中，像素电路中的驱动晶体管T1、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7、和第二发光控制晶体管T8是硅晶体管，例如低温多晶硅晶体管。
在本公开的示例性实施例中，硅半导体层310可用于形成上述驱动晶体管T1、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7、和第二发光控制晶体管T8的有源区。在本公开的示例性实施例中，硅半导体层310包括晶体管的沟道区图案和掺杂区图案(即，晶体管的第一源/漏区和第二源/漏区)。在本公开的实施例中，各晶体管的沟道区图案和掺杂区图案一体设置。
需要说明的是，在图5中，虚线框被用于标示硅半导体层310中的用于各个晶体管的源/漏区和沟道区的区域。
如图5所示，硅半导体层310沿Y方向(列方向)和X方向(行方向)依次包括驱动复位晶体管T3的沟道区T3-c、数据写入晶体管T5的沟道区T5-c、补偿晶体管T6的沟道区T6-c、驱动晶体管T1的沟道区T1-c、第一发光控制晶体管T7的沟道区T7-c、第二发光控制晶体管T8的沟道区T8-c、以及发光复位晶体管T4的沟道区T4-c。
在本公开的示例性实施例中，用于上述晶体管的硅半导体层可以包括一体形成的低温多晶硅层。各晶体管的源极区域和漏极区域可以通过掺杂等进行导体化以实现各结构的电连接。也就是，晶体管的硅半导体层为由p-硅或n-硅形成的整体图案，且同一像素电路中的各晶体管包括掺杂区图案(即，源极区域s和漏极区域d)和沟道区图案。不同晶体管的有源层之间由掺杂结构隔开。
如图5所示，硅半导体层310沿Y方向和X方向进一步包括：驱动复位晶体管T3的漏极区域T3-d、数据写入晶体管T5的漏极区域T5-d、驱动复位晶体管T3的源极区域T3-s及补偿晶体管T6的源极区域T6-s、数据写入晶体管T5的源极区域T5-s、驱动晶体管T1的源极区域T1-s及第一发光控制晶体管T7源极区域T7-s、补偿晶体管T6的漏极区域T6-d及驱动晶体管T1的漏极区域T1-d及第二发光控制晶体管T8的漏极区域T8-d、第一发光控制晶体管T7漏极区域T7-d、第二发光控制晶体管T8源极区域T8-s和发光复位晶体管T4的源极区域T4-s、以及发光复位晶体管T4的漏极区域T4-d。
在本公开的示例性实施例中，硅半导体层310可以由非晶硅、多晶硅等硅半导体材料形成。上述源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。例如，上述第一发光控制晶体管T7、数据写入晶体管T5、驱动晶体管T1、补偿晶体管T6、驱动复位晶体管T3、发光复位晶体管T4以及第二发光控制晶体管T8的源极区域和漏极区域均是掺杂有P型杂质的区域。
在本公开的实施例中，阵列基板还包括位于硅半导体层的背离衬底的一侧的第一导电层320。
图6示出了根据本公开的实施例的阵列基板中的第一导电层320的平面示意图。如图6示，第一导电层320包括沿Y方向依次设置的第一条复位控制信号线RSTL1、扫描信号线GAL、存储电容C的第一极C1(驱动晶体管T1的栅极T1-g)、发光控制信号线EML、以及第二条复位控制信号线RSTL2。
在本公开实施例中，发光控制信号线EML与发光控制信号输入端EM耦接，被配置为向发光控制信号输入端EM提供发光控制信号EMS。
在本公开的实施例中，扫描信号线GAL与扫描信号输入端Gate及补偿控制信号输入端Com耦接，并被配置为向扫描信号输入端Gate提供扫描信号GA，并被配置为向补偿控制信号输入端Com提供补偿控制信号。
在本公开的实施例中，驱动晶体管T1的栅极T1-g也可作为存储电容C的第一极C1为一体结构。
在本公开的实施例中，第一条复位控制信号线RSTL1与驱动复位控制信号输入端Rst1耦接，以向驱动复位控制信号输入端Rst1提供复位控制信号RST。
在本公开的实施例中，参考图5和图6，第一条复位控制信号线RSTL1的在衬底上的正投影与硅半导体层310的在衬底上的正投影重叠的部分为像素电路的驱动复位晶体管T3的栅极T3-g。扫描信号线GAL在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分分别为像素电路中的数据写入晶体管T5的栅极T5-g和补偿晶体管T6的栅极T6-g。像素电路中的存储电容C的第一极C1的在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分为像素电路中的驱动晶体管T1的栅极T1-g。发光控制信号线EML在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分分别为像素电路中的第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g。
在本公开的实施例中，第二条复位控制信号线RSTL2与发光复位控制信号输入端Rst2耦接，以向发光复位控制信号输入端Rst2提供复位控制信号RST。
在本公开的实施例中，第二条复位控制信号线RSTL2的在衬底上的正投影与硅半导体层310的在衬底上的正投影重叠的部分为像素电路的发光复位晶体管T4的栅极T4-g。
在本公开的实施例中，如图6所示，在Y方向上，驱动复位晶体管T3的栅极T3-g、补偿晶体管T6的栅极T6-g和数据写入晶体管T5的栅极T5-g位于驱动晶体管T1的栅极T1-g的第一侧。第一发光控制晶体管T7的栅极T7-g、第一发光控制晶体管T8的栅极T8-g、以及发光复位晶体管T4的栅极T4-g位于驱动晶体管T1的栅极T1-g的第二侧。
需要说明的是，驱动晶体管T1的栅极T1-g的第一侧和第二侧为驱动晶体管T1的栅极T1-g的在Y方向上的相对两侧。例如，如图6所示，在XY面内，驱动晶体管T1的栅极T1-g的第一侧可以为驱动晶体管T1的栅极T1-g的上侧。驱动晶体管T1的栅极T1-g的第二侧可以为驱动晶体管T1的栅极T1-g的下侧。在本公开的描述中，“下侧”例如为阵列基板的用于接合IC的一侧。例如，驱动晶体管T1的栅极T1-g的下侧为驱动晶体管T1的栅极T1-g的靠近IC(图中未示出)的一侧。上侧为下侧的相对侧，例如为驱动晶体管T1的栅极T1-g的远离IC的一侧。
更具体地，驱动复位晶体管T3的栅极T3-g位于补偿晶体管T6的栅极T6-g和数据写入晶体管T5的栅极T5-g的上侧。驱动复位晶体管T3的栅极T3-g及补偿晶体管T6的栅极T6-g与驱动晶体管T1的栅极T1-g在Y方向上有重叠。
在本公开的实施例中，在X方向上，如图6所示，数据写入晶体管T5的栅极T5-g和第一发光控制晶体管T7的栅极T7-g位于驱动晶体管T1的栅极T1-g的第三侧。第二发光控制晶体管T8的栅极T8-g和发光复位晶体管T4的栅极T4-g位于驱动晶体管T1的栅极T1-g的第四侧。
需要说明的是，驱动晶体管T1的栅极T1-g的第三侧和第四侧为驱动晶体管T1的栅极T1-g的在X方向上的相对两侧。例如，如图6所示，在XY面内，驱动晶体管T1的栅极T1-g的第三侧可以为驱动晶体管T1的栅极T1-g的左侧。驱动晶体管T1的栅极T1-g的第四侧可以为驱动晶体管T1的栅极T1-g的右侧。
应注意，图6示出的晶体管的有源区对应于第一导电层320与硅半导体层310交叠的各个区域。
在本公开的实施例中，阵列基板还包括位于第一导电层的背离衬底一侧的并与第一导电层绝缘隔离的第二导电层。
图7示出了根据本公开的实施例一的阵列基板中的第二导电层330的平面示意图。如图7所示第二导电层330包括沿Y方向设置的稳压块331、稳压控制信号线STVL、存储电容C的第二极C2、第一电源电压线VDL。
在本公开的实施例中，参考图6和图7，存储电容C的第二极C2和存储电容C的第一极C1在衬底上的投影至少部分重叠。
在本公开的实施例中，如图7所示，第一电源电压线VDL沿X方向延伸并与存储电容C的第二极C2一体形成。第一电源电压线VDL与第一电源电压端VDD耦接，并被配置为向其提供第一电源电压Vdd。稳压控制信号线STVL与稳压控制信号输入端Stv耦接，并被配置为向其提供稳压控制信号STV。
在本公开的实施例中，如图7所示，在Y方向上，稳压控制信号线STVL位于存储电容C的第二极C2的第一侧，稳压块331位于稳压控制信号线STVL远离存储电容C的第二极C2的一侧。第一电源电压线VDL位于存储电容C的第二极C2的第二侧。与上述关于驱动晶体管T1的栅极T1-g的第一侧和第二侧的描述类似，存储电容C的第二极C2的第一侧和第二侧为存储电容C的第二极C2的在Y方向上的相对两侧。存储电容C的第二极C2的第一侧为在Y方向存储电容C的第二极C2的上侧，存储电容C的第二极C2的第二侧为在Y方向存储电容C的第二极C2的下侧。
具体地，在Y方向上，稳压控制信号线STVL位于存储电容C的第二极C2的上侧。第一电源信号线VDL位于存储电容C的第二极C2的下侧。
在本公开的实施例中，如图7所示，稳压控制信号线STVL上设置有稳压晶体管T2a的第一栅极T2a-g1。将在下面参照图8进行详细说明。
在本公开的实施例中，阵列基板还包括位于第二导电层的背离衬底一侧的并与该第二导电层绝缘隔离的氧化物半导体层。
图8示出了根据本公开的实施例一的阵列基板中的氧化物半导体层340的平面示意图。在本公开的示例性实施例中，氧化物半导体层340可用于形成上述稳压晶体管T2a的有源层。
在本公开的示例性实施例中，与硅半导体层310类似，氧化物半导体层340包括晶体管的沟道图案和掺杂区图案(即，晶体管的第一源/漏区和第二源/漏区)。
在图8中，虚线框用于示出氧化物半导体层340中的稳压晶体管T2a的源/漏区和沟道区的区域。
如图8所示，氧化物半导体层340沿Y方向依次包括稳压晶体管T2a的源极区域T2a-s、稳压晶体管T2a的沟道区T2a-c和稳压晶体管T2a的漏极区域T2a-d。
在本公开的实施例中，参考图7和图8，稳压控制信号线STVL在衬底上的正投影与氧化物半导体层340在衬底上的正投影的重叠的部分为稳压晶体管T2a的第一栅极T2a-g1。稳压晶体管T2a的沟道区T2a-c与稳压晶体管T2a的第一栅极T2a-g1在衬底上的投影完全重叠。
在本公开的示例性实施例中，氧化物半导体层340可以由氧化物半导体材料形成，例如，铟镓锌氧IGZO。上述源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。例如，稳压晶体管T2a源极区域和漏极区域均是掺杂有N型杂质的区域。
在本公开的实施例中，阵列基板还包括位于氧化物半导体层的背离衬底一侧的并与该氧化物半导体层绝缘隔离的第三导电层。
图9示出了根据本公开的实施例一的阵列基板中的第三导电层350的平面示意图。如图9所示，第三导电层350包括稳压控制信号线STVL。
在本公开的实施例中，如图9所示，稳压控制信号线STVL上设置有稳压晶体管T2a的第二栅极T2a-g2。具体地，稳压控制信号线STVL在衬底上的正投影与氧化物半导体层340在衬底上的正投影的重叠的部分为稳压晶体管T2a的第二栅极T2a-g2。
在本公开的实施例中，参考图7、图8和图9，稳压晶体管T2a的第二栅极T2a-g2、稳压晶体管T2a的沟道区T2a-c与稳压晶体管T2a的第一栅极T2a-g1在衬底上的投影完全重叠。
需要说明的是，在本公开的实施例中，在相邻的有源半导体层与导电层之间或在相邻的导电层之间还分别设置有绝缘层或介质层。具体地，在硅半导体层310与第一导电层320之间、在第一导电层320与第二导电层330之间、在第二导电层330与氧化物半导体层340之间、在氧化物半导体层340与第三导电层350之间、在第三导电层350与第四导电层360(其在下文参照图12进行具体描述)之间、以及在第四导电层360与第五导电层370之间(其在下文参照图11进行具体描述)还分别设置有绝缘层或介质层(其在下文参照截面图进行具体描述)。
应注意，以下描述的过孔为同时贯穿在相邻的有源半导体层与导电层之间或在相邻的导电层之间设置的绝缘层或介质层的过孔。具体地，过孔为同时贯穿在硅半导体层310与第一导电层320之间、在第一导电层320与第二导电层330之间、在第二导电层330与氧化物半导体层340之间、在氧化物半导体层340与第三导电层350之间、在第三导电层350与第四导电层360之间、以及在第四导电层360与第五导电层370之间的各绝缘层或介质层的过孔。
在本公开的附图中，白色圆圈用于表示与过孔有对应的区域。
在本公开的实施例中，阵列基板还包括位于第三导电层的背离衬底一侧的并与该第三导电层绝缘隔离的第四导电层。
图10示出了根据本公开的实施例一的阵列基板中的第四导电层360的平面示意图。如图10所示，第四导电层360包括第一连接部361、第二连接部362、第三连接部363、第四连接部364、第五连接部365、第六连接部366、以及第七连接部367。
在本公开的实施例中，第二连接部362、第三连接部363、第四连接部364、第五连接部365、以及第六连接部366被设置在第一连接部361与第七连接部367的中间，具体位置如图10所示；其中，
第一连接部361经由过孔3611与硅半导体层310耦接。具体地，第一连接部361经由过孔3611与驱动复位晶体管T3的漏极区域T3-d耦接，形成驱动复位晶体管T3的第一极T3-1。第一连接部361用作第一复位电压线VINL1。
第二连接部362经由过孔3621与硅半导体层310耦接。具体地，第二连接部362经由过孔3621与数据写入晶体管T5的漏极区域T5-d耦接，形成数据写入晶体管T5的第一极T5-1。
第三连接部363经由过孔3631与硅半导体层310耦接。具体地，第三连接部363经由过孔3631与驱动复位晶体管T3的源极区域及补偿晶体管T6的源极区域T3-s/T6-s耦接，形成驱动复位晶体管T3的第二极及补偿晶体管T6的第二极T3-2/T6-2。第三连接部363经由过孔3632与氧化物半导体层340耦接。具体地，第三连接部363经由过孔3632与稳压晶体管T2a的源极区域T2a-s耦接，形成稳压晶体管T2a的第二极T2a-2。
第四连接部364经由过孔3641与第二导电层330耦接，具体与图7中位于稳压控制信号线STVL远离存储电容C的第二极C2一侧的稳压块331，实现稳压作用。且第四连接部364还经由过孔3642与第一导电层320耦接，具体地第四连接部364经由过孔3642与驱动晶体管T1的栅极T1-g及存储电容C的第一极C1耦接。第四连接部364经由过孔3643与氧化物半导体层340耦接，具体地，第四连接部364经由过孔3643与稳压晶体管T2a的漏极区域T2a-d耦接，形成稳压晶体管T2a的第一极T2a-1。
第五连接部365经由过孔3651与第二导电层330耦接，具体地，第五连接部365经由过孔3651与第一电源电压线VDL和存储电容C的第二极C2耦接。第五连接部365经由过孔3652与硅半导体层310耦接，具体地，第五连接部365经由过孔3652与第一发光 控制晶体管T7的漏极区域T7-d耦接，形成第一发光控制晶体管T7的第一极T7-1。
第六连接部366经由过孔3661与硅半导体层310耦接，具体地，第六连接部366经由过孔3661与第二发光控制晶体管T8的源极区域T8-s及发光复位晶体管T4的源极区域T4-s耦接，形成第二发光控制晶体管T8的第二极T8-2及发光复位晶体管T4的第二极T4-2。
第七连接部367经由过孔3671与硅半导体层310耦接，具体地，第一连接部367经由过孔3671与发光复位晶体管T4的漏极区域T4-d耦接，形成发光复位晶体管T4的第一极T4-1。第七连接部367用作第一复位电压线VINL1。
在本公开的实施例中，阵列基板还包括位于第四导电层的背离衬底一侧的并与该第四导电层绝缘隔离的第五导电层。
图11示出了根据本公开的实施例一的阵列基板中的第五导电层370的平面示意图。如图11所示，第五导电层包括沿行方向X设置的数据信号线DAL、第一电源电压线VDL、以及与发光器件200的第一极耦接的转接电极OA。数据信号线DAL沿列方向Y延伸，并经由过孔3711与第四导电层360的第二连接部362耦接。第一电源电压线VDL整体沿列方向Y延伸，并经由过孔3721与第四导电层360的第五连接部365耦接。转接电极OA沿列方向Y延伸，并经由过孔3731与第四导电层360的第六连接部366耦接。在本公开的实施例中，转接电极OA沿列方向Y延伸的距离小于数据信号线DAL和第一电源电压线VDL。
在本公开的实施例中，第一电源电压线VDL具有一个闭合的矩形部件371。参考图8和11，该矩形部件371沿行方向X设置的第二条沿Y方向延伸的边在衬底上的正投影与氧化物半导体层340在衬底上的正投影重叠，这种布置可以使氧化物半导体层340与在第五导电层370背离衬底一侧的、并与第五导电层370邻近设置的封装层隔离，从而避免封装层中的氢元素使氧化物半导体层340中的氧化物材料，例如金属氧化物材料的性能不稳定，其中，矩形部件371沿行方向X设置的第二条沿Y方向延伸的边在衬底上的正投影与氧化物半导体层340在衬底上的正投影重叠的部分为前述提到的阻挡部3710。
其中，图11中阻挡部3710上的实线矩形环状框表示为阻挡部3710上与第一平坦层的凹陷区域相对应的区域，此凹陷区域可环绕稳压晶体管T2a的沟道区T2a-c设置，以进一步延长封装层中的氢元素进入稳压晶体管T2a的沟道区T2a-c的路径，从而提高稳压晶体管T2a的稳定性。
图12示出了本公开实施例一的硅半导体层、第一导电层、第二导电层、氧化物半导体层、第三导电层、第四导电层及第五导电层堆叠后的平面布局示意图。
如图12所示，平面布局图380包括硅半导体层310、第一导电层320、第二导电层330、氧化物半导体层340、第三导电层350、第四导电层360和第五导电层370。为了便于查看，图12示出了驱动晶体管T1的栅极T1-g、稳压晶体管T2a的栅极T2a-g、驱动复位晶体管T3的栅极T3-g、发光复位晶体管T4的栅极T4-g、数据写入晶体管T5的栅极T5-g、补偿晶体管T6的栅极T6-g、存储电容C的第一极板C1、第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g。
图13示出了根据本公开的实施例的沿图12中的线A1-A2截取的阵列基板的横截面结构示意图。如图13所示，并参考图5至12，阵列基板20包括：衬底300；位于衬底300上的第一缓冲层101；以及位于第一缓冲层101上的硅半导体层310。
在本公开的实施例中，如图13所示，阵列基板20还包括：覆盖缓冲层101和硅半导体层310的第一栅极绝缘层102；以及位于第一栅极绝缘层102远离衬底300一侧的第一导电层320。该截面示出了第一导电层320包括的扫描信号线GAL。
在本公开的实施例中，如图13所示，阵列基板20还包括：位于第一导电层320的远离衬底300一侧的第一层间绝缘层103；位于第一层间绝缘层103远离衬底300一侧的第二导电层330。该截面图示出了第二导电层330包括的稳压控制信号线STVL，稳压控制 信号线STVL包括稳压晶体管T2a的第一栅极T2a-g1。
在本公开的实施例中，如图13所示，阵列基板20还包括：位于第二导电层330的远离衬底300一侧的第二层间绝缘层104；覆盖第二层间绝缘层104的第二缓冲层105；以及位于第二缓冲层105的远离衬底300一侧的氧化物半导体层340。该截面图示出了在衬底300上的正投影与稳压控制信号线STVL上的稳压晶体管T2a的第一栅极T2a-g1在衬底300上的正投影重叠的稳压晶体管T2a的沟道区T2a-c。
在本公开的实施例中，如图13所示，阵列基板20还包括：覆盖氧化物半导体层340和第二缓冲层105的第二栅极绝缘层106；位于第二栅极绝缘层106的远离衬底300一侧的第三导电层350。该截面图示出了第三导电层350包括的稳压控制信号线STVL，如图13所示，稳压控制信号线STVL在衬底300上的正投影与氧化物半导体层320包括的稳压晶体管T2a的沟道区T2a-c在衬底300上的正投影的重叠的部分为稳压晶体管T2a的第二栅极T2a-g2。
在本公开的实施例中，如图13所示，阵列基板20还包括：覆盖第三导电层350和第二栅极绝缘层106的第三层间绝缘层107；以及位于第三层间绝缘层107远离衬底300一侧的第四导电层360。结合图12，该截面图示出了第三连接部363和第四连接部364。第三连接部363通过过孔3632与氧化物半导体层340耦接；第四连接部364通过过孔3643与氧化物半导体层340耦接。
在本公开的实施例中，如图13所示，阵列基板20还包括：覆盖第四导电层360和第三层间绝缘层107的第一平坦层108；以及在第一平坦层108远离衬底300一侧的第五导电层370。该截面图示出了第一平坦层108上开设的凹陷区域108a，此凹陷区域108a在衬底300上的正投影环绕稳压晶体管T2a的沟道区T2a-c在衬底300上的正投影；且该截面图还示出了第五导电层370的第一电源电压线VDL，此第一电源电压线VDL的阻挡部3710在衬底300上的正投影覆盖氧化物半导体层370，即：覆盖稳压晶体管T2a的沟道区T2a-c在衬底300上的正投影，此外，阻挡部3710的部分填充在凹陷区域108a内，这样设计增加了H元素进入稳压晶体管T2a的沟道区T2a-c的路径，从而可提高稳压晶体管T2a的稳定性。
在本公开的实施例中，如图13所示，阵列基板20还包括覆盖第五导电层370和第一平坦层108的第二平坦层109。
基于上述可知，本公开实施例的像素电路可为8T1C电路，此像素电路包括8个晶体管和1个存储电容。
此外，需要说明的是，本公开实施例中提到第一导电层320、第二导电层330、第三导电层350、第四导电层360、第五导电层370可包括金属材料，且为非透明导电层，其中，非透明导电层指的是光透过率差或光不能透过的导电层，各导电层可为单层膜层结构或为多层膜层复合的结构，视具体情况而定；关于此处描述后文实施例也适用，因此，在后文不在重复赘述。
实施例二
图14示出了本公开实施例二所述的子像素的示意图。本公开实施例二的子像素与前述实施例一的子像素主要区别在于：未设置稳压电路，即：未设置稳压晶体管T2a。
具体地，如图14所示，像素电路100可包括驱动晶体管T1、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、存储电容C、第一发光控制晶体管T7和第二发光控制晶体管T8。
本公开实施例中与实施例一中的子像素的电路结构示意图的主要区别在于：第一节点N1与驱动电路110的控制端G之间不设置有稳压晶体管T2a，其余晶体管和存储电容C的连接可参考实施例一中的描述，在此不再重复赘述。
其中，在本公开的实施例中，驱动复位晶体管T3和补偿晶体管T6可为前述提到的氧 化物晶体管，即：驱动复位晶体管T3和补偿晶体管T6的有源层可以包括氧化物半导体材料，例如金属氧化物半导体材料，以减小漏电，提高Vth补偿。应当理解的是，驱动复位晶体管T3和补偿晶体管T6的沟道区四周可分别形成有前述提到的凹陷区域。驱动晶体管T1、数据写入晶体管T5、发光复位晶体管T4、第一发光控制晶体管T7和第二发光控制晶体管T8可为前述提到硅半导体晶体管，即：驱动晶体管T1、数据写入晶体管T5、发光复位晶体管T4、第一发光控制晶体管T7和第二发光控制晶体管T8的有源层可以包括硅半导体材料。
在本公开的实施例中，驱动复位晶体管T3和补偿晶体管T6可以是N型晶体管。驱动晶体管T1、发光复位晶体管T4、数据写入晶体管T5、第一发光控制晶体管T7和第二发光控制晶体管T8可以是P型晶体管。
基于前述可知，本公开实施例的像素电路可为7T1C电路，即：包括前述提到的7个晶体管和一个存储电容C。
图15-21示出了根据本公开的实施例二的阵列基板中各层的平面示意图。以一个如图14所示的像素电路100为例进行说明。在该像素电路100中，补偿控制信号与扫描信号GA是同一信号，驱动复位晶体管T3和补偿晶体管T6为氧化物晶体管；驱动晶体管T1、数据写入晶体管T5、发光复位晶体管T4、第一发光控制晶体管T7和第二发光控制晶体管T8可为硅半导体晶体管。
下面结合附图15至21描述像素电路中的各个电路在衬底上的位置关系。本领域的技术人员将理解，附图15至21中的比例为绘制比例，以便于更清楚地表示各部分的位置，其不可视为部件的真实比例。本领域技术人员可基于实际需求来选择各部件的尺寸，本公开对此不作具体限定。
在本公开的实施例中，阵列基板包括位于衬底300上的硅半导体层310。
图15示出了根据本公开的实施例二的阵列基板中的硅半导体层310的平面示意图。在本公开的示例性实施例中，像素电路中的驱动晶体管T1、发光复位晶体管T4、数据写入晶体管T5、第一发光控制晶体管T7和第二发光控制晶体管T8是硅半导体晶体管，例如：低温多晶硅晶体管。
在本公开的示例性实施例中，硅半导体层310可用于形成驱动晶体管T1、发光复位晶体管T4、数据写入晶体管T5、第一发光控制晶体管T7和第二发光控制晶体管T8的有源区。在本公开的示例性实施例中，硅半导体层310包括晶体管的沟道区图案和掺杂区图案(即，晶体管的第一源/漏区和第二源/漏区)。在本公开的实施例中，各晶体管的沟道区图案和掺杂区图案一体设置。
需要说明的是，在图15中，虚线框被用于标示硅半导体层310中的用于各个晶体管的源/漏区和沟道区的区域。
如图15所示，硅半导体层310在Y方向(列方向)和X方向(行方向)上排布的包括数据写入晶体管T5的沟道区T5-c、驱动晶体管T1的沟道区T1-c、第一发光控制晶体管T7的沟道区T7-c、第二发光控制晶体管T8的沟道区T8-c、以及发光复位晶体管T4的沟道区T4-c。
在本公开的示例性实施例中，用于上述晶体管的硅半导体层可以包括一体形成的低温多晶硅层。各晶体管的源极区域和漏极区域可以通过掺杂等进行导体化以实现各结构的电连接。也就是，晶体管的硅半导体层为由p-硅或n-硅形成的整体图案，且同一像素电路中的各晶体管包括掺杂区图案(即，源极区域s和漏极区域d)和沟道区图案。不同晶体管的有源层之间由掺杂结构隔开。
如图15所示，硅半导体层310沿Y方向和X方向进一步包括：数据写入晶体管T5的漏极区域T5-d、数据写入晶体管T5的源极区域T5-s、驱动晶体管T1的源极区域T1-s及第一发光控制晶体管T7源极区域T7-s、驱动晶体管T1的漏极区域T1-d及第二发光控 制晶体管T8的漏极区域T8-d、第一发光控制晶体管T7漏极区域T7-d、第二发光控制晶体管T8源极区域T8-s和发光复位晶体管T4的源极区域T4-s、以及发光复位晶体管T4的漏极区域T4-d。
在本公开的示例性实施例中，硅半导体层310可以由非晶硅、多晶硅等硅半导体材料形成。上述源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。例如，上述第一发光控制晶体管T7、数据写入晶体管T5、驱动晶体管T1、补偿晶体管T6、驱动复位晶体管T3、发光复位晶体管T4以及第二发光控制晶体管T8的源极区域和漏极区域均是掺杂有P型杂质的区域。
在本公开的实施例中，阵列基板还包括位于硅半导体层的背离衬底的一侧的第一导电层320。
图16示出了根据本公开的实施例二的阵列基板中的第一导电层320的平面示意图。如图6示，第一导电层320包括沿Y方向依次设置的扫描信号线GAL、存储电容C的第一极C1(驱动晶体管T1的栅极T1-g)、发光控制信号线EML、以及第二条复位控制信号线RSTL2。
在本公开实施例中，发光控制信号线EML与发光控制信号输入端EM耦接，被配置为向发光控制信号输入端EM提供发光控制信号EMS。
在本公开的实施例中，扫描信号线GAL与扫描信号输入端Gate耦接，并被配置为向扫描信号输入端Gate提供扫描信号GA。
在本公开的实施例中，驱动晶体管T1的栅极T1-g也可作为存储电容C的第一极C1为一体结构。
在本公开的实施例中，扫描信号线GAL在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分为像素电路中的数据写入晶体管T5的栅极T5-g。像素电路中的存储电容C的第一极C1的在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分为像素电路中的驱动晶体管T1的栅极T1-g。发光控制信号线EML在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分分别为像素电路中的第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g。
在本公开的实施例中，第二条复位控制信号线RSTL2与发光复位控制信号输入端Rst2耦接，以向发光复位控制信号输入端Rst2提供复位控制信号RST。
在本公开的实施例中，第二条复位控制信号线RSTL2的在衬底上的正投影与硅半导体层310的在衬底上的正投影重叠的部分为像素电路的发光复位晶体管T4的栅极T4-g。
需要说明的是，驱动晶体管T1的栅极T1-g、发光复位晶体管T4的栅极T4-g、数据写入晶体管T5的栅极T5-g、第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g在XY平面内的位置关系如图16所示，在此不作详细描述。
此外，还需说明的是，图16示出的晶体管的有源区对应于第一导电层320与硅半导体层310交叠的各个区域。
在本公开的实施例中，阵列基板还包括位于第一导电层的背离衬底一侧的并与第一导电层绝缘隔离的第二导电层。
图17示出了根据本公开的实施例二的阵列基板中的第二导电层330的平面示意图。如图17所示第二导电层330包括沿Y方向设置的第一条复位控制信号线RSTL1、稳压块331、补偿控制信号线CCSL、存储电容C的第二极C2、第一电源电压线VDL，具体排布方式可参考图17所示，在此不作过多描述。
在本公开的实施例中，第一条复位控制信号线RSTL1与驱动复位控制信号输入端Rst1耦接，以向驱动复位控制信号输入端Rst1提供复位控制信号RST。
在本公开的实施例中，补偿控制信号线CCSL与补偿控制信号输入端Com耦接，并被配置为向补偿控制信号输入端Com提供补偿控制信号。
在本公开的实施例中，参考图6和图7，存储电容C的第二极C2和存储电容C的第一极C1在衬底上的投影至少部分重叠。
在本公开的实施例中，如图7所示，第一电源电压线VDL沿X方向延伸并与存储电容C的第二极C2一体形成。第一电源电压线VDL与第一电源电压端VDD耦接，并被配置为向其提供第一电源电压Vdd。
在本公开的实施例中，参考图16和图17，存储电容C的第二极C2和存储电容C的第一极C1在衬底上的投影至少部分重叠。
在本公开的实施例中，如图17所示，第一电源电压线VDL沿X方向延伸并与存储电容C的第二极C2一体形成。第一电源电压线VDL与第一电源电压端VDD耦接，并被配置为向其提供第一电源电压Vdd。
在本公开的实施例中，如图17所示，第一复位控制信号线RSTL1上设置有驱动复位晶体管T3的第一栅极T3-g1；补偿控制信号线CCSL上设置有补偿晶体管T6的第一栅极T6-g1。将在下面参照图18进行详细说明。
在本公开的实施例中，阵列基板还包括位于第二导电层的背离衬底一侧的并与该第二导电层绝缘隔离的氧化物半导体层。
图18示出了根据本公开的实施例二的阵列基板中的氧化物半导体层340的平面示意图。在本公开的示例性实施例中，氧化物半导体层340可用于形成上述驱动复位晶体管T3和补偿晶体管T6的有源层。
在本公开的示例性实施例中，与硅半导体层310类似，氧化物半导体层340包括晶体管的沟道图案和掺杂区图案(即，晶体管的第一源/漏区和第二源/漏区)。
在图18中，虚线框用于示出氧化物半导体层340中的驱动复位晶体管T3和补偿晶体管T6的源/漏区和沟道区的区域。
在本公开的实施例中，参考图17和图18，补偿控制信号线CCSL在衬底上的正投影与氧化物半导体层340在衬底上的正投影的重叠的部分为补偿晶体管T6的第一栅极T6-g1；补偿晶体管T6的沟道区T6-c与补偿晶体管T6的第一栅极T6-g1在衬底上的投影完全重叠。第一条复位控制信号线RSTL1在衬底上的正投影与氧化物半导体层340在衬底上的正投影的重叠的部分为驱动复位晶体管T3的第一栅极T3-g1；驱动复位晶体管T3的沟道区T3-c与驱动复位晶体管T3的第一栅极T3-g1在衬底上的投影完全重叠。
在本公开的实施例中，阵列基板还包括位于氧化物半导体层的背离衬底一侧的并与该氧化物半导体层绝缘隔离的第三导电层。
图19示出了根据本公开的实施例二的阵列基板中的第三导电层350的平面示意图。如图19所示，第三导电层350包括补偿控制信号线CCSL和第一复位控制信号线RSTL1。
第三导电层350中补偿控制信号线CCSL在衬底上的正投影与氧化物半导体层340在衬底上的正投影的重叠的部分为补偿晶体管T6的第二栅极T6-g2；补偿晶体管T6的沟道区T6-c与补偿晶体管T6的第二栅极T6-g2在衬底上的投影完全重叠。第一条复位控制信号线RSTL1在衬底上的正投影与氧化物半导体层340在衬底上的正投影的重叠的部分为驱动复位晶体管T3的第二栅极T3-g2；驱动复位晶体管T3的沟道区T3-c与驱动复位晶体管T3的第二栅极T3-g2在衬底上的投影完全重叠。
需要说明的是，在本公开的实施例中，在相邻的有源半导体层与导电层之间或在相邻的导电层之间还分别设置有绝缘层或介质层。具体地，在硅半导体层310与第一导电层320之间、在第一导电层320与第二导电层330之间、在第二导电层330与氧化物半导体层340之间、在氧化物半导体层340与第三导电层350之间、在第三导电层350与第四导电层360(其在下文参照图12进行具体描述)之间、以及在第四导电层360与第五导电层370之间(其在下文参照图11进行具体描述)还分别设置有绝缘层或介质层(其在下文参照截面图进行具体描述)。
应注意，以下描述的过孔为同时贯穿在相邻的有源半导体层与导电层之间或在相邻的导电层之间设置的绝缘层或介质层的过孔。具体地，过孔为同时贯穿在硅半导体层310与第一导电层320之间、在第一导电层320与第二导电层330之间、在第二导电层330与氧化物半导体层340之间、在氧化物半导体层340与第三导电层350之间、在第三导电层350与第四导电层360之间、以及在第四导电层360与第五导电层370之间的各绝缘层或介质层的过孔。
在本公开的附图中，白色圆圈用于表示与过孔有对应的区域。
在本公开的实施例中，阵列基板还包括位于第三导电层的背离衬底一侧的并与该第三导电层绝缘隔离的第四导电层。
图20示出了根据本公开的实施例二的阵列基板中的第四导电层360的平面示意图。如图20所示，第四导电层360包括第一连接部361、第二连接部362、第三连接部363、第四连接部364、第五连接部365、第六连接部366、以及第七连接部367，具体位置如图20所示，在此不做详细赘述，
第一连接部361经由过孔3611与氧化物半导体层340耦接。具体地，第一连接部361经由过孔3611与驱动复位晶体管T3的漏极区域T3-d耦接，形成驱动复位晶体管T3的第一极T3-1；第一连接部361用作第一复位电压线VINL1。
第二连接部362经由过孔3621与硅半导体层310耦接。具体地，第二连接部362经由过孔3621与数据写入晶体管T5的漏极区域T5-d耦接，形成数据写入晶体管T5的第一极T5-1。
第三连接部363经由过孔3631与硅半导体层310耦接，具体地，第三连接部363经由过孔3631与第二发光控制晶体管T8的漏极区域T8-d耦接，形成第二发光控制晶体管T8的第一极T8-1。第三连接部363经由过孔3632与氧化物半导体层340耦接，具体地，第三连接部363经由过孔3632与补偿晶体管T6的漏极区域T6-d耦接，形成补偿晶体管T6的T6-1。
第四连接部364经由过孔3641与第二导电层330耦接，具体与图17中位于补偿控制信号线CCSL远离存储电容C的第二极C2一侧的稳压块331。且第四连接部364还经由过孔3642与第一导电层320耦接，具体地第四连接部364经由过孔3642与驱动晶体管T1的栅极T1-g及存储电容C的第一极C1耦接。第四连接部364经由过孔3643与氧化物半导体层340耦接，具体地，第四连接部364经由过孔3643与驱动复位晶体管T3的源极区域T3-s和补偿晶体管T6的源极区域T6-s耦接，形成驱动复位晶体管T3的第一极T3-2和补偿晶体管T6的第一极T6-2。
第五连接部365经由过孔3651与第二导电层330耦接，具体地，第五连接部365经由过孔3651与第一电源电压线VDL和存储电容C的第二极C2耦接。第五连接部365经由过孔3652与硅半导体层310耦接，具体地，第五连接部365经由过孔3652与第一发光控制晶体管T7的漏极区域T7-d耦接，形成第一发光控制晶体管T7的第一极T7-1。
第六连接部366经由过孔3661与硅半导体层310耦接，具体地，第六连接部366经由过孔3661与第二发光控制晶体管T8的源极区域T8-s及发光复位晶体管T4的源极区域T4-s耦接，形成第二发光控制晶体管T8的第二极T8-2及发光复位晶体管T4的第二极T4-2。
第七连接部367经由过孔3671与硅半导体层310耦接，具体地，第一连接部367经由过孔3671与发光复位晶体管T4的漏极区域T4-d耦接，形成发光复位晶体管T4的第一极T4-1。第七连接部367用作第一复位电压线VINL1。
在本公开的实施例中，阵列基板还包括位于第四导电层的背离衬底一侧的并与该第四导电层绝缘隔离的第五导电层。
图21示出了根据本公开的实施例二的阵列基板中的第五导电层370的平面示意图。如图21所示，第五导电层包括沿行方向X设置的数据信号线DAL、第一电源电压线VDL、 以及与发光器件200的第一极耦接的转接电极OA。数据信号线DAL沿列方向Y延伸，并经由过孔3711与第四导电层360的第二连接部362耦接。第一电源电压线VDL整体沿列方向Y延伸，并经由过孔3721与第四导电层360的第五连接部365耦接。转接电极OA沿列方向Y延伸，并经由过孔3731与第四导电层360的第六连接部366耦接。在本公开的实施例中，转接电极OA沿列方向Y延伸的距离小于数据信号线DAL和第一电源电压线VDL。
在本公开的实施例中，第一电源电压线VDL具有一个闭合的矩形部件371。参考图18和21，该矩形部件371沿行方向X设置的第二条沿Y方向延伸的边在衬底上的正投影与氧化物半导体层340在衬底上的正投影重叠，这种布置可以使氧化物半导体层340与在第五导电层370背离衬底一侧的、并与第五导电层370邻近设置的封装层隔离，从而避免封装层中的氢元素使氧化物半导体层340中的氧化物材料，例如金属氧化物材料的性能不稳定，其中，矩形部件371沿行方向X设置的第二条沿Y方向延伸的边在衬底上的正投影与氧化物半导体层340在衬底上的正投影重叠的部分为前述提到的阻挡部3710。
其中，图21中阻挡部3710上的实线矩形环状框表示为阻挡部3710上与第一平坦层的凹陷区域相对应的区域，一凹陷区域可环绕驱动复位晶体管T3的沟道区T3-c设置，另一凹陷区域可环绕补偿晶体管T6的沟道区T6-c，以进一步延长封装层中的氢元素进入驱动复位晶体管T3的沟道区T3-c及补偿晶体管T6的沟道区T6-c的路径，从而提高驱动复位晶体管T3和补偿晶体管T6的稳定性。
图22示出了本公开实施例二的硅半导体层、第一导电层、第二导电层、氧化物半导体层、第三导电层、第四导电层及第五导电层堆叠后的平面布局示意图。
如图22所示，平面布局图380包括硅半导体层310、第一导电层320、第二导电层330、氧化物半导体层340、第三导电层350、第四导电层360和第五导电层370。为了便于查看，图22示出了驱动晶体管T1的栅极T1-g、驱动复位晶体管T3的栅极T3-g、发光复位晶体管T4的栅极T4-g、数据写入晶体管T5的栅极T5-g、补偿晶体管T6的栅极T6-g、存储电容C的第一极板C1、第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g。
需要说明的是，本公开实施例的阵列基板还可还设置有其他膜层，例如：图13中提到的形成在衬底300上的缓冲层101、第一层间绝缘层103、第二层间绝缘层104、第二栅极绝缘层106、第三层间绝缘层107、第一平坦层108和第二平坦层109。
其中，本公开实施例的第一平坦层108上可开设有图13所示的凹陷区域108a，此凹陷区域108a在衬底300上的正投影环绕复位晶体管T3的沟道区T3-c及补偿晶体管T6的沟道区T6-c在衬底300上的正投影；且第五导电层370的第一电源电压线VDL的阻挡部3710在衬底300上的正投影覆盖氧化物半导体层370，即：覆盖复位晶体管T3的沟道区T3-c及补偿晶体管T6的沟道区T6-c在衬底300上的正投影，此外，阻挡部3710的部分填充在各凹陷区域108a内，这样设计增加了H元素进入复位晶体管T3的沟道区T3-c及补偿晶体管T6的沟道区T6-c的路径，从而可提高复位晶体管T3及补偿晶体管T6的稳定性。
实施例三
实施例三的子像素与前述实施例一的子像素主要区别在于：驱动复位晶体管T3耦接的驱动复位电压端Vinit1与发光复位晶体管T4的发光复位电压端Vinit2为不同端，下面结合附图对本公开实施例三的子像素结构进行详细说明。
具体地，图23示出了本公开实施例三所述的子像素的示意图。如图23所示，像素电路100可包括驱动晶体管T1、稳压晶体管T2a、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、存储电容C、第一发光控制晶体管T7和第二发光控制晶体管T8。本公开实施例中与实施例一中的子像素的电路结构示意图的主要区别在于： 驱动复位晶体管T3耦接的驱动复位电压端Vinit1与发光复位晶体管T4的发光复位电压端Vinit2为不同端，其余有关晶体管和存储电容C的连接可参考实施例一中的描述，在此不再重复赘述。
在本公开的实施例中，稳压晶体管T2a可为前述提到的氧化物晶体管，即：稳压晶体管T2a的有源层可以包括氧化物半导体材料，例如金属氧化物半导体材料，应当理解的是，此稳压晶体管T2a的沟道区四周可形成有前述提到的凹陷区域。驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、发光复位晶体管T4、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8可为前述提到硅半导体晶体管，即：驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、发光复位晶体管T4、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8的有源层可以包括硅半导体材料。
在本公开的实施例中，稳压晶体管T2a可以是N型晶体管。驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、发光复位晶体管T4、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8可以是P型晶体管。
基于前述可知，本公开实施例的像素电路可为8T1C电路，即：包括前述提到的8个晶体管和一个存储电容C。图24-31示出了根据本公开的实施例的阵列基板中各层的平面示意图。以8个如图23所示的像素电路组成的重复单元为例进行说明，应当理解的是，重复单元中的8个像素电路分为两行四列，其中，重复单元中在X方向上相邻像素电路镜像设置。其中，在像素电路中，补偿控制信号与扫描信号GA是同一信号，稳压晶体管T2a为氧化物晶体管。
下面结合附图24至30描述重复单元中的各个电路在衬底上的位置关系。本领域的技术人员将理解，附图24至30中的比例为绘制比例，以便于更清楚地表示各部分的位置，其不可视为部件的真实比例。本领域技术人员可基于实际需求来选择各部件的尺寸，本公开对此不作具体限定。
在本公开的实施例中，阵列基板包括位于衬底300上的遮挡层309。
图24示出了根据本公开的实施例三的阵列基板中遮挡层309的平面示意图，此遮挡层309包括在Y方向上间隔且交替排布的第一块状遮挡部3091和第二块状遮挡部3092、连接第一块状遮挡部3091和第二块状遮挡部3092的竖向长条遮挡部3093，以及连接在X方向上相邻两第二块状遮挡部3092的横向长条遮挡部3094；其中，第二块状遮挡部3092的面积大于第一块状遮挡部3091的面积，且第一块状遮挡部3091在Y方向上的正投影位于第二块状遮挡部3092内，此外，竖向长条遮挡部3093在Y方向上的正投影位于第一块状遮挡部3091内，横向长条遮挡部3094在X方向上的正投影位于第二块状遮挡部3092内。
需要说明的是，第一块状遮挡部3091、第二块状遮挡部3092、竖向长条遮挡部3093及横向长条遮挡部3094为一体式结构。
在本公开的实施例中，阵列基板包括位于遮挡层309远离衬底300一侧的硅半导体层310。
图25示出了根据本公开的实施例的阵列基板中的硅半导体层310的平面示意图。在本公开的示例性实施例中，像素电路中的驱动晶体管T1、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7、和第二发光控制晶体管T8是硅晶体管，例如低温多晶硅晶体管。
在本公开的示例性实施例中，硅半导体层310可用于形成上述驱动晶体管T1、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7、和第二发光控制晶体管T8的有源区。在本公开的示例性实施例中，硅半导体层310包括晶体管的沟道区图案和掺杂区图案(即，晶体管的第一源/漏区和第二源/漏区)。在本公开的实施例中，各晶体管的沟道区图案和掺杂区图案一体设置。
需要说明的是，在图25中，虚线框被用于标示硅半导体层310中的用于各个晶体管的源/漏区和沟道区的区域。
如图25所示，硅半导体层310沿Y方向(列方向)和X方向(行方向)依次包括驱动复位晶体管T3的沟道区T3-c、数据写入晶体管T5的沟道区T5-c、补偿晶体管T6的沟道区T6-c、驱动晶体管T1的沟道区T1-c、第一发光控制晶体管T7的沟道区T7-c、第二发光控制晶体管T8的沟道区T8-c、以及发光复位晶体管T4的沟道区T4-c。
在本公开的示例性实施例中，用于上述晶体管的硅半导体层可以包括一体形成的低温多晶硅层。各晶体管的源极区域和漏极区域可以通过掺杂等进行导体化以实现各结构的电连接。也就是，晶体管的硅半导体层为由p-硅或n-硅形成的整体图案，且同一像素电路中的各晶体管包括掺杂区图案(即，源极区域s和漏极区域d)和沟道区图案。不同晶体管的有源层之间由掺杂结构隔开。
如图5所示，硅半导体层310沿Y方向和X方向进一步包括：驱动复位晶体管T3的漏极区域T3-d、数据写入晶体管T5的漏极区域T5-d、驱动复位晶体管T3的源极区域T3-s及补偿晶体管T6的源极区域T6-s、数据写入晶体管T5的源极区域T5-s、驱动晶体管T1的源极区域T1-s及第一发光控制晶体管T7源极区域T7-s、补偿晶体管T6的漏极区域T6-d及驱动晶体管T1的漏极区域T1-d及第二发光控制晶体管T8的漏极区域T8-d、第一发光控制晶体管T7漏极区域T7-d、第二发光控制晶体管T8源极区域T8-s和发光复位晶体管T4的源极区域T4-s、以及发光复位晶体管T4的漏极区域T4-d。
在本公开的示例性实施例中，硅半导体层310可以由非晶硅、多晶硅等硅半导体材料形成。上述源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。例如，上述第一发光控制晶体管T7、数据写入晶体管T5、驱动晶体管T1、补偿晶体管T6、驱动复位晶体管T3、发光复位晶体管T4以及第二发光控制晶体管T8的源极区域和漏极区域均是掺杂有P型杂质的区域。
需要说明的是，在本公开实施例的重复单元的同一行像素电路中一像素电路中发光复位晶体管T4的漏极区域T4-d可与位于其一侧相邻的像素电路中发光复位晶体管T4的漏极区域T4-d共用；并与位于其另一侧相邻的像素电路中第一发光控制晶体管T7漏极区域T7-d为一体式结构。
此外，还需说明的是，驱动晶体管T1的沟道区T1-c在衬底上的正投影位于第二块状遮挡部3092在衬底上的正投影内。
在本公开的实施例中，阵列基板还包括位于硅半导体层的背离衬底的一侧的第一导电层320。
图26示出了根据本公开的实施例三的阵列基板中的第一导电层320的平面示意图。如图26示，第一导电层320包括沿Y方向依次设置的第一条复位控制信号线RSTL1、扫描信号线GAL、存储电容C的第一极C1(驱动晶体管T1的栅极T1-g)、发光控制信号线EML、以及第二条复位控制信号线RSTL2，其具体位置关系参考图26所示，在此不做详细描述。
需要说明的是，在X方向上排列的各像素电路可共用一条第一条复位控制信号线RSTL1、一条扫描信号线GAL、一条发光控制信号线EML、以及一条第二条复位控制信号线RSTL2；此外，在Y方向上相邻行两像素电路中一行像素电路中的第二条复位控制信号线RSTL2可作为下一行像素电路中的第一条复位控制信号线RSTL1。
在本公开实施例中，发光控制信号线EML与发光控制信号输入端EM耦接，被配置为向发光控制信号输入端EM提供发光控制信号EMS。
在本公开的实施例中，扫描信号线GAL与扫描信号输入端Gate及补偿控制信号输入端Com耦接，并被配置为向扫描信号输入端Gate提供扫描信号GA，并被配置为向补偿控制信号输入端Com提供补偿控制信号。
在本公开的实施例中，驱动晶体管T1的栅极T1-g也可作为存储电容C的第一极C1为一体结构。需要说明的是，存储电容C的第一极C1在衬底上的正投影位于第二块状遮挡部3092在衬底上的正投影内。
在本公开的实施例中，第一条复位控制信号线RSTL1与驱动复位控制信号输入端Rst1耦接，以向驱动复位控制信号输入端Rst1提供复位控制信号RST。
在本公开的实施例中，参考图25和图26，第一条复位控制信号线RSTL1的在衬底上的正投影与硅半导体层310的在衬底上的正投影重叠的部分为像素电路的驱动复位晶体管T3的栅极T3-g。扫描信号线GAL在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分分别为像素电路中的数据写入晶体管T5的栅极T5-g和补偿晶体管T6的栅极T6-g。像素电路中的存储电容C的第一极C1的在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分为像素电路中的驱动晶体管T1的栅极T1-g。发光控制信号线EML在衬底上的正投影与硅半导体层310在衬底上的正投影重叠的部分分别为像素电路中的第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g。
在本公开的实施例中，第二条复位控制信号线RSTL2与发光复位控制信号输入端Rst2耦接，以向发光复位控制信号输入端Rst2提供复位控制信号RST。
在本公开的实施例中，第二条复位控制信号线RSTL2的在衬底上的正投影与硅半导体层310的在衬底上的正投影重叠的部分为像素电路的发光复位晶体管T4的栅极T4-g。
应注意，图26示出的晶体管的有源区对应于第一导电层320与硅半导体层310交叠的各个区域。
在本公开的实施例中，阵列基板还包括位于第一导电层320的背离衬底一侧的并与第一导电层320绝缘隔离的第二导电层330。
图27示出了根据本公开的实施例三的阵列基板中的第二导电层330的平面示意图。如图27所示第二导电层330包括在Y方向设置的稳压块331、稳压控制信号线STVL、存储电容C的第二极C2、第一电源电压线VDL，具体位置关系参考图27所示。
在本公开的实施例中，参考图26和图27，存储电容C的第二极C2和存储电容C的第一极C1在衬底上的投影至少部分重叠。
在本公开的实施例中，如图27所示，每个像素电路中第一电源电压线VDL沿X方向延伸并与存储电容C的第二极C2一体形成。第一电源电压线VDL与第一电源电压端VDD耦接，并被配置为向其提供第一电源电压Vdd。稳压控制信号线STVL与稳压控制信号输入端Stv耦接，并被配置为向其提供稳压控制信号STV。
在本公开实施例的重复单元的同一行像素电路中一像素电路中存储电容C的第二极C2、第一电源电压线VDL可与位于其一侧相邻的像素电路中存储电容C的第二极C2、第一电源电压线VDL为一体式结构；并与位于其另一侧相邻的存储电容C的第二极C2、第一电源电压线VDL间隔设置。
在本公开的实施例中，存储电容C的第二极C2在衬底上的正投影位于第二块状遮挡部3092在衬底上的正投影内。稳压块331在衬底上的正投影位于第一块状遮挡部3091在衬底上的正投影内。
在本公开的实施例中，如图27所示，稳压控制信号线STVL上设置有稳压晶体管T2a的第一栅极T2a-g1。
在本公开的实施例中，阵列基板还包括位于第二导电层330的背离衬底一侧的并与该第二导电层330绝缘隔离的氧化物半导体层340。
图28示出了根据本公开的实施例三的阵列基板中的氧化物半导体层340的平面示意图。在本公开的示例性实施例中，氧化物半导体层340可用于形成上述稳压晶体管T2a的有源层。
在本公开的示例性实施例中，与硅半导体层310类似，氧化物半导体层340包括晶体 管的沟道图案和掺杂区图案(即，晶体管的第一源/漏区和第二源/漏区)。
在图28中，虚线框用于示出氧化物半导体层340中的稳压晶体管T2a的源/漏区和沟道区的区域。
如图28所示，氧化物半导体层340沿Y方向依次包括稳压晶体管T2a的源极区域T2a-s、稳压晶体管T2a的沟道区T2a-c和稳压晶体管T2a的漏极区域T2a-d。
在本公开的实施例中，参考图27和图28，稳压控制信号线STVL在衬底上的正投影与氧化物半导体层340在衬底上的正投影的重叠的部分为稳压晶体管T2a的第一栅极T2a-g1。稳压晶体管T2a的沟道区T2a-c与稳压晶体管T2a的第一栅极T2a-g1在衬底上的投影完全重叠。
在本公开的示例性实施例中，氧化物半导体层340可以由氧化物半导体材料形成，例如，铟镓锌氧IGZO。上述源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。例如，稳压晶体管T2a源极区域和漏极区域均是掺杂有N型杂质的区域。
在本公开的实施例中，阵列基板还包括位于氧化物半导体层340的背离衬底一侧的并与该氧化物半导体层绝缘隔离的第三导电层350。
图29示出了根据本公开的实施例的阵列基板中的第三导电层350的平面示意图。在本公开的示例性实施例中，第三导电层350可包括稳压控制信号线STVL和第一复位电压线VINL1，其中，稳压控制信号线STVL上设置有稳压晶体管T2a的第一栅极T2a-g2。在本公开的实施例中，参考图27、图28和图29，稳压晶体管T2a的第二栅极T2a-g2、稳压晶体管T2a的沟道区T2a-c与稳压晶体管T2a的第一栅极T2a-g1在衬底上的投影完全重叠。
需要说明的是，本公开实施例中位于同一行像素电路可共用第三导电层350的一条稳压控制信号线STVL和一条第一复位电压线VINL1。
此外，还需说明的是，每行重复单元对应两条第一复位电压线VINL1，图29示出的三条第一复位电压线VINL1中相邻两条对应一行重复单元，剩余一条(例如：图29中最底下第一复位电压线VINL1)属于下一行重复单元。
在本公开的实施例中，在相邻的有源半导体层与导电层之间或在相邻的导电层之间还分别设置有绝缘层或介质层。具体地，在硅半导体层310与第一导电层320之间、在第一导电层320与第二导电层330之间、在第二导电层330与氧化物半导体层340之间、在氧化物半导体层340与第三导电层350之间、在第三导电层350与第四导电层360(其在下文参照图12进行具体描述)之间、以及在第四导电层360与第五导电层370之间(其在下文参照图11进行具体描述)还分别设置有绝缘层或介质层(其在下文参照截面图进行具体描述)。
应注意，以下描述的过孔为同时贯穿在相邻的有源半导体层与导电层之间或在相邻的导电层之间设置的绝缘层或介质层的过孔。具体地，过孔为同时贯穿在硅半导体层310与第一导电层320之间、在第一导电层320与第二导电层330之间、在第二导电层330与氧化物半导体层340之间、在氧化物半导体层340与第三导电层350之间、在第三导电层350与第四导电层360之间、以及在第四导电层360与第五导电层370之间的各绝缘层或介质层的过孔。
在本公开的附图中，白色圆圈用于表示与过孔有对应的区域。
在本公开的实施例中，阵列基板还包括位于第三导电层35的背离衬底一侧的并与该第三导电层350绝缘隔离的第四导电层360。
图30示出了根据本公开的实施例三的阵列基板中的第四导电层360的平面示意图。如图30所示，每个像素电路中第四导电层360可包括第一连接部361、第二连接部362、第三连接部363、第四连接部364、第五连接部365、第六连接部366、以及第七连接部367，具体关系参考图30所示，在此不做详细赘述。
在本公开的实施例中，第二连接部362、第三连接部363、第四连接部364、第五连接 部365、以及第六连接部366被设置在第一连接部361与第七连接部367的中间，具体位置如图30所示；其中，
第一连接部361经由过孔3611与硅半导体层310耦接，具体地，第一连接部361经由过孔3611与驱动复位晶体管T3的漏极区域T3-d耦接，形成驱动复位晶体管T3的第一极T3-1；且第一连接部361经由过孔3612与第三导电层360中第一复位电压线VINL1耦接。
第二连接部362经由过孔3621与硅半导体层310耦接。具体地，第二连接部362经由过孔3621与数据写入晶体管T5的漏极区域T5-d耦接，形成数据写入晶体管T5的第一极T5-1。
第三连接部363经由过孔3631与硅半导体层310耦接。具体地，第三连接部363经由过孔3631与驱动复位晶体管T3的源极区域及补偿晶体管T6的源极区域T3-s/T6-s耦接，形成驱动复位晶体管T3的第二极及补偿晶体管T6的第二极T3-2/T6-2。第三连接部363经由过孔3632与氧化物半导体层340耦接。具体地，第三连接部363经由过孔3632与稳压晶体管T2a的源极区域T2a-s耦接，形成稳压晶体管T2a的第二极T2a-2。
第四连接部364经由过孔3641与第二导电层330耦接，具体与图7中位于稳压控制信号线STVL远离存储电容C的第二极C2一侧的稳压块331，实现稳压作用。且第四连接部364还经由过孔3642与第一导电层320耦接，具体地第四连接部364经由过孔3642与驱动晶体管T1的栅极T1-g及存储电容C的第一极C1耦接。第四连接部364经由过孔3643与氧化物半导体层340耦接，具体地，第四连接部364经由过孔3643与稳压晶体管T2a的漏极区域T2a-d耦接，形成稳压晶体管T2a的第一极T2a-1。
第五连接部365经由过孔3651与第二导电层330耦接，具体地，第五连接部365经由过孔3651与第一电源电压线VDL和存储电容C的第二极C2耦接。第五连接部365经由过孔3652与硅半导体层310耦接，具体地，第五连接部365经由过孔3652与第一发光控制晶体管T7的漏极区域T7-d耦接，形成第一发光控制晶体管T7的第一极T7-1。
需要说明的是，在本公开实施例的重复单元的同一行像素电路中一像素电路中第一发光控制晶体管T7的第一极T7-1可与位于其一侧相邻的像素电路中第一发光控制晶体管T7的第一极T7-1为一体式结构；并与位于其另一侧相邻的第一发光控制晶体管T7的第一极T7-1间隔设置。
第六连接部366经由过孔3661与硅半导体层310耦接，具体地，第六连接部366经由过孔3661与第二发光控制晶体管T8的源极区域T8-s及发光复位晶体管T4的源极区域T4-s耦接，形成第二发光控制晶体管T8的第二极T8-2及发光复位晶体管T4的第二极T4-2。
第七连接部367经由过孔3671与硅半导体层310耦接，具体地，第一连接部367经由过孔3671与发光复位晶体管T4的漏极区域T4-d耦接，形成发光复位晶体管T4的第一极T4-1。第七连接部367用作第二条复位电压线VINL2。
需要说明的是，本公开实施例中位于同一行像素电路可共用第四导电层360的一条第二复位电压线VINL2。此外，还需说明的是，每行重复单元对应两条第二复位电压线VINL2，图30示出的三条第二复位电压线VINL2中相邻两条对应一行重复单元，剩余一条(例如：图30中最上面的一条第一复位电压线VINL1)属于上一行重复单元。
在本公开的实施例中，阵列基板还包括位于第四导电层360的背离衬底一侧的并与该第四导电层360绝缘隔离的第五导电层370。
图31示出了根据本公开的实施例三的阵列基板中的第五导电层370的平面示意图。如图31所示，第五导电层370包括沿行方向X设置的数据信号线DAL、第一电源电压线VDL、以及与发光器件200的第一极耦接的转接电极OA。数据信号线DAL沿列方向Y延伸，并经由过孔3711与第四导电层360的第二连接部362耦接。第一电源电压线VDL整体沿列方向Y延伸，并经由过孔3721与第四导电层360的第五连接部365耦接。转接电极OA沿列方向Y延伸，并经由过孔3731与第四导电层360的第六连接部366耦接。 在本公开的实施例中，转接电极OA沿列方向Y延伸的距离小于数据信号线DAL和第一电源电压线VDL。
在本公开的实施例中，第一电源电压线VDL具有在Y方向上交替排布且一体成型的阻挡部3710和电压线连接部3712，此阻挡部3710在衬底上的正投影覆盖氧化物半导体层340、第三连接部363及第四连接部34，这种布置可以使氧化物半导体层340与在第五导电层370背离衬底一侧的、并与第五导电层370邻近设置的封装层隔离，从而避免封装层中的氢元素使氧化物半导体层340中的氧化物材料，例如金属氧化物材料的性能不稳定。
其中，图31中阻挡部3710上的实线矩形环状框表示为阻挡部3710上与第一平坦层的凹陷区域相对应的区域，此凹陷区域可环绕稳压晶体管T2a的沟道区T2a-c设置，以进一步延长封装层中的氢元素进入稳压晶体管T2a的沟道区T2a-c的路径，从而提高稳压晶体管T2a的稳定性。
需要说明的是，本公开实施例的阵列基板还可还设置有其他膜层，例如：图13中提到的形成在衬底300上的缓冲层101、第一层间绝缘层103、第二层间绝缘层104、第二栅极绝缘层106、第三层间绝缘层107、第一平坦层108和第二平坦层109。
其中，本公开实施例的第一平坦层108上可开设有图13所示的凹陷区域108a，此凹陷区域108a在衬底300上的正投影环绕稳压晶体管T2a的沟道区T2a-c在衬底300上的正投影；且第五导电层370的第一电源电压线VDL的阻挡部3710在衬底300上的正投影覆盖氧化物半导体层370，即：覆盖稳压晶体管T2a的沟道区T2a-c在衬底300上的正投影，此外，阻挡部3710的部分填充在各凹陷区域108a内，这样设计增加了H元素进入稳压晶体管T2a的沟道区T2a-c的路径，从而可提高稳压晶体管T2a的稳定性。
在本公开实施例的重复单元的同一行像素电路中一像素电路中第五导电层370的第一电源电压线VDL的阻挡部3710可与位于其一侧相邻的像素电路中第五导电层370的第一电源电压线VDL的阻挡部3710为一体式结构；并与位于其另一侧相邻的第五导电层370的第一电源电压线VDL的阻挡部3710间隔设置。
在本公开实施例中，第五导电层370的第一电源电压线VDL的电压线连接部3712在衬底上的正投影可与遮挡层309中竖向长条遮挡部3093在衬底上的正投影重叠；其中，五导电层370的第一电源电压线VDL的电压线连接部3712和遮挡层309的竖向长条遮挡部3093均可延伸至阵列基板的非显示区并与通过过孔结构耦接。
实施例四
本公开实施例四与实施例三的主要区别点在于：第一平坦层108上可未开设有如图13所示的凹陷区域108a和环形通孔，也就是说，第五导电层370中第一电源电压线VDL的阻挡部3710并不会出现因第一平坦层108开设有如图13所示的凹陷区域108a和环形通孔而下陷的情况。
需要说明的是，本公开实施例中其余设计可完全参考实施例三的描述，在此不做重复赘述。
其中，图32示出了本公开实施例四的阵列基板中的第五导电层370的平面示意图，与图31相比，缺少了位于阻挡部3710上的实线环形框，即表示第五导电层370中第一电源电压线VDL的阻挡部3710并不会出现因第一平坦层108开设有如图13所示的凹陷区域108a和环形通孔而下陷的情况。
在本公开的实施例中，阵列基板还可包括位于第二平坦层109远离第五导电层370一侧的透明导电层。
图33示出了本公开实施例四的阵列基板中的透明导电层和像素界定层叠后的平面层叠示意图。如图33所示，平面层叠示意图390中透明导电层包括多个发光器件200的阳极。需要说明的是，本公开实施例的阵列基板的子像素SPX可具有多种，分别为R(红色)子像素、G(绿色)子像素，B(蓝色)子像素；即：R子像素、G子像素、B子像素的发 光器件对应的发光颜色分别为红光、绿光、蓝光。
在本公开的实施例中，每个像素单元PX可包括四个子像素SPX，分别为在X方向上排布的R子像素、G1(绿色)子像素、B子像素、G2(绿色)子像素，；其中，R子像素、G1子像素、B子像素、G2子像素中发光器件的阳极分别定为第一阳极390R、第二阳极390G1、第三阳极390B、第四阳极390G2，且第一阳极390R、第二阳极390G1、第三阳极390B、第四阳极390G2均包括主体部391和过孔连接部392，此过孔连接部392可通过过孔3901与图31所示的第五导电层370的转接电极OA耦接。
需要说明的是，在图33中，虚线框被用于标示透明导电层中的用于各个阳极的主体部391和过孔连接部392的区域；且图33中，各个阳极主体部391上的黑色实线框所围成的区域为像素界定层的开口区域。
此外，还应当理解的是，第一阳极390R和第三阳极390B的主体部391的正投影形状可为六边形，其中，第三阳极390B的主体部391的面积大于第一阳极390R的主体部391的面积；第四阳极390G2和第二阳极390G1的主体部391的正投影形状可相同，且均为五边形，且第四阳极390G2和第二阳极390G1的主体部391的面积相等。其中，各阳极的主体部391上的像素开口形状可与其形状相似。
在本公开的实施例中，通过使得相邻两像素电路镜像对称设置，可使得部分相邻两像素电路中第五导电层370的第一电源电压线VDL的阻挡部3710连接为阻挡单元371a，如图32所示，这样设计一方面可避免封装层中的氢元素使氧化物半导体层340中的氧化物材料，例如金属氧化物材料的性能不稳定，另一方面，由于第五导电层370中存在阻挡单元371a，还能保证后续形成的阳极具有良好平整性，从而保证发光效果。
在本公开的实施例中，各阳极的主体部391可与第五导电层370的第一电源电压线VDL的阻挡部3710存在至少部分重叠。
图34示出了本公开实施例四中提到的遮挡层、硅半导体层、第一导电层、第二导电层、氧化物半导体层、第三导电层和第四导电层、第五导电层、透明导电层和像素界定层、以及隔垫物PS堆叠后的平面布局示意图。且图49示出了本公开实施例四中遮挡层309、硅半导体层310、第二导电层330堆叠后的平面布局示意图。
如图34所示，平面布局示意图400示出了阵列基板中8个子像素的平面示意图，图35示出了图34所示的堆叠结构中A3部处的像素电路的平面示意图。
结合图34、图35及图49所示，像素电路包括遮挡层309、硅半导体层310、第一导电层320、第二导电层330、氧化物半导体层340、第三导电层350、第四导电层360和第五导电层370。为了便于查看，图12示出了驱动晶体管T1的栅极T1-g、稳压晶体管T2a的栅极T2a-g、驱动复位晶体管T3的栅极T3-g、发光复位晶体管T4的栅极T4-g、数据写入晶体管T5的栅极T5-g、补偿晶体管T6的栅极T6-g、存储电容C的第一极板C1、第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g。
需要说明的是，隔垫物Ps形成像素界定层上，其材料可与像素界定层材料相同，均为有机材料，且隔垫物Ps可与像素界定层采用一次掩膜工艺形成，也可采用不同次，视具体情况而定。
实施例五
本公开实施例五与实施例四的主要区别在于：透明导电层中部分阳极的主体部391在衬底上的正投影完全位于第五导电层370的阻挡单元371a在衬底上的正投影内，而本公开实施例五中其他部分的设计可与实施例四中的设计相同，在此不做详细赘述。
具体地，图36中示出了本公开实施例五中所述的第四导电层、第五导电层、透明导电层及像素界定层的层叠关系示意图。
如图36所示，第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影分别位于第五导电层370的阻挡单元371a在衬底上的正投影内；这样设计一方面 能够保证后续形成的阳极具有良好平整性，以解决阳极不平坦引起的色偏问题，另一方面，还可避免封装层中的氢元素使氧化物半导体层340中的氧化物材料，例如金属氧化物材料的性能不稳定，另一方面，由于第五导电层370中存在阻挡单元371a，还可屏蔽像素电路中的N1节点，即：阻挡单元371a可覆盖第四导电层中的第四连接部364，以实现对像素电路中的N1节点进行屏蔽。
需要说明的是，在图36中，虚线框被用于标示第五导电层370的阻挡单元371a所在区域。此外，还需要说明的是，在保证像素开口的同时，为了保证阳极的主体部391的平坦性，相对于实施例四中，还可对第五导电层370的结构做些调整，例如：将实施例四的阻挡单元371a中相接处形成的缺口填平，也就是说，每个像素电路中第五导电层370的第一电源电压线VDL的阻挡部3710远离数据信号线DAL的一侧不设置有如图32所示的缺口a。
此外，本公开实施例五中第一阳极390R的主体部391和第三阳极390B的主体部391也由实施例中的长条状六边形变成了趋近于正六边形的形状。
实施例六
本公开实施例六与实施例五的主要区别在于：第五导电层370的阻挡单元371a在衬底上的正投影形状可分别与其对应的第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影形状相似，而本公开实施例六中其他部分的设计可参考实施例五中的设计，在此不做详细赘述。
具体地，图37中示出了本公开实施例六中所述的第五导电层、透明导电层及像素界定层的层叠关系示意图。
如图37所示，第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影近似为正六边形，因此，将第五导电层370中分别第一阳极390R的主体部391和第三阳极390B的主体部391相对的阻挡单元371a也设置为近似于正六边形的形状，这样在保证第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影分别位于与其对应的第五导电层370的阻挡单元371a在衬底上的正投影内时，即：在保证第一阳极390R的主体部391和第三阳极390B的主体部391的平坦度的同时，还可减小五导电层370的阻挡单元371a所占空间，从而避免其影响相邻结构的性能。
实施例七
本公开实施例七与实施例五的主要区别在于：第五导电层370的阻挡单元371a在衬底上的正投影形状整体呈矩形状，且阻挡单元371a中靠近数据信号线DAL的一侧可设有与数据信号线DAL处过孔3711相对的凹槽b，而本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
具体地，图38中示出了本公开实施例七中所述的第五导电层、透明导电层及像素界定层的层叠关系示意图。
如图38所示，在第五导电层370的阻挡单元371a在衬底上的正投影形状整体呈矩形状，且阻挡单元371a中靠近数据信号线DAL的一侧可设有与数据信号线DAL处过孔3711相对的凹槽b的同时，第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影形状和与其相对应第五导电层370的阻挡单元371a在衬底上的正投影形状相类似，即：第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影形状整体呈矩形状，且第一阳极390R的主体部391和第三阳极390B的主体部391中靠近数据信号线DAL的一侧可设有与数据信号线DAL处过孔3711相对的凹槽b，这样设计可缓解由于过孔3711处距离阳极的主体部391过近而影响显示的情况。
需要说明的是，第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影分别位于第五导电层370的阻挡单元371a在衬底上的正投影内。
实施例八
本公开实施例八与实施例五的主要区别在于：第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影面积分别大于第五导电层370中与其相对的阻挡单元371a在衬底上的正投影面积，且第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影分别基本完全覆盖了第五导电层370中与其相对的阻挡单元371a在衬底上的正投影；而本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
需要说明的是，本公开实施例中提到的基本完全覆盖指的是：第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影分别覆盖了第五导电层370中与其相对的阻挡单元371a在衬底上的正投影绝大部分，很少一部分(即：可忽略的一部分)未被覆盖。
具体地，图39中示出了本公开实施例八中所述的第五导电层、透明导电层及像素界定层的层叠关系示意图。
如图39所示，第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影分别基本完全覆盖了第五导电层370中与其相对的阻挡单元371a在衬底上的正投影。
在本公开的实施例中，第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影为或近似为正六边形，第五导电层370的阻挡单元371a在衬底上的正投影为矩形或近似为矩形。
实施例九
本公开实施例九与实施例七的主要区别在于：相邻两列像素电路共用一条第五导电层370的第一电源电压线VDL，而本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
具体地，图40中示出了本公开实施例九中所述的第五导电层的平面示意图。
如图40所示，第一电源电压线VDL具有在Y方向上交替排布且一体成型的阻挡单元371a和电压线连接部3712；其中，每条第一电源电压线VDL中相邻两阻挡单元371a通过一个电压线连接部3712连接。
需要说明的是，阻挡单元371a在X方向上的宽度大于电压线连接部3712在X方向上的宽度。
在本公开的实施例中，阻挡单元371a中靠近数据信号线DAL的一侧可设有与数据信号线DAL处过孔3711相对的凹槽b。
此外，还需说明的是，每条第一电源电压线VDL中相邻两阻挡单元371a不限于前述实施例提到的通过一个电压线连接部3712或两个电压线连接部3712连接，也可为三条、四条或更多条。
在本公开的任一实施例中提到的第一电源电压线VDL的电压线连接部3712可以与阻挡单元371a位于同一层，例如为一体结构，也可以位于不同层，例如：与前述任一实施例提到的第一导电层、第二导电层、第三导电层、第四导电层或透明电极层同一层设置。
实施例十
图41中示出了本公开实施例十中所述的第五导电层的平面示意图。如图41所示，本公开实施例十与实施例九的主要区别在于：第五导电层370的第一电源电压线VDL的阻挡单元371a中靠近数据信号线DAL的一侧可设有与数据信号线DAL处过孔3711相对的缺口a，而本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
实施例十一
图42中示出了本公开实施例十一中所述的第五导电层的平面示意图。如图41所示，本公开实施例十一与实施例十的主要区别在于：
第五导电层370的第一电源电压线VDL的阻挡单元371a包括至少2个缺口，一个缺口a1对应于数据信号线DAL处过孔3711的位置，另一个缺口a2对应与位于两个数据信号线DAL之间的信号线L的连接过孔d1的位置。位于两个数据信号线DAL之间的信号线可以为复位信号线，不同与第一电源电压线VDL的其他电源信号线，或辅助电极例如辅助阴极线。
并且为了更好的布局第一电源电压线VDL的连接过孔d2和阳极连接过孔d3，在Y方向上，第一电源电压线VDL的连接过孔d2(相当于前述实施例提到的过孔3721)与最近的信号线L的连接过孔d1的距离小于阳极连接过孔d3(相当于前述实施例提到的过孔3731)与同一个信号线L的连接过孔d1的距离。
需要说明的是，本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
实施例十二
图43中示出了本公开实施例十二中所述的第五导电层、透明导电层及像素界定层的平面示意图。如图43所示，本公开实施例十二与实施例十一的主要区别在于：
第五导电层370的第一电源电压线VDL的阻挡单元371a对应于数据信号线DAL处过孔3711的位置形成凹槽b，且阻挡单元371a还形成与阳极的突出部分对应的缺口a，例如：此缺口a为与第二阳极390G1(第四阳极390G2)的主体部391最靠近的部分轮廓大致相同的凹陷形状，其中，在第一电源电压线VDL处设置有凹槽a，可避免由于第一电源电压线VDL的阻挡单元371a导致第二阳极390G1、第四阳极390G2在靠近阻挡单元371a的一侧相对于其他区域过高的情况，从而避免阳极倾斜过大导致其平整性差的情况。
且第一阳极390R的主体部391和第三阳极390B的主体部391在衬底上的正投影的大部分与阻挡单元371a在衬底上的正投影重叠，且还可以与一个凹槽b和两个缺口a的轮廓部分重合，参考图43所示，还可以有部分轮廓与连接部的轮廓大致重合。
此外，在X方向上，与各个阳极连接的过孔3731可以位于同一直线上，也可以因为阳极大小和阳极间距的控制，大致错开一定的距离。
需要说明的是，本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
实施例十三
图44中示出了本公开实施例十三中所述的第五导电层、透明导电层及像素界定层的平面示意图。如图44所示，本公开实施例十三与实施例十二的主要区别在于：
第一阳极390R除了前述提到的缺口a和凹槽b之外，还多了一个与第四阳极390G2的连接过孔3731对应的凹槽e；第二阳极390G1多了一个与第一阳极390R的连接过孔3731对应的凹槽f；第三阳极390B除了前述提到的缺口a和凹槽b之外，还多了一个与第二阳极390G1的连接过孔3731对应的凹槽e；第四阳极390G2多了一个与第三阳极390B的连接过孔3731对应的凹槽f。
需要说明的是，本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
实施例十四
图45中示出了本公开实施例十四中所述的第五导电层、透明导电层及像素界定层的 平面示意图。如图45所示，本公开实施例十四与实施例十三的主要区别在于：
第一阳极390R和第三阳极390B不具有凹槽e，而是多出了各凸出部P，此凸出部P在衬底上的正投影与电压线连接部3712在衬底上的正投影部分重合；且同一行中各阳极的连接过孔3731位于同一条直线上。
需要说明的是，本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
实施例十五
图46中示出了本公开实施例十五中所述的透明导电层及像素界定层的平面示意图。如图46所示，本公开实施例十四与实施例十三的主要区别在于：过孔位置不同，例如：第二阳极390G1的连接过孔3731与第四阳极390G2的连接过孔3731不位于同一条直线上。
需要说明的是，本公开实施例其中其他部分的设计可参考前述任一实施例中的设计，在此不做详细赘述。
需要说明的是，前面提到的实施例一和实施例二也可包括实施例三中的遮挡层、实施例四的透明导电层、像素界定层和隔垫物等。且前述提到的各实施例中除了上述提到各膜层之外，还可设置封装层等。此封装层可为有机膜层和无机膜层堆叠的结构。其中，前述实施例中提到的凹槽指的是槽底的四周均设置有槽侧面的结构，而缺口指的是仅由一个槽底和一各槽侧面所围成的结构。
此外，还需说明的是，上述各实施例中的特征在不冲突的情况下可以任意组合，组合出来的方案也为本公开所要保护的内容。
图47示出了根据本公开实施例的显示面板的结构示意图。如图47所示，显示面板700可以包括根据本公开的任一实施例所述的阵列基板20或包括根据本公开的任一实施例所述的像素电路100的阵列基板。
例如，显示面板700还可以包括其他部件，例如时序控制器、信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
例如，显示面板700可以为矩形面板、圆形面板、椭圆形面板或多边形面板等。另外，显示面板700不仅可以为平面面板，也可以为曲面面板，甚至球面面板。例如，显示面板700还可以具备触控功能，即显示面板700可以为触控显示面板。
本公开的实施例还提供一种显示装置，该显示装置包括根据本公开任一实施例所述的显示面板。
图48示出了根据本公开的实施例的显示装置的结构示意图。如图48所示，显示装置800可以包括根据本公开任一实施例所述的显示面板700。
显示装置800可以是于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开实施例提供的显示面板和显示装置具有与本公开前述实施例提供的阵列基板相同或相似的有益效果，由于阵列基板在前述实施例中已经进行了详细说明，此处不再赘述。
以上为了说明和描述的目的提供了实施例的前述描述。其并不旨在是穷举的或者限制本申请。特定实施例的各个元件或特征通常不限于特定的实施例，但是，在合适的情况下，这些元件和特征是可互换的并且可用在所选择的实施例中，即使没有具体示出或描述。同样也可以以许多方式来改变。这种改变不能被认为脱离了本申请，并且所有这些修改都包含在本申请的范围内。

Claims (24)

  1. 一种阵列基板，包括：衬底和多个形成在所述衬底上的子像素，所述子像素包括像素电路，所述像素电路包括多个晶体管，所述多个晶体管包括至少一个氧化物晶体管；其中，所述阵列基板还包括：
    氧化物半导体层，形成在所述衬底上，所述氧化物半导体层包括所述氧化物晶体管的沟道区；
    第一平坦层，形成在所述衬底上，并覆盖至少部分所述氧化物半导体层，所述第一平坦层具有凹陷区域，所述凹陷区域在所述衬底上的正投影的至少部分位于所述氧化物晶体管的沟道区在所述衬底上的正投影的外侧；
    阻挡部，形成在所述第一平坦层远离所述衬底的一侧，所述阻挡部在所述衬底上的正投影的至少部分与所述氧化物晶体管的沟道区在所述衬底上的正投影存在交叠，且所述阻挡部在所述衬底上的正投影与所述凹陷区域在所述衬底上的正投影的至少部分存在交叠，所述阻挡部填充在所述凹陷区域内。
  2. 根据权利要求1所述的阵列基板，其中，所述凹陷区域在所述衬底上的正投影环绕所述氧化物晶体管的沟道区在所述衬底上的正投影。
  3. 根据权利要求2所述的阵列基板，其中，所述凹陷区域的内环面与所述氧化物晶体管的沟道区的边缘在水平方向上的间距为0.5μm至7μm，其中，所述水平方向与所述衬底的厚度方向相互垂直。
  4. 根据权利要求2所述的阵列基板，其中，所述凹陷区域的内环面与所述凹陷区域的外环面在水平方向上的间距为1μm至7μm，其中，所述水平方向与所述衬底的厚度方向相互垂直。
  5. 根据权利要求1所述的阵列基板，其中，所述凹陷区域包括凹槽结构，在所述凹槽结构处，所述第一平坦层的剩余厚度与所述凹槽结构的槽深之比大于0，且小于或等于3。
  6. 根据权利要求5所述的阵列基板，其中，在所述凹槽结构处，所述第一平坦层的剩余厚度与所述凹槽结构的槽深之和为1μm至3μm。
  7. 根据权利要求5所述的阵列基板，其中，所述氧化物晶体管的沟道区在所述衬底上的正投影位于所述凹陷区域在所述衬底上的正投影内。
  8. 根据权利要求1所述的阵列基板，其中，所述阻挡部与所述第一平坦层直接接触。
  9. 根据权利要求1至8中任一项所述的阵列基板，其中，所述像素电路包括驱动电路、驱动复位电路及补偿电路；
    所述驱动电路包括控制端、第一端和第二端，并被配置为向发光器件提供驱动电流，所述驱动电路的控制端与第一节点耦接；
    所述驱动复位电路耦接驱动复位控制信号输入端、所述第一节点和驱动复位电压端，并被配置为在来自所述驱动复位控制信号输入端的驱动复位控制信号的控制下将来自所述驱动复位电压端的驱动复位电压提供至所述驱动电路的控制端，以对所述驱动电路的控制端进行复位；
    所述补偿电路耦接所述驱动电路的第二端、所述第一节点和补偿控制信号输入端，并被配置为根据来自所述补偿控制信号输入端的补偿控制信号，对所述驱动电路进行阈值补偿。
  10. 根据权利要求9所述的阵列基板，其中，所述驱动电路、所述驱动复位电路及所述补偿电路均至少包括一个所述晶体管，所述驱动电路的晶体管定义为驱动晶体管，所述驱动复位电路的晶体管定义为驱动复位晶体管，所述补偿电路的晶体管定义为补偿电路晶体管；其中，
    所述驱动晶体管的第一极与所述驱动电路的第一端耦接，所述驱动晶体管的栅极与所 述驱动电路的控制端耦接，所述驱动晶体管的第二极与所述驱动电路的第二端耦接；
    所述驱动复位晶体管的第一极与所述驱动复位电压端耦接，所述驱动复位晶体管的栅极与所述驱动复位控制信号输入端耦接；所述驱动复位晶体管的第二极与所述第一节点耦接；
    所述补偿晶体管的第一极耦接所述驱动电路的第二端，所述补偿晶体管的栅极与所述补偿控制信号输入端耦接，所述补偿晶体管的第二极与所述第一节点耦接。
  11. 根据权利要求10所述的阵列基板，其中，所述多个晶体管包括至少一个硅半导体晶体管；其中，所述阵列基板包括：
    硅半导体层，位于所述氧化物半导体层靠近所述衬底的一侧，并与所述氧化物半导体层绝缘隔离设置，所述硅半导体层包括所述硅半导体晶体管的沟道区。
  12. 根据权利要求11所述的阵列基板，其中，所述驱动晶体管为所述硅半导体晶体管，所述驱动复位晶体管和所述补偿晶体管为所述氧化物晶体管。
  13. 根据权利要求12所述的阵列基板，其中，所述驱动晶体管为P型晶体管，所述驱动复位晶体管和所述补偿晶体管为N型晶体管。
  14. 根据权利要求11所述的阵列基板，其中，所述像素电路还包括：
    稳压电路，所述稳压电路与所述驱动电路的控制端、所述第一节点和稳压控制信号输入端耦接，并被配置为在来自所述稳压控制信号输入端的稳压控制信号的控制下使所述驱动电路的控制端与所述第一节点导通。
  15. 根据权利要求14所述的阵列基板，其中，
    所述稳压电路包括至少一个所述晶体管，所述稳压电路的晶体管被定义为稳压晶体管；
    所述稳压晶体管的第一极与所述驱动电路的控制端耦接，所述稳压晶体管的栅极与所述稳压控制信号输入端耦接，所述稳压晶体管的第二极与所述第一节点耦接；
    其中，所述驱动晶体管、所述驱动复位晶体管和所述补偿晶体管均为所述硅半导体晶体管，所述稳压晶体管为所述氧化物晶体管。
  16. 根据权利要求15所述的阵列基板，其中，所述驱动晶体管、所述驱动复位晶体管和所述补偿晶体管均为P型晶体管，所述稳压晶体管为N型晶体管。
  17. 根据权利要求13或16所述的阵列基板，所述像素电路还包括数据写入电路、存储电路、发光控制电路和发光复位电路，其中，
    所述数据写入电路耦接数据信号输入端、扫描信号输入端和所述驱动电路的第一端，并被配置为在来自所述扫描信号输入端的扫描信号的控制下将来自所述数据信号输入端的数据信号提供给所述驱动电路的第一端；
    所述存储电路耦接第一电源电压端和所述驱动电路的控制端，并被配置为存储所述第一电源电压端与所述驱动电路的控制端之间的电压差；
    所述发光控制电路耦接发光控制信号输入端、所述第一电源电压端、所述驱动电路的第一端及所述第二端、所述发光复位电路以及所述发光器件，并被配置为在来自所述发光控制信号输入端的发光控制信号的控制下将来自所述第一电源电压端的第一电源电压施加至所述驱动电路，并将所述驱动电路产生的驱动电流施加至所述发光器件；以及
    所述发光复位电路耦接发光复位控制信号输入端、所述发光器件的第一极和发光复位电压端，并被配置为在来自所述发光复位控制信号输入端的发光复位控制信号的控制下将来自所述发光复位电压端的发光复位电压提供给所述发光器件，以对所述发光器件进行复位。
  18. 根据权利要求17所述的阵列基板，其中，
    所述数据写入电路、所述发光复位电路及所述发光控制电路均包括至少一个所述晶体管；所述数据写入电路的晶体管定义为数据写入晶体管；所述发光复位电路的晶体管定义为发光复位晶体管；所述发光控制电路的晶体管定义为发光控制晶体管，所述发光控制电 路包括至少两个发光控制晶体管，分别为第一发光控制晶体管和第二发光控制晶体管；所述存储电路包括存储电容；
    其中，所述数据写入晶体管的第一极与所述数据信号输入端耦接，所述数据写入晶体管的栅极与所述扫描信号输入端耦接，所述数据写入晶体管的第二极与所述驱动电路的第一端耦接；
    其中，所述存储电容的第一极耦接所述第一电源电压端，所述存储电容的第二极耦接所述驱动电路的控制端，并被配置为存储所述第一电源电压端与所述驱动电路的控制端之间的电压差；
    其中，所述第一发光控制晶体管的第一极与所述第一电源电压端耦接，所述第一发光控制晶体管的栅极与所述发光控制信号输入端耦接，所述第一发光控制晶体管的第二极与所述驱动电路的第一端耦接；
    其中，所述第二发光控制晶体管的第一极与所述驱动电路的第二端耦接，所述第二发光控制晶体管的栅极与所述发光控制信号输入端耦接，所述第二发光控制晶体管的第二极与所述发光器件的第一极耦接；以及
    其中，所述发光复位晶体管的第一极与所述发光复位电压端耦接，所述发光复位晶体管的栅极与所述发光复位控制信号输入端耦接，所述发光复位晶体管的第二极与所述发光器件的第一极耦接。
  19. 根据权利要求18所述的阵列基板，其中，所述数据写入晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管及所述发光复位晶体管均为所述硅半导体晶体管。
  20. 根据权利要求19所述的阵列基板，其中，所述数据写入晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管及所述发光复位晶体管均为P型晶体管。
  21. 根据权利要求9所述的阵列基板，其中，所述驱动复位电压端与所述发光复位电压端为不同复位电压端。
  22. 根据权利要求18所述的阵列基板，还包括位于所述第一平坦层远离所述衬底一侧的导电层，所述导电层包括沿行方向设置的数据信号线、第一电源电压线，
    其中，所述数据信号线与所述数据写入晶体管的第一极耦接；
    其中，所述第一电源电压线与所述存储电容的第一极和所述第一发光控制晶体管的第一极耦接，所述第一电源电压线的部分作为所述阻挡部。
  23. 一种显示面板，其包括根据权利要求1至22中任一项所述的阵列基板。
  24. 一种显示装置，其包括根据权利要求23所述的显示面板。
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