WO2022183687A1 - 半导体结构的制作方法和半导体结构 - Google Patents

半导体结构的制作方法和半导体结构 Download PDF

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WO2022183687A1
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dielectric layer
gap
sacrificial dielectric
sacrificial
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姜正秀
李森
宛强
刘涛
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长鑫存储技术有限公司
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means

Definitions

  • the present application relates to, but is not limited to, a method for fabricating a semiconductor structure and a semiconductor structure.
  • the self-aligned Double Patterning process includes a mandrel and a spacer process.
  • the principle is to form spacers on both sides of the pre-mandrel pattern, and then remove the mandrel pattern to transfer the sidewall pattern to the target material layer. , and then achieve the target pattern.
  • the purpose of the present application is to provide a method for fabricating a semiconductor structure and a semiconductor structure, so as to solve the problems of etching load and the like in the fabrication process.
  • a first aspect of the present application provides a method for fabricating a semiconductor structure, including the following steps: providing a substrate, and forming a first sacrificial layer on the substrate, the first sacrificial layer including a stacked first sacrificial dielectric layer and a first sacrificial dielectric layer. two sacrificial dielectric layers; patterning the first sacrificial layer to form first intermediate pattern structures spaced along the first direction, with a first gap between two adjacent first intermediate pattern structures; A first spacer liner layer is formed in a gap, and the first spacer liner layer covers the sidewall of the first intermediate pattern structure and the bottom of the first gap; the first spacer at the bottom of the first gap is removed. a spacer liner layer and the second sacrificial dielectric layer; removing the first sacrificial dielectric layer to form a first pattern structure.
  • Each second aspect of the present application provides a semiconductor structure fabricated using the aforementioned method of fabricating a semiconductor structure.
  • 1 to 3 are schematic diagrams illustrating fabrication of a semiconductor structure.
  • FIG. 4 is a schematic flowchart of a method for fabricating a semiconductor structure of the present application in an embodiment.
  • FIG. 5 to FIG. 14 are schematic diagrams showing structural changes of the semiconductor structure fabricated according to the steps of FIG. 4 .
  • FIG. 15 shows a schematic flowchart of a method for fabricating a semiconductor structure of the present application in an embodiment.
  • FIG. 16 to FIG. 25 are schematic diagrams showing structural changes of the semiconductor structure fabricated according to the steps of FIG. 15 .
  • a plurality of pattern structures distributed at intervals are formed, and there is a gap between two adjacent pattern structures.
  • a pattern structure is formed on the dielectric layer 900.
  • the pattern structure includes a core mold layer 901 and sidewalls 905 located on both sides of the core mold layer 901. There is a gap between two adjacent pattern structures, and the gap exposes the dielectric.
  • Layer 900 is
  • the pattern structure is etched. Since the dielectric layer where the gap is located is exposed and unprotected, during the etching process, the dielectric layer where the gap is located is more affected by the etching than the core mold layer.
  • the dielectric layer is also partially etched, so that there is a gap between the dielectric layer exposed after the pattern structure is etched and the dielectric layer at the gap to form a depression.
  • FIG. 2 is a schematic diagram of the formation of a recess between the dielectric layer where the pattern structure is located and the dielectric layer where the gap is located after an etching process. As shown in FIG. 2 , the core mold layer in the pattern structure is etched and exposed.
  • FIG. 3 is a schematic diagram of defects caused by the etching load effect. As shown in FIG. 3 , the etching load effect will cause open, narrow or even non-open defects on the bottom surface of the semiconductor structure.
  • the left side is normal
  • the opening size of W1 is W1
  • the right side is the opening size W2 that produces the opening narrow
  • W2 is significantly narrower than W1.
  • the present application discloses a method for fabricating a semiconductor structure and a semiconductor structure fabricated by the fabrication method, which can eliminate pattern transfer defects (such as bridging or non-open defects), in order to facilitate the stability of the subsequent process and improve the performance of the product.
  • pattern transfer defects such as bridging or non-open defects
  • FIG. 4 is a schematic flowchart of a method for fabricating a semiconductor structure of the present application in an embodiment. As shown in FIG. 4 , the fabrication method of the semiconductor structure includes the following steps:
  • Step S101 providing a substrate, and forming a first sacrificial layer on the substrate, where the first sacrificial layer includes a stacked first sacrificial dielectric layer and a second sacrificial dielectric layer;
  • Step S103 patterning the first sacrificial layer to form first intermediate pattern structures distributed at intervals, with a first gap between two adjacent first intermediate pattern structures.
  • Step S105 a first spacer liner layer is formed in the first gap, and the first spacer liner layer covers the sidewall of the first intermediate pattern structure and the bottom of the first gap.
  • Step S107 removing the first spacer liner layer and the second sacrificial dielectric layer at the bottom of the first gap.
  • Step S109 removing the first sacrificial dielectric layer to form a first pattern structure.
  • Step S101 is performed, a substrate is provided, a first sacrificial layer is formed on the substrate, and the first sacrificial layer includes a stacked first sacrificial dielectric layer and a second sacrificial dielectric layer.
  • the fabrication process of the semiconductor structure adopts a dual imaging process
  • the dual imaging process may be, for example, a SADP (Self-Aligned Double Patterning, self-aligned dual imaging) process.
  • the substrate has a known patterned layer stack arranged to be self-aligned double patterned.
  • the substrate can include monocrystalline silicon, oxide layer, polycrystalline silicon layer, silicon germanium, silicon-on-insulator, etc.
  • the substrate can also include a stacked combination of various materials, such as silicon nitride, silicon oxide, silicon carbonitride, and nitrogen A combination of materials such as silicon oxide.
  • step S101 a substrate is provided, a first sacrificial layer is formed on the substrate, and the first sacrificial layer includes a stacked first sacrificial dielectric layer and a second sacrificial dielectric layer, as shown in FIG. 5 shown structure.
  • the substrate only shows the base layer 101 as a schematic illustration.
  • the base layer 101 can be a single-layer structure or a multi-layer structure, and can be formed by a spin-on hardmask (Spin on Hardmask, SOH) layer, the SOH layer can be formed by a spin-coating process, and the SOH layer can be a hydrocarbon (CxHy) system.
  • the insulating layer may include silicon hard mask materials, carbon hard mask materials, organic hard mask materials, and the like.
  • a support layer 103 may also be formed on the base layer 101 .
  • the material of the support layer 103 may include, but is not limited to, silicon oxynitride (SiON), a nitrogen-doped silicon carbide layer, or a silicon carbide layer, and the like.
  • the support layer 103 may be formed by a chemical vapor deposition process (Chemical Vapor Deposition, CVD) or a spin-on dielectrics process (Spin-on Dielectrics, SOD).
  • a first sacrificial layer is formed on the substrate, and the first sacrificial layer further includes a stacked first sacrificial dielectric layer and a second sacrificial dielectric layer. As shown in FIG. 5 , a first sacrificial dielectric layer 105 and a second sacrificial dielectric layer 107 are sequentially formed on the support layer 103 .
  • the first sacrificial dielectric layer 105 may be formed by a spin-on-hardmask (SOH) layer, the SOH layer may be formed by a spin-coating process, and the SOH layer may be an insulating layer of a hydrocarbon (CxHy) system, which may include silicon Hard mask material, carbon hard mask material, or organic hard mask material, etc., such as silicon oxynitride layer.
  • the material of the second sacrificial dielectric layer 107 may include, but is not limited to, silicon oxynitride (SiON), polysilicon (Poly), amorphous carbon layer (ACL), oxide (Oxide), and the like.
  • the material of the second sacrificial dielectric layer 107 is the same as that of the support layer 103 .
  • the second sacrificial dielectric layer 107 may be formed by a chemical vapor deposition process (Chemical Vapor Deposition, CVD) or a spin-on dielectrics process (Spin-on Dielectrics, SOD).
  • step S101 the structure shown in FIG. 5 is obtained.
  • Step S103 is performed to pattern the first sacrificial layer to form first intermediate pattern structures spaced along the first direction, with a first gap between two adjacent first intermediate pattern structures.
  • a mask layer 109 is first formed on the second sacrificial dielectric layer 107 to obtain the structure shown in FIG. 6 .
  • a mask layer 109 is formed on the second sacrificial dielectric layer 107, and a chemical vapor deposition process is used to form a mask layer 109 on the surface of the second sacrificial dielectric layer 107.
  • the material of the mask layer 109 may include but is not limited to silicon oxynitride (SiON ), polysilicon (Poly), amorphous carbon layer (Amorphous Carbon Layer, ACL) or oxide (Oxide), etc.
  • the mask layer 109 is patterned to form a mask pattern 110, the mask pattern 110 includes a plurality of spaced linear openings, the linear openings are arranged along the first direction, and the linear openings expose part of the second sacrificial dielectric layer 107, obtaining The structure shown in FIG. 7 .
  • a patterned photoresist layer is formed on the surface of the mask layer 109, the photoresist is spin-coated on the mask layer 109, and the photoresist is patterned through a mask to form a patterned photoresist layer;
  • the mask layer 109 is etched by using the patterned photoresist layer to form a plurality of mask patterns 110 on the second sacrificial dielectric layer 107 , and there are two adjacent mask patterns 110 disposed along the first direction between them.
  • the linear opening exposes a partial area of the second sacrificial dielectric layer 107 .
  • the process of forming the mask pattern 110 is not limited to this, and in other examples, the mask pattern 110 may also be formed on the surface of the second sacrificial dielectric layer 107 through the SADP process.
  • etch the second sacrificial dielectric layer 107 and the first sacrificial dielectric layer 105 along the mask pattern 110 to form a first intermediate pattern structure with a first gap 112 between two adjacent first intermediate pattern structures as shown in the following figure:
  • the structure shown in FIG. 8 As shown in FIG. 8 , the etched second sacrificial dielectric layer 107 and the first sacrificial dielectric layer 105 form a first intermediate pattern structure.
  • Step S105 is performed to form a first spacer liner layer in the first gap, and the first spacer liner layer covers the sidewall of the first intermediate pattern structure and the bottom of the first gap.
  • step S105 first, a first liner layer 111 covering the first intermediate pattern structure and the first gap is formed to obtain the structure shown in FIG. 9 .
  • the first liner layer 111 may be formed of an oxide layer, and the first liner layer 111 may be formed through a spin coating process.
  • the first liner layer 111 covers the sidewall of the first intermediate pattern structure and the bottom of the first gap 112 , the first liner layer 111 completely covers the first intermediate pattern structure and the first gap 112 , and its thickness may be 50nm to 150nm range, such as 70 nm, 75 nm, 80 nm, 85 nm, 90 nm, 95 nm, 100 nm, or any value from 50 nm to 150 nm.
  • the thickness of the first liner layer 111 is not limited to this, and it can be varied according to the size of the first intermediate pattern structure or the first gap, which mainly lies in that it can completely cover the first intermediate pattern structure and the first gap 112.
  • the first liner layer 111 may also be formed of, for example, photoresist or amorphous silicon.
  • the first liner layer 111 covering the top of the first intermediate pattern structure is removed to expose the second sacrificial dielectric layer 107, and the sidewalls of the first intermediate pattern structure and the first liner layer 111 at the bottom of the first gap 112 are retained to form the first liner layer 111 at the bottom of the first intermediate pattern structure.
  • the first liner layer covering the top of the first intermediate pattern structure is removed to reveal the second sacrificial dielectric layer, the sidewalls of the first intermediate pattern structure and the liner layer at the bottom of the first gap are retained to form the first spacer liner layer.
  • the steps further include:
  • the first filling layer 113 covering the first liner layer 111 is formed to obtain the structure shown in FIG. 10 .
  • the first filling layer 113 may be formed by a spin on hardmask (Spin on Hardmask, SOH) layer, the SOH layer may be formed by a spin coating process, and the SOH layer may be an insulating layer of a hydrocarbon (CxHy) system, which may include a silicon hard mask. Mask materials, carbon hard mask materials, and organic hard mask materials, etc.
  • the material of the first filling layer 113 may be the same as the material of the first sacrificial dielectric layer 105 .
  • the first filling layer 113 may be, for example, a silicon oxynitride layer.
  • the first filling layer 113 completely covers the first pad layer 111 .
  • the first filling layer 113 may also be formed of, for example, photoresist or amorphous silicon.
  • the first filling layer 113 and the first liner layer 111 on the second sacrificial dielectric layer 107 are removed to obtain the structure shown in FIG. 11 .
  • the first filling layer 113 between the first liner layers 111 is removed to form a first spacer liner layer 111A, and the structure shown in FIG. 12 is obtained.
  • Step S107 is performed to remove the first spacer liner layer and the second sacrificial dielectric layer at the bottom of the first gap.
  • step S107 the first spacer liner layer 111A and the second sacrificial dielectric layer 107 at the bottom of the first gap 112 are removed to obtain the structure shown in FIG. 13 .
  • the removal of the first spacer liner layer 111A and the second sacrificial dielectric layer 107 at the bottom of the first gap 112 may be performed simultaneously.
  • Step S109 is performed to remove the first sacrificial dielectric layer to form a first pattern structure.
  • step S109 the first sacrificial dielectric layer 105 is removed to form a first pattern structure 111B, and the structure shown in FIG. 14 is obtained.
  • the first spacer layer has a first line width
  • the first gap has a second line width
  • the second line width is at least three times larger than the first line width, that is, the second line width is the first line width three times or more.
  • the line width of the first spacer liner layer may be equal to the first line width.
  • the line width of the first spacer liner layer due to the existence of the second sacrificial dielectric layer, the line width of the first spacer liner layer can be made smaller, and the target pattern can be made larger in the same area.
  • the thickness of the support layer at the pattern structure and the support layer at the first gap are basically the same, and there is no drop or the drop is so small that it can be ignored.
  • the etching load effect is effectively overcome, the formed semiconductor structure can obtain an effective pattern, and the performance of the semiconductor structure is ensured.
  • FIG. 15 shows a schematic flowchart of a method for fabricating a semiconductor structure of the present application in an embodiment.
  • step S111 is performed to form a transition layer covering the first pattern structure.
  • a transition layer 114 is formed on the first pattern structure 111B, and the transition layer 114 completely covers the first pattern structure 111B to obtain the structure shown in FIG. 16 .
  • the transition layer 114 can be formed by a chemical vapor deposition process (Chemical Vapor Deposition, CVD) or a spin-on dielectrics process (Spin-on Dielectrics, SOD), and the material of the transition layer 114 can include but not limited to silicon oxynitride (SiON), Silicon carbide layer or silicon carbide layer, etc.
  • CVD chemical Vapor Deposition
  • SOD spin-on Dielectrics
  • the transition layer 114 includes a first transition medium layer 114A and a second transition medium layer 114B stacked in sequence, and the first transition medium layer 114A completely covers the first pattern structure 111B,
  • the second transition medium layer 114B is formed on the first transition medium layer 114A, the material of the first transition medium layer 114A may be SOH, the material of the second transition medium layer 114B may be silicon oxynitride, the first transition medium layer 114A and the The material of the second transition medium layer 114B is not limited to this, and can be selected according to the etching conditions.
  • Step S113 is performed, a second sacrificial layer is formed on the transition layer, and the second sacrificial layer includes a stacked third sacrificial dielectric layer and a fourth sacrificial dielectric layer.
  • a third sacrificial dielectric layer 115 and a fourth sacrificial dielectric layer 116 are sequentially formed on the transition layer 114, and the third sacrificial dielectric layer 115 and the fourth sacrificial dielectric layer 116 are composed of
  • the structure shown in FIG. 17 is obtained.
  • the third sacrificial dielectric layer 115 may be formed by a spin on hardmask (SOH) layer, the SOH layer may be formed by a spin coating process, and the SOH layer may be an insulating layer of a hydrocarbon (CxHy) system, which may include silicon Hard mask material, carbon hard mask material, organic hard mask material, etc., such as silicon oxynitride layer.
  • the material of the fourth sacrificial dielectric layer 116 may include, but is not limited to, silicon oxynitride (SiON), polysilicon (Poly), amorphous carbon layer (ACL), oxide (Oxide), and the like.
  • the material of the third sacrificial dielectric layer 115 is the same as that of the first transition dielectric layer 114A, and the material of the fourth sacrificial dielectric layer 116 is the same as that of the second transition dielectric layer 114B.
  • the fourth sacrificial dielectric layer 116 may be formed by a chemical vapor deposition process (Chemical Vapor Deposition, CVD) or a spin-on dielectrics process (Spin-on Dielectrics, SOD).
  • Step S115 is performed to pattern the second sacrificial layer to form second intermediate pattern structures spaced along the second direction, with a second gap between two adjacent second intermediate pattern structures.
  • the second direction is different from the first direction, and the first direction and the second direction may intersect vertically or obliquely.
  • step S115 the second sacrificial layer is patterned to form second intermediate pattern structures spaced along the second direction, with a second gap between two adjacent second intermediate pattern structures 117, the structure shown in FIG. 18 is obtained.
  • a mask layer is first formed on the fourth sacrificial dielectric layer 116 .
  • a chemical vapor deposition process is used to form a mask layer on the surface of the fourth sacrificial dielectric layer 116, and the material of the mask layer may include but not limited to silicon oxynitride (SiON), polysilicon (Poly), amorphous carbon layer (Amorphous Carbon Layer, ACL), oxide (Oxide), etc.
  • the mask layer is patterned to form a mask pattern, the mask pattern includes a plurality of spaced linear openings, the linear openings are arranged along the second direction, and a portion of the fourth sacrificial dielectric layer 116 is exposed by the linear openings.
  • a patterned photoresist layer is formed on the surface of the mask layer, the photoresist is spin-coated on the mask layer, and the photoresist is patterned through the mask to form a patterned photoresist layer;
  • the mask layer is etched with the photoresist layer 116 , so as to form a plurality of mask patterns on the fourth sacrificial dielectric layer 116, and a line-shaped opening arranged along the second direction is formed between two adjacent mask patterns, The line-shaped opening exposes a partial region of the fourth sacrificial dielectric layer 116 .
  • the second direction intersects the first direction, and the second direction and the first direction may intersect vertically or obliquely.
  • the mask pattern 118 may also be formed on the surface of the fourth sacrificial dielectric layer 116 through the SADP process.
  • the fourth sacrificial dielectric layer 116 and the third sacrificial dielectric layer 115 are etched along the mask pattern to form a second intermediate pattern structure with a second gap 117 between two adjacent second intermediate pattern structures, as shown in FIG. 18 . structure. As shown in FIG. 18 , the etched fourth sacrificial dielectric layer 116 and the third sacrificial dielectric layer 115 form a second intermediate pattern structure.
  • Step S117 is performed to form a second spacer liner layer in the second gap, and the second spacer liner layer covers the sidewall of the second intermediate pattern structure and the bottom of the second gap.
  • step S117 a second liner layer 118 covering the second intermediate pattern structure and the second gap 117 is formed, as shown in FIG. 19 .
  • the second liner layer 118 may be formed of an oxide layer, and the second liner layer 118 may be formed through a spin coating process.
  • the second pad layer 118 completely covers the second intermediate pattern structure and the second gap 117, and its thickness may be in the range of 50nm to 150nm, for example, 70nm, 75nm, 80nm, 85nm, 90nm, 95nm, 100nm, or 50nm to 150nm any value in .
  • the thickness of the second spacer layer 118 is not limited to this, and can be varied according to the size of the second intermediate pattern structure or the second gap 117 , which mainly lies in that it can completely cover the second intermediate pattern structure and the second spacer 117 .
  • the second liner layer 118 may also be formed of, for example, photoresist or amorphous silicon.
  • the second liner layer 118 covering the top of the second intermediate pattern structure is removed to expose the fourth sacrificial dielectric layer 116, and the sidewalls of the second intermediate pattern structure and the second liner layer 118 at the bottom of the second gap 117 are retained to form the first Two spacer liner layers 118A (refer to FIG. 21 ).
  • steps of the layer further include:
  • a second filling layer 119 covering the second liner layer 118 is formed to obtain the structure shown in FIG. 20 .
  • the second filling layer 119 may be formed by a spin on hardmask (SOH) layer, the SOH layer may be formed by a spin coating process, and the SOH layer may be an insulating layer of a hydrocarbon (CxHy) system, which may include silicon hard Mask materials, carbon hard mask materials, and organic hard mask materials, etc.
  • the material of the second filling layer 119 may be the same as the material of the third sacrificial dielectric layer 115 .
  • the second filling layer 119 may be a silicon oxynitride layer.
  • the second filling layer 119 completely covers the second liner layer 118 .
  • the second filling layer 119 may also be formed of, for example, photoresist or amorphous silicon.
  • the second filling layer 119 and the second liner layer 118 on the fourth sacrificial dielectric layer 116 are removed to obtain the structure shown in FIG. 21 .
  • the second filling layer 119 between the second spacer layers 118 is removed to form a second spacer spacer layer 118A, and the structure shown in FIG. 22 is obtained.
  • Step S119 is performed to remove the second spacer liner layer and the fourth sacrificial dielectric layer at the bottom of the second gap.
  • step S119 the second spacer liner layer 118A and the fourth sacrificial dielectric layer 116 at the bottom of the second gap 117 are removed to obtain the structure shown in FIG. 23 .
  • the removal of the second spacer liner layer 118A and the fourth sacrificial dielectric layer 116 at the bottom of the second gap 117 can be performed simultaneously to obtain the structure shown in FIG. 23 .
  • Step S121 is performed to remove the third sacrificial dielectric layer to form a second pattern structure.
  • step S121 the third sacrificial dielectric layer 115 is removed to form a second pattern structure 118B, and the structure shown in FIG. 24 is obtained.
  • the second spacer layer has a third line width
  • the second gap has a fourth line width, wherein the size of the fourth line width is at least three times larger than the third line width, that is, the fourth line width is the third line width three times or more.
  • the second line width is equal to the fourth line width
  • the first line width is equal to the third line width
  • the line width of the second spacer liner layer may be equal to the third line width.
  • the line width of the second spacer liner layer can be made smaller, and the target pattern can be made larger in the same area.
  • a target layer 121 is further formed on the substrate.
  • the target layer 121 is formed on the substrate and below the support layer 103.
  • the first pattern structure 111B and the second pattern structure 118B are formed, The first pattern structure 111B and the second pattern structure 118B are transferred to the target layer 121 as a combined pattern to obtain the target pattern.
  • the target pattern may be a pattern of capacitor holes arranged at intervals, as shown in FIG. 25 .
  • the present application also provides a semiconductor structure, which can be fabricated by the above-mentioned fabrication method of the semiconductor structure.
  • Embodiments of the present application provide a method for fabricating a semiconductor structure and a semiconductor structure, which can eliminate the pattern transfer defect caused by the height difference between adjacent patterns caused by the etching load effect at the pattern structure and the space.

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Abstract

本申请公布一种半导体结构的制作方法和半导体结构，该半导体结构的制作方法包括：提供衬底，在衬底上形成第一牺牲层，第一牺牲层包括堆叠的第一牺牲介质层和第二牺牲介质层；图案化第一牺牲层，形成沿第一方向间隔分布的第一中间图案结构，相邻两个第一中间图案结构之间具有第一间隙；在第一间隙中形成第一间隔衬垫层，第一间隔衬垫层覆盖第一中间图案结构的侧壁和第一间隙的底部；去除第一间隙底部的第一间隔衬垫层以及第二牺牲介质层；去除第一牺牲介质层，形成第一图案结构。

Description

半导体结构的制作方法和半导体结构
本申请基于申请号为202110229753.X，申请日为2021年03月02日，申请名称为“半导体结构的制作方法和半导体结构”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本申请涉及但不限于一种半导体结构的制作方法和半导体结构。
背景技术
随着半导体技术节点以及机台的演进，芯片制造商在成本的考量下持续挑战增加器件在晶圆上的密度，集成电路中器件的密集度越来越高，半导体器件的特征关键尺寸(CD，Critical Dimension)不断减小，已逼近达到光刻的光学物理极限，以现有的光刻工艺形成的掩模图形难以满足半导体器件持续减小的特征关键尺寸的需求，限制了半导体技术的发展。
为了在现有的光刻工艺的基础上，能够进一步缩小半导体器件的尺寸，新的制作工艺应运而生，以自对准双重构图(Self-Aligned Double Patterning，SADP)工艺为例，自对准双重构图工艺包括芯模(mandrel)和侧墙(spacer)工艺，其原理为将预先芯模图案两侧形成侧墙(spacer)，之后再去除芯模图案，让侧墙图案转移到目标材料层上，进而达到目标的图案。
不过，在电容器工艺流程中，在图案化步骤中，易造成相邻图案结构之间的间隙结构的过蚀刻。
发明内容
以下是对本申请详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本申请的目的在于提供一种半导体结构的制作方法和半导体结构，以解决制作工艺中产生蚀刻负载等问题。
本申请第一方面提供一种半导体结构的制作方法，包括以下步骤：提供衬底，在所述衬底上形成第一牺牲层，所述第一牺牲层包括堆叠的第一牺牲介质层和第二牺牲介质层；图案化所述第一牺牲层，形成沿第一方向间隔分布的第一中间图案结构，相邻两个所述第一中间图案结构之间具有第一间隙；在所述第一间隙中形成第一间隔衬垫层，所述第一间隔衬垫层覆盖所述第一中间图案结构的侧壁和所述第一间隙的底部；去除所述第一间隙底部的所述第一间隔衬垫层以及所述第二牺牲介质层；去除所述第一牺牲介质层，形成第一图案结构。
每个每个本申请第二方面提供一种使用前述半导体结构的制作方法制作的半导体结构。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本申请的实施例，并且与描述一起用于解释本申请实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本申请的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1至图3显示为制作半导体结构的示意图。
图4显示为本申请的半导体结构的制作方法在一实施例中的流程示意图。
图5至图14显示为根据图4的步骤制作半导体结构的结构变化示意图。
图15显示为本申请的半导体结构的制作方法在一实施例中的流程示意图
图16至图25显示为根据图15的步骤制作半导体结构的结构变化示意图。
具体实施方式
下面将结合本申请实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全 部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在电容器工艺流程中，会形成间隔分布的多个图案结构，且相邻两个图案结构之间具有间隙。如图1所示，在介质层900上形成图案结构，图案结构包括芯模层901和位于芯模层901两侧的侧壁905，相邻两个图案结构之间具有间隙，间隙显露出介质层900。
对图案结构进行蚀刻工艺，由于间隙处所在的介质层为暴露在外未有保护，因此在该蚀刻工艺过程中，间隙所在的介质层相比于芯模层所受的蚀刻影响更甚，间隙所在的介质层也会被部分蚀刻，从而使得图案结构被蚀刻后暴露出的介质层与间隙处所在的介质层之间存在落差而形成凹陷。请参阅图2，显示为经蚀刻工艺后图案结构处所在的介质层与间隙处所在的介质层之间形成凹陷的示意图，如图2所示，图案结构中的芯模层被蚀刻后暴露出的介质层900与间隙处所在的介质层900之间存在落差h，落差h使得在间隙处形成凹陷，此种凹陷会使得相邻图案之间存储落差，这样在后续的图案转移过程中，图案结构未被有效的转移到目标层上，导致目标结构出现形成的图形未被有效的桥接或存在非开放缺陷等情况。请参阅图3，显示为因蚀刻负载效应而导致缺陷的示意图，如图3所示，蚀刻负载效应会导致半导体结构底面会产生开放(Open)狭小甚至非开放的缺陷，例如，左侧为正常的开放大小W1，右侧为产生开放狭小的开放大小W2，W2要明显窄于W1。
本申请公开一种半导体结构的制作方法和由该制作方法所制作的半导体结构，可消除图案结构与间隔处因蚀刻负载效应使得相邻图案之间存在高度差导致的图案转移缺陷(例如桥接或非开放缺陷)，以利于后续制程工艺的稳定性，提高产品的性能。
请参阅图4，显示为本申请的半导体结构的制作方法在一实施例中的流程示意图。如图4所示，半导体结构的制作方法包括如下步骤：
步骤S101，提供衬底，在衬底上形成第一牺牲层，第一牺牲层包括堆叠的第一牺牲介质层和第二牺牲介质层；
步骤S103，图案化第一牺牲层，形成间隔分布的第一中间图案结构，相 邻两个第一中间图案结构之间具有第一间隙。
步骤S105，在第一间隙中形成第一间隔衬垫层，第一间隔衬垫层覆盖第一中间图案结构的侧壁和第一间隙的底部。
步骤S107，去除第一间隙底部的第一间隔衬垫层以及第二牺牲介质层。
步骤S109，去除第一牺牲介质层，形成第一图案结构。
下面将结合附图详细说明本申请公开半导体结构的制作方法。
执行步骤S101，提供衬底，在衬底上形成第一牺牲层，第一牺牲层包括堆叠的第一牺牲介质层和第二牺牲介质层。
在本申请的一实施例中，半导体结构的制作工艺采用了双重成像工艺，双重成像工艺可例如为SADP(Self-Aligned Double Patterning，自对准双重成像)工艺。
以SADP工艺为例，衬底具有被设置为自对准双重图案化的已知图案化层堆叠。衬底可包括单晶硅、氧化层、多晶硅层、锗化硅、绝缘体上硅等，衬底还可包括多种材料的堆叠组合结构，如氮化硅、氧化硅、碳氮化硅及氮氧化硅等材料的组合。
在本申请的一实施例中，在步骤S101中，提供衬底，在衬底上形成第一牺牲层，第一牺牲层包括堆叠的第一牺牲介质层和第二牺牲介质层，得到图5所示的结构。
在图5所示的结构中，作为示意性说明，衬底仅显示了基底层101。基底层101可以为单层结构或多层结构，可由旋涂硬掩模(Spin on Hardmask，SOH)层形成，SOH层可通过旋转涂布工艺形成，SOH层可以是碳氢(CxHy)体系的绝缘层，其可包括硅硬掩膜材料、碳硬掩膜材料以及有机硬掩膜材料等。
在某些示例中，在基底层101上还可形成支撑层103。支撑层103层的材料可以包括但不仅限于氮氧化硅(SiON)、掺氮碳化硅层或者碳化硅层等。支撑层103可以通过化学气相沉积工艺(Chemical Vapor Deposition，CVD)或者旋涂电介质工艺(Spin-on Dielectrics，SOD)形成。
在步骤S101中，在衬底上形成有第一牺牲层，第一牺牲层更包括堆叠的第一牺牲介质层和第二牺牲介质层。如图5所示，在支撑层103上依序形成有第一牺牲介质层105和第二牺牲介质层107。第一牺牲介质层105可由旋 涂硬掩模(Spin on Hardmask，SOH)层形成，SOH层可通过旋转涂布工艺形成，SOH层可以是碳氢(CxHy)体系的绝缘层，其可包括硅硬掩膜材料、碳硬掩膜材料、或有机硬掩膜材料等，例如氮氧化硅层。第二牺牲介质层107的材料可以包括但不仅限于氮氧化硅(SiON)、多晶硅(Poly)、非晶形碳层(Amorphous Carbon Layer，ACL)和氧化物(Oxide)等。在本实施例中，第二牺牲介质层107的材料与支撑层103的材料相同。第二牺牲介质层107可以通过化学气相沉积工艺(Chemical Vapor Deposition，CVD)或者旋涂电介质工艺(Spin-on Dielectrics，SOD)形成。
通过上述步骤S101，得到图5所示的结构。
执行步骤S103，图案化第一牺牲层，形成沿第一方向间隔分布的第一中间图案结构，相邻两个第一中间图案结构之间具有第一间隙。
在本申请的一实施例中，在步骤S103中，首先在第二牺牲介质层107上形成掩膜层109，得到图6所示的结构。
在第二牺牲介质层107上形成掩膜层109，采用化学气相沉积工艺于第二牺牲介质层107的表面形成掩膜层109，掩膜层109的材料可以包括但不仅限于氮氧化硅(SiON)、多晶硅(Poly)、非晶形碳层(Amorphous Carbon Layer，ACL)或氧化物(Oxide)等。
图形化掩膜层109，形成掩膜图形110，掩膜图形110包括多个间隔的线状开口，线状开口沿第一方向设置，且线状开口显露出部分第二牺牲介质层107，得到图7所示的结构。
在掩膜层109的表面形成图案化的光刻胶层，于掩膜层109上旋涂光刻胶，并通过掩膜版对光刻胶进行图形化，形成图案化的光刻胶层；利用图形化的光刻胶层对掩膜层109进行蚀刻，以形成位于第二牺牲介质层107上的多个掩膜图形110，相邻两个掩膜图形110之间具有沿第一方向设置的线状开口，线状开口暴露出第二牺牲介质层107的部分区域。形成掩膜图形110的工艺并不仅限于此，在其它示例中，也可以在第二牺牲介质层107表面通过SADP工艺形成掩膜图形110。
继续后续工艺，沿掩膜图形110蚀刻第二牺牲介质层107和第一牺牲介质层105，形成第一中间图案结构，相邻两个第一中间图案结构之间具有第一间隙112，得到如图8所示的结构。如图8所示，经蚀刻后的第二牺牲介 质层107和第一牺牲介质层105组成第一中间图案结构。
执行步骤S105，在第一间隙中形成第一间隔衬垫层，第一间隔衬垫层覆盖第一中间图案结构的侧壁和第一间隙的底部。
在本申请的一实施例中，在步骤S105中，首先，形成覆盖第一中间图案结构和第一间隙的第一衬垫层111，得到图9所示的结构。
第一衬垫层111可由氧化物层形成，第一衬垫层111可通过旋转涂布工艺形成。第一衬垫层111覆盖第一中间图案结构的侧壁和第一间隙112的底部，第一衬垫层111完全覆盖住第一中间图案结构和第一间隙112，其厚度可为50nm至150nm范围内，例如70nm、75nm、80nm、85nm、90nm、95nm、100nm，或者，50nm至150nm中的任一数值。第一衬垫层111的厚度并不以此为限，其可根据第一中间图案结构或第一间隙的尺寸而作不同的变化，其主要在于可完全覆盖第一中间图案结构和第一间隙112。第一衬垫层111也可例如由光刻胶或非晶硅形成。
去除覆盖第一中间图案结构顶部的第一衬垫层111，以显露出第二牺牲介质层107，保留第一中间图案结构侧壁和第一间隙112底部的第一衬垫层111，形成第一间隔衬垫层111A。
去除覆盖第一中间图案结构顶部的第一衬垫层，以显露出第二牺牲介质层，保留第一中间图案结构侧壁和第一间隙底部的衬垫层，形成第一间隔衬垫层的步骤更包括：
形成覆盖第一衬垫层111的第一填充层113，得到图10所示的结构。
第一填充层113可由旋涂硬掩模(Spin on Hardmask，SOH)层形成，SOH层可通过旋转涂布工艺形成，SOH层可以是碳氢(CxHy)体系的绝缘层，其可包括硅硬掩膜材料、碳硬掩膜材料、以及有机硬掩膜材料等。在一实施例中，第一填充层113的材料可与第一牺牲介质层105材料相同。第一填充层113可例如氮氧化硅层。
第一填充层113完全覆盖住第一衬垫层111。第一填充层113也可例如由光刻胶或非晶硅形成。
以第二牺牲介质层107为停止层，去除第二牺牲介质层107上的第一填充层113和第一衬垫层111，得到图11所示的结构。
去除第一衬垫层111之间的第一填充层113，形成第一间隔衬垫层111A， 得到图12所示的结构。
执行步骤S107，去除第一间隙底部的第一间隔衬垫层以及第二牺牲介质层。
在本申请的一实施例中，在步骤S107中，去除第一间隙112底部的第一间隔衬垫层111A以及第二牺牲介质层107，得到图13所示的结构。去除第一间隙112底部的第一间隔衬垫层111A以及第二牺牲介质层107可同时进行。
执行步骤S109，去除第一牺牲介质层，形成第一图案结构。
在本申请的一实施例中，在步骤S109中，去除第一牺牲介质层105，形成第一图案结构111B，得到图14所示的结构。
在一实施例中，第一间隔衬垫层具有第一线宽，第一间隙具有第二线宽，其中第二线宽的大小至少三倍于第一线宽，即第二线宽是第一线宽的三倍或以上。
在一实施例中，第一间隔衬垫层的线宽可以等于第一线宽。在本申请的一实施例中，由于第二牺牲介质层的存在，第一间隔衬垫层的线宽可以做得更小，在相同面积上，目标图案就可以做得更大。
如图14所示，经步骤S109后形成的第一图案结构111B，其图案结构处所在的支撑层与第一间隙处所在的支撑层的厚度基本相同，没有落差或落差很小而可忽略，有效的克服了蚀刻负载效应，形成的半导体结构能获得有效图案，确保了半导体结构的性能。
请参阅图15，显示为本申请的半导体结构的制作方法在一实施例中的流程示意图。
在本申请的一实施例中，在获得第一图案结构111B后，执行步骤S111，形成覆盖第一图案结构的过渡层。
在本申请的一实施例中，在步骤S111中，在第一图案结构111B上形成过渡层114，过渡层114完全覆盖第一图案结构111B，得到图16所示的结构。
过渡层114可以通过化学气相沉积工艺(Chemical Vapor Deposition，CVD)或者旋涂电介质工艺(Spin-on Dielectrics，SOD)形成，过渡层114的材料可以包括但不仅限于氮氧化硅(SiON)、掺氮碳化硅层或者碳化硅层等。
在本申请的一实施例中，如图16所示，过渡层114包括依次堆叠的第一过渡介质层114A和第二过渡介质层114B，第一过渡介质层114A完全覆盖第一图案结构111B，第二过渡介质层114B形成在第一过渡介质层114A上，第一过渡介质层114A的材料可以是SOH，第二过渡介质层114B的材料可以是氮氧化硅，第一过渡介质层114A与第二过渡介质层114B的材料不仅限于此，可根据蚀刻条件进行相应的选择。
执行步骤S113，在过渡层上形成有第二牺牲层，第二牺牲层包括堆叠的第三牺牲介质层和第四牺牲介质层。
在本申请的一实施例中，在步骤S111中，在过渡层114上依序形成第三牺牲介质层115和第四牺牲介质层116，第三牺牲介质层115和第四牺牲介质层116组成第二牺牲层，得到图17所示的结构。
第三牺牲介质层115可由旋涂硬掩模(Spin on Hardmask，SOH)层形成，SOH层可通过旋转涂布工艺形成，SOH层可以是碳氢(CxHy)体系的绝缘层，其可包括硅硬掩膜材料、碳硬掩膜材料以及有机硬掩膜材料等，例如氮氧化硅层。第四牺牲介质层116的材料可以包括但不仅限于氮氧化硅(SiON)、多晶硅(Poly)、非晶形碳层(Amorphous Carbon Layer，ACL)、氧化物(Oxide)等。在本实施例中，第三牺牲介质层115与第一过渡介质层114A的材料相同，第四牺牲介质层116的材料与第二过渡介质层114B的材料相同。第四牺牲介质层116可以通过化学气相沉积工艺(Chemical Vapor Deposition，CVD)或者旋涂电介质工艺(Spin-on Dielectrics，SOD)形成。
执行步骤S115，图案化第二牺牲层，形成沿第二方向间隔分布的第二中间图案结构，相邻两个第二中间图案结构之间具有第二间隙。其中，第二方向不同于第一方向，第一方向与第二方向可以垂直相交也可以倾斜相交。
在本申请的一实施例中，在步骤S115中，图案化第二牺牲层，形成沿第二方向间隔分布的第二中间图案结构，相邻两个第二中间图案结构之间具有第二间隙117，得到图18所示的结构。
关于步骤S115，在本申请的一实施例中，在步骤S115中，首先在第四牺牲介质层116上形成掩膜层。采用化学气相沉积工艺于第四牺牲介质层116的表面形成掩膜层，掩膜层的材料可以包括但不仅限于氮氧化硅(SiON)、多晶硅(Poly)、非晶形碳层(Amorphous Carbon Layer，ACL)、氧化物(Oxide) 等。
图形化掩膜层，形成掩膜图形，掩膜图形包括多个间隔的线状开口，线状开口沿第二方向设置，且线状开口显露出部分第四牺牲介质层116。
在掩膜层的表面形成图案化的光刻胶层，于掩膜层上旋涂光刻胶，并通过掩膜版对光刻胶进行图形化，形成图案化的光刻胶层；利用图形化的光刻胶层对掩膜层进行蚀刻，以形成位于第四牺牲介质层116上的多个掩膜图形，相邻两个掩膜图形之间具有沿第二方向设置的线状开口，线状开口暴露出第四牺牲介质层116的部分区域。第二方向与第一方向相交，第二方向与第一方向可以垂直相交也可以倾斜相交。在其它实施例中也可以在第四牺牲介质层116表面通过SADP工艺形成掩膜图形118。
沿掩膜图形蚀刻第四牺牲介质层116和第三牺牲介质层115，形成第二中间图案结构，相邻两个第二中间图案结构之间具有第二间隙117，得到如图18所示的结构。如图18所示，经蚀刻后的第四牺牲介质层116和第三牺牲介质层115组成第二中间图案结构。
执行步骤S117，在第二间隙中形成第二间隔衬垫层，第二间隔衬垫层覆盖第二中间图案结构的侧壁和第二间隙的底部。
在本申请的一实施例中，在步骤S117中，形成覆盖第二中间图案结构和第二间隙117的第二衬垫层118，得到如图19所示。
第二衬垫层118可由氧化物层形成，第二衬垫层118可通过旋转涂布工艺形成。第二衬垫层118完全覆盖住第二中间图案结构和第二间隙117，其厚度可为50nm至150nm范围内，例如70nm、75nm、80nm、85nm、90nm、95nm、100nm，或者，50nm至150nm中的任一数值。第二衬垫层118的厚度并不以此为限，其可根据第二中间图案结构或第二间隙117的尺寸而作不同的变化，其主要在于可完全覆盖第二中间图案结构和第二间隙117。第二衬垫层118也可例如由光刻胶或非晶硅形成。
去除覆盖第二中间图案结构顶部的第二衬垫层118，以显露出第四牺牲介质层116，保留第二中间图案结构侧壁和第二间隙117底部的第二衬垫层118，形成第二间隔衬垫层118A(参照图21)。
去除覆盖第二中间图案结构顶部的第二衬垫层，以显露出第四牺牲介质层，保留第二中间图案结构侧壁和第二间隙底部的第二衬垫层，形成第二间 隔衬垫层的步骤更包括：
形成覆盖第二衬垫层118的第二填充层119，得到图20所示的结构。
第二填充层119可由旋涂硬掩模(Spin on Hardmask，SOH)层形成，SOH层可通过旋转涂布工艺形成，SOH层可以是碳氢(CxHy)体系的绝缘层，其可包括硅硬掩膜材料、碳硬掩膜材料、以及有机硬掩膜材料等。在一实施例中，第二填充层119的材料可与第三牺牲介质层115材料相同。第二填充层119可以是氮氧化硅层。
第二填充层119完全覆盖住第二衬垫层118。第二填充层119也可例如是由光刻胶或非晶硅形成。
以第四牺牲介质层116为停止层，去除第四牺牲介质层116上的第二填充层119和第二衬垫层118，得到图21所示的结构。
去除第二衬垫层118之间的第二填充层119，形成第二间隔衬垫层118A，得到图22所示的结构。
执行步骤S119，去除第二间隙底部的第二间隔衬垫层以及第四牺牲介质层。
在本申请的一实施例中，在步骤S119中，去除第二间隙117底部的第二间隔衬垫层118A以及第四牺牲介质层116，得到图23所示的结构。去除第二间隙117底部的第二间隔衬垫层118A以及第四牺牲介质层116，得到图23所示的结构可同时进行。
执行步骤S121，去除第三牺牲介质层，形成第二图案结构。
在本申请的一实施例中，在步骤S121中，去除第三牺牲介质层115，形成第二图案结构118B，得到图24所示的结构。
在一实施例中，第二间隔衬垫层具有第三线宽，第二间隙具有第四线宽，其中第四线宽的大小至少三倍于第三线宽，即第四线宽是第三线宽的三倍或以上。
在本申请的一实施例中，第二线宽与第四线宽相等，第一线宽与第三线宽相等。
在本申请的一实施例中，第二间隔衬垫层的线宽可以等于第三线宽。
在本申请的一实施例中，由于第四牺牲介质层116的存在，第二间隔衬垫层的线宽可以做得更小，在相同面积上，目标图案就可以做得更大。
在本申请的一实施例中，衬底上还形成有目标层121，目标层121形成在衬底之上，支撑层103之下，在第一图案结构111B和第二图案结构118B形成后，将第一图案结构111B和第二图案结构118B作为组合图形转移到目标层121上，得到目标图形。
在本申请的一实施例中，目标图形可以是间隔排布的电容孔图形，如图25所示。
本申请还提供一种半导体结构，可以由上述半导体结构的制作方法制作而成。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
可以理解的是，本申请所使用的术语“第一”、“第二”等可在本申请中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本申请的许多特定的细节，例如器件的结构、材料、尺寸、处 理工艺和技术，以便更清楚地理解本申请。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本申请。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
工业实用性
本申请实施例提供一种半导体结构的制作方法和半导体结构，可消除图案结构与间隔处因蚀刻负载效应使得相邻图案之间存在高度差导致的图案转移缺陷。

Claims (16)

  1. 一种半导体结构的制作方法，包括以下步骤：
    提供衬底，在所述衬底上形成第一牺牲层，所述第一牺牲层包括堆叠的第一牺牲介质层和第二牺牲介质层；
    图案化所述第一牺牲层，形成沿第一方向间隔分布的第一中间图案结构，相邻两个所述第一中间图案结构之间具有第一间隙；
    在所述第一间隙中形成第一间隔衬垫层，所述第一间隔衬垫层覆盖所述第一中间图案结构的侧壁和所述第一间隙的底部；
    去除所述第一间隙底部的所述第一间隔衬垫层以及所述第二牺牲介质层；以及
    去除所述第一牺牲介质层，形成第一图案结构。
  2. 根据权利要求1所述的半导体结构的制作方法，所述衬底还包括支撑层，所述第一牺牲介质层形成在所述支撑层上。
  3. 根据权利要求2所述的半导体结构的制作方法，其中，所述支撑层与所述第二牺牲介质层材料相同，所述第一牺牲介质层和所述第二牺牲介质层具有蚀刻选择比。
  4. 根据权利要求2所述的半导体结构的制作方法，其中，所述图案化所述第一牺牲层，形成沿第一方向间隔分布的第一中间图案结构，相邻两个所述第一中间图案结构之间具有第一间隙的步骤包括：
    在所述第二牺牲介质层上形成掩膜层；
    图形化所述掩膜层形成掩膜图形，所述掩膜图形包括多个沿第一方向间隔的开口，且所述开口显露出所述第二牺牲介质层；
    沿所述开口蚀刻所述第二牺牲介质层和所述第一牺牲介质层，形成所述第一中间图案结构。
  5. 根据权利要求2所述的半导体结构的制作方法，其中，所述在所述第一间隙中形成第一间隔衬垫层，所述间隔衬垫层覆盖所述第一中间图案结构的侧壁和所述第一间隙的底部的步骤包括：
    形成覆盖所述第一中间图案结构和所述第一间隙表面的第一衬垫层；以及
    去除覆盖所述第一中间图案结构顶部的第一衬垫层，以显露出所述第二牺牲介质层，保留所述第一中间图案结构侧壁和所述第一间隙底部的所述第一衬垫层，形成所述第一间隔衬垫层。
  6. 根据权利要求5所述的半导体结构的制作方法，其中，所述去除覆盖所述第一中间图案结构顶部的第一衬垫层，以显露出所述第二牺牲介质层，保留所述第一中间图案结构侧壁和所述第一间隙底部的所述第一衬垫层，形成所述第一间隔衬垫层的步骤包括：
    形成覆盖所述第一衬垫层的第一填充层；
    以所述第二牺牲介质层为停止层，去除所述第二牺牲介质层上的所述第一填充层和所述第一衬垫层；
    去除所述第一衬垫层之间的所述第一填充层，形成所述第一间隔衬垫层。
  7. 根据权利要求6所述的半导体结构的制作方法，其中，所述第一填充层和所述第一牺牲介质层材料相同。
  8. 根据权利要求2所述的半导体结构的制作方法，其特征在于，所述第一间隔衬垫层具有第一宽度，所述第一间隙具有第二宽度，所述第二宽度至少三倍于所述第一宽度。
  9. 根据权利要求2-8任一所述的半导体结构的制作方法，在形成所述第一图案结构后，还包括如下步骤：
    形成覆盖所述第一图案结构的过渡层；
    在所述过渡层上形成第二牺牲层，所述第二牺牲层包括堆叠的第三牺牲介质层和第四牺牲介质层；
    图形化所述第二牺牲层，形成沿第二方向间隔分布的第二中间图案结构，相邻两个所述第二中间图案结构之间具有第二间隙；
    在所述第二间隙中形成第二间隔衬垫层，所述第二间隔衬垫层覆盖所述第二中间图案结构的侧壁和所述第二间隙的底部；
    去除所述第二间隙底部的所述第二间隔衬垫层以及所述第四牺牲介质层；以及去除所述第三牺牲介质层，形成第二图案结构。
  10. 根据权利要求9所述的半导体结构的制作方法，其中，所述在所述第二间隙中形成第二间隔衬垫层，所述第二间隔衬垫层覆盖所述第二中间图案结构的侧壁和所述第二间隙的底部的步骤包括：
    形成覆盖所述第二中间结构和所述第二间隙表面的第二衬垫层；
    形成覆盖所述第二衬垫层的第二填充层；
    回蚀刻所述第二填充层，以所述第四牺牲介质层为蚀刻停止层，去除所述第四牺牲介质层上的所述第二填充层和所述第二衬垫层；
    去除所述第二衬垫层之间的所述第二填充层，形成所述第二间隔衬垫层。
  11. 根据权利要求10所述的半导体结构的制作方法，其中，所述第二间隔衬垫层具有第三宽度，所述第二间隙具有第四宽度，所述第四宽度至少三倍于所述第三宽度。
  12. 根据权利要求9所述的半导体结构的制作方法，其中，所述过渡层包括第一过渡介质层和第二过渡介质层，所述第一过渡介质层覆盖所述第一图案结构，所述第二过渡介质层形成在所述第一过渡介质层上。
  13. 根据权利要求12所述的半导体结构的制作方法，其中，所述第二过渡介质层与所述支撑层材料相同，所述第二过渡介质层与所述第四牺牲介质层材料相同，所述第三牺牲介质层与所述第四牺牲介质层具有蚀刻选择比。
  14. 根据权利要求9所述的半导体结构的制作方法，所述衬底上还包括形成在所述支撑层下的目标层，在形成所述第二图案结构后，以所述第一图案结构和所述第二图案结构为掩膜，将所述第一图案结构和所述第二图案结构组合形成的图形转移到所述目标层上。
  15. 根据权利要求9所述的半导体结构的制作方法，其中，在垂直于所述衬底的方向上，所述第一图案结构与所述第二图案结构交错排布。
  16. 一种半导体结构，该半导体结构是使用权利要求1-15中任一项所述的半导体结构的制作方法来制作的。
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