WO2022169062A1 - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
WO2022169062A1
WO2022169062A1 PCT/KR2021/014266 KR2021014266W WO2022169062A1 WO 2022169062 A1 WO2022169062 A1 WO 2022169062A1 KR 2021014266 W KR2021014266 W KR 2021014266W WO 2022169062 A1 WO2022169062 A1 WO 2022169062A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
alignment
auxiliary
light emitting
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2021/014266
Other languages
English (en)
French (fr)
Inventor
김범준
임현덕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Priority to CN202180075090.9A priority Critical patent/CN116490977A/zh
Publication of WO2022169062A1 publication Critical patent/WO2022169062A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • H10H29/14—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00 comprising multiple light-emitting semiconductor components
    • H10H29/142—Two-dimensional arrangements, e.g. asymmetric LED layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/50—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for positioning, orientation or alignment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/032—Manufacture or treatment of electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7408—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support the auxiliary support including alignment aids
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations

Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • An object of the present invention is to provide a display device capable of improving deflection alignment efficiency of light emitting devices and a method of manufacturing the same.
  • a display device includes a first alignment electrode and a second alignment electrode spaced apart from each other, light emitting elements disposed between the first alignment electrode and the second alignment electrode, and the light emitting device in plan view a first auxiliary electrode disposed on a first side of the device and separated from the first alignment electrode, and a second auxiliary electrode disposed on a second side of the light emitting device in plan view and separated from the second alignment electrode, An alignment signal is applied to the first alignment electrode, and a first auxiliary signal having a phase different from that of the alignment signal is applied to the first auxiliary electrode.
  • the first auxiliary electrode may be disposed between the first alignment electrode and the light emitting devices in plan view
  • the second auxiliary electrode may be disposed between the second alignment electrode and the light emitting devices in plan view.
  • the first alignment electrode may be disposed between the first auxiliary electrode and the light emitting devices in a plan view
  • the second alignment electrode may be disposed between the second auxiliary electrode and the light emitting devices in a plan view
  • It may further include a third auxiliary electrode disposed between the first alignment electrode and the light emitting devices in a plan view, and a fourth auxiliary electrode disposed between the second alignment electrode and the light emitting devices in a plan view.
  • the third auxiliary electrode may be electrically separated from the first alignment electrode and the first auxiliary electrode.
  • the device may further include a third auxiliary electrode disposed between the first auxiliary electrode and the first alignment electrode in a plan view, and a fourth auxiliary electrode disposed between the second auxiliary electrode and the second alignment electrode in a plan view.
  • the third auxiliary electrode may receive the alignment signal and a second auxiliary signal having a phase different from that of the first auxiliary signal.
  • the first auxiliary electrode may be disposed on the same layer as the first alignment electrode.
  • An insulating layer disposed between the first auxiliary electrode and the first alignment electrode may be further included.
  • It may further include a first connection electrode electrically connecting the first alignment electrode and one end of the light emitting devices, and a second connection electrode electrically connecting the second alignment electrode and the other end of the light emitting devices.
  • the light emitting devices may be electrically separated from the first auxiliary electrode and the second auxiliary electrode.
  • a method of manufacturing a display device includes forming a first alignment electrode and a second alignment electrode spaced apart from each other, and a first alignment electrode separated from the first alignment electrode and the second alignment electrode. forming an auxiliary electrode and a second auxiliary electrode, and aligning light emitting elements between the first alignment electrode and the second alignment electrode, wherein in the aligning the light emitting elements, the first alignment electrode An alignment signal may be applied to , and a first auxiliary signal having a phase different from that of the alignment signal may be applied to the first auxiliary electrode.
  • the first auxiliary signal may be set to a positive voltage.
  • a ground voltage may be applied to the second alignment electrode and the second auxiliary electrode.
  • the first alignment electrode and the first auxiliary electrode may be simultaneously formed.
  • the method may further include forming a third auxiliary electrode and a fourth auxiliary electrode separated from the first auxiliary electrode and the second auxiliary electrode, wherein in the aligning the light emitting devices, the third auxiliary electrode has the alignment A signal and a second auxiliary signal having a phase different from that of the first auxiliary signal may be applied.
  • the first auxiliary signal may be changed from a positive voltage to a negative voltage
  • the second auxiliary signal may be changed from a negative voltage to a positive voltage.
  • a ground voltage may be applied to the fourth auxiliary electrode.
  • the first auxiliary electrode and the third auxiliary electrode may be simultaneously formed.
  • the light emitting devices are moved in the forward direction using the auxiliary electrodes (or the auxiliary signal).
  • An electric field can be formed so that it can rotate. Accordingly, it is possible to improve the deflection alignment efficiency of the light emitting devices.
  • FIG. 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 4 is a circuit diagram illustrating a pixel according to an exemplary embodiment.
  • FIG. 5 is a plan view illustrating a pixel according to an exemplary embodiment.
  • 6 to 9 are cross-sectional views taken along line A-A' of FIG. 5 .
  • FIG. 10 illustrates an alignment signal and an auxiliary signal according to an exemplary embodiment.
  • FIG. 11 shows an electric field according to the alignment signal and the auxiliary signal of FIG. 10 .
  • FIG. 12 is a plan view illustrating a pixel according to another exemplary embodiment.
  • FIG. 13 is a cross-sectional view taken along the line B-B' of FIG. 12 .
  • FIG. 14 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 15 is a cross-sectional view taken along the line C-C' of FIG. 14 .
  • 16 illustrates an alignment signal and an auxiliary signal according to an exemplary embodiment.
  • FIG. 17 shows an electric field according to the alignment signal and the auxiliary signal of FIG. 16 .
  • FIG. 18 is a plan view illustrating a pixel according to another exemplary embodiment.
  • FIG. 19 is a cross-sectional view taken along the line D-D' of FIG. 18 .
  • 20 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 21 is a cross-sectional view taken along line E-E' of FIG. 20 .
  • 22 to 25 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to an exemplary embodiment.
  • 26 to 29 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to another exemplary embodiment.
  • connection may refer to a physical and/or electrical connection or connection inclusively. It may also refer generically to a direct or indirect connection or connection and an integral or non-integral connection or connection.
  • FIGS. 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • the columnar light emitting device LD is illustrated in FIGS. 1 and 2 , the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD may include a first semiconductor layer 11 , an active layer 12 , a second semiconductor layer 13 , and/or a contact electrode 14 .
  • the light emitting device LD may be formed in a pillar shape extending in one direction.
  • the light emitting device LD may have a first end EP1 and a second end EP2 .
  • One of the first and second semiconductor layers 11 and 13 may be disposed on the first end EP1 of the light emitting device LD.
  • the other one of the first and second semiconductor layers 11 and 13 may be disposed at the second end EP2 of the light emitting device LD.
  • the first semiconductor layer 11 is disposed on the first end EP1 of the light emitting device LD
  • the second semiconductor layer 13 is disposed on the second end EP2 of the light emitting device LD.
  • the light emitting device LD may be a light emitting device manufactured in a pillar shape through an etching method or the like.
  • the columnar shape encompasses a rod-like shape having an aspect ratio greater than 1, or a bar-like shape, such as a circular column or a polygonal column, and the shape of its cross-section is limited. it is not
  • the light emitting device LD may have a size as small as a nanometer scale to a micrometer scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L in a nanometer scale to a micrometer scale range.
  • the size of the light emitting device LD is not limited thereto, and the size of the light emitting device LD may vary depending on design conditions of various devices using a light emitting device using the light emitting device LD as a light source, for example, a display device. It can be variously changed.
  • the first semiconductor layer 11 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer 11 may include a p-type semiconductor layer.
  • the first semiconductor layer 11 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a p-type semiconductor layer doped with a first conductivity type dopant such as Mg.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and various other materials may be used to form the first semiconductor layer 11 .
  • the active layer 12 is disposed between the first semiconductor layer 11 and the second semiconductor layer 13 , and may be formed in a single-quantum well or multi-quantum well structure. .
  • the position of the active layer 12 may be variously changed according to the type of the light emitting device LD.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and various other materials may also constitute the active layer 12 .
  • a clad layer (not shown) doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 .
  • the cladding layer may be formed of AlGaN or InAlGaN.
  • the second semiconductor layer 13 is disposed on the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include an n-type semiconductor layer.
  • the second semiconductor layer 13 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an n-type semiconductor doped with a second conductivity type dopant such as Si, Ge, Sn, etc. layers may be included.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition, the second semiconductor layer 13 may be formed of various materials.
  • the light emitting device LD When a voltage equal to or greater than the threshold voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the contact electrode 14 may be disposed on the first end EP1 and/or the second end EP2 of the light emitting device LD.
  • FIG. 2 illustrates a case in which the contact electrode 14 is formed on the first semiconductor layer 11 , the present invention is not limited thereto.
  • a separate contact electrode may be further disposed on the second semiconductor layer 13 .
  • the contact electrode 14 may include a transparent metal or a transparent metal oxide.
  • the contact electrode 14 may include at least one of indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and zinc tin oxide (ZTO), but is not necessarily limited thereto. not.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • ZTO zinc tin oxide
  • the light emitting device LD may further include an insulating layer INF formed on a surface thereof.
  • the insulating layer INF may be directly disposed on the surface of the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and/or the contact electrode 14 .
  • the insulating layer INF may expose the first and second ends EP1 and EP2 of the light emitting device LD having different polarities.
  • the insulating layer INF may expose the side of the contact electrode 14 and/or the second semiconductor layer 13 adjacent to the first and second ends EP1 and EP2 of the light emitting device LD.
  • the insulating layer INF may include aluminum oxide (AlOx), aluminum nitride (AlNx), silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), zirconium oxide (ZrOx), hafnium oxide (HfOx), and titanium. It may include at least one of oxides (TiOx).
  • the insulating layer INF may include a double layer, and each layer constituting the double layer may include different materials. In this case, each layer constituting the double layer of the insulating layer INF may be formed by different processes.
  • the insulating layer INF may be formed of a double layer including aluminum oxide (AlOx) and silicon oxide (SiOx), but is not limited thereto. In some embodiments, the insulating layer INF may be omitted.
  • the active layer 12 is connected to at least one electrode (eg, at least one of connection electrodes connected to both ends of the light emitting device LD) electrode) and the like can be prevented from being short-circuited. Accordingly, electrical stability of the light emitting device LD may be secured. In addition, by minimizing surface defects of the light emitting device LD, lifespan and efficiency may be improved.
  • the light emitting device including the above-described light emitting device LD may be used in various types of devices requiring a light source, including a display device.
  • the light emitting devices LD may be disposed in each pixel of the display panel, and the light emitting devices LD may be used as a light source of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 3 illustrates a display device, particularly a display panel PNL provided in the display device, as an example of an electronic device that can use the light emitting device LD described in the embodiments of FIGS. 1 and 2 as a light source. do.
  • Each pixel unit PXU of the display panel PNL and each pixel constituting the same may include at least one light emitting device LD.
  • the structure of the display panel PNL is briefly illustrated with reference to the display area DA in FIG. 3 .
  • at least one driving circuit unit eg, at least one of a scan driver and a data driver
  • wires, and/or pads may be further disposed on the display panel PNL.
  • the display panel PNL may include a substrate SUB and a pixel unit PXU disposed on the substrate SUB.
  • the pixel unit PXU may include first pixels PXL1 , second pixels PXL2 , and/or third pixels PXL3 .
  • first pixels PXL1 , second pixels PXL2 , and/or third pixels PXL3 are arbitrarily referred to or when two or more types of pixels are collectively referred to, “pixel PXL” )" or "pixels (PXL)".
  • the substrate SUB constitutes the base member of the display panel PNL, and may be a rigid or flexible substrate or film.
  • the substrate SUB may be made of a rigid substrate made of glass or tempered glass, or a flexible substrate (or thin film) made of plastic or metal, and the material and/or physical properties of the substrate SUB are not particularly limited. does not
  • the display panel PNL and the substrate SUB for forming the same may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA.
  • Pixels PXL may be disposed in the display area DA.
  • Various wires, pads, and/or built-in circuits connected to the pixels PXL of the display area NDA may be disposed in the non-display area NDA.
  • the pixels PXL may be regularly arranged according to a stripe or PENTILE TM arrangement structure. However, the arrangement structure of the pixels PXL is not limited thereto, and the pixels PXL may be arranged in the display area DA in various structures and/or methods.
  • two or more types of pixels PXL emitting light of different colors may be disposed in the display area DA.
  • first pixels PXL1 emitting light of a first color second pixels PXL2 emitting light of a second color, and light of a third color are provided in the display area DA.
  • Third pixels PXL3 may be arranged. At least one of the first to third pixels PXL1 , PXL2 , and PXL3 disposed adjacent to each other may constitute one pixel unit PXU capable of emitting light of various colors.
  • each of the first to third pixels PXL1 , PXL2 , and PXL3 may be a sub-pixel emitting light of a predetermined color.
  • the first pixel PXL1 may be a red pixel emitting red light
  • the second pixel PXL2 may be a green pixel emitting green light
  • the third pixel PXL3 may be It may be a blue pixel emitting blue light, but is not limited thereto.
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 include light emitting devices emitting light of the same color, but different light emitting devices disposed on the respective light emitting devices By including a color conversion layer and/or a color filter of a color, light of a first color, a second color, and a third color may be emitted, respectively.
  • each of the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 uses the light emitting device of the first color, the light emitting device of the second color, and the light emitting device of the third color as light sources.
  • the color, type, and/or number of the pixels PXL constituting each pixel unit PXU is not particularly limited. That is, the color of the light emitted by each pixel PXL may be variously changed.
  • the pixel PXL may include at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power supply (eg, a first power supply and a second power supply).
  • the light source is at least one light emitting device (LD) according to any one of the embodiments of FIGS. 1 and 2 , for example, a microminiature having a size as small as a nanometer scale to a micrometer scale.
  • Columnar light emitting devices LD may be included.
  • the present invention is not necessarily limited thereto, and various types of light emitting devices LD may be used as the light source of the pixel PXL.
  • each pixel PXL may be configured as an active pixel.
  • the types, structures, and/or driving methods of the pixels PXL applicable to the display device are not particularly limited.
  • each pixel PXL may be configured as a pixel of a passive or active type light emitting display device having various structures and/or driving methods.
  • FIG. 4 is a circuit diagram illustrating a pixel according to an exemplary embodiment.
  • the pixel PXL illustrated in FIG. 4 may be any one of the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 provided in the display panel PNL of FIG. 3 .
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 may have substantially the same or similar structure to each other.
  • the pixel PXL may include a light emitting unit LSU for generating light having a luminance corresponding to a data signal, and a pixel circuit PXC for driving the light emitting unit LSU.
  • the light emitting unit LSU may include at least one light emitting device LD connected between the first power source VDD and the second power source VSS.
  • the light emitting unit LSU connects the first electrode ELT1 and the second power line PL2 connected to the first power source VDD via the pixel circuit PXC and the first power line PL1 to may include a second electrode ELT2 connected to the second power source VSS through a plurality of light emitting devices LD electrically connected between the first and second electrodes ELT1 and ELT2 .
  • the first electrode ELT1 may be an anode electrode
  • the second electrode ELT2 may be a cathode electrode.
  • Each of the light emitting elements LD has a second power source VSS through a first end and a second electrode ELT2 connected to the first power source VDD through the first electrode ELT1 and/or the pixel circuit PXC. ) may include a second end connected to. That is, the light emitting devices LD may be connected in a forward direction between the first and second electrodes ELT1 and ELT2 . Each light emitting device LD connected in the forward direction between the first power source VDD and the second power source VSS constitutes a respective effective light source, and these effective light sources are collected to form a light emitting unit LSU of the pixel PXL. can be configured.
  • the first power source VDD and the second power source VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • the potential difference between the first power source VDD and the second power source VSS may be set to be greater than or equal to the threshold voltage of the light emitting devices LD during at least the light emission period of the pixel PXL.
  • One end of the light emitting elements LD constituting each light emitting unit LSU is connected to the pixel circuit (eg, first electrode ELT1 of each pixel PXL) through one electrode of the light emitting unit LSU. PXC), and may be connected to the first power source VDD through the pixel circuit PXC and the first power line PL1.
  • the other end of the light emitting devices LD is connected to the second power source VSS through the other electrode of the light emitting unit LSU (eg, the second electrode ELT2 of each pixel PXL) and the second power line PL2 . ) can be connected in common.
  • the light emitting devices LD may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in the corresponding frame to the light emitting unit LSU.
  • the driving current supplied to the light emitting unit LSU may flow through the light emitting devices LD connected in the forward direction. Accordingly, the light emitting unit LSU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the pixel circuit PXC may be connected between the first power source VDD and the first electrode ELT1 .
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC is It may be connected to the i-th scan line Si and the j-th data line Dj of the display area DA.
  • the pixel circuit PXC may include a plurality of transistors T1 , T2 , and T3 and at least one storage capacitor Cst.
  • the first transistor T1 may be connected between the first power source VDD and the light emitting unit LSU.
  • the first electrode (eg, the drain electrode) of the first transistor T1 is connected to the first power source (VDD)
  • the second electrode (eg, the source electrode) of the first transistor T1 is It may be connected to the first electrode ELT1.
  • the gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the driving current supplied to the light emitting unit LSU in response to the voltage of the first node N1 . That is, the first transistor T1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the second transistor T2 may be connected between the data line Dj and the first node N1 .
  • the first electrode of the second transistor T2 may be connected to the data line Dj
  • the second electrode of the second transistor T2 may be connected to the first node N1.
  • the gate electrode of the second transistor T2 may be connected to the scan line Si.
  • the second transistor T2 is turned on when the scan signal SSi of a gate-on voltage (eg, a low level voltage) is supplied from the scan line Si, and the data line Dj and the first node ( N1) can be electrically connected.
  • a gate-on voltage eg, a low level voltage
  • the data signal DSj of the corresponding frame is supplied to the data line Dj, and the data signal DSj is turned on during the period in which the scan signal SSi of the gate-on voltage is supplied. It may be transmitted to the first node N1 through (T2). That is, the second transistor T2 may be a switching transistor for transferring each data signal DSj to the inside of the pixel PXL.
  • the third transistor T3 may be connected between the first transistor T1 and the sensing line SLj.
  • one electrode of the third transistor T3 is connected to a second electrode (eg, a source electrode) of the first transistor T1 connected to the first electrode ELT1
  • one electrode of the third transistor T3 is connected to the first electrode ELT1 .
  • the other electrode may be connected to the sensing line SLj. Meanwhile, when the sensing line SLj is omitted, the other electrode of the third transistor T3 may be connected to the data line Dj.
  • the gate electrode of the third transistor T3 may be connected to the sensing control line SCLi.
  • the sensing control line SCLi When the sensing control line SCLi is omitted, the gate electrode of the third transistor T3 may be connected to the scan line Si.
  • the third transistor T3 is turned on by the sensing control signal SCSi of the gate-on voltage (eg, high-level voltage) supplied to the sensing control line SCLi for a predetermined sensing period, and the sensing line SLj and the first transistor T1 may be electrically connected.
  • the sensing control signal SCSi of the gate-on voltage eg, high-level voltage
  • the sensing period may be a period in which characteristics (eg, the threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA are extracted.
  • a predetermined reference voltage for turning on the first transistor T1 is supplied to the first node N1 through the data line Dj and the second transistor T2, or each pixel PXL ) may be connected to a current source or the like to turn on the first transistor T1 .
  • the third transistor T3 is turned on by supplying the sensing control signal SCSi of the gate-on voltage to the third transistor T3 to connect the first transistor T1 to the sensing line SLj.
  • the sensing signal SENj may be acquired through the sensing line SLj, and characteristics of each pixel PXL including the threshold voltage of the first transistor T1 may be detected using the sensing signal SENj.
  • Information on the characteristics of each pixel PXL may be used to convert image data so that a characteristic deviation between the pixels PXL disposed in the display area DA may be compensated.
  • One electrode of the storage capacitor Cst may be connected to the second electrode of the first transistor T1 , and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal DSj supplied to the first node N1 during each frame period.
  • FIG. 4 describes an embodiment in which all of the first, second, and third transistors T1 , T2 , and T3 are n-type transistors, the embodiment is not limited thereto. The invention is not limited thereto. For example, at least one of the first, second, and third transistors T1 , T2 , and T3 may be changed to a p-type transistor.
  • FIG. 4 illustrates an embodiment in which effective light sources constituting each light emitting unit LSU, ie, light emitting devices LD, are all connected in parallel
  • the present invention is not limited thereto.
  • the light emitting unit LSU of each pixel PXL may be configured to include at least two series structures.
  • the light emitting elements constituting each series stage may be connected in series with each other by at least one intermediate electrode.
  • FIG. 5 is a plan view illustrating a pixel according to an exemplary embodiment. 6 to 9 are cross-sectional views taken along line A-A' of FIG. 5 .
  • FIG. 5 may be any one of the first to third pixels PXL1, PXL2, and PXL3 constituting the pixel unit PXU of FIG. 3 , and the first to third pixels PXL1, PXL2, PXL3) may have substantially the same or similar structures to each other.
  • Each pixel PXL may include a first alignment electrode ME1 and a second alignment electrode ME2 , light emitting devices LD, and a first auxiliary electrode AE1 and a second auxiliary electrode AE2 . .
  • the first and second alignment electrodes ME1 and ME2 may each extend in the second direction (Y-axis direction), and may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • the present invention is not necessarily limited thereto, and shapes and/or mutual arrangement relationships of the first and second alignment electrodes ME1 and ME2 may be variously changed.
  • the first and second alignment electrodes ME1 and ME2 may receive an alignment signal (or an alignment voltage) in an alignment step of the light emitting devices LD. Accordingly, an electric field is formed between the first and second alignment electrodes ME1 and ME2 so that the light emitting devices LD supplied to each pixel PXL are connected to the first and second alignment electrodes ME1 and ME2 . can be arranged between
  • the first alignment electrode ME1 is electrically connected to the second power source VSS (or the second power line PL2 ) described with reference to FIG. 4 through the first contact hole CNT1
  • the second alignment electrode ME2 may be electrically connected to the first transistor T1 described with reference to FIG. 4 and the like.
  • the first alignment electrode ME1 may correspond to the second electrode ELT2 of FIG. 4
  • the second alignment electrode ME2 may correspond to the first electrode ELT1 of FIG. 4 .
  • the light emitting devices LD may be disposed between the first and second alignment electrodes ME1 and ME2 .
  • the light emitting devices LD may be aligned with a direction between the first and second alignment electrodes ME1 and ME2 .
  • the first end EP1 of the light emitting elements LD faces the second alignment electrode ME2
  • the second end EP2 may face the first alignment electrode ME1 .
  • the light emitting devices LD may be prepared in a dispersed form in a predetermined solution, and may be supplied to each pixel PXL through an inkjet printing method or a slit coating method.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to each pixel PXL.
  • a predetermined voltage is applied between the first and second alignment electrodes ME1 and ME2
  • an electric field is formed between the first and second alignment electrodes ME1 and ME2 to form the first and second alignment electrodes ME1 and ME2 .
  • the light emitting elements LD may be arranged between ME1 and ME2 . After the light emitting devices LD are aligned, the light emitting devices LD may be stably arranged between the first and second alignment electrodes ME1 and ME2 by volatilizing or removing the solvent in other ways. can
  • the first and second auxiliary electrodes AE1 and AE2 may each extend in the second direction (Y-axis direction), and may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • the first and second auxiliary electrodes AE1 and AE2 may be separated from and spaced apart from the first and second alignment electrodes ME1 and ME2 .
  • the first and second auxiliary electrodes AE1 and AE2 may be disposed between the first alignment electrode ME1 and the second alignment electrode ME2 .
  • the first auxiliary electrode AE1 is disposed between the first alignment electrode ME1 and the light emitting devices LD
  • the second auxiliary electrode AE2 is disposed between the second alignment electrode ME2 and the light emitting devices LD.
  • the first auxiliary electrode AE1 may be disposed on one side of the light emitting devices LD
  • the second auxiliary electrode AE2 may be disposed on the other side of the light emitting devices LD.
  • first auxiliary electrode AE1 is adjacent to the second end EP2 of the light emitting elements LD
  • second auxiliary electrode AE2 is the first end EP1 of the light emitting elements LD.
  • present invention is not limited thereto, and shapes and/or mutual arrangement relationships of the first and second auxiliary electrodes AE1 and AE2 may be variously changed.
  • the width of the first and second auxiliary electrodes AE1 and AE2 in the first direction (X-axis direction) is the same as the width of the first and second alignment electrodes ME1 and ME2 in the first direction (X-axis direction). may be different.
  • the width of the first and second auxiliary electrodes AE1 and AE2 in the first direction (X-axis direction) is the width of the first and second alignment electrodes ME1 and ME2 in the first direction (X-axis direction). ), but is not necessarily limited thereto.
  • the width of the first and second auxiliary electrodes AE1 and AE2 in the first direction considers a space in which the electrodes and the light emitting elements LD are disposed within the pixel PXL. can be changed in various ways.
  • the first and second auxiliary electrodes AE1 and AE2 may receive an auxiliary signal (or an auxiliary voltage) in the alignment step of the light emitting elements LD.
  • the first and second auxiliary electrodes AE1 and AE2 may be electrically separated from the first and second alignment electrodes ME1 and ME2 to receive an auxiliary signal different from the alignment signal.
  • an auxiliary signal is supplied to the first and second auxiliary electrodes AE1 and AE2 even if the direction of the electric field is changed by the alignment signal, the direction of the electric field can be maintained constant using the auxiliary signal, so that the light emitting device Deflection alignment efficiency of the LDs may be improved.
  • FIGS. 10 and 11 For a detailed description thereof, reference is made to FIGS. 10 and 11 .
  • FIG. 10 illustrates an alignment signal and an auxiliary signal according to an exemplary embodiment.
  • 11 shows an electric field according to the alignment signal and the auxiliary signal of FIG. 10 .
  • a first alignment signal M1 may be supplied to the first alignment electrode ME1
  • a second alignment signal M2 may be supplied to the second alignment electrode ME2
  • the first alignment signal M1 may be an AC signal
  • the second alignment signal M2 may be a DC signal.
  • FIG. 10 the case in which the first alignment signal M1 is an AC signal having an asymmetric waveform and the second alignment signal M2 is a DC signal having a ground potential is exemplified, but the present invention is not limited thereto.
  • the light emitting devices LD may be aligned between the first and second alignment electrodes ME1 and ME2 .
  • the direction of the electric field Em by the alignment signals M1 and M2 may be periodically switched.
  • the sign of the electric field E means the direction of the electric field
  • the electric field Em by the alignment signals M1 and M2 may be changed in the opposite direction with respect to the first time point t1. .
  • the rotation direction of the light emitting elements LD may be changed according to the direction in which the electric field Em is formed.
  • the first period ( 0 to t1 ) the light emitting elements LD rotate in the forward direction to be aligned in the forward direction
  • an electric field Em is formed in the opposite direction to form the light emitting elements
  • the alignment of the light emitting devices LD may be deteriorated as the light emitting devices LD rotate in the reverse direction.
  • the display device supplies the auxiliary signals A1 and A2 to the first and second auxiliary electrodes AE1 and AE2 so that the light emitting elements LD are activated during the second period t1 to t2. Reverse rotation can be minimized.
  • the first auxiliary signal A1 may be supplied to the first auxiliary electrode AE1
  • the second auxiliary signal A2 may be supplied to the second auxiliary electrode AE2 .
  • an electric field Ea is formed between the first and second auxiliary electrodes AE1 and AE2.
  • the light emitting devices LD may be rotated and aligned.
  • the first The first auxiliary signal A1 may be composed of a signal having a phase different from that of the first alignment signal M1 .
  • the first auxiliary signal A1 may be a signal having the same amplitude as the first alignment signal M1 but having a phase difference.
  • the first auxiliary signal A1 may be a signal generated by 180° phase-modulating the first alignment signal M1 using a phase shifter (eg, sequentially phase delaying).
  • the first auxiliary signal A1 may be set to a positive voltage. Accordingly, even if the electric field Em by the alignment signals M1 and M2 is formed in the opposite direction during the second period t1 to t2, the light emitting elements LD are moved in the forward direction using the auxiliary signals A1 and A2. It is possible to form an electric field Ea so that it can rotate.
  • the first auxiliary signal A1 may be an AC signal
  • the second auxiliary signal A2 may be a DC signal
  • the first auxiliary signal A1 may be an AC signal having an asymmetric waveform
  • the second auxiliary signal A2 may be a DC signal having a ground potential.
  • the first auxiliary signal A1 changes from 0 to the maximum value
  • the first auxiliary signal A1 changes from 0 to the minimum value. Times may vary.
  • the strength and direction of the electric field Ea by the auxiliary signals A1 and A2 may be asymmetrically formed. Therefore, as shown in FIG.
  • the auxiliary signals A1 and A2 of the asymmetric waveform are
  • the electric field Ea may be formed so that the light emitting elements LD may rotate in a forward direction by applying the applied to control the direction and intensity of the electric field Ea. That is, since the reverse rotation of the light emitting elements LD during the second period t1 to t2 may be minimized, the deflection alignment efficiency of the light emitting elements LD may be improved.
  • the pixel PXL may further include connection electrodes CE1 and CE2 electrically connecting the alignment electrodes ME1 and ME2 to the light emitting devices LD.
  • the first connection electrode CE1 is disposed on the first alignment electrode ME1 and the second end EP2 of the light emitting devices LD, and is disposed on the first alignment electrode ME1 and the second of the light emitting devices LD. It may abut the end EP2. That is, the first connection electrode CE1 may electrically connect the first alignment electrode ME1 and the light emitting devices LD.
  • the second connection electrode CE2 is disposed on the second alignment electrode ME2 and the first end EP1 of the light emitting devices LD, and is disposed on the second alignment electrode ME2 and the first end of the light emitting devices LD. It may be in contact with the end EP1. That is, the second connection electrode CE2 may electrically connect the second alignment electrode ME2 and the light emitting devices LD.
  • the first and second connection electrodes CE1 and CE2 may extend in the second direction (Y-axis direction), but are not limited thereto.
  • the pixel PXL may further include bank patterns BNP that at least partially overlap the first and second alignment electrodes ME1 and ME2 .
  • the bank patterns BNP are disposed to be spaced apart from each other in each pixel PXL, and a region of each of the first and second alignment electrodes ME1 and ME2 is formed in the front direction of the display panel PNL, that is, the third It can protrude in the direction (Z-axis direction).
  • each pixel PXL will be described in detail with reference to the light emitting device LD with reference to FIGS. 6 to 9 .
  • 6 to 9 illustrate a transistor T (eg, the first transistor T1 of FIG. 4 ) among various circuit elements constituting the pixel circuit PXC.
  • the first transistor T1 will also be referred to as a “transistor T”.
  • the structure and/or the position of each layer of the transistors T is not limited to the embodiment illustrated in FIGS. 6 to 9 , and may be variously changed according to the embodiment.
  • the transistors T constituting each of the pixel circuits PXC may have substantially the same or similar structures, but is not limited thereto.
  • at least one of the transistors T constituting the pixel circuit PXC may have a different cross-sectional structure from the other transistors T, and/or may be disposed on a different layer. .
  • a pixel PXL and a display device having the same include a substrate SUB, a circuit layer PCL disposed on the substrate SUB, and a display layer DPL disposed on the circuit layer PCL. may include.
  • the circuit layer PCL may include insulating layers disposed between the transistors T constituting the pixel circuit PXC of each pixel PXL and circuit elements.
  • the substrate SUB constitutes the base member and may be a rigid or flexible substrate or film.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one insulating layer.
  • the material and/or physical properties of the substrate SUB are not particularly limited.
  • the substrate SUB may be substantially transparent.
  • the term "substantially transparent" may mean that light can be transmitted with a predetermined transmittance or more.
  • the substrate SUB may be translucent or opaque.
  • the substrate SUB may include a reflective material according to an embodiment.
  • the transistor T may include a semiconductor pattern SCP, a gate electrode GAT, and first and second transistor electrodes TE1 and TE2, respectively.
  • FIG. 6 illustrates an embodiment in which the transistor T includes the first and second transistor electrodes TE1 and TE2 formed separately from the semiconductor pattern SCP, the present invention is not limited thereto.
  • the first and/or second transistor electrodes TE1 and TE2 provided in the at least one transistor T may be integrated with each semiconductor pattern SCP.
  • a buffer layer BFL may be disposed on the substrate SUB.
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • the buffer layer BFL may be composed of a single layer, but may also be composed of at least two or more multi-layers. When the buffer layer BFL is formed of multiple layers, each layer may be formed of the same material or may be formed of different materials.
  • a semiconductor pattern SCP may be disposed on the buffer layer BFL.
  • the semiconductor pattern SCP is positioned in a first region in contact with the first transistor electrode TE1 , in a second region in contact with the second transistor electrode TE2 , and between the first and second regions, respectively. It may include a channel region to In some embodiments, one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor pattern SCP may be formed of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region of the semiconductor pattern SCP may be an intrinsic semiconductor as a semiconductor pattern not doped with impurities, and the first and second regions of the semiconductor pattern SCP may be semiconductors doped with a predetermined impurity, respectively.
  • a gate insulating layer GI may be disposed on the semiconductor pattern SCP.
  • the gate insulating layer GI may be disposed between the semiconductor pattern SCP and the gate electrode GAT.
  • the gate insulating layer GI may be formed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium. It may include various types of inorganic materials including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a gate electrode GAT may be disposed on the gate insulating layer GI.
  • the gate electrode GAT may be disposed to overlap the semiconductor pattern SCP in the third direction (Z-axis direction) on the gate insulating layer GI.
  • a first interlayer insulating layer ILD1 may be disposed on the gate electrode GAT.
  • the first interlayer insulating layer ILD1 may be disposed between the gate electrode GAT and the first and second transistor electrodes TE1 and TE2 .
  • the first interlayer insulating layer ILD1 may be formed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), or aluminum oxide (AlOx).
  • zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx) may include various types of inorganic materials.
  • First and second transistor electrodes TE1 and TE2 may be disposed on the first interlayer insulating layer ILD1 .
  • the first and second transistor electrodes TE1 and TE2 may be disposed to overlap the semiconductor pattern SCP in the third direction (Z-axis direction).
  • the first and second transistor electrodes TE1 and TE2 may be electrically connected to the semiconductor pattern SCP.
  • the first transistor electrode TE1 may be electrically connected to the first region of the semiconductor pattern SCP through a contact hole penetrating the first interlayer insulating layer ILD1 and the gate insulating layer GI.
  • the second transistor electrode TE2 may be electrically connected to the second region of the semiconductor pattern SCP through a contact hole penetrating the first interlayer insulating layer ILD1 and the gate insulating layer GI.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode, and the other may be a drain electrode.
  • a second interlayer insulating layer ILD2 may be disposed on the first and second transistor electrodes TE1 and TE2 .
  • the second interlayer insulating layer ILD2 may be formed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), or aluminum oxide (AlOx).
  • zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx) may include various types of inorganic materials.
  • a power line PL and/or a bridge pattern BRP may be disposed on the second interlayer insulating layer ILD2 .
  • the power line PL may be formed of the same conductive layer as the bridge pattern BRP. That is, the power line PL and the bridge pattern BRP may be simultaneously formed in the same process, but are not limited thereto.
  • the power line PL may constitute the second power line PL2 described with reference to FIG. 4 .
  • the bridge pattern BRP may be electrically connected to the second transistor electrode TE2 through a contact hole penetrating the second interlayer insulating layer ILD2 .
  • a passivation layer PSV may be disposed on the circuit elements including the transistors T.
  • the passivation layer PSV may be formed of an organic material to planarize the lower step.
  • the protective layer (PSV) is made of acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, poly It may include an organic material such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the protective layer PSV may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). ), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a display layer DPL may be disposed on the passivation layer PSV of the circuit layer PCL.
  • the display layer DPL includes a bank pattern BNP, first and second alignment electrodes ME1 and ME2, light emitting devices LD, first and second auxiliary electrodes AE1 and AE2, and a first and second connection electrodes CE1 and CE2 .
  • a bank pattern BNP may be disposed on the passivation layer PSV.
  • the bank pattern BNP may have various shapes according to embodiments.
  • the bank pattern BNP may have a shape protruding from the substrate SUB in the third direction (Z-axis direction).
  • the bank pattern BNP may be formed to have an inclined surface inclined at a predetermined angle with respect to the substrate SUB.
  • the present invention is not necessarily limited thereto, and the bank pattern BNP may have a sidewall such as a curved surface or a stepped shape.
  • the bank pattern BNP may have a cross-section such as a semi-circle or semi-ellipse shape.
  • the electrodes and insulating layers disposed on the bank pattern BNP may have a shape corresponding to the bank pattern BNP.
  • the first and second alignment electrodes ME1 and ME2 disposed on the bank pattern BNP may include an inclined surface or a curved surface having a shape corresponding to the shape of the bank pattern BNP. Accordingly, the bank pattern BNP transmits light emitted from the light emitting devices LD together with the first and second alignment electrodes ME1 and ME2 provided thereon in the front direction of the pixel PXL, that is, in the third direction. (Z-axis direction) may serve as a reflective member for improving light output efficiency of the display panel PNL.
  • the bank pattern BNP may include at least one organic material and/or an inorganic material.
  • the bank pattern (BNP) may include acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, polyester It may include an organic material such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the present invention is not necessarily limited thereto, and the bank pattern BNP may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). ), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the first and second alignment electrodes ME1 and ME2 may be disposed on the passivation layer PSV and the bank pattern BNP.
  • the first and second alignment electrodes ME1 and ME2 may be disposed to be spaced apart from each other.
  • the first and second alignment electrodes ME1 and ME2 may receive an alignment signal in the alignment step of the light emitting devices LD. Accordingly, an electric field is formed between the first and second alignment electrodes ME1 and ME2 so that the light emitting devices LD supplied to each of the pixels PXL are connected to the first and second alignment electrodes ME1 and ME2 .
  • ME2 can be aligned.
  • the first alignment electrode ME1 may be electrically connected to the power line PL through the first contact hole CNT1 penetrating the passivation layer PSV.
  • the second alignment electrode ME2 may be electrically connected to the bridge pattern BRP through the second contact hole CNT2 penetrating the passivation layer PSV, and may be electrically connected to the second transistor electrode TE2 through this. have.
  • each of the first and second alignment electrodes ME1 and ME2 may include at least one conductive material.
  • each of the first and second alignment electrodes ME1 and ME2 may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel ( Ni), neodymium (Nd), at least one of various metal materials including iridium (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), or an alloy containing the same, ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Zinc Tin Oxide) Gallium tin oxide) or a conductive oxide such as fluorine tin oxide (FTO), and at least one
  • the first and second auxiliary electrodes AE1 and AE2 may be disposed on the passivation layer PSV.
  • the first and second auxiliary electrodes AE1 and AE2 may be disposed on the same layer as the first and second alignment electrodes ME1 and ME2 . That is, the first and second auxiliary electrodes AE1 and AE2 may be formed of the same conductive layer as the first and second alignment electrodes ME1 and ME2 .
  • the first and second auxiliary electrodes AE1 and AE2 and the first and second alignment electrodes ME1 and ME2 may be simultaneously formed in the same process, but are not limited thereto.
  • a first insulating layer INS1 may be disposed on the first and second alignment electrodes ME1 and ME2 and the first and second auxiliary electrodes AE1 and AE2 .
  • the first insulating layer INS1 may be composed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may include various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • cross-sectional arrangements of the first and second alignment electrodes ME1 and ME2 and the first and second auxiliary electrodes AE1 and AE2 are not limited thereto, and may be variously changed according to embodiments.
  • first and second alignment electrodes ME1 and ME2 and the first and second auxiliary electrodes AE1 and AE2 may be disposed on different layers.
  • the first and second alignment electrodes ME1 and ME2 are disposed on the passivation layer PSV
  • the first and second alignment electrodes ME1 and ME2 are disposed on the first and second alignment electrodes ME1 and ME2 .
  • Second auxiliary electrodes AE1 and AE2 may be disposed.
  • the first and second auxiliary electrodes AE1 and AE2 are disposed on the passivation layer PSV
  • the first and second auxiliary electrodes AE1 and AE2 are disposed on the first and second auxiliary electrodes AE1 and AE2 .
  • First and second alignment electrodes ME1 and ME2 may be disposed. As such, when the first and second alignment electrodes ME1 and ME2 and the first and second auxiliary electrodes AE1 and AE2 are formed of different conductive layers, the first and second alignment electrodes ME1 and ME1, A second insulating layer INS2 may be further disposed between ME2 ) and the first and second auxiliary electrodes AE1 and AE2 .
  • the second insulating layer INS2 may be composed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may include various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • Light emitting devices LD may be disposed on the first insulating layer INS1 .
  • the light emitting devices LD may be disposed between the first and second alignment electrodes ME1 and ME2 on the first insulating layer INS1 .
  • the light emitting devices LD may be disposed between the first and second auxiliary electrodes AE1 and AE2 on the first insulating layer INS1 .
  • the light emitting devices LD may be prepared in a dispersed form in a predetermined solution, and may be supplied to each of the pixels PXL through an inkjet printing method or the like.
  • the light emitting devices LD may be dispersed in a volatile solvent and provided in the light emitting area of each of the pixels PXL.
  • an alignment signal is supplied through the first and second alignment electrodes ME1 and ME2 in the process of aligning the light emitting devices LD, a space between the first and second alignment electrodes ME1 and ME2 is provided.
  • the light emitting devices LD may be aligned between the first and second alignment electrodes ME1 and ME2 .
  • the electric field by the alignment signal is formed in the opposite direction, the electric field is formed so that the light emitting elements LD can rotate in the forward direction by supplying the auxiliary signal through the first and second auxiliary electrodes AE1 and AE2 . can do. That is, as described above, the deflection alignment efficiency of the light emitting elements LD can be improved by using the first and second auxiliary electrodes AE1 and AE2 .
  • the solvent may be evaporated or removed by other methods to stably arrange the light emitting elements LD between the first and second alignment electrodes ME1 and ME2.
  • a third insulating layer INS3 may be disposed on the light emitting devices LD.
  • the third insulating layer INS3 may be partially disposed on the light emitting devices LD.
  • the third insulating layer INS3 is disposed on the light emitting devices LD and may expose the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the third insulating layer INS3 may be formed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may include various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the first and second connection electrodes CE1 and CE2 may be disposed on the first and second ends EP1 and EP2 of the light emitting devices LD exposed by the third insulating layer INS3 .
  • the first connection electrode CE1 may be disposed on the second end EP2 of the light emitting device LD.
  • the first connection electrode CE1 may contact the second end EP2 of the light emitting device LD exposed by the third insulating layer INS3 .
  • the first connection electrode CE1 may be disposed on the first alignment electrode ME1 .
  • the first connection electrode CE1 may be in contact with the first alignment electrode ME1 exposed by the first insulating layer INS1 . That is, the first connection electrode CE1 may electrically connect the light emitting element LD and the first alignment electrode ME1 .
  • first connection electrode CE1 may be electrically separated from the first auxiliary electrode AE1 .
  • first auxiliary electrode AE1 may be electrically separated from the first alignment electrode ME1 and/or the light emitting devices LD, but is not limited thereto.
  • the second connection electrode CE2 may be disposed on the first end EP1 of the light emitting device LD.
  • the second connection electrode CE2 may contact the first end EP1 of the light emitting device LD exposed by the third insulating layer INS3 .
  • the second connection electrode CE2 may be disposed on the second alignment electrode ME2 .
  • the second connection electrode CE2 may contact the second alignment electrode ME2 exposed by the first insulating layer INS1 . That is, the second connection electrode CE2 may electrically connect the light emitting element LD and the second alignment electrode ME2 .
  • the second connection electrode CE2 may be electrically separated from the second auxiliary electrode AE2 . Accordingly, the second auxiliary electrode AE2 may be electrically separated from the second alignment electrode ME2 and/or the light emitting devices LD, but is not limited thereto.
  • first and second connection electrodes CE1 and CE2 may be disposed on the same layer. That is, the first and second connection electrodes CE1 and CE2 may be formed of the same conductive layer. The first and second connection electrodes CE1 and CE2 may be simultaneously formed in the same process, but are not limited thereto.
  • the first and second connection electrodes CE1 and CE2 may be disposed on different layers.
  • the first connection electrode CE1 is disposed on the third insulating layer INS3
  • the second connection electrode CE2 is disposed on the first connection electrode CE1 .
  • the fourth insulating layer INS4 is formed between the first connection electrode CE1 and the second connection electrode CE2 .
  • the fourth insulating layer INS4 may cover the first connection electrode CE1 and expose the first end EP1 of the light emitting device LD.
  • a second connection electrode CE2 may be disposed on the first end EP1 of the light emitting device LD exposed by the fourth insulating layer INS4 .
  • the connecting electrodes CE1 and CE2 are stably formed by the third insulating layer INS3 . , so that electrical stability between the first and second ends EP1 and EP2 of the light emitting devices LD may be secured. Accordingly, it is possible to effectively prevent a short defect from occurring between the first and second ends EP1 and EP2 of the light emitting devices LD.
  • first and second connection electrodes CE1 and CE2 may be formed of various transparent conductive materials.
  • the first and second connection electrodes CE1 and CE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), zinc oxide (ZnO), and aluminum zinc oxide (AZO). ), Gallium Zinc Oxide (GZO), Zinc Tin Oxide (ZTO), Gallium Tin Oxide (GTO), or Fluorine Tin Oxide (FTO), including at least one of a variety of transparent conductive materials, and substantially to satisfy a predetermined light transmittance. It may be implemented as transparent or semi-transparent. Accordingly, light emitted from the first and second ends EP1 and EP2 of the light emitting elements LD passes through the first and second connection electrodes CE1 and CE2 to the outside of the display panel PNL. can be released as
  • the fourth insulating layer INS4 may be composed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may include various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a fifth insulating layer INS5 may be disposed on the first and second connection electrodes CE1 and CE2 .
  • the fifth insulating layer INS5 includes the first and second connection electrodes CE1 and CE2, the light emitting devices LD, the first and second alignment electrodes ME1 and ME2 disposed thereunder, and the first and second alignment electrodes ME1 and ME2.
  • the second auxiliary electrodes AE1 and AE2 may be covered.
  • the fifth insulating layer INS5 may be composed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may include various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the auxiliary electrodes AE1 and AE2 by supplying the auxiliary signals A1 and A2 to form an electric field Ea so that the light emitting elements LD can rotate in a forward direction. That is, since the reverse rotation of the light emitting elements LD can be minimized during a period in which the electric field Em by the alignment signals M1 and M2 is formed in the opposite direction, the deflection alignment efficiency of the light emitting elements LD can be minimized. can improve
  • FIG. 12 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 13 is a cross-sectional view taken along the line B-B' of FIG. 12 .
  • the circuit layer PCL is omitted from the cross-sectional view for convenience of description.
  • the display device according to the present exemplary embodiment is distinguished from the exemplary embodiment of FIGS. 1 to 11 in that the alignment electrodes ME1 and ME2 are disposed between the auxiliary electrodes AE1 and AE2. do.
  • the first and second alignment electrodes ME1 and ME2 may be disposed between the first auxiliary electrode AE1 and the second auxiliary electrode AE2 .
  • the first and second alignment electrodes ME1 and ME2 may be disposed on one side and the other side of the light emitting devices LD between the first auxiliary electrode AE1 and the second auxiliary electrode AE2, respectively. have.
  • the first alignment electrode ME1 is disposed between the first auxiliary electrode AE1 and the light emitting devices LD
  • the second alignment electrode ME2 is disposed between the second auxiliary electrode AE2 and the light emitting devices LD.
  • LD can be disposed between.
  • the first and second alignment electrodes ME1 and ME2 and the first and second auxiliary electrodes AE1 and AE2 may be separated and spaced apart from each other.
  • the first and second auxiliary electrodes AE1 and AE2 may at least partially overlap the bank patterns BNP.
  • the first and second auxiliary electrodes AE1 and AE2 may be disposed on the bank patterns BNP.
  • the first and second auxiliary electrodes AE1 and AE2 may be disposed on the same layer as the first and second alignment electrodes ME1 and ME2 .
  • the present invention is not necessarily limited thereto, and as described with reference to FIGS. 7 and 8 , the first and second auxiliary electrodes AE1 and AE2 and the first and second alignment electrodes ME1 and ME2 are different from each other. It may be composed of a conductive layer.
  • 14 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 15 is a cross-sectional view taken along the line C-C' of FIG. 14 .
  • the display device according to the present exemplary embodiment is distinguished from the exemplary embodiment of FIGS. 1 to 11 in that it further includes a third auxiliary electrode AE3 and a fourth auxiliary electrode AE4 .
  • the third and fourth auxiliary electrodes AE3 and AE4 may each extend in the second direction (Y-axis direction), and may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • the third and fourth auxiliary electrodes AE3 and AE4 may be separated from the first and second auxiliary electrodes AE1 and AE2 and/or the first and second alignment electrodes ME1 and ME2. . That is, the third and fourth auxiliary electrodes AE3 and AE4 may be electrically separated from the first and second auxiliary electrodes AE1 and AE2 and/or the first and second alignment electrodes ME1 and ME2.
  • the third and fourth auxiliary electrodes AE3 and AE4 may be disposed between the first alignment electrode ME1 and the second alignment electrode ME2 . Also, the third and fourth auxiliary electrodes AE3 and AE4 may be disposed between the first auxiliary electrode AE1 and the second auxiliary electrode AE2 . The third auxiliary electrode AE3 is disposed between the first auxiliary electrode AE1 and the light emitting devices LD, and the fourth auxiliary electrode AE4 is disposed between the second auxiliary electrode AE2 and the light emitting devices LD.
  • the third auxiliary electrode AE3 may be disposed on one side of the light emitting devices LD, and the fourth auxiliary electrode AE4 may be disposed on the other side of the light emitting devices LD.
  • the third auxiliary electrode AE3 is adjacent to the second end EP2 of the light emitting elements LD
  • the fourth auxiliary electrode AE4 is the first end EP1 of the light emitting elements LD.
  • the present invention is not necessarily limited thereto, and the shape and/or mutual arrangement relationship of the third and fourth auxiliary electrodes AE3 and AE4 may be variously changed.
  • the width of the third and fourth auxiliary electrodes AE3 and AE4 in the first direction (X-axis direction) is the same as the width of the first and second alignment electrodes ME1 and ME2 in the first direction (X-axis direction). may be different.
  • the widths of the third and fourth auxiliary electrodes AE3 and AE4 in the first direction (X-axis direction) are the widths of the first and second alignment electrodes ME1 and ME2 in the first direction (X-axis direction). ), but is not necessarily limited thereto.
  • the width of the third and fourth auxiliary electrodes AE3 and AE4 in the first direction is the same as the width of the first and second auxiliary electrodes AE1 and AE2 in the first direction (X-axis direction). It may be substantially equal to the width, but is not necessarily limited thereto.
  • the width of the third and fourth auxiliary electrodes AE3 and AE4 in the first direction (X-axis direction) considers a space in which the electrodes and the light emitting elements LD are disposed within the pixel PXL. can be changed in various ways.
  • the third and fourth auxiliary electrodes AE3 and AE4 may be disposed on the passivation layer PSV.
  • the third and fourth auxiliary electrodes AE3 and AE4 may be disposed between the passivation layer PSV and the first insulating layer INS1 .
  • the third and fourth auxiliary electrodes AE3 and AE4 may be disposed on the same layer as the first and second auxiliary electrodes AE1 and AE2 . That is, the third and fourth auxiliary electrodes AE3 and AE4 may be formed of the same conductive layer as the first and second auxiliary electrodes AE1 and AE2 .
  • the third and fourth auxiliary electrodes AE3 and AE4 and the first and second auxiliary electrodes AE1 and AE2 may be simultaneously formed in the same process, but are not limited thereto.
  • the third and fourth auxiliary electrodes AE3 and AE4 are formed of a conductive layer different from that of the first and second auxiliary electrodes AE1 and AE2, and the third and fourth auxiliary electrodes AE3 and AE4 are formed of a different conductive layer.
  • An insulating layer may be disposed between AE4) and the first and second auxiliary electrodes AE1 and AE2.
  • the third and fourth auxiliary electrodes AE3 and AE4 may be disposed on the same layer as the first and second alignment electrodes ME1 and ME2 . That is, the third and fourth auxiliary electrodes AE3 and AE4 may be formed of the same conductive layer as that of the first and second alignment electrodes ME1 and ME2 . The third and fourth auxiliary electrodes AE3 and AE4 and the first and second alignment electrodes ME1 and ME2 may be simultaneously formed in the same process, but are not limited thereto.
  • the third and fourth auxiliary electrodes AE3 and AE4 are formed of a conductive layer different from that of the first and second alignment electrodes ME1 and ME2 , and the third and fourth auxiliary electrodes AE3 and AE4 are formed of a different conductive layer.
  • An insulating layer may be disposed between AE4 ) and the first and second alignment electrodes ME1 and ME2 . That is, the cross-sectional arrangement of the third and fourth auxiliary electrodes AE3 and AE4 may be variously changed.
  • the third and fourth auxiliary electrodes AE3 and AE4 may receive auxiliary signals (or auxiliary voltages) together with the first and second auxiliary electrodes AE1 and AE2 in the alignment step of the light emitting elements LD.
  • the third and fourth auxiliary electrodes AE3 and AE4 may be electrically separated from the first and second auxiliary electrodes AE1 and AE2 to receive different auxiliary signals.
  • FIGS. 16 and 17 For a detailed description thereof, reference is made to FIGS. 16 and 17 .
  • 16 illustrates an alignment signal and an auxiliary signal according to an exemplary embodiment.
  • 17 shows an electric field according to the alignment signal and the auxiliary signal of FIG. 16 .
  • the first alignment signal M1 may be supplied to the first alignment electrode ME1
  • the second alignment signal M2 may be supplied to the second alignment electrode ME2
  • the first alignment signal M1 may be an AC signal
  • the second alignment signal M2 may be a DC signal.
  • 16 illustrates an example in which the first alignment signal M1 is an AC signal having an asymmetric waveform and the second alignment signal M2 is a DC signal having a ground potential, but is not limited thereto.
  • the light emitting devices LD may be aligned between the first and second alignment electrodes ME1 and ME2 .
  • the direction of the electric field Em may be periodically switched by the alignment signals M1 and M2 , and the rotation direction of the light emitting elements LD may be changed according to the direction of the electric field Em.
  • the display device supplies the auxiliary signals A1, A2, A3, and A4 to the first to fourth auxiliary electrodes AE1, AE2, AE3, and AE4 for the second period t1 to t2. Rotation of the light emitting devices LD in the reverse direction during the operation may be minimized.
  • the first auxiliary signal A1 may be supplied to the first auxiliary electrode AE1
  • the second auxiliary signal A2 may be supplied to the second auxiliary electrode AE2
  • the third auxiliary signal A3 may be supplied to the third auxiliary electrode AE3
  • the fourth auxiliary signal A4 may be supplied to the fourth auxiliary electrode AE4 .
  • the first auxiliary signal A1 and/or the third auxiliary signal A3 may be an AC signal
  • the second auxiliary signal A2 and/or the fourth auxiliary signal A4 may be a DC signal
  • the first auxiliary signal A1 and/or the third auxiliary signal A3 are AC signals having an asymmetric waveform
  • the second auxiliary signal A2 and/or the fourth auxiliary signal A4 have a ground potential.
  • a DC signal has been exemplified, it is not necessarily limited thereto.
  • auxiliary signals A1 and A2 When predetermined auxiliary signals A1 and A2 are supplied to the first and second auxiliary electrodes AE1 and AE2, an electric field Ea1 is formed between the first and second auxiliary electrodes AE1 and AE2. , the light emitting devices LD may be rotated and aligned. In addition, when predetermined auxiliary signals A3 and A4 are supplied to the third and fourth auxiliary electrodes AE3 and AE4, an electric field Ea2 is generated between the third and fourth auxiliary electrodes AE3 and AE4. While being formed, the light emitting elements LD may be rotated and aligned.
  • the first auxiliary signal A1 and the third auxiliary signal A3 may be configured as signals having a phase different from that of the first alignment signal M1 .
  • the first auxiliary signal A1 and/or the third auxiliary signal A3 may be signals having the same amplitude as the first alignment signal M1 but having a phase difference.
  • the first auxiliary signal A1 may be a signal generated by phase-modulating the first alignment signal M1 by 120° (eg, sequentially phase delaying) using a phase shifter.
  • the third auxiliary signal A3 may be a signal generated by phase-modulating the first alignment signal M1 by 240° using a phase shifter (eg, sequentially delaying the phase). For example, when the first alignment signal M1 is set to a negative voltage during the second period t1 to t2 , the first auxiliary signal A1 and/or the third auxiliary signal A3 is a positive voltage can be set to For example, when the first alignment signal M1 is set to a negative voltage during the second period t1 to t2, the first auxiliary signal A1 is changed from a positive voltage to a negative voltage, and 3 The auxiliary signal A3 may be changed from a negative voltage to a positive voltage.
  • a phase shifter eg, sequentially delaying the phase.
  • the third auxiliary signal A3 may be set to a positive voltage.
  • the first auxiliary signal A1 may be set to a positive voltage. Accordingly, even if the electric field Em by the alignment signals M1 and M2 is formed in the opposite direction during the second period t1 to t2, the light emitting devices ( The electric fields Ea1 and Ea2 may be formed so that the LD may rotate in the forward direction. Accordingly, since the reverse rotation of the light emitting elements LD during the second period t1 to t2 may be minimized, the deflection alignment efficiency of the light emitting elements LD may be improved.
  • FIG. 18 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 19 is a cross-sectional view taken along the line D-D' of FIG. 18 .
  • the alignment electrodes ME1 and ME2 are disposed between the auxiliary electrodes AE1, AE2, AE3, and AE4 as shown in FIGS. 14 to 17 . different from the embodiment.
  • first and second alignment electrodes ME1 and ME2 may be disposed between the first and second auxiliary electrodes AE1 and AE2 .
  • the first alignment electrode ME1 is disposed between the first auxiliary electrode AE1 and the third auxiliary electrode AE3
  • the second alignment electrode ME2 is formed between the second auxiliary electrode AE2 and the fourth auxiliary electrode AE4 .
  • the third and fourth auxiliary electrodes AE3 and AE4 may be disposed between the first and second alignment electrodes ME1 and ME2 .
  • the third auxiliary electrode AE3 is disposed between the first alignment electrode ME1 and the light emitting devices LD
  • the fourth auxiliary electrode AE4 is disposed between the second alignment electrode ME2 and the light emitting devices LD. can be placed in
  • 20 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 21 is a cross-sectional view taken along line E-E' of FIG. 20 .
  • the alignment electrodes ME1 and ME2 are disposed between the auxiliary electrodes AE1 , AE2 , AE3 and AE4 and the light emitting elements LD. is distinguished from the embodiment of FIGS. 14 to 19 .
  • the third and fourth auxiliary electrodes AE3 and AE4 are disposed between the first and second auxiliary electrodes AE1 and AE2
  • the third and fourth auxiliary electrodes AE3 and AE4 are disposed between the third and fourth auxiliary electrodes AE3 and AE4
  • First and second alignment electrodes ME1 and ME2 may be disposed. That is, the third auxiliary electrode AE3 is disposed between the first auxiliary electrode AE1 and the first alignment electrode ME1 , and the fourth auxiliary electrode AE4 is formed between the second auxiliary electrode AE2 and the second alignment electrode. (ME2) can be placed between. Also, the first alignment electrode ME1 is disposed between the third auxiliary electrode AE3 and the light emitting devices LD, and the second alignment electrode ME2 is disposed between the fourth auxiliary electrode AE4 and the light emitting devices LD. ) can be placed between
  • 22 to 25 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to an exemplary embodiment. 22 to 25 are cross-sectional views illustrating a method of manufacturing the display device of FIG. 5 . Components substantially the same as those of FIG. 5 are denoted by the same reference numerals and detailed reference numerals are omitted.
  • first and second alignment electrodes ME1 and ME2 spaced apart from each other and first and second auxiliary electrodes AE1 and AE2 are formed on the bank pattern BNP.
  • the bank pattern BNP may be formed of at least one organic material and/or an inorganic material.
  • the bank pattern (BNP) may include acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, polyester It may be formed of an organic material such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the present invention is not necessarily limited thereto, and the bank pattern BNP may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). ), hafnium oxide (HfOx), or titanium oxide (TiOx) may be formed of various kinds of inorganic materials.
  • the first and second alignment electrodes ME1 and ME2 may be formed to at least partially overlap the bank pattern BNP.
  • the first and second alignment electrodes ME1 and ME2 may be formed to be separated from each other in a first direction (X-axis direction).
  • the first and second auxiliary electrodes AE1 and AE2 may be formed between the first and second alignment electrodes ME1 and ME2 .
  • the first and second auxiliary electrodes AE1 and AE2 may be formed separately from the first alignment electrode ME1 and/or the second alignment electrode ME2 .
  • the first and second auxiliary electrodes AE1 and AE2 may be formed simultaneously with the first and second alignment electrodes ME1 and ME2 .
  • the present invention is not limited thereto, and the formation order of the first and second alignment electrodes ME1 and ME2 and the first and second auxiliary electrodes AE1 and AE2 may be variously changed. For example, after first forming the first and second alignment electrodes ME1 and ME2 , and forming an insulating layer on the first and second alignment electrodes ME1 and ME2 , the first and second alignment electrodes ME1 and ME2 are formed on the insulating layer First and second auxiliary electrodes AE1 and AE2 may be formed.
  • first and second auxiliary electrodes AE1 and AE2 are first formed, and an insulating layer is formed on the first and second auxiliary electrodes AE1 and AE2, and then the first and second auxiliary electrodes AE1 and AE2 are formed on the insulating layer.
  • the second alignment electrodes ME1 and ME2 may be formed.
  • light emitting devices LD are provided in each of the pixels PXL.
  • the light emitting devices LD may be provided between the first and second alignment electrodes ME1 and ME2 spaced apart from each other.
  • the light emitting elements LD may be provided between the first and second auxiliary electrodes AE1 and AE2 spaced apart from each other.
  • the light emitting devices LD may be supplied to the light emitting area of each pixel PXL through an inkjet method, a slit coating method, or other various methods, but is not limited thereto.
  • the light emitting devices LD are then aligned between the first and second alignment electrodes ME1 and ME2 .
  • a first alignment signal (M1 of FIG. 10 ) is applied to the first alignment electrode ME1
  • a second alignment signal (M2 of FIG. 10 ) is applied to the second alignment electrode ME2 .
  • an electric field Em is formed between the first and second alignment electrodes ME1 and ME2 so that the light emitting devices LD supplied to each pixel PXL are connected to the first and second alignment electrodes ME1 and ME2.
  • ME1, ME2 may be aligned.
  • a first auxiliary signal (A1 of FIG. 10 ) is applied to the first auxiliary electrode AE1
  • a second auxiliary signal FIG. 10
  • A2) of may be approved. Accordingly, an electric field Ea is formed between the first and second auxiliary electrodes AE1 and AE2 to easily deflect and align the light emitting elements LD.
  • an electric field Em is generated between the first and second alignment electrodes ME1 and ME2 by the alignment signals M1 and M2 during the first period (0 to t1 in FIG. 11 ).
  • the light emitting devices LD may be aligned with a direction between the first and second alignment electrodes ME1 and ME2 by an electric field Em by the alignment signals M1 and M2 .
  • the light emitting elements LD may be aligned in a forward direction such that the first end EP1 faces the second alignment electrode ME2 and the second end EP2 faces the first alignment electrode ME1 .
  • the electric field Em by the alignment signals M1 and M2 is formed in the opposite direction during the second period ( t1 to t2 in FIG. 11 ) to form an alignment diagram of the light emitting elements LD
  • an electric field Ea may be formed so that the light emitting elements LD can rotate in a forward direction by applying the auxiliary signals A1 and A2 to the first and second auxiliary electrodes AE1 and AE2. have. That is, since the reverse rotation of the light emitting elements LD during the second period t1 to t2 may be minimized, the deflection alignment efficiency of the light emitting elements LD may be improved.
  • the first auxiliary signal A1 may be configured as a signal having a phase different from that of the first alignment signal M1 .
  • the first auxiliary signal A1 may be a signal having the same amplitude as the first alignment signal M1 but having a phase difference.
  • the first auxiliary signal A1 may be set to a positive voltage.
  • the present invention is not necessarily limited thereto, and the waveforms of the alignment signals M1 and M2 and the auxiliary signals A1 and A2 may be variously changed according to embodiments in consideration of the direction of the electric field. Since the other alignment signals M1 and M2 and the auxiliary signals A1 and A2 have been described above with reference to FIG. 10 , overlapping details will be omitted.
  • the display device illustrated in FIG. 5 may be completed by forming the first and second connection electrodes CE1 and CE2 on the light emitting elements LD that are aligned in the bias alignment.
  • first and second connection electrodes CE1 and CE2 may be formed of various transparent conductive materials.
  • the first and second connection electrodes CE1 and CE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), zinc oxide (ZnO), and aluminum zinc oxide (AZO). ), Gallium Zinc Oxide (GZO), Zinc Tin Oxide (ZTO), Gallium Tin Oxide (GTO), or Fluorine Tin Oxide (FTO), including at least one of a variety of transparent conductive materials, and substantially to satisfy a predetermined light transmittance. It may be formed to be transparent or translucent. Accordingly, light emitted from the first and second ends EP1 and EP2 of the light emitting elements LD passes through the first and second connection electrodes CE1 and CE2 to the outside of the display panel PNL. can be released as
  • the first connection electrode CE1 may be disposed on the second end EP2 of the light emitting devices LD to electrically connect the light emitting devices LD and the first alignment electrode ME1 .
  • the first connection electrode CE1 may be electrically separated from the first auxiliary electrode AE1, but is not limited thereto.
  • the second connection electrode CE2 may be disposed on the first end EP1 of the light emitting devices LD to electrically connect the light emitting devices LD and the second alignment electrode ME2 .
  • the second connection electrode CE2 may be electrically separated from the second auxiliary electrode AE2 , but is not limited thereto.
  • 26 to 29 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to another exemplary embodiment. 26 to 29 are cross-sectional views illustrating a method of manufacturing the display device of FIG. 14 . Components substantially the same as those of FIG. 14 are denoted by the same reference numerals and detailed reference numerals are omitted.
  • the third and fourth auxiliary electrodes AE3 and AE4 may be formed between the first alignment electrode ME1 and the second alignment electrode ME2 .
  • the third and fourth auxiliary electrodes AE3 and AE4 may be formed separately from the first alignment electrode ME1 and/or the second alignment electrode ME2 .
  • the third and fourth auxiliary electrodes AE3 and AE4 may be formed between the first auxiliary electrode AE1 and the second auxiliary electrode AE2 .
  • the third and fourth auxiliary electrodes AE3 and AE4 may be formed separately from the first auxiliary electrode AE1 and/or the second auxiliary electrode AE2 .
  • the third and fourth auxiliary electrodes AE3 and AE4 may be formed simultaneously with the first and second auxiliary electrodes AE1 and AE2 and/or the first and second alignment electrodes ME1 and ME2 .
  • the present invention is not necessarily limited thereto, and the first and second alignment electrodes ME1 and ME2 , the first and second auxiliary electrodes AE1 and AE2 , and the third and fourth auxiliary electrodes AE3 and AE4 .
  • the order of formation may be variously changed.
  • light emitting devices LD are provided in each of the pixels PXL.
  • the light emitting devices LD may be supplied to the light emitting area of each pixel PXL through an inkjet method, a slit coating method, or other various methods, but is not limited thereto.
  • the light emitting devices LD are then aligned between the first and second alignment electrodes ME1 and ME2 .
  • a first alignment signal (M1 of FIG. 16 ) is applied to the first alignment electrode ME1
  • a second alignment signal (M2 of FIG. 16 ) is applied to the second alignment electrode ME2 .
  • an electric field Em is formed between the first and second alignment electrodes ME1 and ME2 so that the light emitting devices LD supplied to each pixel PXL are connected to the first and second alignment electrodes ME1 and ME2.
  • ME1, ME2 may be aligned.
  • a first auxiliary signal (A1 of FIG. 16 ) is applied to the first auxiliary electrode AE1
  • a second auxiliary signal FIG. 16
  • the third auxiliary signal (A3 in FIG. 16) is applied to the third auxiliary electrode AE3
  • the fourth auxiliary signal (A4 in FIG. 16) is applied to the fourth auxiliary electrode AE4.
  • an electric field (Ea1 of FIG. 17 ) is formed between the first and second auxiliary electrodes AE1 and AE2
  • an electric field (Ea2 of FIG. 17 ) is formed between the third and fourth auxiliary electrodes AE3 and AE4 . ) is formed, so that the light emitting devices LD can be easily arranged in a biased manner.
  • an electric field Em is generated between the first and second alignment electrodes ME1 and ME2 by the alignment signals M1 and M2 during the first period (0 to t1 in FIG. 16 ).
  • the light emitting devices LD may be aligned with a direction between the first and second alignment electrodes ME1 and ME2 by an electric field Em by the alignment signals M1 and M2 .
  • the light emitting elements LD may be aligned in a forward direction such that the first end EP1 faces the second alignment electrode ME2 and the second end EP2 faces the first alignment electrode ME1 .
  • the electric field Em by the alignment signals M1 and M2 is formed in the opposite direction during the second period (t1 to t2 in FIG. 11 ) to form an alignment diagram of the light emitting elements LD is reduced, by applying the auxiliary signals A1 , A2 , A3 , and A4 to the first to fourth auxiliary electrodes AE1 , AE2 , AE3 , and AE4 so that the light emitting elements LD can rotate in the forward direction.
  • Electric fields Ea1 and Ea2 may be formed. That is, since the reverse rotation of the light emitting elements LD during the second period t1 to t2 may be minimized, the deflection alignment efficiency of the light emitting elements LD may be improved.
  • the first auxiliary signal A1 and/or the third auxiliary signal A3 may be configured as a signal having a phase different from that of the first alignment signal M1 .
  • the first auxiliary signal A1 and/or the third auxiliary signal A3 may have the same amplitude as the first alignment signal M1 but a phase difference.
  • the first auxiliary signal A1 may be a signal generated by phase-modulating the first alignment signal M1 by 120° (eg, sequentially phase delaying) using a phase shifter.
  • the third auxiliary signal A3 may be a signal generated by phase-modulating the first alignment signal M1 by 240° using a phase shifter (eg, sequentially delaying the phase).
  • the first auxiliary signal A1 and/or the third auxiliary signal A3 is a positive voltage can be set to
  • the first auxiliary signal A1 is changed from a positive voltage to a negative voltage
  • the third auxiliary signal A3 may be changed from a negative voltage to a positive voltage.
  • the third auxiliary signal A3 may be set to a positive voltage.
  • the first auxiliary signal A1 may be set to a positive voltage.
  • the present invention is not necessarily limited thereto, and the waveforms of the alignment signals M1 and M2 and the auxiliary signals A1, A2, A3, and A4 may be variously changed according to embodiments in consideration of the direction of the electric field. Since the other alignment signals M1 and M2 and the auxiliary signals A1, A2, A3, and A4 have been described above with reference to FIG. 16, overlapping details will be omitted.
  • the display device illustrated in FIG. 14 may be completed by forming the first and second connection electrodes CE1 and CE2 on the light emitting elements LD that are aligned in the bias alignment.
  • the first connection electrode CE1 may be disposed on the second end EP2 of the light emitting devices LD to electrically connect the light emitting devices LD and the first alignment electrode ME1 .
  • the first connection electrode CE1 may be electrically separated from the first auxiliary electrode AE1 and/or the third auxiliary electrode AE3 , but is not limited thereto.
  • the second connection electrode CE2 may be disposed on the first end EP1 of the light emitting devices LD to electrically connect the light emitting devices LD and the second alignment electrode ME2 .
  • the second connection electrode CE2 may be electrically separated from the second auxiliary electrode AE2 and/or the fourth auxiliary electrode AE4 , but is not limited thereto.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치 및 그 제조 방법이 제공된다. 표시 장치는 서로 이격된 제1 정렬 전극 및 제2 정렬 전극, 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자들, 상기 발광 소자의 일측에 배치되고 상기 제1 정렬 전극과 분리된 제1 보조 전극, 및 상기 발광 소자의 타측에 배치되고 상기 제2 정렬 전극과 분리된 제2 보조 전극을 포함하며, 상기 제1 정렬 전극에는 정렬 신호가 인가되고, 상기 제1 보조 전극에는 상기 정렬 신호와 다른 위상의 제1 보조 신호가 인가된다.

Description

표시 장치 및 그 제조 방법
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 발광 소자들의 편향 정렬 효율을 향상시킬 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서로 이격된 제1 정렬 전극 및 제2 정렬 전극, 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자들, 평면상 상기 발광 소자의 제1 측에 배치되고 상기 제1 정렬 전극과 분리된 제1 보조 전극, 및 평면상 상기 발광 소자의 제2 측에 배치되고 상기 제2 정렬 전극과 분리된 제2 보조 전극을 포함하며, 상기 제1 정렬 전극에는 정렬 신호가 인가되고, 상기 제1 보조 전극에는 상기 정렬 신호와 다른 위상의 제1 보조 신호가 인가된다.
상기 제1 보조 전극은 평면상 상기 제1 정렬 전극과 상기 발광 소자들 사이에 배치되고, 상기 제2 보조 전극은 평면상 상기 제2 정렬 전극과 상기 발광 소자들 사이에 배치될 수 있다.
평면상 상기 제1 보조 전극과 상기 발광 소자들 사이에 배치되고, 상기 제1 보조 전극과 분리된 제3 보조 전극, 및 평면상 상기 제2 보조 전극과 상기 발광 소자들 사이에 배치되고, 상기 제2 보조 전극과 분리된 제4 보조 전극을 더 포함할 수 있다.
상기 제1 정렬 전극은 평면상 상기 제1 보조 전극과 상기 발광 소자들 사이에 배치되고, 상기 제2 정렬 전극은 평면상 상기 제2 보조 전극과 상기 발광 소자들 사이에 배치될 수 있다.
평면상 상기 제1 정렬 전극과 상기 발광 소자들 사이에 배치된 제3 보조 전극, 및 평면상 상기 제2 정렬 전극과 상기 발광 소자들 사이에 배치된 제4 보조 전극을 더 포함할 수 있다.
상기 제3 보조 전극은 상기 제1 정렬 전극 및 상기 제1 보조 전극과 전기적으로 분리될 수 있다.
평면상 상기 제1 보조 전극과 상기 제1 정렬 전극 사이에 배치된 제3 보조 전극, 및 평면상 상기 제2 보조 전극과 상기 제2 정렬 전극 사이에 배치된 제4 보조 전극을 더 포함할 수 있다.
상기 제3 보조 전극은 상기 정렬 신호 및 상기 제1 보조 신호와 다른 위상의 제2 보조 신호를 제공받을 수 있다.
상기 제1 보조 전극은 상기 제1 정렬 전극과 동일한 층에 배치될 수 있다.
상기 제1 보조 전극과 상기 제1 정렬 전극 사이에 배치된 절연층을 더 포함할 수 있다.
상기 제1 정렬 전극과 상기 발광 소자들의 일단을 전기적으로 연결하는 제1 연결 전극, 및 상기 제2 정렬 전극과 상기 발광 소자들의 타단을 전기적으로 연결하는 제2 연결 전극을 더 포함할 수 있다.
상기 발광 소자들은 상기 제1 보조 전극 및 상기 제2 보조 전극과 전기적으로 분리될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 서로 이격된 제1 정렬 전극 및 제2 정렬 전극을 형성하는 단계, 상기 제1 정렬 전극 및 상기 제2 정렬 전극과 분리된 제1 보조 전극 및 제2 보조 전극을 형성하는 단계, 및 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 발광 소자들을 정렬하는 단계를 포함하며, 상기 발광 소자들을 정렬하는 단계에서, 상기 제1 정렬 전극에는 정렬 신호가 인가되고 상기 제1 보조 전극에는 상기 정렬 신호와 다른 위상의 제1 보조 신호가 인가될 수 있다.
상기 정렬 신호가 부극성의 전압으로 설정될 때, 상기 제1 보조 신호는 정극성의 전압으로 설정될 수 있다.
상기 발광 소자들을 정렬하는 단계에서, 상기 제2 정렬 전극 및 상기 제2 보조 전극에는 그라운드 전압이 인가될 수 있다.
상기 제1 정렬 전극과 상기 제1 보조 전극은 동시에 형성될 수 있다.
상기 제1 보조 전극 및 상기 제2 보조 전극과 분리된 제3 보조 전극, 및 제4 보조 전극을 형성하는 단계를 더 포함하며, 상기 발광 소자들을 정렬하는 단계에서, 상기 제3 보조 전극에는 상기 정렬 신호 및 상기 제1 보조 신호와 다른 위상의 제2 보조 신호가 인가될 수 있다.
상기 정렬 신호가 부극성의 전압으로 설정되는 기간 동안 상기 제1 보조 신호는 정극성의 전압에서 부극성의 전압으로 변경되고, 상기 제2 보조 신호는 부극성의 전압에서 정극성의 전압으로 변경될 수 있다.
상기 발광 소자들을 정렬하는 단계에서, 상기 제4 보조 전극에는 그라운드 전압이 인가될 수 있다.
상기 제1 보조 전극과 상기 제3 보조 전극은 동시에 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 발광 소자들을 정렬하는 과정에서 정렬 전극들(또는, 정렬 신호)에 의한 전기장이 반대 방향으로 형성되더라도, 보조 전극들(또는, 보조 신호)을 이용하여 발광 소자들이 순방향으로 회전할 수 있도록 전기장을 형성할 수 있다. 따라서, 발광 소자들의 편향 정렬 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 화소를 나타내는 평면도이다.
도 6 내지 도 9는 도 5의 A-A' 선을 기준으로 자른 단면도들이다.
도 10은 일 실시예에 따른 정렬 신호와 보조 신호를 나타낸다.
도 11은 도 10의 정렬 신호와 보조 신호에 따른 전기장을 나타낸다.
도 12는 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 13은 도 12의 B-B' 선을 기준으로 자른 단면도이다.
도 14는 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 15는 도 14의 C-C' 선을 기준으로 자른 단면도이다.
도 16은 일 실시예에 따른 정렬 신호와 보조 신호를 나타낸다.
도 17은 도 16의 정렬 신호와 보조 신호에 따른 전기장을 나타낸다.
도 18은 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 19는 도 18의 D-D' 선을 기준으로 자른 단면도이다.
도 20은 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 21은 도 20의 E-E' 선을 기준으로 자른 단면도이다.
도 22 내지 도 25는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 26 내지 도 29는 다른 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 컨택 전극(14)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 형성될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 한정되는 것은 아니다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
컨택 전극(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 컨택 전극(14)이 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에 별도의 컨택 전극이 더 배치될 수 있다.
컨택 전극(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 컨택 전극(14)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 컨택 전극(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 컨택 전극(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)는 표면에 형성된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 컨택 전극(14)의 표면 상에 직접 배치될 수 있다. 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접한 컨택 전극(14) 및/또는 제2 반도체층(13)의 측부를 노출할 수 있다.
절연막(INF)은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연막(INF)은 이중층으로 구성되며, 상기 이중층을 구성하는 각 층은 서로 상이한 물질을 포함할 수 있다. 이 경우, 절연막(INF)의 이중층을 구성하는 각 층은 서로 다른 공정에 의해 형성될 수 있다. 일 실시예에서, 절연막(INF)은 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면 상에 절연막(INF)이 제공되는 경우, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 연결 전극들 중 적어도 하나의 연결 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 이하에서는, 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름)으로 이루어질 수 있으며, 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 화소들(PXL1), 제2 색의 광을 방출하는 제2 화소들(PXL2), 및 제3 색의 광을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다.
실시예에 따라, 도 4에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 발광부(LSU), 및 발광부(LSU)를 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
발광부(LSU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(LSU)는 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(LSU)를 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광부(LSU)를 구성하는 발광 소자들(LD)의 일 단부는 발광부(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 발광 소자들(LD)의 타 단부는 발광부(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(LSU)으로 공급할 수 있다. 발광부(LSU)로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(LSU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되는 경우, 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들(T1, T2, T3)과 적어도 하나의 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광부(LSU)의 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 드레인 전극)은 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)은 제1 전극(ELT1)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광부(LSU)로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극은 데이터선(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결될 수 있다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 해당 프레임의 데이터 신호(DSj)가 데이터선(Dj)으로 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ELT1)에 연결된 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱선(SLj)에 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결될 수 있다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 연결할 수 있다. 이후, 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전할 수 있다.
한편, 도 4에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 n형 트랜지스터들인 실시예를 개시하였으나, 반드시 이에 제한되는 것은 아니다. 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
또한, 도 4에서는 각각의 발광부(LSU)를 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 각 화소(PXL)의 발광부(LSU)는 적어도 2단의 직렬 구조를 포함하도록 구성될 수도 있다. 이 경우, 각 직렬단을 구성하는 발광 소자들은 적어도 하나의 중간 전극에 의해 서로 직렬 연결될 수 있다.
도 5는 일 실시예에 따른 화소를 나타내는 평면도이다. 도 6 내지 도 9는 도 5의 A-A' 선을 기준으로 자른 단면도들이다.
일 예로, 도 5는 도 3의 화소 유닛(PXU)을 구성하는 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 중 어느 하나일 수 있으며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
각 화소(PXL)는 제1 정렬 전극(ME1)과 제2 정렬 전극(ME2), 발광 소자들(LD), 및 제1 보조 전극(AE1)과 제2 보조 전극(AE2)을 포함할 수 있다.
제1 및 제2 정렬 전극들(ME1, ME2)은 각각 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 서로 이격되어 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 정렬 전극들(ME1, ME2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
제1 및 제2 정렬 전극들(ME1, ME2)은 발광 소자들(LD)의 정렬 단계에서 정렬 신호(또는, 정렬 전압)를 공급받을 수 있다. 이에 따라, 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 전기장이 형성되어 각 화소(PXL)에 공급된 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 정렬될 수 있다.
제1 정렬 전극(ME1)은 제1 컨택홀(CNT1)을 통해 도 4를 참조하여 설명한 제2 전원(VSS)(또는, 제2 전원선(PL2))와 전기적으로 연결되고, 제2 정렬 전극(ME2)은 도 4 등을 참조하여 설명한 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ME1)은 도 4의 제2 전극(ELT2)에 대응되고, 제2 정렬 전극(ME2)은 도 4의 제1 전극(ELT1)에 대응될 수 있다.
발광 소자들(LD)은 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 배치될 수 있다. 발광 소자들(LD)은 제1 및 제2 정렬 전극들(ME1, ME2) 사이에서 방향성을 가지고 정렬될 수 있다. 예를 들어, 발광 소자들(LD)이 순방향으로 편향 정렬되는 경우, 발광 소자들(LD)의 제1 단부(EP1)는 제2 정렬 전극(ME2)과 대향하고, 발광 소자들(LD)의 제2 단부(EP2)는 제1 정렬 전극(ME1)과 대향할 수 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 각 화소(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)에 공급될 수 있다. 이때, 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 소정의 전압이 걸리면, 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 전기장이 형성되어 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
제1 및 제2 보조 전극들(AE1, AE2)은 각각 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 서로 이격되어 배치될 수 있다. 제1 및 제2 보조 전극들(AE1, AE2)은 제1 및 제2 정렬 전극들(ME1, ME2)과 분리되어 이격될 수 있다.
일 실시예에서, 제1 및 제2 보조 전극들(AE1, AE2)은 제1 정렬 전극(ME1)과 제2 정렬 전극(ME2) 사이에 배치될 수 있다. 제1 보조 전극(AE1)은 제1 정렬 전극(ME1)과 발광 소자들(LD) 사이에 배치되고, 제2 보조 전극(AE2)은 제2 정렬 전극(ME2)과 발광 소자들(LD) 사이에 배치될 수 있다. 즉, 제1 보조 전극(AE1)은 발광 소자들(LD)의 일측에 배치되고, 제2 보조 전극(AE2)은 발광 소자들(LD)의 타측에 배치될 수 있다. 예를 들어, 제1 보조 전극(AE1)은 발광 소자들(LD)의 제2 단부(EP2)와 인접하고, 제2 보조 전극(AE2)은 발광 소자들(LD)의 제1 단부(EP1)와 인접할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 보조 전극들(AE1, AE2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
제1 및 제2 보조 전극들(AE1, AE2)의 제1 방향(X축 방향)의 폭은 제1 및 제2 정렬 전극들(ME1, ME2)의 제1 방향(X축 방향)의 폭과 상이할 수 있다. 예를 들어, 제1 및 제2 보조 전극들(AE1, AE2)의 제1 방향(X축 방향)의 폭은 제1 및 제2 정렬 전극들(ME1, ME2)의 제1 방향(X축 방향)의 폭보다 작을 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 및 제2 보조 전극들(AE1, AE2)의 제1 방향(X축 방향)의 폭은 화소(PXL) 내에서 전극들과 발광 소자들(LD)이 배치되는 공간을 고려하여 다양하게 변경될 수 있다.
제1 및 제2 보조 전극들(AE1, AE2)은 발광 소자들(LD)의 정렬 단계에서 보조 신호(또는, 보조 전압)를 공급받을 수 있다. 예를 들어, 제1 및 제2 보조 전극들(AE1, AE2)은 제1 및 제2 정렬 전극들(ME1, ME2)과 전기적으로 분리되어 정렬 신호와 다른 보조 신호를 공급받을 수 있다. 이와 같이, 제1 및 제2 보조 전극들(AE1, AE2)에 보조 신호를 공급하는 경우, 정렬 신호에 의한 전기장의 방향이 바뀌더라도 보조 신호를 이용하여 전기장의 방향을 일정하게 유지할 수 있으므로 발광 소자들(LD)의 편향 정렬 효율을 향상시킬 수 있다. 이에 대한 상세한 설명을 위해 도 10 및 도 11이 참조된다.
도 10은 일 실시예에 따른 정렬 신호와 보조 신호를 나타낸다. 도 11은 도 10의 정렬 신호와 보조 신호에 따른 전기장을 나타낸다.
도 10 및 도 11을 참조하면, 제1 정렬 전극(ME1)에는 제1 정렬 신호(M1)가 공급되고, 제2 정렬 전극(ME2)에는 제2 정렬 신호(M2)가 공급될 수 있다. 예를 들어, 제1 정렬 신호(M1)는 교류 신호이고, 제2 정렬 신호(M2)는 직류 신호일 수 있다. 도 10에서는 제1 정렬 신호(M1)가 비대칭 파형의 교류 신호이고, 제2 정렬 신호(M2)가 그라운드 전위를 갖는 직류 신호인 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 정렬 전극들(ME1, ME2)에 소정의 정렬 신호(M1, M2)가 공급되는 경우, 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 전기장(Em)이 형성되면서, 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 이때, 정렬 신호(M1, M2)에 의한 전기장(Em)의 방향은 주기적으로 전환될 수 있다. 예를 들어, 도 11에서 전기장(E)의 부호는 전기장의 방향을 의미하며, 정렬 신호(M1, M2)에 의한 전기장(Em)은 제1 시점(t1)을 기준으로 반대 방향으로 바뀔 수 있다. 이와 같이, 전기장(Em)의 방향이 바뀌는 경우, 전기장(Em)이 형성되는 방향에 따라 발광 소자들(LD)의 회전 방향이 달라질 수 있다. 예를 들어, 제1 기간(0~t1)에는 발광 소자들(LD)이 순방향으로 회전하여 순방향으로 정렬되고, 제2 기간(t1~t2)에는 반대 방향으로 전기장(Em)이 형성되어 발광 소자들(LD)이 역방향으로 회전하여 발광 소자들(LD)의 정렬도가 저하될 수 있다. 이에, 일 실시예에 따른 표시 장치는 제1 및 제2 보조 전극들(AE1, AE2)에 보조 신호(A1, A2)를 공급하여 제2 기간(t1~t2) 동안 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화할 수 있다.
제1 보조 전극(AE1)에는 제1 보조 신호(A1)가 공급되고, 제2 보조 전극(AE2)에는 제2 보조 신호(A2)가 공급될 수 있다. 제1 및 제2 보조 전극들(AE1, AE2)에 소정의 보조 신호(A1, A2)가 공급되는 경우, 제1 및 제2 보조 전극들(AE1, AE2) 사이에 전기장(Ea)이 형성되면서, 발광 소자들(LD)이 회전하여 정렬될 수 있다.
상술한 바와 같이, 제2 기간(t1~t2) 동안 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되어 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화하기 위해, 제1 보조 신호(A1)는 제1 정렬 신호(M1)와 다른 위상의 신호로 구성될 수 있다. 예를 들어, 제1 보조 신호(A1)는 제1 정렬 신호(M1)와 동일한 진폭을 가지되 위상 차이를 가지는 신호일 수 있다. 예를 들어, 제1 보조 신호(A1)는 페이즈 쉬프터(phase shifter)를 이용해 제1 정렬 신호(M1)를 180° 위상 변조하여(일 예로, 순차적으로 위상 지연하여) 생성된 신호일 수 있다. 예를 들어, 제2 기간(t1~t2) 동안 제1 정렬 신호(M1)가 부극성의 전압으로 설정될 때, 제1 보조 신호(A1)는 정극성의 전압으로 설정될 수 있다. 이에 따라, 제2 기간(t1~t2) 동안 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되더라도, 보조 신호(A1, A2)를 이용하여 발광 소자들(LD)이 순방향으로 회전할 수 있도록 전기장(Ea)을 형성할 수 있다.
일 실시예에서, 제1 보조 신호(A1)는 교류 신호이고, 제2 보조 신호(A2)는 직류 신호일 수 있다. 제1 보조 신호(A1)는 비대칭 파형의 교류 신호이고, 제2 보조 신호(A2)가 그라운드 전위를 갖는 직류 신호일 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제2 기간(t1~t2) 동안 제1 보조 신호(A1)가 0에서 최대값으로 변하는 시간과 제1 보조 신호(A1)가 0에서 최소값으로 변하는 시간이 다를 수 있다. 이와 같이, 비대칭 파형의 보조 신호(A1, A2)가 인가되는 경우, 보조 신호(A1, A2)에 의한 전기장(Ea)의 세기와 방향이 비대칭적으로 형성될 수 있다. 따라서, 도 11에 도시된 바와 같이, 제2 기간(t1~t2) 동안 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되더라도, 비대칭 파형의 보조 신호(A1, A2)를 인가하여 전기장(Ea)의 방향과 세기를 조절함으로써 발광 소자들(LD)이 순방향으로 회전할 수 있도록 전기장(Ea)을 형성할 수 있다. 즉, 제2 기간(t1~t2) 동안 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화할 수 있으므로, 발광 소자들(LD)의 편향 정렬 효율을 향상시킬 수 있다.
다시 도 5를 참조하면, 일 실시예에 따른 화소(PXL)는 정렬 전극들(ME1, ME2)과 발광 소자들(LD)을 전기적으로 연결하는 연결 전극들(CE1, CE2)을 더 포함할 수 있다. 제1 연결 전극(CE1)은 제1 정렬 전극(ME1) 및 발광 소자들(LD)의 제2 단부(EP2) 상에 배치되어 제1 정렬 전극(ME1) 및 발광 소자들(LD)의 제2 단부(EP2)와 접할 수 있다. 즉, 제1 연결 전극(CE1)은 제1 정렬 전극(ME1)과 발광 소자들(LD)을 전기적으로 연결할 수 있다. 제2 연결 전극(CE2)은 제2 정렬 전극(ME2) 및 발광 소자들(LD)의 제1 단부(EP1) 상에 배치되어 제2 정렬 전극(ME2) 및 발광 소자들(LD)의 제1 단부(EP1)와 접할 수 있다. 즉, 제2 연결 전극(CE2)은 제2 정렬 전극(ME2)과 발광 소자들(LD)을 전기적으로 연결할 수 있다. 제1 및 제2 연결 전극들(CE1, CE2)은 제2 방향(Y축 방향)을 따라 연장할 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 화소(PXL)는 제1 및 제2 정렬 전극들(ME1, ME2)과 적어도 부분적으로 중첩하는 뱅크 패턴들(BNP)을 더 포함할 수 있다. 뱅크 패턴들(BNP)은 각 화소(PXL) 내에서 서로 이격되어 배치되며, 제1 및 제2 정렬 전극들(ME1, ME2) 각각의 일 영역을 표시 패널(PNL)의 전면 방향 즉, 제3 방향(Z축 방향)으로 돌출시킬 수 있다.
이하에서는 도 6 내지 도 9를 참조하여, 발광 소자(LD)를 중심으로 각 화소(PXL)의 단면 구조에 대해 상세히 설명한다. 도 6 내지 도 9에서는 화소 회로(PXC)를 구성하는 다양한 회로 소자들 중 트랜지스터(T)(일 예로, 도 4의 제1 트랜지스터(T1))를 도시한다. 이하에서, 제1 트랜지스터(T1)를 구분하여 명기할 필요가 없을 경우에는 제1 트랜지스터(T1)에 대해서도 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터들(T)의 구조 및/또는 층별 위치 등이 도 6 내지 도 9에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다. 또한, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)를 구성하는 트랜지스터들(T) 중 적어도 하나가 나머지 트랜지스터들(T)과는 상이한 단면 구조를 가지거나, 및/또는 상이한 층에 배치될 수도 있다.
도 6을 참조하면, 화소(PXL) 및 이를 구비한 표시 장치는 기판(SUB), 기판(SUB) 상에 배치된 회로층(PCL), 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 회로층(PCL)은 각 화소(PXL)의 화소 회로(PXC)를 구성하는 트랜지스터들(T)과 회로 소자들 사이에 배치된 절연층들을 포함할 수 있다.
구체적으로, 기판(SUB)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
트랜지스터(T)는 각각 반도체 패턴(SCP), 게이트 전극(GAT), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 한편, 도 6에서는 트랜지스터(T)가 반도체 패턴(SCP)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체 패턴(SCP)과 통합되어 구성될 수도 있다.
기판(SUB) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 각각 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체일 수 있다.
반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GAT)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 게이트 전극(GAT)이 배치될 수 있다. 게이트 전극(GAT)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다.
게이트 전극(GAT) 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 게이트 전극(GAT)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 제1 층간 절연층(ILD1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제1 및 제2 트랜지스터 전극들(TE1, TE2)이 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2) 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 제2 층간 절연층(ILD2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 층간 절연층(ILD2) 상에는 전원선(PL) 및/또는 브릿지 패턴(BRP)이 배치될 수 있다. 전원선(PL)은 브릿지 패턴(BRP)과 동일한 도전층으로 이루어질 수 있다. 즉, 전원선(PL)과 브릿지 패턴(BRP)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 전원선(PL)은 도 4를 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다. 브릿지 패턴(BRP)은 제2 층간 절연층(ILD2)을 관통하는 컨택홀을 통해 제2 트랜지스터 전극(TE2)과 전기적으로 연결될 수 있다.
트랜지스터들(T)을 비롯한 회로 소자들 상부에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 보호층(PSV)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 보호층(PSV)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
회로층(PCL)의 보호층(PSV) 상에는 표시층(DPL)이 배치될 수 있다. 표시층(DPL)은 뱅크 패턴(BNP), 제1 및 제2 정렬 전극들(ME1, ME2), 발광 소자들(LD), 제1 및 제2 보조 전극들(AE1, AE2), 및 제1 및 제2 연결 전극들(CE1, CE2)을 포함할 수 있다.
보호층(PSV) 상에는 뱅크 패턴(BNP)이 배치될 수 있다. 뱅크 패턴(BNP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴(BNP)은 기판(SUB) 상에서 제3 방향(Z축 방향)으로 돌출된 형상을 가질 수 있다. 또한, 뱅크 패턴(BNP)은 기판(SUB)에 대하여 소정의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴(BNP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 뱅크 패턴(BNP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
뱅크 패턴(BNP)의 상부에 배치되는 전극들 및 절연층들은 뱅크 패턴(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 뱅크 패턴(BNP) 상에 배치되는 제1 및 제2 정렬 전극들(ME1, ME2)은 뱅크 패턴(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이에 따라, 뱅크 패턴(BNP)은 상부에 제공된 제1 및 제2 정렬 전극들(ME1, ME2)과 함께 발광 소자들(LD)로부터 방출되는 광을 화소(PXL)의 전면 방향, 즉 제3 방향(Z축 방향)으로 유도하여 표시 패널(PNL)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
뱅크 패턴(BNP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 뱅크 패턴(BNP)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴(BNP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
보호층(PSV)과 뱅크 패턴(BNP) 상에는 제1 및 제2 정렬 전극들(ME1, ME2)이 배치될 수 있다. 제1 및 제2 정렬 전극들(ME1, ME2)은 서로 이격되도록 배치될 수 있다. 제1 및 제2 정렬 전극들(ME1, ME2)은 상술한 바와 같이 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 전기장이 형성되어 각 화소들(PXL)에 공급된 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 정렬될 수 있다.
제1 정렬 전극(ME1)은 보호층(PSV)을 관통하는 제1 컨택홀(CNT1)을 통해 전원선(PL)과 전기적으로 연결될 수 있다. 제2 정렬 전극(ME2)은 보호층(PSV)을 관통하는 제2 컨택홀(CNT2)을 통해 브릿지 패턴(BRP)과 전기적으로 연결되고, 이를 통해 제2 트랜지스터 전극(TE2)과 전기적으로 연결될 수 있다.
제1 및 제2 정렬 전극들(ME1, ME2)은 각각 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ME1, ME2)은 각각 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
보호층(PSV) 상에는 제1 및 제2 보조 전극들(AE1, AE2)이 배치될 수 있다. 일 실시예에서, 제1 및 제2 보조 전극들(AE1, AE2)은 제1 및 제2 정렬 전극들(ME1, ME2)과 동일한 층에 배치될 수 있다. 즉, 제1 및 제2 보조 전극들(AE1, AE2)은 제1 및 제2 정렬 전극들(ME1, ME2)과 동일한 도전층으로 이루어질 수 있다. 제1 및 제2 보조 전극들(AE1, AE2)과 제1 및 제2 정렬 전극들(ME1, ME2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
한편, 제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2)의 단면 배치가 이에 제한되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
예를 들어, 제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2)은 서로 다른 층에 배치될 수 있다. 도 7에 도시된 바와 같이, 보호층(PSV) 상에 제1 및 제2 정렬 전극들(ME1, ME2)이 배치되고, 제1 및 제2 정렬 전극들(ME1, ME2) 상에 제1 및 제2 보조 전극들(AE1, AE2)이 배치될 수 있다. 또는, 도 8에 도시된 바와 같이, 보호층(PSV) 상에 제1 및 제2 보조 전극들(AE1, AE2)이 배치되고, 제1 및 제2 보조 전극들(AE1, AE2) 상에 제1 및 제2 정렬 전극들(ME1, ME2)이 배치될 수 있다. 이와 같이, 제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2)이 서로 다른 도전층으로 이루어지는 경우, 제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2) 사이에는 제2 절연층(INS2)이 더 배치될 수 있다. 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 제1 절연층(INS1) 상에서 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 배치될 수 있다. 또한, 발광 소자들(LD)은 제1 절연층(INS1) 상에서 제1 및 제2 보조 전극들(AE1, AE2) 사이에 배치될 수 있다.
발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소들(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 화소들(PXL)의 발광 영역에 제공될 수 있다. 발광 소자들(LD)을 정렬하는 과정에서, 제1 및 제2 정렬 전극들(ME1, ME2)을 통해 정렬 신호를 공급하게 되면, 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 전기장이 형성되면서, 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 이때, 정렬 신호에 의한 전기장이 반대 방향으로 형성되더라도, 제1 및 제2 보조 전극들(AE1, AE2)을 통해 보조 신호를 공급하여 발광 소자들(LD)이 순방향으로 회전할 수 있도록 전기장을 형성할 수 있다. 즉, 제1 및 제2 보조 전극들(AE1, AE2)을 이용하여 발광 소자들(LD)의 편향 정렬 효율을 향상시킬 수 있음은 앞서 설명한 바와 같다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
발광 소자들(LD) 상에는 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 발광 소자들(LD) 상에 부분적으로 배치될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제3 절연층(INS3)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제3 절연층(INS3)은 발광 소자들(LD) 상에 배치되되, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제3 절연층(INS3)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 제1 및 제2 연결 전극들(CE1, CE2)이 배치될 수 있다. 제1 연결 전극(CE1)은 발광 소자(LD)의 제2 단부(EP2) 상에 배치될 수 있다. 제1 연결 전극(CE1)은 제3 절연층(INS3)에 의해 노출된 발광 소자(LD)의 제2 단부(EP2)와 접할 수 있다. 또한, 제1 연결 전극(CE1)은 제1 정렬 전극(ME1) 상에 배치될 수 있다. 제1 연결 전극(CE1)은 제1 절연층(INS1)에 의해 노출된 제1 정렬 전극(ME1)과 접할 수 있다. 즉, 제1 연결 전극(CE1)은 발광 소자(LD)와 제1 정렬 전극(ME1)을 전기적으로 연결할 수 있다. 또한, 제1 연결 전극(CE1)은 제1 보조 전극(AE1)과 전기적으로 분리될 수 있다. 이에 따라, 제1 보조 전극(AE1)은 제1 정렬 전극(ME1) 및/또는 발광 소자들(LD)과 전기적으로 분리될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 연결 전극(CE2)은 발광 소자(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 제2 연결 전극(CE2)은 제3 절연층(INS3)에 의해 노출된 발광 소자(LD)의 제1 단부(EP1)와 접할 수 있다. 또한, 제2 연결 전극(CE2)은 제2 정렬 전극(ME2) 상에 배치될 수 있다. 제2 연결 전극(CE2)은 제1 절연층(INS1)에 의해 노출된 제2 정렬 전극(ME2)과 접할 수 있다. 즉, 제2 연결 전극(CE2)은 발광 소자(LD)와 제2 정렬 전극(ME2)을 전기적으로 연결할 수 있다. 또한, 제2 연결 전극(CE2)은 제2 보조 전극(AE2)과 전기적으로 분리될 수 있다. 이에 따라, 제2 보조 전극(AE2)은 제2 정렬 전극(ME2) 및/또는 발광 소자들(LD)과 전기적으로 분리될 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 제1 및 제2 연결 전극들(CE1, CE2)은 서로 동일한 층에 배치될 수 있다. 즉, 제1 및 제2 연결 전극들(CE1, CE2)은 동일한 도전층으로 이루어질 수 있다. 제1 및 제2 연결 전극들(CE1, CE2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
다른 실시예에서, 제1 및 제2 연결 전극들(CE1, CE2)은 서로 다른 층에 배치될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제3 절연층(INS3) 상에 제1 연결 전극(CE1)이 배치되고, 제1 연결 전극(CE1) 상에 제2 연결 전극(CE2)이 배치될 수 있다. 이와 같이, 제1 및 제2 연결 전극들(CE1, CE2)이 다른 도전층으로 구성되는 경우, 제1 연결 전극(CE1)과 제2 연결 전극(CE2) 사이에는 제4 절연층(INS4)이 더 배치될 수 있다. 제4 절연층(INS4)은 제1 연결 전극(CE1)을 커버하되, 발광 소자(LD)의 제1 단부(EP1)를 노출할 수 있다. 제4 절연층(INS4)에 의해 노출된 발광 소자(LD)의 제1 단부(EP1) 상에는 제2 연결 전극(CE2)이 배치될 수 있다. 이와 같이, 서로 다른 도전층으로 이루어진 연결 전극들(CE1, CE2) 사이에 제4 절연층(INS4)이 배치되는 경우, 제3 절연층(INS3)에 의해 연결 전극들(CE1, CE2)이 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있다.
제1 및 제2 연결 전극들(CE1, CE2)은 각각 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 연결 전극들(CE1, CE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide)를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 제1 및 제2 연결 전극들(CE1, CE2)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 및 제2 연결 전극들(CE1, CE2) 상에는 제5 절연층(INS5)이 배치될 수 있다. 제5 절연층(INS5)은 하부에 배치된 제1 및 제2 연결 전극들(CE1, CE2), 발광 소자들(LD), 제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2)을 커버할 수 있다. 제5 절연층(INS5)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
상술한 일 실시예에 따른 표시 장치에 의하면, 정렬 전극들(ME1, ME2)에 공급되는 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되더라도, 보조 전극들(AE1, AE2)을 통해 보조 신호(A1, A2)를 공급하여 발광 소자들(LD)이 순방향으로 회전할 수 있도록 전기장(Ea)을 형성할 수 있다. 즉, 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되는 기간 동안 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화할 수 있으므로, 발광 소자들(LD)의 편향 정렬 효율을 향상시킬 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 12는 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 13은 도 12의 B-B' 선을 기준으로 자른 단면도이다. 이하에서는 설명의 편의를 위해 회로층(PCL)을 단면도에서 생략하였다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 표시 장치는 정렬 전극들(ME1, ME2)이 보조 전극들(AE1, AE2) 사이에 배치된다는 점에서 도 1 내지 도 11의 실시예와 구별된다.
구체적으로, 제1 및 제2 정렬 전극들(ME1, ME2)은 제1 보조 전극(AE1)과 제2 보조 전극(AE2) 사이에 배치될 수 있다. 예를 들어, 제1 및 제2 정렬 전극들(ME1, ME2)은 각각 제1 보조 전극(AE1)과 제2 보조 전극(AE2) 사이에서 발광 소자들(LD)의 일측 및 타측에 배치될 수 있다. 예를 들어, 제1 정렬 전극(ME1)은 제1 보조 전극(AE1)과 발광 소자들(LD) 사이에 배치되고, 제2 정렬 전극(ME2)은 제2 보조 전극(AE2)과 발광 소자들(LD) 사이에 배치될 수 있다. 제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2)은 서로 분리되어 이격될 수 있다.
제1 및 제2 보조 전극들(AE1, AE2)은 뱅크 패턴들(BNP)과 적어도 부분적으로 중첩할 수 있다. 예를 들어, 제1 및 제2 보조 전극들(AE1, AE2)은 뱅크 패턴들(BNP) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 보조 전극들(AE1, AE2)은 제1 및 제2 정렬 전극들(ME1, ME2)과 동일한 층에 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 7 및 도 8을 참조하여 설명한 바와 같이 제1 및 제2 보조 전극들(AE1, AE2)과 제1 및 제2 정렬 전극들(ME1, ME2)은 서로 다른 도전층으로 구성될 수 있다.
이외 정렬 전극들(ME1, ME2)과 보조 전극들(AE1, AE2)에 대한 상세한 설명은 도 1 내지 도 11을 참조하여 상술한 바 있으므로, 중복되는 내용은 생략한다.
도 14는 또 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 15는 도 14의 C-C' 선을 기준으로 자른 단면도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 표시 장치는 제3 보조 전극(AE3) 및 제4 보조 전극(AE4)을 더 포함한다는 점에서 도 1 내지 도 11의 실시예와 구별된다.
구체적으로, 제3 및 제4 보조 전극들(AE3, AE4)은 각각 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 서로 이격되어 배치될 수 있다. 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 보조 전극들(AE1, AE2) 및/또는 제1 및 제2 정렬 전극들(ME1, ME2)과 분리되어 이격될 수 있다. 즉, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 보조 전극들(AE1, AE2) 및/또는 제1 및 제2 정렬 전극들(ME1, ME2)과 전기적으로 분리될 수 있다.
일 실시예에서, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 정렬 전극(ME1)과 제2 정렬 전극(ME2) 사이에 배치될 수 있다. 또한, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 보조 전극(AE1)과 제2 보조 전극(AE2) 사이에 배치될 수 있다. 제3 보조 전극(AE3)은 제1 보조 전극(AE1)과 발광 소자들(LD) 사이에 배치되고, 제4 보조 전극(AE4)은 제2 보조 전극(AE2)과 발광 소자들(LD) 사이에 배치될 수 있다. 즉, 제3 보조 전극(AE3)은 발광 소자들(LD)의 일측에 배치되고, 제4 보조 전극(AE4)은 발광 소자들(LD)의 타측에 배치될 수 있다. 예를 들어, 제3 보조 전극(AE3)은 발광 소자들(LD)의 제2 단부(EP2)와 인접하고, 제4 보조 전극(AE4)은 발광 소자들(LD)의 제1 단부(EP1)와 인접할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제3 및 제4 보조 전극들(AE3, AE4)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
제3 및 제4 보조 전극들(AE3, AE4)의 제1 방향(X축 방향)의 폭은 제1 및 제2 정렬 전극들(ME1, ME2)의 제1 방향(X축 방향)의 폭과 상이할 수 있다. 예를 들어, 제3 및 제4 보조 전극들(AE3, AE4)의 제1 방향(X축 방향)의 폭은 제1 및 제2 정렬 전극들(ME1, ME2)의 제1 방향(X축 방향)의 폭보다 작을 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 제3 및 제4 보조 전극들(AE3, AE4)의 제1 방향(X축 방향)의 폭은 제1 및 제2 보조 전극들(AE1, AE2)의 제1 방향(X축 방향)의 폭과 실질적으로 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제3 및 제4 보조 전극들(AE3, AE4)의 제1 방향(X축 방향)의 폭은 화소(PXL) 내에서 전극들과 발광 소자들(LD)이 배치되는 공간을 고려하여 다양하게 변경될 수 있다.
제3 및 제4 보조 전극들(AE3, AE4)은 보호층(PSV) 상에 배치될 수 있다. 제3 및 제4 보조 전극들(AE3, AE4)은 보호층(PSV)과 제1 절연층(INS1) 사이에 배치될 수 있다. 예를 들어, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 보조 전극들(AE1, AE2)과 동일한 층에 배치될 수 있다. 즉, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 보조 전극들(AE1, AE2)과 동일한 도전층으로 이루어질 수 있다. 제3 및 제4 보조 전극들(AE3, AE4)과 제1 및 제2 보조 전극들(AE1, AE2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 보조 전극들(AE1, AE2)과 다른 도전층으로 구성되고, 제3 및 제4 보조 전극들(AE3, AE4)과 제1 및 제2 보조 전극들(AE1, AE2) 사이에 절연층이 배치될 수 있다.
또한, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 정렬 전극들(ME1, ME2)과 동일한 층에 배치될 수 있다. 즉, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 정렬 전극들(ME1, ME2)과 동일한 도전층으로 이루어질 수 있다. 제3 및 제4 보조 전극들(AE3, AE4)과 제1 및 제2 정렬 전극들(ME1, ME2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 정렬 전극들(ME1, ME2)과 다른 도전층으로 구성되고, 제3 및 제4 보조 전극들(AE3, AE4)과 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 절연층이 배치될 수 있다. 즉, 제3 및 제4 보조 전극들(AE3, AE4)의 단면 배치는 다양하게 변경될 수 있다.
제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 보조 전극들(AE1, AE2)과 함께 발광 소자들(LD)의 정렬 단계에서 보조 신호(또는, 보조 전압)를 공급받을 수 있다. 예를 들어, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 보조 전극들(AE1, AE2)과 전기적으로 분리되어 서로 다른 보조 신호를 공급받을 수 있다. 이에 대한 상세한 설명을 위해 도 16 및 도 17이 참조된다.
도 16은 일 실시예에 따른 정렬 신호와 보조 신호를 나타낸다. 도 17은 도 16의 정렬 신호와 보조 신호에 따른 전기장을 나타낸다.
도 16 및 도 17을 참조하면, 제1 정렬 전극(ME1)에는 제1 정렬 신호(M1)가 공급되고, 제2 정렬 전극(ME2)에는 제2 정렬 신호(M2)가 공급될 수 있다. 예를 들어, 제1 정렬 신호(M1)는 교류 신호이고, 제2 정렬 신호(M2)는 직류 신호일 수 있다. 도 16에서는 제1 정렬 신호(M1)가 비대칭 파형의 교류 신호이고, 제2 정렬 신호(M2)가 그라운드 전위를 갖는 직류 신호인 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 정렬 전극들(ME1, ME2)에 소정의 정렬 신호(M1, M2)가 공급되는 경우, 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 전기장(Em)이 형성되면서, 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 이때, 정렬 신호(M1, M2)에 의한 전기장(Em)의 방향이 주기적으로 전환될 수 있으며, 전기장(Em)의 방향에 따라 발광 소자들(LD)의 회전 방향이 달라질 수 있다. 예를 들어, 제1 기간(0~t1)에는 발광 소자들(LD)이 순방향으로 회전하여 순방향으로 정렬되고, 제2 기간(t1~t2)에는 전기장(Em)의 방향이 반대로 형성되어 발광 소자들(LD)이 역방향으로 회전하여 발광 소자들(LD)의 정렬도가 저하될 수 있다. 이에, 일 실시예에 따른 표시 장치는 제1 내지 제4 보조 전극들(AE1, AE2, AE3, AE4)에 보조 신호(A1, A2, A3, A4)을 공급하여 제2 기간(t1~t2) 동안 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화할 수 있다.
제1 보조 전극(AE1)에는 제1 보조 신호(A1)가 공급되고, 제2 보조 전극(AE2)에는 제2 보조 신호(A2)가 공급될 수 있다. 또한, 제3 보조 전극(AE3)에는 제3 보조 신호(A3)가 공급되고, 제4 보조 전극(AE4)에는 제4 보조 신호(A4)가 공급될 수 있다.
예를 들어, 제1 보조 신호(A1) 및/또는 제3 보조 신호(A3)는 교류 신호이고, 제2 보조 신호(A2) 및/또는 제4 보조 신호(A4)는 직류 신호일 수 있다. 도 16에서는 제1 보조 신호(A1) 및/또는 제3 보조 신호(A3)가 비대칭 파형의 교류 신호이고, 제2 보조 신호(A2) 및/또는 제4 보조 신호(A4)가 그라운드 전위를 갖는 직류 신호인 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 보조 전극들(AE1, AE2)에 소정의 보조 신호(A1, A2)가 공급되는 경우, 제1 및 제2 보조 전극들(AE1, AE2) 사이에 전기장(Ea1)이 형성되면서, 발광 소자들(LD)이 회전하여 정렬될 수 있다. 아울러, 제3 및 제4 보조 전극들(AE3, AE4)에 소정의 보조 신호(A3, A4)가 공급되는 경우, 제3 및 제4 보조 전극들(AE3, AE4) 사이에 전기장(Ea2)이 형성되면서, 발광 소자들(LD)이 회전하여 정렬될 수 있다. 상술한 바와 같이, 제2 기간(t1~t2)에 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되어 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화하기 위해, 제1 보조 신호(A1)와 제3 보조 신호(A3)는 제1 정렬 신호(M1)와 다른 위상의 신호로 구성될 수 있다. 예를 들어, 제1 보조 신호(A1) 및/또는 제3 보조 신호(A3)는 제1 정렬 신호(M1)와 동일한 진폭을 가지되 위상 차이를 가지는 신호일 수 있다. 예를 들어, 제1 보조 신호(A1)는 페이즈 쉬프터(phase shifter)를 이용해 제1 정렬 신호(M1)를 120° 위상 변조하여(일 예로, 순차적으로 위상 지연하여) 생성된 신호일 수 있다. 또한, 제3 보조 신호(A3)는 페이즈 쉬프터(phase shifter)를 이용해 제1 정렬 신호(M1)를 240° 위상 변조하여(일 예로, 순차적으로 위상 지연하여) 생성된 신호일 수 있다. 일 예로, 제2 기간(t1~t2) 동안 제1 정렬 신호(M1)가 부극성의 전압으로 설정될 때, 제1 보조 신호(A1) 및/또는 제3 보조 신호(A3)는 정극성의 전압으로 설정될 수 있다. 일 예로, 제2 기간(t1~t2) 동안 제1 정렬 신호(M1)가 부극성의 전압으로 설정될 때, 제1 보조 신호(A1)는 정극성의 전압에서 부극성의 전압으로 변경되고, 제3 보조 신호(A3)는 부극성의 전압에서 정극성의 전압으로 변경될 수 있다. 일 예로, 제2 기간(t1~t2) 동안 제1 보조 신호(A1)가 부극성의 전압으로 설정되더라도, 제3 보조 신호(A3)는 정극성의 전압으로 설정될 수 있다. 또한, 제2 기간(t1~t2) 동안 제3 보조 신호(A3)가 부극성의 전압으로 설정되더라도, 제1 보조 신호(A1)는 정극성의 전압으로 설정될 수 있다. 이에 따라, 제2 기간(t1~t2) 동안 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되더라도, 보조 신호(A1, A2, A3, A4)을 이용하여 발광 소자들(LD)이 순방향으로 회전할 수 있도록 전기장(Ea1, Ea2)을 형성할 수 있다. 따라서, 제2 기간(t1~t2) 동안 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화할 수 있으므로, 발광 소자들(LD)의 편향 정렬 효율을 향상시킬 수 있다.
도 18은 또 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 19는 도 18의 D-D' 선을 기준으로 자른 단면도이다.
도 18 및 도 19를 참조하면, 본 실시예에 따른 표시 장치는 정렬 전극들(ME1, ME2)이 보조 전극들(AE1, AE2, AE3, AE4) 사이에 배치된다는 점에서 도 14 내지 도 17의 실시예와 구별된다.
구체적으로, 제1 및 제2 정렬 전극들(ME1, ME2)은 제1 및 제2 보조 전극들(AE1, AE2) 사이에 배치될 수 있다. 제1 정렬 전극(ME1)은 제1 보조 전극(AE1)과 제3 보조 전극(AE3) 사이에 배치되고, 제2 정렬 전극(ME2)은 제2 보조 전극(AE2)과 제4 보조 전극(AE4) 사이에 배치될 수 있다.
또한, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 배치될 수 있다. 제3 보조 전극(AE3)은 제1 정렬 전극(ME1)과 발광 소자들(LD) 사이에 배치되고, 제4 보조 전극(AE4)은 제2 정렬 전극(ME2)과 발광 소자들(LD) 사이에 배치될 수 있다.
이외 정렬 전극들(ME1, ME2)과 보조 전극들(AE1, AE2, AE3, AE4)에 대한 상세한 설명은 도 1 내지 도 17을 참조하여 상술한 바 있으므로, 중복되는 내용은 생략한다.
도 20은 또 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 21은 도 20의 E-E' 선을 기준으로 자른 단면도이다.
도 20 및 도 21을 참조하면, 본 실시예에 따른 표시 장치는 정렬 전극들(ME1, ME2)이 보조 전극들(AE1, AE2, AE3, AE4)과 발광 소자들(LD) 사이에 배치된다는 점에서 도 14 내지 도 19의 실시예와 구별된다.
구체적으로, 제1 및 제2 보조 전극들(AE1, AE2) 사이에는 제3 및 제4 보조 전극들(AE3, AE4)이 배치되고, 제3 및 제4 보조 전극들(AE3, AE4) 사이에는 제1 및 제2 정렬 전극들(ME1, ME2)이 배치될 수 있다. 즉, 제3 보조 전극(AE3)은 제1 보조 전극(AE1)과 제1 정렬 전극(ME1) 사이에 배치되고, 제4 보조 전극(AE4)은 제2 보조 전극(AE2)과 제2 정렬 전극(ME2) 사이에 배치될 수 있다. 또한, 제1 정렬 전극(ME1)은 제3 보조 전극(AE3)과 발광 소자들(LD) 사이에 배치되고, 제2 정렬 전극(ME2)은 제4 보조 전극(AE4)과 발광 소자들(LD) 사이에 배치될 수 있다.
이외 정렬 전극들(ME1, ME2)과 보조 전극들(AE1, AE2, AE3, AE4)에 대한 상세한 설명은 도 1 내지 도 17을 참조하여 상술한 바 있으므로, 중복되는 내용은 생략한다.
계속해서, 상술한 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 22 내지 도 25는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다. 도 22 내지 도 25는 도 5의 표시 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 5와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 22를 참조하면, 먼저 뱅크 패턴(BNP) 상에 서로 이격된 제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2)을 형성한다.
뱅크 패턴(BNP)은 적어도 하나의 유기 물질 및/또는 무기 물질로 형성될 수 있다. 일 예로, 뱅크 패턴(BNP)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질로 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴(BNP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질로 형성될 수도 있다.
제1 및 제2 정렬 전극들(ME1, ME2)은 뱅크 패턴(BNP)과 적어도 부분적으로 중첩하도록 형성될 수 있다. 제1 및 제2 정렬 전극들(ME1, ME2)은 제1 방향(X축 방향)으로 서로 분리되어 형성될 수 있다.
제1 및 제2 보조 전극들(AE1, AE2)은 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 형성될 수 있다. 제1 및 제2 보조 전극들(AE1, AE2)은 제1 정렬 전극(ME1) 및/또는 제2 정렬 전극(ME2)과 분리되어 형성될 수 있다.
제1 및 제2 보조 전극들(AE1, AE2)은 제1 및 제2 정렬 전극들(ME1, ME2)과 동시에 형성될 수 있다. 이 경우, 마스크 수를 저감할 수 있으므로 표시 장치의 제조 공정을 간소화할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 정렬 전극들(ME1, ME2)과 제1 및 제2 보조 전극들(AE1, AE2)의 형성 순서는 다양하게 변경될 수 있다. 예를 들어, 제1 및 제2 정렬 전극들(ME1, ME2)을 먼저 형성하고, 제1 및 제2 정렬 전극들(ME1, ME2) 상에 절연층을 형성한 후, 상기 절연층 상에 제1 및 제2 보조 전극들(AE1, AE2)을 형성할 수 있다. 또는, 제1 및 제2 보조 전극들(AE1, AE2)을 먼저 형성하고, 제1 및 제2 보조 전극들(AE1, AE2) 상에 절연층을 형성한 후, 상기 절연층 상에 제1 및 제2 정렬 전극들(ME1, ME2)을 형성할 수도 있다.
도 23을 참조하면, 이어서 각 화소들(PXL) 내에 발광 소자들(LD)을 제공한다. 발광 소자들(LD)은 서로 이격된 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 공급될 수 있다. 또한, 발광 소자들(LD)은 서로 이격된 제1 및 제2 보조 전극들(AE1, AE2) 사이에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역에 공급될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 24 및 도 25를 참조하면, 이어서 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 발광 소자들(LD)을 정렬한다. 발광 소자들(LD)을 정렬하는 과정에서 제1 정렬 전극(ME1)에는 제1 정렬 신호(도 10의 M1)가 인가되고, 제2 정렬 전극(ME2)에는 제2 정렬 신호(도 10의 M2)가 인가될 수 있다. 이에 따라, 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 전기장(Em)이 형성되어 각 화소(PXL)에 공급된 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 정렬될 수 있다.
또한, 발광 소자들(LD)을 정렬하는 과정에서 제1 보조 전극(AE1)에는 제1 보조 신호(도 10의 A1)가 인가되고, 제2 보조 전극(AE2)에는 제2 보조 신호(도 10의 A2)가 인가될 수 있다. 이에 따라, 제1 및 제2 보조 전극들(AE1, AE2) 사이에 전기장(Ea)이 형성되어 발광 소자들(LD)을 용이하게 편향 정렬할 수 있다.
예를 들어, 도 24를 참조하면, 제1 기간(도 11의 0~t1) 동안 정렬 신호(M1, M2)에 의해 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 전기장(Em)이 형성될 수 있다. 발광 소자들(LD)은 정렬 신호(M1, M2)에 의한 전기장(Em)에 의해 제1 및 제2 정렬 전극들(ME1, ME2) 사이에서 방향성을 가지고 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 단부(EP1)가 제2 정렬 전극(ME2)과 대향하고, 제2 단부(EP2)가 제1 정렬 전극(ME1)과 대향하도록 순방향으로 정렬될 수 있다.
도 25를 참조하면, 상술한 바와 같이 제2 기간(도 11의 t1~t2) 동안 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되어 발광 소자들(LD)의 정렬도가 저하되더라도, 제1 및 제2 보조 전극들(AE1, AE2)에 보조 신호들(A1, A2)를 인가하여 발광 소자들(LD)이 순방향으로 회전할 수 있도록 전기장(Ea)을 형성할 수 있다. 즉, 제2 기간(t1~t2) 동안 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화할 수 있으므로, 발광 소자들(LD)의 편향 정렬 효율을 향상시킬 수 있다. 이를 위해, 제1 보조 신호(A1)는 제1 정렬 신호(M1)와 다른 위상의 신호로 구성될 수 있다. 예를 들어, 도 10을 참조하여 설명한 바와 같이 제1 보조 신호(A1)는 제1 정렬 신호(M1)와 동일한 진폭을 가지되 위상 차이를 가지는 신호일 수 있다. 예를 들어, 제2 기간(t1~t2) 동안 제1 정렬 신호(M1)가 부극성의 전압으로 설정될 때, 제1 보조 신호(A1)는 정극성의 전압으로 설정될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 정렬 신호(M1, M2)와 보조 신호(A1, A2)의 파형은 전기장의 방향을 고려하여 실시예에 따라 다양하게 변경될 수 있다. 이외 정렬 신호(M1, M2)와 보조 신호(A1, A2)는 도 10을 참조하여 상술한 바 있으므로, 중복되는 내용은 생략한다.
이어서 편향 정렬된 발광 소자들(LD) 상에 제1 및 제2 연결 전극들(CE1, CE2)을 형성하여 도 5에 도시된 표시 장치가 완성될 수 있다.
제1 및 제2 연결 전극들(CE1, CE2)은 각각 다양한 투명 도전 물질로 형성될 수 있다. 일 예로, 제1 및 제2 연결 전극들(CE1, CE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide)를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 형성될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 제1 및 제2 연결 전극들(CE1, CE2)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
제1 연결 전극(CE1)은 발광 소자들(LD)의 제2 단부(EP2) 상에 배치되어, 발광 소자들(LD)과 제1 정렬 전극(ME1)을 전기적으로 연결할 수 있다. 이 경우, 제1 연결 전극(CE1)은 제1 보조 전극(AE1)과 전기적으로 분리될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 연결 전극(CE2)은 발광 소자들(LD)의 제1 단부(EP1) 상에 배치되어, 발광 소자들(LD)과 제2 정렬 전극(ME2)을 전기적으로 연결할 수 있다. 이 경우, 제2 연결 전극(CE2)은 제2 보조 전극(AE2)과 전기적으로 분리될 수 있으나, 반드시 이에 제한되는 것은 아니다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 26 내지 도 29는 다른 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다. 도 26 내지 도 29는 도 14의 표시 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 14와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 26을 참조하면, 먼저 뱅크 패턴(BNP) 상에 서로 이격된 제1 및 제2 정렬 전극들(ME1, ME2), 제1 및 제2 보조 전극들(AE1, AE2), 및 제3 및 제4 보조 전극들(AE3, AE4)을 형성한다.
제3 및 제4 보조 전극들(AE3, AE4)은 제1 정렬 전극(ME1)과 제2 정렬 전극(ME2) 사이에 형성될 수 있다. 제3 및 제4 보조 전극들(AE3, AE4)은 제1 정렬 전극(ME1) 및/또는 제2 정렬 전극(ME2)과 분리되어 형성될 수 있다. 또한, 제3 및 제4 보조 전극들(AE3, AE4)은 제1 보조 전극(AE1)과 제2 보조 전극(AE2) 사이에 형성될 수 있다. 제3 및 제4 보조 전극들(AE3, AE4)은 제1 보조 전극(AE1) 및/또는 제2 보조 전극(AE2)과 분리되어 형성될 수 있다.
제3 및 제4 보조 전극들(AE3, AE4)은 제1 및 제2 보조 전극들(AE1, AE2) 및/또는 제1 및 제2 정렬 전극들(ME1, ME2)과 동시에 형성될 수 있다. 이 경우, 마스크 수를 저감할 수 있으므로 표시 장치의 제조 공정을 간소화할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 정렬 전극들(ME1, ME2), 제1 및 제2 보조 전극들(AE1, AE2), 제3 및 제4 보조 전극들(AE3, AE4)의 형성 순서는 다양하게 변경될 수 있다.
이외 뱅크 패턴(BNP), 제1 및 제2 정렬 전극들(ME1, ME2), 및 제1 및 제2 보조 전극들(AE1, AE2)의 제조 방법은 도 22를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 27을 참조하면, 이어서 각 화소들(PXL) 내에 발광 소자들(LD)을 제공한다. 예를 들어, 발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역에 공급될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 28 및 도 29를 참조하면, 이어서 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 발광 소자들(LD)을 정렬한다. 발광 소자들(LD)을 정렬하는 과정에서 제1 정렬 전극(ME1)에는 제1 정렬 신호(도 16의 M1)가 인가되고, 제2 정렬 전극(ME2)에는 제2 정렬 신호(도 16의 M2)가 인가될 수 있다. 이에 따라, 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 전기장(Em)이 형성되어 각 화소(PXL)에 공급된 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ME1, ME2)의 사이에 정렬될 수 있다.
또한, 발광 소자들(LD)을 정렬하는 과정에서 제1 보조 전극(AE1)에는 제1 보조 신호(도 16의 A1)가 인가되고, 제2 보조 전극(AE2)에는 제2 보조 신호(도 16의 A2)가 인가되고, 제3 보조 전극(AE3)에는 제3 보조 신호(도 16의 A3)가 인가되고, 제4 보조 전극(AE4)에는 제4 보조 신호(도 16의 A4)가 인가될 수 있다. 이에 따라, 제1 및 제2 보조 전극들(AE1, AE2) 사이에 전기장(도 17의 Ea1)이 형성되고, 제3 및 제4 보조 전극들(AE3, AE4) 사이에 전기장(도 17의 Ea2)이 형성되어 발광 소자들(LD)을 용이하게 편향 정렬할 수 있다.
예를 들어, 도 28을 참조하면, 제1 기간(도 16의 0~t1) 동안 정렬 신호(M1, M2)에 의해 제1 및 제2 정렬 전극들(ME1, ME2) 사이에 전기장(Em)이 형성될 수 있다. 발광 소자들(LD)은 정렬 신호(M1, M2)에 의한 전기장(Em)에 의해 제1 및 제2 정렬 전극들(ME1, ME2) 사이에서 방향성을 가지고 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 단부(EP1)가 제2 정렬 전극(ME2)과 대향하고, 제2 단부(EP2)가 제1 정렬 전극(ME1)과 대향하도록 순방향으로 정렬될 수 있다.
도 29를 참조하면, 상술한 바와 같이 제2 기간(도 11의 t1~t2) 동안 정렬 신호(M1, M2)에 의한 전기장(Em)이 반대 방향으로 형성되어 발광 소자들(LD)의 정렬도가 저하되더라도, 제1 내지 제4 보조 전극들(AE1, AE2, AE3, AE4)에 보조 신호들(A1, A2, A3, A4)를 인가하여 발광 소자들(LD)이 순방향으로 회전할 수 있도록 전기장(Ea1, Ea2)을 형성할 수 있다. 즉, 제2 기간(t1~t2) 동안 발광 소자들(LD)이 역방향으로 회전하는 것을 최소화할 수 있으므로, 발광 소자들(LD)의 편향 정렬 효율을 향상시킬 수 있다. 이를 위해, 제1 보조 신호(A1) 및/또는 제3 보조 신호(A3)는 제1 정렬 신호(M1)와 다른 위상의 신호로 구성될 수 있다. 예를 들어, 도 16을 참조하여 설명한 바와 같이 제1 보조 신호(A1) 및/또는 제3 보조 신호(A3)는 제1 정렬 신호(M1)와 동일한 진폭을 가지되 위상 차이를 가지는 신호일 수 있다. 예를 들어, 제1 보조 신호(A1)는 페이즈 쉬프터(phase shifter)를 이용해 제1 정렬 신호(M1)를 120° 위상 변조하여(일 예로, 순차적으로 위상 지연하여) 생성된 신호일 수 있다. 또한, 제3 보조 신호(A3)는 페이즈 쉬프터(phase shifter)를 이용해 제1 정렬 신호(M1)를 240° 위상 변조하여(일 예로, 순차적으로 위상 지연하여) 생성된 신호일 수 있다. 일 예로, 제2 기간(t1~t2) 동안 제1 정렬 신호(M1)가 부극성의 전압으로 설정될 때, 제1 보조 신호(A1) 및/또는 제3 보조 신호(A3)는 정극성의 전압으로 설정될 수 있다. 일 예로, 제2 기간(t1~t2) 동안 제1 정렬 신호(M1)가 부극성의 전압으로 설정될 때, 제1 보조 신호(A1)는 정극성의 전압에서 부극성의 전압으로 변경되고, 제3 보조 신호(A3)는 부극성의 전압에서 정극성의 전압으로 변경될 수 있다. 일 예로, 제2 기간(t1~t2) 동안 제1 보조 신호(A1)가 부극성의 전압으로 설정되더라도, 제3 보조 신호(A3)는 정극성의 전압으로 설정될 수 있다. 또한, 제2 기간(t1~t2) 동안 제3 보조 신호(A3)가 부극성의 전압으로 설정되더라도, 제1 보조 신호(A1)는 정극성의 전압으로 설정될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 정렬 신호(M1, M2)와 보조 신호(A1, A2, A3, A4)의 파형은 전기장의 방향을 고려하여 실시예에 따라 다양하게 변경될 수 있다. 이외 정렬 신호(M1, M2)와 보조 신호(A1, A2, A3, A4)는 도 16을 참조하여 상술한 바 있으므로, 중복되는 내용은 생략한다.
이어서 편향 정렬된 발광 소자들(LD) 상에 제1 및 제2 연결 전극들(CE1, CE2)을 형성하여 도 14에 도시된 표시 장치가 완성될 수 있다.
제1 연결 전극(CE1)은 발광 소자들(LD)의 제2 단부(EP2) 상에 배치되어, 발광 소자들(LD)과 제1 정렬 전극(ME1)을 전기적으로 연결할 수 있다. 이 경우, 제1 연결 전극(CE1)은 제1 보조 전극(AE1) 및/또는 제3 보조 전극(AE3)과 전기적으로 분리될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 연결 전극(CE2)은 발광 소자들(LD)의 제1 단부(EP1) 상에 배치되어, 발광 소자들(LD)과 제2 정렬 전극(ME2)을 전기적으로 연결할 수 있다. 이 경우, 제2 연결 전극(CE2)은 제2 보조 전극(AE2) 및/또는 제4 보조 전극(AE4)과 전기적으로 분리될 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 서로 이격된 제1 정렬 전극 및 제2 정렬 전극;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자들;
    평면상 상기 발광 소자의 제1 측에 배치되고 상기 제1 정렬 전극과 분리된 제1 보조 전극; 및
    평면상 상기 발광 소자의 제2 측에 배치되고 상기 제2 정렬 전극과 분리된 제2 보조 전극을 포함하며,
    상기 제1 정렬 전극에는 정렬 신호가 인가되고,
    상기 제1 보조 전극에는 상기 정렬 신호와 다른 위상의 제1 보조 신호가 인가되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 보조 전극은 평면상 상기 제1 정렬 전극과 상기 발광 소자들 사이에 배치되고,
    상기 제2 보조 전극은 평면상 상기 제2 정렬 전극과 상기 발광 소자들 사이에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    평면상 상기 제1 보조 전극과 상기 발광 소자들 사이에 배치되고, 상기 제1 보조 전극과 분리된 제3 보조 전극; 및
    평면상 상기 제2 보조 전극과 상기 발광 소자들 사이에 배치되고, 상기 제2 보조 전극과 분리된 제4 보조 전극을 더 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 정렬 전극은 평면상 상기 제1 보조 전극과 상기 발광 소자들 사이에 배치되고,
    상기 제2 정렬 전극은 평면상 상기 제2 보조 전극과 상기 발광 소자들 사이에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    평면상 상기 제1 정렬 전극과 상기 발광 소자들 사이에 배치된 제3 보조 전극; 및
    평면상 상기 제2 정렬 전극과 상기 발광 소자들 사이에 배치된 제4 보조 전극을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제3 보조 전극은 상기 제1 정렬 전극 및 상기 제1 보조 전극과 전기적으로 분리된 표시 장치.
  7. 제4 항에 있어서,
    평면상 상기 제1 보조 전극과 상기 제1 정렬 전극 사이에 배치된 제3 보조 전극; 및
    평면상 상기 제2 보조 전극과 상기 제2 정렬 전극 사이에 배치된 제4 보조 전극을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제3 보조 전극은 상기 정렬 신호 및 상기 제1 보조 신호와 다른 위상의 제2 보조 신호를 제공받는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 보조 전극은 상기 제1 정렬 전극과 동일한 층에 배치되는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 보조 전극과 상기 제1 정렬 전극 사이에 배치된 절연층을 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 정렬 전극과 상기 발광 소자들의 일단을 전기적으로 연결하는 제1 연결 전극; 및
    상기 제2 정렬 전극과 상기 발광 소자들의 타단을 전기적으로 연결하는 제2 연결 전극을 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 발광 소자들은 상기 제1 보조 전극 및 상기 제2 보조 전극과 전기적으로 분리된 표시 장치.
  13. 서로 이격된 제1 정렬 전극 및 제2 정렬 전극을 형성하는 단계;
    상기 제1 정렬 전극 및 상기 제2 정렬 전극과 분리된 제1 보조 전극 및 제2 보조 전극을 형성하는 단계; 및
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 발광 소자들을 정렬하는 단계를 포함하며,
    상기 발광 소자들을 정렬하는 단계에서, 상기 제1 정렬 전극에는 정렬 신호가 인가되고 상기 제1 보조 전극에는 상기 정렬 신호와 다른 위상의 제1 보조 신호가 인가되는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 정렬 신호가 부극성의 전압으로 설정될 때, 상기 제1 보조 신호는 정극성의 전압으로 설정되는 표시 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 발광 소자들을 정렬하는 단계에서, 상기 제2 정렬 전극 및 상기 제2 보조 전극에는 그라운드 전압이 인가되는 표시 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 제1 정렬 전극과 상기 제1 보조 전극은 동시에 형성되는 표시 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 제1 보조 전극 및 상기 제2 보조 전극과 분리된 제3 보조 전극, 및 제4 보조 전극을 형성하는 단계를 더 포함하며,
    상기 발광 소자들을 정렬하는 단계에서, 상기 제3 보조 전극에는 상기 정렬 신호 및 상기 제1 보조 신호와 다른 위상의 제2 보조 신호가 인가되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 정렬 신호가 부극성의 전압으로 설정되는 기간 동안, 상기 제1 보조 신호는 정극성의 전압에서 부극성의 전압으로 변경되고 상기 제2 보조 신호는 부극성의 전압에서 정극성의 전압으로 변경되는 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 발광 소자들을 정렬하는 단계에서, 상기 제4 보조 전극에는 그라운드 전압이 인가되는 표시 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 제1 보조 전극과 상기 제3 보조 전극은 동시에 형성되는 표시 장치의 제조 방법.
PCT/KR2021/014266 2021-02-05 2021-10-14 표시 장치 및 그 제조 방법 Ceased WO2022169062A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202180075090.9A CN116490977A (zh) 2021-02-05 2021-10-14 显示装置和用于制造该显示装置的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0017068 2021-02-05
KR1020210017068A KR20220113602A (ko) 2021-02-05 2021-02-05 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
WO2022169062A1 true WO2022169062A1 (ko) 2022-08-11

Family

ID=82705061

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2021/014266 Ceased WO2022169062A1 (ko) 2021-02-05 2021-10-14 표시 장치 및 그 제조 방법

Country Status (4)

Country Link
US (3) US11949044B2 (ko)
KR (1) KR20220113602A (ko)
CN (1) CN116490977A (ko)
WO (1) WO2022169062A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190096474A (ko) * 2018-02-08 2019-08-20 삼성디스플레이 주식회사 발광 장치 및 그의 제조 방법
KR20200052512A (ko) * 2018-11-06 2020-05-15 삼성디스플레이 주식회사 표시 장치 및 그것의 제조 방법
KR20200053726A (ko) * 2018-11-08 2020-05-19 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200145966A (ko) * 2019-06-21 2020-12-31 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101672781B1 (ko) 2014-11-18 2016-11-07 피에스아이 주식회사 수평배열 어셈블리용 초소형 led 소자, 이의 제조방법 및 이를 포함하는 수평배열 어셈블리
KR102517393B1 (ko) * 2018-04-18 2023-04-03 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102662908B1 (ko) 2019-04-16 2024-05-08 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190096474A (ko) * 2018-02-08 2019-08-20 삼성디스플레이 주식회사 발광 장치 및 그의 제조 방법
KR20200052512A (ko) * 2018-11-06 2020-05-15 삼성디스플레이 주식회사 표시 장치 및 그것의 제조 방법
KR20200053726A (ko) * 2018-11-08 2020-05-19 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200145966A (ko) * 2019-06-21 2020-12-31 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

Also Published As

Publication number Publication date
US20260047240A1 (en) 2026-02-12
US12453213B2 (en) 2025-10-21
CN116490977A (zh) 2023-07-25
US20240243228A1 (en) 2024-07-18
KR20220113602A (ko) 2022-08-16
US11949044B2 (en) 2024-04-02
US20220254958A1 (en) 2022-08-11

Similar Documents

Publication Publication Date Title
WO2020075935A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020175783A1 (ko) 표시 장치
WO2020111413A1 (ko) 표시 장치
WO2020022596A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020149471A1 (ko) 표시 장치
WO2020075936A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020138610A1 (ko) 표시 장치 및 그의 리페어 방법
WO2020027396A1 (ko) 표시 장치
WO2020071600A1 (ko) 표시 장치
WO2020040384A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020149474A1 (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
WO2020226276A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020149476A1 (ko) 발광 장치, 이를 포함하는 표시 장치
WO2020111391A1 (ko) 표시 장치 및 그의 제조 방법
WO2020105824A1 (ko) 발광 장치 및 이를 구비하는 표시 장치
WO2021125574A1 (ko) 표시장치 및 이의 제조방법
WO2020059987A1 (ko) 발광 장치 및 이를 구비하는 표시 장치
WO2022097890A1 (ko) 표시 장치
WO2021045413A1 (ko) 표시 장치
WO2021215581A1 (ko) 표시 장치 및 그의 리페어 방법
WO2022039417A1 (ko) 표시 장치
WO2023282626A1 (ko) 표시 장치 및 그 제조 방법
WO2023085904A1 (ko) 표시 장치
WO2022250396A1 (ko) 표시 장치 및 이의 제조 방법
WO2022035163A1 (ko) 화소 및 이를 구비한 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21924959

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202180075090.9

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21924959

Country of ref document: EP

Kind code of ref document: A1