WO2022097492A1 - フィルタ装置およびそれを搭載した高周波フロントエンド回路 - Google Patents

フィルタ装置およびそれを搭載した高周波フロントエンド回路 Download PDF

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main body
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陽 田中
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株式会社村田製作所
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    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Definitions

  • the present disclosure relates to a filter device and a high frequency front-end circuit equipped with the filter device, and more specifically, to a technique for improving pass characteristics in a diplexer including two LC filters.
  • Patent Document 1 discloses a multiplexer including a high-band filter and a low-band filter configured by an LC circuit.
  • the inductor of the high band filter is configured as a 2D spiral inductor on the surface of the substrate, and the inductor of the low band filter is configured as a 3D inductor on the inner layer of the substrate. ing.
  • Patent Document 2 in a composite component in which a plurality of inductors are integrated, the inductors are arranged so that the magnetic fluxes generated by the adjacent inductors are substantially orthogonal to each other. Is disclosed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2019-507792 (Patent Document 1) and JP-A-11-40920 (Patent Document 2)
  • Patent Document 2 one of the inductors included in the filters arranged adjacent to each other is used. Since the magnetic flux penetrating the air core diameter of the inductor interferes with the other inductor, magnetic coupling between the two inductors can occur.
  • a filter device including a plurality of LC filters
  • the inductors between different filters are magnetically coupled to each other, the Q value and / or the isolation may be deteriorated, and the filter characteristics may be deteriorated. ..
  • the present disclosure has been made to solve such a problem, and an object thereof is to suppress deterioration of filter characteristics in a filter device including a plurality of LC filters.
  • the filter device includes a main body, a first filter having a first pass band, and a second filter having a second pass band different from the first pass band.
  • the inductor included in the first filter is arranged in the first region
  • the inductor included in the second filter is arranged in the second region adjacent to the first region.
  • Each of the first filter and the second filter contains at least one inductor.
  • the inductor included in the first filter is a vertical coil including a flat plate electrode provided in the main body and a via extending in the normal direction of the main body.
  • the inductor arranged at the position facing the first region is a planar coil whose winding axis is the normal direction of the main body.
  • the virtual line drawn in the direction orthogonal to the extending direction from the center of the extending direction of the flat plate electrode in the first filter intersects the inductor included in the second filter. do not.
  • the filter device includes a main body, a first filter having a first pass band, and a second filter having a second pass band different from the first pass band.
  • Each of the first filter and the second filter contains at least one inductor.
  • the inductor included in the first filter is arranged in the first region, and the inductor included in the second filter is arranged in the second region adjacent to the first region.
  • the inductor included in the first filter is a vertical coil including a flat plate electrode provided in the main body and a via extending in the normal direction of the main body.
  • the inductor arranged at the position facing the first region includes a vertical coil and a planar coil whose winding axis is the normal direction of the main body.
  • the distance between the vertical coil of the second filter and the first region is longer than the distance between the planar coil and the first region.
  • two filters are arranged in adjacent areas in the main body.
  • the inductor of the first filter is a vertical coil composed of a flat plate electrode and a via.
  • the inductor arranged facing the first filter is a planar coil.
  • the imaginary line drawn in the direction orthogonal to the extending direction from the center of the extending direction of the flat plate electrode in the first filter does not intersect with the inductor included in the second filter.
  • FIG. 3 is a block diagram of a communication device having a high frequency front-end circuit to which the filter device of the first embodiment is applied. It is an equivalent circuit diagram of the filter apparatus of Embodiment 1.
  • FIG. It is a perspective view which shows the inside of the filter apparatus of FIG. It is an exploded perspective view which shows an example of the laminated structure of the filter apparatus of FIG. It is a figure for demonstrating the arrangement of the inductor in the filter apparatus of FIG. It is a figure for demonstrating the arrangement of the inductor of each filter in the filter apparatus of the comparative example 1.
  • FIG. It is a figure for demonstrating the passing characteristic in the filter apparatus of Embodiment 1 and Comparative Example 1.
  • FIG. 1 It is a figure for demonstrating the arrangement of the inductor of each filter in the filter apparatus of the comparative example 2.
  • FIG. 2 It is a figure for demonstrating the passing characteristic in the filter apparatus of Embodiment 1 and Comparative Example 2.
  • FIG. It is a figure for demonstrating the arrangement of the inductor of each filter in the filter apparatus of Embodiment 2.
  • FIG. It is a figure for demonstrating the arrangement of the inductor of each filter in the filter apparatus of Embodiment 3.
  • FIG. 1 is a block diagram of a communication device 10 including a high frequency front-end circuit 20 to which a filter device 100 according to an embodiment is applied.
  • the high-frequency front-end circuit 20 demultiplexes the high-frequency signal received by the antenna device ANT into a plurality of predetermined frequency bands and transmits it to a subsequent processing circuit.
  • the high-frequency front-end circuit 20 is used, for example, in a mobile terminal such as a mobile phone, a smartphone or a tablet, or a communication device such as a personal computer having a communication function.
  • the communication device 10 includes a high frequency front-end circuit 20 including a filter device 100 and an RF signal processing circuit (hereinafter, also referred to as “RFIC”) 30.
  • the high frequency front-end circuit 20 shown in FIG. 1 is a receiving system front-end circuit.
  • the high frequency front end circuit 20 includes a filter device 100 and amplifier circuits LNA1 and LNA2.
  • the filter device 100 is a diplexer including a filter FLT1 (first filter) and a filter FLT2 (second filter) having different frequency ranges as pass bands.
  • the filter device 100 may be referred to as a "diplexer”.
  • the filter FLT1 is connected between the antenna terminal TA, which is a common terminal, and the first terminal T1.
  • the filter FLT1 is a low-pass filter having a pass band in the frequency range of the low band (LB) group and a non-pass band in the frequency range of the high band (HB) group.
  • the filter FLT2 is connected between the antenna terminal TA and the second terminal T2.
  • the filter FLT2 is a high-pass filter having a high band group frequency range as a pass band and a low band group frequency range as a non-pass band.
  • the filter FLT1 and the filter FLT2 may be bandpass filters.
  • Each of the filters FLT1 and FLT2 passes only the high-frequency signal corresponding to the pass band of each filter among the high-frequency signals received by the antenna device ANT.
  • the received signal from the antenna device ANT is demultiplexed into signals having a plurality of predetermined frequency bands.
  • Each of the amplifier circuits LNA1 and LNA2 is a so-called low noise amplifier.
  • the amplifier circuits LNA1 and LNA2 amplify the high frequency signal that has passed through the corresponding filter with low noise and transmit it to the RFIC 30.
  • the RFIC 30 is an RF signal processing circuit that processes high frequency signals transmitted and received by the antenna device ANT. Specifically, the RFIC 30 processes a high-frequency signal input from the antenna device ANT via the receiving side signal path of the high-frequency front-end circuit 20 by down-conversion or the like, and processes the signal to generate a received signal. Is output to the baseband signal processing circuit (not shown).
  • the high frequency front end circuit 20 When the high frequency front end circuit 20 is used as a receiving circuit as shown in FIG. 1, in the filter device 100, the antenna terminal TA becomes the input terminal IN, and the first terminal T1 and the second terminal T2 become the first output terminal OUT1 and the second terminal T2, respectively. It becomes the second output terminal OUT2.
  • the high frequency front end circuit can also be used as a transmission circuit. In this case, each of the first terminal T1 and the second terminal T2 of the filter device 100 becomes an input terminal, and the antenna terminal TA becomes a common output terminal. In that case, a power amplifier is used as an amplifier included in the amplifier circuit.
  • FIG. 2 is a diagram showing an equivalent circuit of an example of the filter device (diplexer) 100 in FIG.
  • the filter FLT1 is connected between the antenna terminal TA and the first terminal T1.
  • the filter FLT2 is connected between the antenna terminal TA and the second terminal T2.
  • the filter FLT1 includes inductors L11 and L12 constituting a series arm circuit, a capacitor C12, and a capacitor C11 constituting a parallel arm circuit.
  • the inductor L11 is connected to the antenna terminal TA, and the inductor L12 is connected between the inductor L11 and the first terminal T1. That is, the inductors L11 and L12 are connected in series between the antenna terminal TA and the first terminal T1.
  • the capacitor C11 is connected between the connection node between the inductor L11 and the inductor L12 and the ground terminal GND.
  • the capacitor C12 is connected in parallel with the inductor L12.
  • the filter FLT2 includes inductors L21, L24 and capacitors C21, C25 forming a series arm circuit, and inductors L22, L23 and capacitors C22 to C24 forming a parallel arm circuit.
  • One end of the inductor L21 is connected to the antenna terminal TA, and the other end is connected to the capacitor C21 at one end.
  • the capacitor C25 is connected between the other end of the capacitor C21 and the second terminal T2.
  • the inductor L24 is connected in parallel to the capacitor C25.
  • One end of the capacitor C22 is connected to a connection node between the inductor L21 and the capacitor C21.
  • the other end of the capacitor C22 is connected to the ground terminal GND via the inductor L22.
  • One end of the capacitor C23 is connected to a connection node between the capacitor C21 and the capacitor C25.
  • the other end of the capacitor C23 is connected to the ground terminal GND via the inductor L22.
  • One end of the inductor L23 is connected to the connection node between the capacitor C21 and the capacitor C25.
  • the other end of the inductor L23 is connected to the ground terminal GND via the capacitor C24.
  • the filter FLT2 is a resonance composed of an inductor L21 for trapping, an LC resonator composed of an inductor L22 and capacitors C21 to C23, a resonator composed of an inductor L23 and a capacitor C24, and an inductor L24 and a capacitor C25. Depending on the capacitor, it functions as a band path filter.
  • the pass band of the filter FLT1 is set to around 0 to 960 MHz, and the pass band of the filter FLT2 is set to around 1427 MHz to 2690 MHz. Therefore, in the filter device 100, the filter FLT2 functions as a high-pass filter.
  • FIG. 3 is a perspective view showing the inside of the filter device 100 of FIG. 2, and FIG. 4 is an exploded perspective view showing an example of the laminated structure of the filter device 100.
  • FIG. 5 is a diagram for explaining the arrangement of the inductors in the filter device 100, and specifically, is a plan view in which the dielectric layer LY2 to the dielectric layer LY8 in FIG. 4 are overlapped.
  • the filter device 100 includes a rectangular parallelepiped or substantially rectangular parallelepiped main body 110 formed by stacking a plurality of dielectric layers LY1 to LY17 along a predetermined direction.
  • the direction in which a plurality of dielectric layers LY1 to LY17 are stacked is defined as the stacking direction.
  • Each dielectric layer of the main body 110 is formed of, for example, a ceramic such as low temperature co-fired ceramics (LTCC: Low Temperature Co-fired Ceramics) or a resin.
  • LTCC Low Temperature Co-fired Ceramics
  • a plurality of electrodes provided in each dielectric layer and a plurality of vias provided between the dielectric layers form an inductor and a capacitor for forming the filters FLT1 and FLT2.
  • the dielectric of the main body 110 is omitted, and only the wiring pattern provided inside, the via, and the conductor of the terminal are shown.
  • the term "via” refers to a conductor formed in a dielectric layer for connecting electrodes provided in different dielectric layers. Vias are formed, for example, by conductive paste, plating, and / or metal pins.
  • the stacking direction of the main body 110 is defined as the "Z-axis direction", the direction perpendicular to the Z-axis direction and along the long side of the main body 110 is defined as the "X-axis direction”, and the short side of the main body 110 is used.
  • the direction along the line is defined as the "Y-axis direction”.
  • the positive direction of the Z axis in each figure may be referred to as an upper side, and the negative direction may be referred to as a lower side.
  • a directional mark DM for specifying the direction of the filter device 100 is arranged on the first main surface 111 (dielectric layer LY1) of the main body 110.
  • the second main surface 112 (dielectric layer LY17) of the main body 110 has an antenna terminal TA, a first terminal T1, a second terminal T2, and a ground terminal, which are external terminals for connecting the filter device 100 and an external device. GND is arranged.
  • Each external terminal is a flat plate-shaped electrode, and is an LGA (Land Grid Array) terminal regularly arranged on the second main surface 112 of the main body 110.
  • LGA Line Grid Array
  • the filter FLT1 on the low band side is arranged on the left side (negative direction of the X axis) of the main body 110, and the high on the right side (positive direction of the X axis).
  • the filter FLT2 on the band side is arranged.
  • the antenna terminal TA arranged on the second main surface 112 is connected to the branch point PB1 between the filter FLT1 and the filter FLT2 in the dielectric layer LY2 via the vias VA1 and VA2 and the flat plate electrode PA1. ing.
  • the via VA1 and the via VA2 are offset by the flat plate electrode PA1 provided on the dielectric layer LY16.
  • a linear plate electrode PL1 extending in the negative direction of the X-axis from the branch point PB1 is connected to the branch point PB1.
  • a via VL1 is connected to the end of the flat plate electrode PL1.
  • the flat plate electrode PL1 is connected to one end of the strip-shaped flat plate electrode PL1A provided on the dielectric layer LY8 via the via VL1.
  • a via VL1A is connected to the other end of the flat plate electrode PL1A.
  • the flat plate electrode PL1A is connected to one end of the linear flat plate electrode PL1B provided on the dielectric layer LY2 via the via VL1A.
  • the flat plate electrode PL1B extends in the X-axis direction in the dielectric layer LY2, and the via VL1B is connected to the other end.
  • the flat plate electrode PL1B is connected to one end of the strip-shaped flat plate electrode PL1C provided on the dielectric layer LY8 via the via VL1B.
  • Via VL1C is connected to the other end of the flat plate electrode PL1C.
  • the flat plate electrode PL1C is connected to one end of the linear flat plate electrode PL1D provided on the dielectric layer LY2 via the via VL1C.
  • the flat plate electrode PL1D extends in the X-axis direction in the dielectric layer LY2, and the via VL1D is connected to the other end.
  • the flat plate electrode PL1D is connected to one end of the strip-shaped flat plate electrode PL1E provided on the dielectric layer LY8 via the via VL1D.
  • a via VL1E is connected to the other end of the flat plate electrode PL1E.
  • the flat plate electrode PL1E is connected to one end of the linear flat plate electrode PL1F provided on the dielectric layer LY2 via the via VL1E.
  • the flat plate electrode PL1F extends in the X-axis direction in the dielectric layer LY2, and the via VL1F is connected to the other end.
  • the flat plate electrode PL1F is connected to one end of the linear flat plate electrode P1 provided on the dielectric layer LY8 via the via VL1F.
  • the inductor L11 in FIG. 2 is configured by the flat plate electrodes PA1, PL1 to PL1F and vias VA1, VA2, VL1 to VL1F.
  • the flat plate electrode P1 extends in the Y-axis direction in the dielectric layer LY8, and the via VL2 is connected to the other end.
  • the flat plate electrode P1 is connected to one end of the linear flat plate electrode PL2 provided on the dielectric layer LY2 via the via VL2.
  • the flat plate electrode PL2 extends in the X-axis direction in the dielectric layer LY2, and the via VL2A is connected to the other end.
  • the flat plate electrode PL2 is connected to one end of the linear flat plate electrode PL2A provided on the dielectric layer LY8 via the via VL2A.
  • Via VL2B is connected to the other end of the flat plate electrode PL2A.
  • the flat plate electrode PL2A is connected to one end of the linear flat plate electrode PL2B provided on the dielectric layer LY2 via the via VL2B.
  • the flat plate electrode PL2B extends in the X-axis direction in the dielectric layer LY2, and the via VL2C is connected to the other end.
  • the flat plate electrode PL2B is connected to the capacitor electrode PC1 provided on the dielectric layer LY16 and the capacitor electrode PC3 provided on the dielectric layer LY14 via the via VL2C.
  • the via VL2C is offset in the dielectric layer LY9.
  • the capacitor electrode PC1 is connected to the first terminal T1 by the via V1.
  • the inductor L12 in FIG. 2 is configured by the flat plate electrodes PL2 to PL2B, vias VL2 to VL2C, V1 and the capacitor electrode PC1.
  • each of the capacitor electrodes PC1 and PC3 is arranged so that a part thereof overlaps with the capacitor electrode PC2 provided in the dielectric layer LY15.
  • the capacitor C12 in FIG. 2 is configured by the capacitor composed of the capacitor electrode PC1 and the capacitor electrode PC2, and the combined capacity of the formed capacitor by the capacitor electrode PC2 and the capacitor electrode PC3.
  • a part of the capacitor electrode PC2 has a shape so as to overlap with the flat plate electrode PG provided on the dielectric layer LY16 when the main body 110 is viewed in a plan view from the stacking direction.
  • the flat plate electrode PG is connected to the ground terminal GND by vias VG1 and VG2. Therefore, the capacitor C11 in FIG. 2 is configured by the capacitor electrode PC2 and the flat plate electrode PG.
  • One end of the strip-shaped flat plate electrode PL3 wound around the axis (Z axis) in the stacking direction of the main body 110 is connected to the branch point PB1.
  • a via VL3 is connected to the other end of the flat plate electrode PL3.
  • the flat plate electrode PL3 is connected to one end of the strip-shaped flat plate electrode PL3A provided on the dielectric layer LY3 via the via VL3.
  • the flat plate electrode PL3A is also an electrode wound around the Z axis like the flat plate electrode PL3, and the via VL3A is connected to the other end.
  • the flat plate electrode PL3A is connected to one end of the strip-shaped flat plate electrode PL3B provided on the dielectric layer LY4 via the via VL3A.
  • the flat plate electrode PL3B is also an electrode wound around the Z axis like the flat plate electrode PL3 and the like, and the via VL3B is connected to the other end.
  • the flat plate electrode PL3B is connected to one end of the strip-shaped flat plate electrode PL3C provided on the dielectric layer LY6 via the via VL3B.
  • the flat plate electrode PL3C has a substantially C shape, and a via VL3C is connected to the other end.
  • the via VL3C is connected to the capacitor electrode PC11 provided on the dielectric layer LY10 and the capacitor electrode PC10 provided on the dielectric layer LY11.
  • the inductor L21 in FIG. 2 is configured by the flat plate electrodes PA1, PL3 to PL3C and vias VA1, VA2, VL3 to VL3C.
  • the capacitor electrode PC 10 is arranged so that a part of the main body 110 overlaps with the capacitor electrode PC 7 provided in the dielectric layer LY12 when the main body 110 is viewed in a plan view from the stacking direction.
  • the capacitor electrodes PC7 and PC10 constitute the capacitor C22 in FIG. 2.
  • the capacitor electrode PC7 is connected to one end of the strip-shaped flat plate electrode PL4 provided on the dielectric layer LY6 by the via VL4.
  • the flat plate electrode PL4 has a substantially L-shape, and a via VL4A is connected to the other end.
  • the flat plate electrode PL4 is connected to one end of the strip-shaped flat plate electrode PL4A provided on the dielectric layer LY5 via the via VL4A.
  • the flat plate electrode PL4A is an electrode wound around the Z axis, and a via VL4B is connected to the other end.
  • the flat plate electrode PL4A is connected to one end of the strip-shaped flat plate electrode PL4B provided on the dielectric layer LY4 via the via VL4B.
  • the flat plate electrode PL4B is also an electrode wound around the Z axis, and a via VL4C is connected to the other end.
  • the flat plate electrode PL4B is connected to one end of the strip-shaped flat plate electrode PL4C provided on the dielectric layer LY3 via the via VL4C.
  • the flat plate electrode PL4C is also an electrode wound around the Z axis, and a via VL4D is connected to the other end.
  • the flat plate electrode PL4C is connected to one end of the linear flat plate electrode PL4D provided on the dielectric layer LY2 via the via VL4D.
  • the flat plate electrode PL4D extends in the Y-axis direction, and the via VL4E is connected to the other end.
  • the via VL4E is offset in the dielectric layer LY7 and is connected to the capacitor electrode PC5 provided in the dielectric layer LY14 and the flat plate electrode PG provided in the dielectric layer LY16.
  • the flat plate electrode PG is connected to the ground terminal GND of the dielectric layer LY17. Therefore, the inductor L22 in FIG. 2 is configured by the flat plate electrodes PG, PL4 to PL4D and vias VG1, VG2, VL4 to VL4E.
  • a part of the capacitor electrode PC 5 is arranged so as to overlap the capacitor electrode PC 6 provided on the dielectric layer LY13 when the main body 110 is viewed in a plan view from the stacking direction.
  • the capacitor electrode PC5 and the capacitor electrode PC6 constitute the capacitor C23 in FIG. 2.
  • the capacitor electrode PC6 is connected to the capacitor electrode PC9 provided in the dielectric layer LY11 by the via VL5.
  • Each of the capacitor electrode PC6 and the capacitor electrode PC9 is arranged so as to partially overlap the capacitor electrodes PC7 and PC8 provided in the dielectric layer LY12 when the main body 110 is viewed in a plan view from the stacking direction.
  • the capacitor electrodes PC6 and PC9 and the capacitor electrodes PC7 constitute the capacitor C21 in FIG. 2. Further, the capacitor C25 in FIG. 2 is configured by the capacitor electrodes PC6 and PC9 and the capacitor electrode PC8.
  • the capacitor electrode PC9 is connected to the strip-shaped flat plate electrodes PL5 and PL6 at the branch point PB2 of the dielectric layer LY2 via the via VL5A.
  • the flat plate electrode PL5 has a substantially L-shape.
  • a via VL5B is connected to the end of the flat plate electrode PL5 opposite to the branch point PB2.
  • the flat plate electrode PL5 is connected to one end of the strip-shaped flat plate electrode PL5A provided on the dielectric layer LY3 via the via VL5B.
  • the flat plate electrode PL5A is an electrode wound around the Z axis, and a via VL5C is connected to the other end.
  • the flat plate electrode PL5A is connected to one end of the strip-shaped flat plate electrode PL5B provided on the dielectric layer LY4 via the via VL5C.
  • the flat plate electrode PL5B is also an electrode wound around the Z axis like the flat plate electrode PL5A, and the via VL5D is connected to the other end.
  • the flat plate electrode PL5B is connected to one end of the strip-shaped flat plate electrode PL5C provided on the dielectric layer LY5 via the via VL5D.
  • the flat plate electrode PL5C is also an electrode wound around the Z axis like the flat plate electrode PL5A and the like, and the via VL5E is connected to the other end.
  • the flat plate electrode PL5C is connected to the capacitor electrode PC4 provided in the dielectric layer LY15 via the via VL5E.
  • the inductor L23 in FIG. 2 is configured by the flat plate electrodes PL5 to PL5C, the capacitor electrodes PC9, and the vias VL5 to VL5E.
  • the capacitor C24 in FIG. 2 is configured by the capacitor electrode PC4 and the flat plate electrode PG.
  • the flat plate electrode PL6 is a linear electrode extending in the Y-axis direction from the branch point PB2 of the dielectric layer LY2.
  • the via VL6 is connected to the end opposite to the branch point PB2.
  • the flat plate electrode PL6 is connected to one end of the strip-shaped flat plate electrode PL6A provided on the dielectric layer LY7 via the via VL6.
  • a via VL6A is connected to the other end of the flat plate electrode PL6A.
  • the flat plate electrode PL6A is connected to one end of the flat plate electrode PL6B provided on the dielectric layer LY2 via the via VL6A.
  • the flat plate electrode PL6B is a linear electrode extending in the Y-axis direction, and a via VL6B is connected to the other end.
  • the flat plate electrode PL6B is connected to one end of the strip-shaped flat plate electrode PL6C provided on the dielectric layer LY7 via the via VL6B.
  • a via VL6C is connected to the other end of the flat plate electrode PL6C.
  • the flat plate electrode PL6C is connected to the capacitor electrode PC8 provided on the dielectric layer LY12 and the flat plate electrode PA2 provided on the dielectric layer LY16 via the via VL6C.
  • the flat plate electrode PA2 is connected to the second terminal T2 provided in the dielectric layer LY17 via the via V2.
  • the plate electrode PA2, PL6 to PL6C and vias VL6 to VL6C constitute the inductor L24 in FIG. 2.
  • FIG. 5 is a plan view in which the dielectric layer LY2 to the dielectric layer LY8 in the filter device 100 are overlapped.
  • the filter FLT1 of the low-pass filter is arranged on the left side (negative direction of the X axis) side of FIG. 5 in the main body 110, and the filter FLT1 of the low-pass filter is arranged on the right side (X axis) of FIG.
  • the filter FLT2 of the high-pass filter is arranged on the side (in the positive direction of).
  • the inductors L11 and L12 of the filter FLT1 are arranged in the region RG1 (first region) of the main body 110. Further, the inductors L21 to L24 of the filter FLT2 are arranged in the region RG2 (second region) of the main body 110.
  • the inductors L11 and L12 of the filter FLT1 are configured as a vertical coil including a flat plate electrode and vias.
  • the winding shafts of the inductors L11 and L12 are in the Y-axis direction, and are wound for two or more turns in order to secure a desired inductance.
  • the inductor L11 is wound counterclockwise (CCW) toward the positive direction of the Y axis, and the inductor L12 is wound clockwise (CW) toward the positive direction of the Y axis. Therefore, a magnetic field is generated in the Y-axis direction by the inductors L11 and L12.
  • the inductors L21, L22, and L23 are helical coils in which a planar coil whose winding direction is the stacking direction (Z-axis direction) of the main body 110 is connected by vias. Further, the inductor L24 is a vertical coil having a winding axis in the X-axis direction. Therefore, the inductors L21, L22, and L23 generate a magnetic field in the Z-axis direction, and the inductor L24 generates a magnetic field in the X-axis direction.
  • the inductors L21 and L23 arranged facing the filter FLT1 are wound for two or more turns.
  • the direction of the magnetic field generated by the filter FLT1 is orthogonal to the direction of the magnetic field generated by the filter FLT2 when viewed in a plan view from the stacking direction of the main body 110, and is opposite to each other. Not suitable for filter coils.
  • the virtual line CL1 drawn in the filter FLT1 from the center of the plate electrode constituting the inductor in the direction orthogonal to the extending direction does not intersect with the inductors L21 to L24 of the filter FLT2 and is virtual.
  • the angle formed by the direction in which the line CL1 extends (second direction) and the direction from the region RG1 toward the region RG2 (first direction) is 90 °.
  • the magnetic field generated by the filter FLT1 does not interfere with the magnetic field generated by the inductors L21 and L23 of the filter FLT2 arranged at the positions facing the region RG1. This makes it possible to suppress the magnetic coupling between the inductors between the filter FLT1 and the filter FLT2.
  • FIG. 6 is a diagram for explaining the arrangement of inductors of each filter in the filter device 100X of Comparative Example 1.
  • the inductors L11X and L12X included in the filter FLT1X on the low band side include a flat coil having a winding axis in the Z-axis direction.
  • the high band side is the same as the filter FLT2 of the first embodiment.
  • the magnetic field generated by the inductors L11X and L12X of the filter FLT1X may interfere with the magnetic field generated by the inductors L21 and L23 of the filter FLT2 arranged at positions facing the region RG1, and magnetic coupling between the inductors may occur. ..
  • FIG. 7 is a diagram for explaining the passing characteristics of the filter device 100 of the first embodiment and the filter device 100X of the comparative example 1.
  • the horizontal axis shows the frequency
  • the vertical axis shows the insertion loss.
  • the solid lines LN10 and LN20 show the insertion loss of the filters FLT1 and FLT2 in the filter device 100 of the first embodiment, respectively.
  • the broken lines LN11 and LN21 indicate the insertion loss of the filters FLT1X and FLT2 in the filter device 100X of Comparative Example 1, respectively.
  • the Q value of the inductor is improved by suppressing the magnetic coupling, so that the filter device 100 of the first embodiment is compared with the case of the filter device 100X of Comparative Example 1. Insertion loss has improved.
  • the inductor L11 on the low band side is an element that can be directly seen from the filter FLT2 on the high band side. Therefore, on the high band side, the configuration of the filter device 100 and the filter device 100X is the same, but the Q value of the inductor L11 on the low band side is improved, so that the insertion loss of the filter FLT2 on the high band side is also compared.
  • the filter device 100 of the first embodiment is slightly improved over the filter device 100X of the first embodiment.
  • FIG. 8 is a diagram for explaining the arrangement of inductors of each filter in the filter device 100Y of Comparative Example 2 having different configurations.
  • each of the inductors L11Y and L12Y included in the filter FLT1Y on the low band side is a vertical coil like the filter device 100 of the first embodiment.
  • the inductors L11Y and L12Y are arranged so that the winding axis is in the X-axis direction. That is, in the inductors L11Y and L12Y, the angle between the virtual lines CL2 and CL2A drawn in the direction orthogonal to the extending direction of the flat plate electrode from the center of the extending direction and the direction from the region RG1 to the region RG2 is 0 °. be.
  • the direction of the magnetic field generated by each of the inductors L11Y and L12Y is the direction of the filter FLT2. Therefore, the magnetic field generated by the inductors L11Y and L12Y of the filter FLT1Y interferes with the magnetic field generated by the inductors L21 and L23 of the filter FLT2 arranged at the positions facing the region RG1, and the inductors may be magnetically coupled to each other.
  • FIG. 9 is a diagram for explaining the passing characteristics in the filter device 100 of the first embodiment and the filter device 100Y of the comparative example 2.
  • the horizontal axis shows the frequency
  • the vertical axis shows the insertion loss.
  • the solid lines LN30 and LN40 show the insertion loss of the filters FLT1 and FLT2 in the filter device 100 of the first embodiment, respectively.
  • the broken lines LN31 and LN41 indicate the insertion loss of the filters FLT1Y and FLT2 in the filter device 100Y of Comparative Example 2, respectively.
  • the insertion loss in the pass band on the low band side and the high band side is almost the same as that of the filter device 100 and the filter device 100Y.
  • the filter device 100Y of Comparative Example 2 since the inductors of each other are magnetically coupled to each other, the amount of attenuation of the attenuation pole in the vicinity of the pass band on the low band side (near 1.5 GHz) and the passage on the high band side. The amount of attenuation of the attenuation pole in the vicinity of the band (near 1.0 GHz) is small.
  • the attenuation characteristic in the non-passband is improved as compared with the case of the filter device 100Y of the comparative example 2.
  • the inductor of the filter on the low band side is composed of a vertical coil, and the filter on the high band side is used as the filter on the low band side.
  • the low-band side inductor is configured as a vertical coil and the high-band side inductor facing the low-band side filter is configured as a planar coil has been described.
  • the low band side may be composed of a flat coil
  • the high band side may be composed of a vertical coil.
  • the filter on the low band side includes two inductors
  • the number of inductors included in the filter on the low band side may be three or more.
  • the "filter FLT1" and “filter FLT2" in the first embodiment correspond to the “first LC filter” and the “second LC filter” in the present disclosure.
  • the “inductor L11” and “inductor L12” in the first embodiment correspond to the "first inductor” and the “second inductor” in the present disclosure.
  • FIG. 10 is a diagram for explaining the arrangement of inductors of each filter in the filter device 100A according to the second embodiment.
  • the filter device 100A has a configuration in which the filter FLT1 on the low band side in the first embodiment is replaced with the filter FLT1A.
  • the filter FLT2 on the high band side is the same as that of the filter device 100.
  • the description of the elements overlapping with the filter device 100 will not be repeated.
  • the low band side filter FLT1A includes inductors L11A and L12A configured as vertical coils.
  • the inductor L11A is arranged so that the virtual line CL3 drawn in a direction orthogonal to the extending direction from the center of the extending direction of the flat plate electrode is inclined from the Y-axis direction when viewed in a plan view from the stacking direction of the main body 110. ing. More specifically, the angle ⁇ formed by the direction of the virtual line CL3 (that is, the direction of the winding axis) and the direction from the region RG1 toward the region RG2 is 45 ° or more and 90 ° or less (45 ° ⁇ ⁇ ⁇ 90).
  • the inductor L11A is arranged so as to be. At this time, the virtual line CL3 does not intersect with the inductors L21 to L24 included in the filter FLT2.
  • the inductor L12A is arranged so that the virtual line CL3A is in the Y-axis direction.
  • the inductor on the high band side configured as a planar coil in the direction of the magnetic field formed by the inductor.
  • the non-arranged configuration suppresses the magnetic coupling between the low-band side inductor and the high-band side inductor. Therefore, it is possible to suppress the deterioration of the filter characteristics in the diplexer.
  • FIG. 11 is a diagram for explaining the arrangement of inductors of each filter in the filter device 100B according to the third embodiment.
  • the filter device 100B has a configuration in which the filter FLT2 on the high band side in the first embodiment is replaced with the filter FLT2B.
  • the filter FLT1 on the low band side is the same as that of the filter device 100. In the filter device 100B, the description of the elements overlapping with the filter device 100 will not be repeated.
  • the inductors L23 and L24 of the filter FLT2 of the filter device 100 are replaced with the inductors L23B and L24B.
  • the inductor L23B is a planar coil, is adjacent to the inductors L21 and L22 in the positive direction of the Y axis, and is further arranged facing the region RG1.
  • the inductor L24B is a vertical coil composed of a flat plate electrode extending in the X-axis direction and a via extending in the stacking direction of the main body 110.
  • the direction of the winding axis of the inductor L24B is the Y-axis direction.
  • the inductor L24B is arranged adjacent to the inductor L23B in the positive direction of the Y axis. In other words, the inductor L23B is arranged between the inductor L21 and the inductor L24B.
  • the negative end of the inductor L24B on the X-axis faces the region RG1 of the filter FLT1 on the low band side.
  • the distance between the inductor L24B and the region RG1 is longer than the distance between the inductor L21 and the region RG1 and the distance between the inductor L23B and the region RG1.
  • the distance between the low-band side inductors L11 and L12 and the high-band side inductor L24B is preferably 50 ⁇ m or more.
  • the virtual line CL1 drawn in the direction orthogonal to the extending direction from the center of the extending direction of the flat plate electrodes constituting the inductors L11 and L12 which are vertical coils is the inductors L21, L22, L23B of the filter FLT2B. , Does not intersect with L24B.
  • the virtual line CL4 drawn in the direction orthogonal to the extending direction from the center of the extending direction of the flat plate electrode constituting the inductor L24B which is a vertical coil intersects the inductors L11 and L12. not.
  • the inductors L11 and L12 in the filter FLT1 By arranging the inductors L11 and L12 in the filter FLT1 in this way, the magnetic field generated by the filter FLT1 does not interfere with the magnetic field generated by the inductors L21 and L23B of the filter FLT2B arranged at the positions facing the region RG1. Further, since the inductor L24B, which is a vertical coil of the filter FLT2B, is arranged at a position farther from the region RG1 than the inductors L21 and L23B, the magnetic field generated by the inductor L24B and the magnetic field generated by the inductors L11 and L12 of the filter FLT1. Interference with can be suppressed.
  • the inductor L24B configured as a vertical coil in the filter FLT2B is arranged at a position facing the region RG1 of the filter FLT1, the inductor L24B is located in the region RG1 rather than the inductor L21, 23B of the flat coil. By arranging it at a distant position, it is possible to suppress the magnetic coupling between the vertical coils and suppress the decrease in the isolation between the filters FLT1 and FLT2B.
  • the inductance value of a coil is proportional to the air core diameter of the coil and inversely proportional to the length of the coil. Therefore, when the same inductance value is realized, the overall line length of the inductor can be shortened by increasing the air core diameter as compared with the inductor L24 of the first embodiment, as in the inductor L24B. As a result, the conductor loss in the inductor L24B is reduced, so that the insertion loss of the filter FLT2B can be reduced.
  • the filter device 100B of the third embodiment it is possible to suppress the deterioration of the filter characteristics in the diplexer.
  • the inductors L11 and L12 of the filter FLT1 and the inductor L24B of the filter FLT2B are configured as a vertical coil whose winding axis is in the Y-axis direction.
  • the virtual line drawn from the center of the flat plate electrode constituting the vertical coil in the direction orthogonal to the extending direction can be arranged so as not to intersect the inductor of the other filter, these The inductors L11, l12, and L24B may be arranged so that the winding axis is inclined from the Y-axis direction, as in the inductor L11A in the filter device 100A of the second embodiment.
  • 10 communication device 20 high frequency front end circuit, C11, C12, C21 to C25 capacitors, 100, 100A, 100B, 100X, 100Y filter device, 110 main body, 111, 112 main surface, ANT antenna device, CL1, CL2, CL2A, CL3, CL3A, CL4 virtual line, DM directional mark, FLT1, FLT1A, FLT1X, FLT1Y, FLT2, FLT2B filter, GND ground terminal, IN input terminal, L11, L11A, L11X, L11Y, L12, L12A, L12X, L12Y, L21 to L24, L23B, L24B inductor, LNA1, LNA2 amplifier circuit, LY1 to LY17 dielectric layer, OUT1, OUT2 output terminal, P1, PA1, PA2, PG, PL1, PL1A to PL1F, PL2, PL2A, PL2B, PL3 PL3A to PL3C, PL4, PL4A to PL4D

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Filters And Equalizers (AREA)

Abstract

フィルタ（１００）は、本体（１１０）と、異なる通過帯域を有するフィルタ（ＦＬＴ，ＦＬＴ２）を備える。本体（１１０）において、フィルタ（ＦＬＴ１）のインダクタは領域（ＲＧ１）に配置され、フィルタ（ＦＬＴ２）のインダクタは領域（ＲＧ２）に配置される。フィルタ（ＦＬＴ１）に含まれるインダクタは、本体に設けられた平板電極と、本体の法線方向に延在するビアとを含む縦型コイルである。フィルタ（ＦＬＴ２）において、領域（ＲＧ１）に面する位置に配置されるインダクタは、本体（１１０）の法線方向を巻回軸とする平面コイルである。本体（１１０）の法線方向から平面視した場合に、フィルタ（ＦＬＴ１）における平板電極の延在方向の中央から、当該延在方向に直交する方向に描いた仮想線（ＣＬ１）は、フィルタ（ＦＬＴ２）のインダクタと交差しない。

Description

フィルタ装置およびそれを搭載した高周波フロントエンド回路
　本開示は、フィルタ装置およびそれを搭載した高周波フロントエンド回路に関し、より特定的には、２つのＬＣフィルタを含むダイプレクサにおける通過特性を向上させるための技術に関する。
　特表２０１９－５０７９７２号公報（特許文献１）には、ＬＣ回路で構成されたハイバンドフィルタおよびローバンドフィルタを備えたマルチプレクサが開示されている。特表２０１９－５０７９７２号公報（特許文献１）のマルチプレクサにおいては、ハイバンドフィルタのインダクタが基板の表面に２Ｄスパイラルインダクタとして構成され、ローバンドフィルタのインダクタが基板の内部の層に３Ｄインダクタとして構成されている。
　また、特開平１１－４０９２０号公報（特許文献２）には、複数のインダクタが集積化された複合部品において、隣接するインダクタによって発生する磁束が互いに略直交するように、インダクタが配置された構成が開示されている。
特表２０１９－５０７９７２号公報 特開平１１－４０９２０号公報
　しかしながら、特表２０１９－５０７９７２号公報（特許文献１）および特開平１１－４０９２０号公報（特許文献２）に開示された構成においては、隣接して配置されたフィルタに含まれるインダクタにおいて、一方のインダクタの空芯径を貫く磁束が他方のインダクタと干渉しているため、２つのインダクタ同士の磁気結合が生じ得る。
　複数のＬＣフィルタを含むフィルタ装置（ダイプレクサ，マルチプレクサ）において、異なるフィルタ間のインダクタ同士が磁気結合すると、Ｑ値の低下および／またはアイソレーションの劣化が生じてしまい、フィルタ特性が低下するおそれがある。
　本開示は、このような課題を解決するためになされたものであって、その目的は、複数のＬＣフィルタを含んで構成されるフィルタ装置において、フィルタ特性の低下を抑制することである。
　本開示の第１の局面に係るフィルタ装置は、本体と、第１通過帯域を有する第１フィルタと、第１通過帯域とは異なる第２通過帯域を有する第２フィルタとを備える。本体の法線方向から平面視した場合に、第１フィルタに含まれるインダクタは第１領域に配置され、第２フィルタに含まれるインダクタは第１領域に隣接する第２領域に配置される。第１フィルタおよび第２フィルタの各々は、少なくとも１つのインダクタを含む。第１フィルタに含まれるインダクタは、本体に設けられた平板電極と、本体の法線方向に延在するビアとを含む縦型コイルである。第２フィルタにおいて、第１領域に面する位置に配置されるインダクタは、本体の法線方向を巻回軸とする平面コイルである。本体の法線方向から平面視した場合に、第１フィルタにおける平板電極の延在方向の中央から、当該延在方向に直交する方向に描いた仮想線は、第２フィルタに含まれるインダクタと交差しない。
　本開示の第２の局面に掛かるフィルタ装置は、本体と、第１通過帯域を有する第１フィルタと、第１通過帯域とは異なる第２通過帯域を有する第２フィルタとを備える。第１フィルタおよび第２フィルタの各々は、少なくとも１つのインダクタを含む。本体の法線方向から平面視した場合に、第１フィルタに含まれるインダクタは第１領域に配置され、第２フィルタに含まれるインダクタは第１領域に隣接する第２領域に配置される。第１フィルタに含まれるインダクタは、本体に設けられた平板電極と、本体の法線方向に延在するビアとを含む縦型コイルである。第２フィルタにおいて、第１領域に面する位置に配置されるインダクタは、縦型コイル、および、本体の法線方向を巻回軸とする平面コイルを含む。第２フィルタの縦型コイルと第１領域との間の距離は、上記の平面コイルと第１領域との間の距離よりも遠い。本体の法線方向から平面視した場合に、（ｉ）第１フィルタにおける平板電極の延在方向の中央から、当該延在方向に直交する方向に描いた第１仮想線は、第２フィルタに含まれるインダクタと交差しておらず、（ｉｉ）第２フィルタにおける平板電極の延在方向の中央から、当該延在方向に直交する方向に描いた第２仮想線は、第１フィルタに含まれるインダクタと交差しない。
　本開示によるフィルタ装置においては、本体において隣接する領域に２つフィルタ（第１フィルタ，第２フィルタ）が配置されている。第１フィルタのインダクタは、平板電極およびビアで構成された縦型コイルである。第２フィルタにおいて、第１フィルタに面して配置されるインダクタは平面コイルである。そして、第１フィルタにおける平板電極の延在方向の中央から、当該延在方向に直交する方向に描いた仮想線は、第２フィルタに含まれるインダクタと交差していない。このような構成とすることによって、一方のフィルタのインダクタによって生じる磁界が他方のフィルタのインダクタと干渉することを防止できるので、インダクタ同士の磁気結合を抑制することができる。したがって、フィルタ特性の低下を抑制することができる。
実施の形態１のフィルタ装置が適用される高周波フロントエンド回路を有する通信装置のブロック図である。 実施の形態１のフィルタ装置の等価回路図である。 図２のフィルタ装置の内部を示す斜視図である。 図２のフィルタ装置の積層構造の一例を示す分解斜視図である。 図２のフィルタ装置におけるインダクタの配置を説明するための図である。 比較例１のフィルタ装置における各フィルタのインダクタの配置を説明するための図である。 実施の形態１および比較例１のフィルタ装置における通過特性を説明するための図である。 比較例２のフィルタ装置における各フィルタのインダクタの配置を説明するための図である。 実施の形態１および比較例２のフィルタ装置における通過特性を説明するための図である。 実施の形態２のフィルタ装置における各フィルタのインダクタの配置を説明するための図である。 実施の形態３のフィルタ装置における各フィルタのインダクタの配置を説明するための図である。
　以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
　［実施の形態１］
　（通信装置の基本構成）
　図１は、実施の形態に従うフィルタ装置１００が適用された高周波フロントエンド回路２０を含む通信装置１０のブロック図である。高周波フロントエンド回路２０は、アンテナ装置ＡＮＴで受信された高周波信号を、予め定められた複数の周波数帯域に分波して後続の処理回路へ伝達する。高周波フロントエンド回路２０は、たとえば、携帯電話、スマートフォンあるいはタブレットなどの携帯端末や、通信機能を備えたパーソナルコンピュータなどの通信装置に用いられる。
　図１を参照して、通信装置１０は、フィルタ装置１００を含む高周波フロントエンド回路２０と、ＲＦ信号処理回路（以下、「ＲＦＩＣ」とも称する。）３０とを含む。図１に示される高周波フロントエンド回路２０は、受信系フロントエンド回路である。高周波フロントエンド回路２０は、フィルタ装置１００と、増幅回路ＬＮＡ１，ＬＮＡ２とを含む。
　フィルタ装置１００は、互いに異なる周波数範囲を通過帯域とするフィルタＦＬＴ１（第１フィルタ）およびフィルタＦＬＴ２（第２フィルタ）を含むダイプレクサである。以降の説明においては、フィルタ装置１００を「ダイプレクサ」と称する場合がある。
　フィルタＦＬＴ１は、共通端子であるアンテナ端子ＴＡと、第１端子Ｔ１との間に接続される。フィルタＦＬＴ１は、ローバンド（ＬＢ）群の周波数範囲を通過帯域とし、ハイバンド（ＨＢ）群の周波数範囲を非通過帯域とするローパスフィルタである。フィルタＦＬＴ２は、アンテナ端子ＴＡと第２端子Ｔ２との間に接続される。フィルタＦＬＴ２は、ハイバンド群の周波数範囲を通過帯域とし、ローバンド群の周波数範囲を非通過帯域とするハイパスフィルタである。なお、フィルタＦＬＴ１およびフィルタＦＬＴ２は、バンドパスフィルタであってもよい。
　フィルタＦＬＴ１，ＦＬＴ２の各々は、アンテナ装置ＡＮＴで受信された高周波信号のうち、各フィルタの通過帯域に対応する高周波信号のみを通過させる。これにより、アンテナ装置ＡＮＴからの受信信号を予め定められた複数の周波数帯域の信号に分波する。
　増幅回路ＬＮＡ１，ＬＮＡ２の各々は、いわゆる低雑音増幅器である。増幅回路ＬＮＡ１，ＬＮＡ２は、対応するフィルタを通過した高周波信号を低雑音で増幅し、ＲＦＩＣ３０へ伝達する。
　ＲＦＩＣ３０は、アンテナ装置ＡＮＴで送受信された高周波信号を処理するＲＦ信号処理回路である。具体的には、ＲＦＩＣ３０は、アンテナ装置ＡＮＴから高周波フロントエンド回路２０の受信側信号経路を介して入力された高周波信号を、ダウンコンバートなどにより信号処理し、当該信号処理して生成された受信信号をベースバンド信号処理回路（図示せず）へ出力する。
　図１のように高周波フロントエンド回路２０が受信回路として用いられる場合、フィルタ装置１００においては、アンテナ端子ＴＡが入力端子ＩＮとなり、第１端子Ｔ１および第２端子Ｔ２がそれぞれ第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２となる。一方で、高周波フロントエンド回路は送信回路としても用いることができる。この場合には、フィルタ装置１００の第１端子Ｔ１および第２端子Ｔ２の各々が入力端子となり、アンテナ端子ＴＡが共通の出力端子となる。その場合、増幅回路に含まれる増幅器としてパワーアンプが用いられる。
　（フィルタ装置の構成）
　図２は、図１におけるフィルタ装置（ダイプレクサ）１００の一例の等価回路を示す図である。図１で説明したように、フィルタＦＬＴ１はアンテナ端子ＴＡと第１端子Ｔ１との間に接続されている。また、フィルタＦＬＴ２はアンテナ端子ＴＡと第２端子Ｔ２との間に接続されている。
　フィルタＦＬＴ１は、直列腕回路を構成するインダクタＬ１１，Ｌ１２およびキャパシタＣ１２と、並列腕回路を構成するキャパシタＣ１１とを含む。インダクタＬ１１はアンテナ端子ＴＡに接続され、インダクタＬ１２はインダクタＬ１１と第１端子Ｔ１との間に接続される。すなわち、インダクタＬ１１，Ｌ１２は、アンテナ端子ＴＡと第１端子Ｔ１との間に直列に接続されている。キャパシタＣ１１は、インダクタＬ１１とインダクタＬ１２との間の接続ノードと、接地端子ＧＮＤとの間に接続される。キャパシタＣ１２は、インダクタＬ１２に並列に接続される。フィルタＦＬＴ１は、これらの構成によって、所定の周波数よりも低い周波数帯域の信号を通過させるローパスフィルタとして機能する。
　フィルタＦＬＴ２は、直列腕回路を形成するインダクタＬ２１，Ｌ２４およびキャパシタＣ２１，Ｃ２５と、並列腕回路を形成するインダクタＬ２２，Ｌ２３およびキャパシタＣ２２～Ｃ２４とを含む。インダクタＬ２１の一方端はアンテナ端子ＴＡに接続されており、他方端はキャパシタＣ２１に一方端に接続されている。キャパシタＣ２５は、キャパシタＣ２１の他方端と第２端子Ｔ２との間に接続されている。インダクタＬ２４は、キャパシタＣ２５に並列に接続されている。
　キャパシタＣ２２の一方端は、インダクタＬ２１とキャパシタＣ２１との間の接続ノードに接続される。キャパシタＣ２２の他方端は、インダクタＬ２２を介して接地端子ＧＮＤに接続される。キャパシタＣ２３の一方端は、キャパシタＣ２１とキャパシタＣ２５との間の接続ノードに接続される。キャパシタＣ２３の他方端は、インダクタＬ２２介して接地端子ＧＮＤに接続される。
　インダクタＬ２３の一方端は、キャパシタＣ２１とキャパシタＣ２５との間の接続ノードに接続される。インダクタＬ２３の他方端は、キャパシタＣ２４を介して接地端子ＧＮＤに接続される。
　フィルタＦＬＴ２は、トラップ用のインダクタＬ２１と、インダクタＬ２２およびキャパシタＣ２１～Ｃ２３で構成されるＬＣ共振器と、インダクタＬ２３およびキャパシタＣ２４で構成される共振器と、インダクタＬ２４およびキャパシタＣ２５で構成される共振器とによって、バンドパスフィルタとして機能する。
　なお、実施の形態１のフィルタ装置１００の例においては、フィルタＦＬＴ１の通過帯域は０～９６０ＭＨｚ付近に設定されており、フィルタＦＬＴ２の通過帯域は１４２７ＭＨｚ～２６９０ＭＨｚ付近に設定されている。そのため、フィルタ装置１００においては、フィルタＦＬＴ２はハイパスフィルタとして機能する。
　次に、図３～図５を用いて、フィルタ装置１００の内部構成の詳細について説明する。図３は図２のフィルタ装置１００の内部を示す斜視図であり、図４はフィルタ装置１００の積層構造の一例を示す分解斜視図である。また、図５は、フィルタ装置１００におけるインダクタの配置を説明するための図であり、具体的には、図４における誘電体層ＬＹ２～誘電体層ＬＹ８を重ね合わせた平面図である。
　図３および図４を参照して、フィルタ装置１００は、複数の誘電体層ＬＹ１～ＬＹ１７が所定の方向に沿って積み上げられて形成された、直方体または略直方体の本体１１０を備えている。本体１１０において、複数の誘電体層ＬＹ１～ＬＹ１７が積み上げられている方向を積層方向とする。本体１１０の各誘電体層は、たとえば低温同時焼成セラミックス（ＬＴＣＣ：Low　Temperature　Co-fired　Ceramics）などのセラミック、あるいは樹脂により形成されている。本体１１０の内部において、各誘電体層に設けられた複数の電極、および、誘電体層間に設けられた複数のビアによって、フィルタＦＬＴ１，ＦＬＴ２を構成するためのインダクタおよびキャパシタが構成される。なお、図３～図５においては、本体１１０の誘電体は省略してあり、内部に設けられる配線パターン、ビアおよび端子の導電体のみが示されている。本明細書において「ビア」とは、異なる誘電体層に設けられた電極を接続するために、誘電体層中に形成される導体を示す。ビアは、たとえば、導電ペースト、めっき、および／または金属ピンなどによって形成される。
　以下の説明においては、本体１１０の積層方向を「Ｚ軸方向」とし、Ｚ軸方向に垂直であって本体１１０の長辺に沿った方向を「Ｘ軸方向」とし、本体１１０の短辺に沿った方向を「Ｙ軸方向」とする。また、以下では、各図におけるＺ軸の正方向を上側、負方向を下側と称する場合がある。
　本体１１０の第１主面１１１（誘電体層ＬＹ１）には、フィルタ装置１００の方向を特定するための方向性マークＤＭが配置されている。本体１１０の第２主面１１２（誘電体層ＬＹ１７）には、当該フィルタ装置１００と外部機器とを接続するための外部端子であるアンテナ端子ＴＡ、第１端子Ｔ１、第２端子Ｔ２および接地端子ＧＮＤが配置されている。各外部端子は平板状の電極であり、本体１１０の第２主面１１２に規則的に配置されたＬＧＡ（Land　Grid　Array）端子である。図３および図４で示した例においては、概略的には、本体１１０の左側（Ｘ軸の負方向）部分にローバンド側のフィルタＦＬＴ１が配置され、右側（Ｘ軸の正方向）部分にハイバンド側のフィルタＦＬＴ２が配置されている。
　第２主面１１２（誘電体層ＬＹ１７）に配置されたアンテナ端子ＴＡは、ビアＶＡ１，ＶＡ２および平板電極ＰＡ１を介して、誘電体層ＬＹ２においてフィルタＦＬＴ１とフィルタＦＬＴ２との分岐点ＰＢ１に接続されている。ビアＶＡ１およびビアＶＡ２は、誘電体層ＬＹ１６に設けられた平板電極ＰＡ１によってオフセットしている。
　まず、ローパスフィルタであるフィルタＦＬＴ１の詳細について説明する。分岐点ＰＢ１には、分岐点ＰＢ１からＸ軸の負方向に延在する直線状の平板電極ＰＬ１が接続されている。平板電極ＰＬ１の端部にはビアＶＬ１が接続されている。平板電極ＰＬ１は、ビアＶＬ１を介して誘電体層ＬＹ８に設けられた帯状の平板電極ＰＬ１Ａの一方端に接続されている。平板電極ＰＬ１Ａの他方端にはビアＶＬ１Ａが接続されている。平板電極ＰＬ１Ａは、当該ビアＶＬ１Ａを介して、誘電体層ＬＹ２に設けられた直線状の平板電極ＰＬ１Ｂの一方端に接続されている。平板電極ＰＬ１Ｂは、誘電体層ＬＹ２においてＸ軸方向に延在しており、他方端にはビアＶＬ１Ｂが接続されている。平板電極ＰＬ１Ｂは、当該ビアＶＬ１Ｂを介して、誘電体層ＬＹ８に設けられた帯状の平板電極ＰＬ１Ｃの一方端に接続されている。
　平板電極ＰＬ１Ｃの他方端にはビアＶＬ１Ｃが接続されている。平板電極ＰＬ１Ｃは、ビアＶＬ１Ｃを介して誘電体層ＬＹ２に設けられた直線状の平板電極ＰＬ１Ｄの一方端に接続されている。平板電極ＰＬ１Ｄは、誘電体層ＬＹ２においてＸ軸方向に延在しており、他方端にはビアＶＬ１Ｄが接続されている。平板電極ＰＬ１Ｄは、当該ビアＶＬ１Ｄを介して、誘電体層ＬＹ８に設けられた帯状の平板電極ＰＬ１Ｅの一方端に接続されている。
　平板電極ＰＬ１Ｅの他方端にはビアＶＬ１Ｅが接続されている。平板電極ＰＬ１Ｅは、ビアＶＬ１Ｅを介して誘電体層ＬＹ２に設けられた直線状の平板電極ＰＬ１Ｆの一方端に接続されている。平板電極ＰＬ１Ｆは、誘電体層ＬＹ２においてＸ軸方向に延在しており、他方端にはビアＶＬ１Ｆが接続されている。平板電極ＰＬ１Ｆは、当該ビアＶＬ１Ｆを介して、誘電体層ＬＹ８に設けられた直線状の平板電極Ｐ１の一方端に接続されている。平板電極ＰＡ１，ＰＬ１～ＰＬ１ＦおよびビアＶＡ１，ＶＡ２，ＶＬ１～ＶＬ１Ｆによって、図２におけるインダクタＬ１１が構成される。
　平板電極Ｐ１は、誘電体層ＬＹ８においてＹ軸方向に延在しており、その他方端にはビアＶＬ２が接続されている。平板電極Ｐ１は、ビアＶＬ２を介して誘電体層ＬＹ２に設けられた直線状の平板電極ＰＬ２の一方端に接続されている。平板電極ＰＬ２は、誘電体層ＬＹ２においてＸ軸方向に延在しており、他方端にはビアＶＬ２Ａが接続されている。平板電極ＰＬ２は、当該ビアＶＬ２Ａを介して、誘電体層ＬＹ８に設けられた直線状の平板電極ＰＬ２Ａの一方端に接続されている。
　平板電極ＰＬ２Ａの他方端にはビアＶＬ２Ｂが接続されている。平板電極ＰＬ２Ａは、ビアＶＬ２Ｂを介して誘電体層ＬＹ２に設けられた直線状の平板電極ＰＬ２Ｂの一方端に接続されている。平板電極ＰＬ２Ｂは、誘電体層ＬＹ２においてＸ軸方向に延在しており、他方端にはビアＶＬ２Ｃが接続されている。平板電極ＰＬ２Ｂは、当該ビアＶＬ２Ｃを介して、誘電体層ＬＹ１６に設けられたキャパシタ電極ＰＣ１、および、誘電体層ＬＹ１４に設けられたキャパシタ電極ＰＣ３に接続されている。なお、ビアＶＬ２Ｃは、誘電体層ＬＹ９においてオフセットしている。キャパシタ電極ＰＣ１は、ビアＶ１によって第１端子Ｔ１に接続されている。平板電極ＰＬ２～ＰＬ２Ｂ、ビアＶＬ２～ＶＬ２Ｃ，Ｖ１およびキャパシタ電極ＰＣ１によって、図２におけるインダクタＬ１２が構成される。
　本体１１０を積層方向から平面視した場合に、キャパシタ電極ＰＣ１，ＰＣ３の各々は、その一部が誘電体層ＬＹ１５に設けられたキャパシタ電極ＰＣ２と重なるように配置されている。キャパシタ電極ＰＣ１とキャパシタ電極ＰＣ２とによって構成されるキャパシタ、および、キャパシタ電極ＰＣ２とキャパシタ電極ＰＣ３によって形構成キャパシタの合成容量によって、図２におけるキャパシタＣ１２が構成される。
　また、キャパシタ電極ＰＣ２の一部は、本体１１０を積層方向から平面視した場合に、誘電体層ＬＹ１６に設けられた平板電極ＰＧとも重なるような形状を有している。平板電極ＰＧは、ビアＶＧ１，ＶＧ２によって、接地端子ＧＮＤに接続されている。したがって、キャパシタ電極ＰＣ２と平板電極ＰＧとによって、図２におけるキャパシタＣ１１が構成される。
　次に、ハイパスフィルタであるフィルタＦＬＴ２の詳細について説明する。分岐点ＰＢ１には、本体１１０の積層方向の軸（Ｚ軸）周りに巻回された帯状の平板電極ＰＬ３の一方端が接続される。平板電極ＰＬ３の他方端には、ビアＶＬ３が接続されている。平板電極ＰＬ３は、ビアＶＬ３を介して、誘電体層ＬＹ３に設けられた帯状の平板電極ＰＬ３Ａの一方端に接続される。
　平板電極ＰＬ３Ａも、平板電極ＰＬ３と同様にＺ軸周りに巻回された電極であり、その他方端にはビアＶＬ３Ａが接続されている。平板電極ＰＬ３Ａは、ビアＶＬ３Ａを介して、誘電体層ＬＹ４に設けられた帯状の平板電極ＰＬ３Ｂの一方端に接続される。平板電極ＰＬ３Ｂも、平板電極ＰＬ３等と同様にＺ軸周りに巻回された電極であり、その他方端にはビアＶＬ３Ｂが接続されている。平板電極ＰＬ３Ｂは、ビアＶＬ３Ｂを介して、誘電体層ＬＹ６に設けられた帯状の平板電極ＰＬ３Ｃの一方端に接続される。
　平板電極ＰＬ３Ｃは、略Ｃ字形状を有しており、他方端にはビアＶＬ３Ｃが接続されている。ビアＶＬ３Ｃは、誘電体層ＬＹ１０に設けられたキャパシタ電極ＰＣ１１、および、誘電体層ＬＹ１１に設けられたキャパシタ電極ＰＣ１０に接続されている。平板電極ＰＡ１，ＰＬ３～ＰＬ３ＣおよびビアＶＡ１，ＶＡ２，ＶＬ３～ＶＬ３Ｃによって、図２におけるインダクタＬ２１が構成される。
　キャパシタ電極ＰＣ１０は、本体１１０を積層方向から平面視した場合に、その一部が誘電体層ＬＹ１２に設けられたキャパシタ電極ＰＣ７と重なるように配置されている。キャパシタ電極ＰＣ７，ＰＣ１０によって、図２のキャパシタＣ２２が構成される。
　キャパシタ電極ＰＣ７は、ビアＶＬ４によって、誘電体層ＬＹ６に設けられた帯状の平板電極ＰＬ４の一方端に接続されている。平板電極ＰＬ４は、略Ｌ字形状を有しており、その他方端にはビアＶＬ４Ａが接続されている。平板電極ＰＬ４は、ビアＶＬ４Ａを介して、誘電体層ＬＹ５に設けられた帯状の平板電極ＰＬ４Ａの一方端に接続されている。平板電極ＰＬ４Ａは、Ｚ軸周りに巻回された電極であり、その他方端にはビアＶＬ４Ｂが接続されている。平板電極ＰＬ４Ａは、ビアＶＬ４Ｂを介して、誘電体層ＬＹ４に設けられた帯状の平板電極ＰＬ４Ｂの一方端に接続されている。
　平板電極ＰＬ４Ｂも、Ｚ軸周りに巻回された電極であり、その他方端にはビアＶＬ４Ｃが接続されている。平板電極ＰＬ４Ｂは、ビアＶＬ４Ｃを介して、誘電体層ＬＹ３に設けられた帯状の平板電極ＰＬ４Ｃの一方端に接続されている。平板電極ＰＬ４Ｃも、Ｚ軸周りに巻回された電極であり、その他方端にはビアＶＬ４Ｄが接続されている。平板電極ＰＬ４Ｃは、ビアＶＬ４Ｄを介して、誘電体層ＬＹ２に設けられた直線状の平板電極ＰＬ４Ｄの一方端に接続されている。
　平板電極ＰＬ４Ｄは、Ｙ軸方向に延在しており、その他方端にはビアＶＬ４Ｅが接続されている。ビアＶＬ４Ｅは、誘電体層ＬＹ７においてオフセットし、誘電体層ＬＹ１４に設けられたキャパシタ電極ＰＣ５、および、誘電体層ＬＹ１６に設けられた平板電極ＰＧに接続される。上述のように、平板電極ＰＧは、誘電体層ＬＹ１７の接地端子ＧＮＤに接続されている。したがって、平板電極ＰＧ，ＰＬ４～ＰＬ４ＤおよびビアＶＧ１，ＶＧ２，ＶＬ４～ＶＬ４Ｅによって、図２におけるインダクタＬ２２が構成される。
　キャパシタ電極ＰＣ５の一部は、本体１１０を積層方向から平面視した場合に、誘電体層ＬＹ１３に設けられたキャパシタ電極ＰＣ６と重なるように配置されている。キャパシタ電極ＰＣ５およびキャパシタ電極ＰＣ６によって、図２におけるキャパシタＣ２３が構成される。
　キャパシタ電極ＰＣ６は、ビアＶＬ５によって、誘電体層ＬＹ１１に設けられたキャパシタ電極ＰＣ９に接続されている。キャパシタ電極ＰＣ６およびキャパシタ電極ＰＣ９の各々は、本体１１０を積層方向から平面視した場合に、誘電体層ＬＹ１２に設けられたキャパシタ電極ＰＣ７，ＰＣ８と部分的に重なるように配置されている。キャパシタ電極ＰＣ６，ＰＣ９とキャパシタ電極ＰＣ７とによって、図２におけるキャパシタＣ２１が構成される。また、キャパシタ電極ＰＣ６，ＰＣ９とキャパシタ電極ＰＣ８とによって、図２におけるキャパシタＣ２５が構成される。
　キャパシタ電極ＰＣ９は、ビアＶＬ５Ａを介して、誘電体層ＬＹ２の分岐点ＰＢ２において帯状の平板電極ＰＬ５，ＰＬ６に接続される。平板電極ＰＬ５は、略Ｌ字形状を有している。平板電極ＰＬ５における分岐点ＰＢ２とは反対の端部には、ビアＶＬ５Ｂが接続されている。平板電極ＰＬ５は、ビアＶＬ５Ｂを介して、誘電体層ＬＹ３に設けられた帯状の平板電極ＰＬ５Ａの一方端に接続される。
　平板電極ＰＬ５Ａは、Ｚ軸周りに巻回された電極であり、その他方端にはビアＶＬ５Ｃが接続されている。平板電極ＰＬ５Ａは、ビアＶＬ５Ｃを介して、誘電体層ＬＹ４に設けられた帯状の平板電極ＰＬ５Ｂの一方端に接続される。
　平板電極ＰＬ５Ｂも、平板電極ＰＬ５Ａと同様にＺ軸周りに巻回された電極であり、その他方端にはビアＶＬ５Ｄが接続されている。平板電極ＰＬ５Ｂは、ビアＶＬ５Ｄを介して、誘電体層ＬＹ５に設けられた帯状の平板電極ＰＬ５Ｃの一方端に接続される。平板電極ＰＬ５Ｃも、平板電極ＰＬ５Ａ等と同様にＺ軸周りに巻回された電極であり、その他方端にはビアＶＬ５Ｅが接続されている。平板電極ＰＬ５Ｃは、ビアＶＬ５Ｅを介して、誘電体層ＬＹ１５に設けられたキャパシタ電極ＰＣ４に接続される。平板電極ＰＬ５～ＰＬ５Ｃ、キャパシタ電極ＰＣ９およびビアＶＬ５～ＶＬ５Ｅによって、図２におけるインダクタＬ２３が構成される。
　本体１１０を積層方向から平面視した場合に、キャパシタ電極ＰＣ４の一部は、誘電体層ＬＹ１６に設けられた平板電極ＰＧと重なっている。キャパシタ電極ＰＣ４と平板電極ＰＧとによって、図２におけるキャパシタＣ２４が構成される。
　平板電極ＰＬ６は、誘電体層ＬＹ２の分岐点ＰＢ２からＹ軸方向に延在する直線状の電極である。平板電極ＰＬ６において、分岐点ＰＢ２と反対の端部には、ビアＶＬ６が接続されている。平板電極ＰＬ６は、ビアＶＬ６を介して、誘電体層ＬＹ７に設けられた帯状の平板電極ＰＬ６Ａの一方端に接続される。平板電極ＰＬ６Ａの他方端には、ビアＶＬ６Ａが接続されている。平板電極ＰＬ６Ａは、ビアＶＬ６Ａを介して、誘電体層ＬＹ２に設けられた平板電極ＰＬ６Ｂの一方端に接続される。
　平板電極ＰＬ６Ｂは、Ｙ軸方向の延在する直線状の電極であり、その他方端にはビアＶＬ６Ｂが接続されている。平板電極ＰＬ６Ｂは、ビアＶＬ６Ｂを介して、誘電体層ＬＹ７に設けられた帯状の平板電極ＰＬ６Ｃの一方端に接続される。平板電極ＰＬ６Ｃの他方端には、ビアＶＬ６Ｃが接続されている。平板電極ＰＬ６Ｃは、ビアＶＬ６Ｃを介して、誘電体層ＬＹ１２に設けられたキャパシタ電極ＰＣ８および誘電体層ＬＹ１６に設けられた平板電極ＰＡ２に接続される。平板電極ＰＡ２は、ビアＶ２を介して、誘電体層ＬＹ１７に設けられた第２端子Ｔ２に接続される。平板電極ＰＡ２，ＰＬ６～ＰＬ６ＣおよびビアＶＬ６～ＶＬ６Ｃによって、図２におけるインダクタＬ２４が構成される。
　上述のように、図５はフィルタ装置１００における誘電体層ＬＹ２～誘電体層ＬＹ８を重ね合わせた平面図である。図３および図４で説明したように、フィルタ装置１００は、本体１１０において図５の左側（Ｘ軸の負方向）側にローパスフィルタのフィルタＦＬＴ１が配置されており、図５の右側（Ｘ軸の正方向）側にハイパスフィルタのフィルタＦＬＴ２が配置されている。フィルタＦＬＴ１のインダクタＬ１１，Ｌ１２は、本体１１０の領域ＲＧ１（第１領域）に配置される。また、フィルタＦＬＴ２のインダクタＬ２１～Ｌ２４は、本体１１０の領域ＲＧ２（第２領域）に配置される。
　図３および図４で説明したように、フィルタＦＬＴ１のインダクタＬ１１，Ｌ１２は、平板電極とビアとを含む縦型コイルとして構成されている。インダクタＬ１１，Ｌ１２の巻回軸はＹ軸方向であり、所望のインダクタンスを確保するために２ターン以上巻回されている。インダクタＬ１１はＹ軸の正方向に向かって反時計回り（ＣＣＷ）方向に巻回されており、インダクタＬ１２はＹ軸の正方向に向かって時計回り（ＣＷ）方向に巻回されている。そのため、インダクタＬ１１，Ｌ１２によってＹ軸方向に磁界が発生する。
　図４で説明したインダクタＬ１１とインダクタＬ１２との接続状態から、アンテナ端子ＴＡからフィルタＦＬＴ１を通って第１端子Ｔ１へ信号が伝達される場合、インダクタＬ１１には矢印ＡＲ１の向きに信号が通過し、インダクタＬ１２には矢印ＡＲ２の向きに信号が通過する。そのため、インダクタＬ１１によって生じる磁界の方向と、インダクタＬ１２によって生じる磁界の方向とは互いに逆方向となる。したがって、フィルタＦＬＴ１においては、インダクタ同士の磁気結合が抑制される。
　フィルタＦＬＴ２において、インダクタＬ２１，Ｌ２２，Ｌ２３は、本体１１０の積層方向（Ｚ軸方向）を巻回軸とする平面コイルがビアによって接続されたヘリカルコイルである。また、インダクタＬ２４は、Ｘ軸方向を巻回軸とする縦型コイルである。そのため、インダクタＬ２１，Ｌ２２，Ｌ２３によってＺ軸方向に磁界が発生し、インダクタＬ２４によってＸ軸方向に磁界が発生する。フィルタＦＬＴ１に面して配置されるインダクタＬ２１，Ｌ２３は２ターン以上巻回されている。
　実施の形態１におけるフィルタ装置１００において、本体１１０の積層方向から平面視した場合に、フィルタＦＬＴ１によって生じる磁界の方向は、フィルタＦＬＴ２によって生じる磁界の方向と直交しており、かつ、互いに相手側のフィルタのコイルに向いていない。言い換えれば、フィルタＦＬＴ１においてインダクタを構成する平板電極の延在方向の中央から当該延在方向に直交する方向に描いた仮想線ＣＬ１は、フィルタＦＬＴ２のインダクタＬ２１～Ｌ２４と交差しておらず、仮想線ＣＬ１が延在する方向（第２方向）と領域ＲＧ１から領域ＲＧ２に向かう方向（第１方向）とのなす角は９０°である。
　このような構成とすることによって、フィルタ装置１００において、フィルタＦＬＴ１によって生じる磁界は、領域ＲＧ１に面する位置に配置されたフィルタＦＬＴ２のインダクタＬ２１，Ｌ２３によって生じる磁界とは干渉しない。これにより、フィルタＦＬＴ１とフィルタＦＬＴ２との間のインダクタ同士の磁気結合を抑制することができる。
　（通過特性）
　次に、実施の形態１のフィルタ装置１００の通過特性について比較例を用いて説明する。図６は、比較例１のフィルタ装置１００Ｘにおける各フィルタのインダクタの配置を説明するための図である。フィルタ装置１００Ｘにおいては、ローバンド側のフィルタＦＬＴ１Ｘに含まれるインダクタＬ１１Ｘ，Ｌ１２Ｘは、Ｚ軸方向を巻回軸とする平面コイルを含む。ハイバンド側については、実施の形態１のフィルタＦＬＴ２と同様である。フィルタ装置１００Ｘの場合、フィルタＦＬＴ１ＸのインダクタＬ１１Ｘ，Ｌ１２Ｘによって生じる磁界が、領域ＲＧ１に面する位置に配置されたフィルタＦＬＴ２のインダクタＬ２１，Ｌ２３によって生じる磁界と干渉し、インダクタ同士の磁気結合が生じ得る。
　図７は、実施の形態１のフィルタ装置１００および比較例１のフィルタ装置１００Ｘにおける通過特性を説明するための図である。図７においては、横軸に周波数が示されており、縦軸には挿入損失が示されている。図７において、実線ＬＮ１０，ＬＮ２０は実施の形態１のフィルタ装置１００におけるフィルタＦＬＴ１，ＦＬＴ２の挿入損失をそれぞれ示している。また、破線ＬＮ１１，ＬＮ２１は比較例１のフィルタ装置１００ＸにおけるフィルタＦＬＴ１Ｘ，ＦＬＴ２の挿入損失をそれぞれ示している。
　図７に示されるように、ローバンド側においては、磁気結合の抑制によってインダクタのＱ値が改善したことにより、比較例１のフィルタ装置１００Ｘの場合に比べて、実施の形態１のフィルタ装置１００の挿入損失が改善している。なお、図２の等価回路に示されるように、ローバンド側のインダクタＬ１１は、ハイバンド側のフィルタＦＬＴ２からも直接見える素子となっている。そのため、ハイバンド側については、フィルタ装置１００もフィルタ装置１００Ｘも構成は同じであるが、ローバンド側のインダクタＬ１１のＱ値が改善したことによって、ハイバンド側のフィルタＦＬＴ２の挿入損失についても、比較例１のフィルタ装置１００Ｘよりも実施の形態１のフィルタ装置１００の方が若干改善されている。
　また、図８は異なる構成を有する比較例２のフィルタ装置１００Ｙにおける各フィルタのインダクタの配置を説明するための図である。フィルタ装置１００Ｙにおいて、ローバンド側のフィルタＦＬＴ１Ｙに含まれるインダクタＬ１１Ｙ，Ｌ１２Ｙの各々は、実施の形態１のフィルタ装置１００と同様に縦型コイルである。しかしながら、インダクタＬ１１Ｙ，Ｌ１２ＹはＸ軸方向を巻回軸とするように配置されている。すなわち、インダクタＬ１１Ｙ，Ｌ１２Ｙにおいて平板電極の延在方向の中央から当該延在方向に直交する方向に描いた仮想線ＣＬ２，ＣＬ２Ａと、領域ＲＧ１から領域ＲＧ２に向かう方向とのなす角は０°である。
　そのため、インダクタＬ１１Ｙ，Ｌ１２Ｙの各々によって生じる磁界の方向がフィルタＦＬＴ２の方向となっている。したがって、フィルタＦＬＴ１ＹのインダクタＬ１１Ｙ，Ｌ１２Ｙによって生じる磁界が、領域ＲＧ１に面する位置に配置されたフィルタＦＬＴ２のインダクタＬ２１，Ｌ２３によって生じる磁界と干渉し、インダクタ同士が磁気結合し得る。
　図９は、実施の形態１のフィルタ装置１００および比較例２のフィルタ装置１００Ｙにおける通過特性を説明するための図である。図９においては、横軸に周波数が示されており、縦軸には挿入損失が示されている。図９において、実線ＬＮ３０，ＬＮ４０は実施の形態１のフィルタ装置１００におけるフィルタＦＬＴ１，ＦＬＴ２の挿入損失をそれぞれ示している。また、破線ＬＮ３１，ＬＮ４１は比較例２のフィルタ装置１００ＹにおけるフィルタＦＬＴ１Ｙ，ＦＬＴ２の挿入損失をそれぞれ示している。
　図９に示されるように、ローバンド側およびハイバンド側の通過帯域における挿入損失は、フィルタ装置１００およびフィルタ装置１００Ｙともほぼ同程度の挿入損失となっている。しかしながら、比較例２のフィルタ装置１００Ｙにおいては、互いのインダクタ同士が磁気結合しているため、ローバンド側の通過帯域近傍（１．５ＧＨｚ付近）における減衰極の減衰量、および、ハイバンド側の通過帯域近傍（１．０ＧＨｚ付近）における減衰極の減衰量が小さくなっている。言い換えると、実施の形態１のフィルタ装置１００においては、比較例２のフィルタ装置１００Ｙの場合に比べて、非通過帯域における減衰特性が改善されている。
　以上のように、互いに異なる通過帯域を有する２つのフィルタを備えたフィルタ装置（ダイプレクサ）において、ローバンド側のフィルタのインダクタを縦型コイルで構成するとともに、ハイバンド側のフィルタにおいてローバンド側のフィルタに面して配置されるインダクタを平面コイルで構成し、ローバンド側のインダクタとハイバンド側のインダクタとが磁気結合しないようにローバンド側のインダクタを配置することによって、フィルタ特性の低下が抑制される。
　なお、上記の説明においては、ローバンド側のインダクタを縦型コイルとして構成し、ローバンド側のフィルタに面するハイバンド側のインダクタを平面コイルとして構成する場合について説明したが、これとは逆に、ローバンド側を平面コイルで構成し、ハイバンド側を縦型コイルで構成するようにしてもよい。
　また、上記の説明においては、ローバンド側のフィルタに２つのインダクタが含まれる場合について説明したが、ローバンド側のフィルタに含まれるインダクタの数は３つ以上であってもよい。
　実施の形態１における「フィルタＦＬＴ１」および「フィルタＦＬＴ２」は、本開示における「第１ＬＣフィルタ」および「第２ＬＣフィルタ」に対応する。実施の形態１における「インダクタＬ１１」および「インダクタＬ１２」は、本開示における「第１インダクタ」および「第２インダクタ」に対応する。
　［実施の形態２］
　実施の形態１においては、ローバンド側のフィルタＦＬＴ１に含まれるインダクタの巻回軸がＹ軸方向である場合、すなわち、フィルタＦＬＴ１からフィルタＦＬＴ２に向かう方向（第１方向）とフィルタＦＬＴ１のインダクタの巻回軸の方向（第２方向）とのなす角が９０°である場合について説明した。しかしながら、この第１方向と第２方向とのなす角は必ずしも９０°でなくてもよい。
　図１０は、実施の形態２に従うフィルタ装置１００Ａにおける各フィルタのインダクタの配置を説明するための図である。フィルタ装置１００Ａにおいては、実施の形態１におけるローバンド側のフィルタＦＬＴ１がフィルタＦＬＴ１Ａに置き換わった構成を有している。なお、ハイバンド側のフィルタＦＬＴ２はフィルタ装置１００と同様である。フィルタ装置１００Ａにおいて、フィルタ装置１００と重複する要素の説明は繰り返さない。
　図１０を参照して、ローバンド側のフィルタＦＬＴ１Ａは、縦型コイルとして構成されたインダクタＬ１１Ａ，Ｌ１２Ａを含んでいる。インダクタＬ１１Ａは、本体１１０の積層方向から平面視した場合に、平板電極の延在方向の中央から当該延在方向に直交する方向に描いた仮想線ＣＬ３がＹ軸方向から傾斜するように配置されている。より詳細には、上記の仮想線ＣＬ３の方向（すなわち巻回軸の方向）と、領域ＲＧ１から領域ＲＧ２に向かう方向とのなす角θが４５°以上かつ９０°以下（４５°≦θ≦９０°）となるように、インダクタＬ１１Ａが配置されている。このとき、仮想線ＣＬ３は、フィルタＦＬＴ２に含まれるインダクタＬ２１～Ｌ２４と交差していない。なお、インダクタＬ１２Ａは、仮想線ＣＬ３ＡがＹ軸方向となるように配置されている。
　このように、ローバンド側の縦型コイルのインダクタの巻回軸が傾斜するように配置された構成においても、当該インダクタによって構成される磁界の方向に平面コイルとして構成されたハイバンド側のインダクタが配置されない構成とすることによって、ローバンド側のインダクタとハイバンド側のインダクタとの磁気結合が抑制される。したがって、ダイプレクサにおけるフィルタ特性の低下を抑制することができる。
　［実施の形態３］
　実施の形態１および実施の形態２では、ハイバンド側のフィルタＦＬＴ２において、ローバンド側の領域ＲＧ１に面するすべてのインダクタが平面コイルである構成について説明した。実施の形態３においては、ローバンド側の領域ＲＧ１に面するハイバンド側のフィルタのインダクタに、縦型コイルが含まれる構成について説明する。
　図１１は、実施の形態３に従うフィルタ装置１００Ｂにおける各フィルタのインダクタの配置を説明するための図である。フィルタ装置１００Ｂは、実施の形態１におけるハイバンド側のフィルタＦＬＴ２がフィルタＦＬＴ２Ｂに置き換わった構成を有している。なお、ローバンド側のフィルタＦＬＴ１はフィルタ装置１００と同様である。フィルタ装置１００Ｂにおいて、フィルタ装置１００と重複する要素の説明は繰り返さない。
　図１１を参照して、ハイバンド側のフィルタＦＬＴ２Ｂにおいては、フィルタ装置１００のフィルタＦＬＴ２のインダクタＬ２３，Ｌ２４が、インダクタＬ２３Ｂ，Ｌ２４Ｂに置き換えられている。インダクタＬ２３Ｂは平面コイルであり、インダクタＬ２１，Ｌ２２からＹ軸の正方向に隣接し、さらに領域ＲＧ１に面して配置されている。インダクタＬ２４Ｂは、Ｘ軸方向に延在する平板電極と本体１１０の積層方向に延在するビアとによって構成された縦型コイルである。インダクタＬ２４Ｂの巻回軸の方向は、Ｙ軸方向である。インダクタＬ２４Ｂは、インダクタＬ２３ＢからＹ軸の正方向に隣接して配置されている。言い換えれば、インダクタＬ２３Ｂは、インダクタＬ２１とインダクタＬ２４Ｂとの間に配置されている。
　インダクタＬ２４ＢのＸ軸の負方向の端部は、ローバンド側のフィルタＦＬＴ１の領域ＲＧ１に面している。ただし、インダクタＬ２４Ｂと領域ＲＧ１との間の距離は、インダクタＬ２１と領域ＲＧ１との間の距離およびインダクタＬ２３Ｂと領域ＲＧ１との間の距離よりも遠い。なお、ローバンド側のインダクタＬ１１，Ｌ１２と、ハイバンド側のインダクタＬ２４Ｂとの間の距離は、５０μｍ以上であることが望ましい。
　フィルタＦＬＴ１において、縦型コイルであるインダクタＬ１１，Ｌ１２を構成する平板電極の延在方向の中央から当該延在方向に直交する方向に描いた仮想線ＣＬ１は、フィルタＦＬＴ２ＢのインダクタＬ２１、Ｌ２２，Ｌ２３Ｂ，Ｌ２４Ｂと交差していない。また、フィルタＦＬＴ２Ｂにおいて、縦型コイルであるインダクタＬ２４Ｂを構成する平板電極の延在方向の中央から当該延在方向に直交する方向に描いた仮想線ＣＬ４は、インダクタＬ１１，Ｌ１２とは交差していない。
　フィルタＦＬＴ１におけるインダクタＬ１１，Ｌ１２をこのような配置とすることによって、フィルタＦＬＴ１によって生じる磁界は、領域ＲＧ１に面する位置に配置されたフィルタＦＬＴ２ＢのインダクタＬ２１，Ｌ２３Ｂによって生じる磁界とは干渉しない。さらに、フィルタＦＬＴ２Ｂの縦型コイルであるインダクタＬ２４Ｂが、インダクタＬ２１，Ｌ２３Ｂよりも、領域ＲＧ１から遠い位置に配置されているため、インダクタＬ２４Ｂによって生じる磁界と、フィルタＦＬＴ１のインダクタＬ１１，Ｌ１２によって生じる磁界との干渉を抑制することができる。
　このように、フィルタＦＬＴ２Ｂにおいて、縦型コイルとして構成されたインダクタＬ２４Ｂが、フィルタＦＬＴ１の領域ＲＧ１に面する位置に配置された構成であっても、平面コイルのインダクタＬ２１，２３Ｂよりも領域ＲＧ１から遠い位置に配置されることによって、縦型コイル同士の磁気結合を抑制し、フィルタＦＬＴ１，ＦＬＴ２Ｂ間のアイソレーションの低下を抑制することができる。
　また、一般的に、コイルのインダクタンス値は、コイルの空芯径に比例し、コイルの長さに反比例することが知られている。そのため、同じインダクタンス値を実現する場合に、インダクタＬ２４Ｂのように、実施の形態１のインダクタＬ２４に比べて空芯径を大きくすることによって、インダクタの全体のライン長を短くすることができる。これによって、インダクタＬ２４Ｂにおける導体損失が低減されるので、フィルタＦＬＴ２Ｂの挿入損失を低減することができる。
　したがって、実施の形態３のフィルタ装置１００Ｂのような構成とすることによって、ダイプレクサにおけるフィルタ特性の低下を抑制することができる。
　なお、図１１のフィルタ装置１００Ｂにおいては、フィルタＦＬＴ１のインダクタＬ１１，Ｌ１２およびフィルタＦＬＴ２ＢのインダクタＬ２４Ｂは、Ｙ軸方向を巻回軸とする縦型コイルとして構成される場合について説明した。しかしながら、縦型コイルを構成する平板電極の延在方向の中央から当該延在方向に直交する方向に描いた仮想線が、他方のフィルタのインダクタと交差しないように配置することができれば、これらのインダクタＬ１１，ｌ１２，Ｌ２４Ｂは、実施の形態２のフィルタ装置１００ＡにおけるインダクタＬ１１Ａのように、巻回軸がＹ軸方向から傾斜するように配置されていてもよい。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１０　通信装置、２０　高周波フロントエンド回路、Ｃ１１，Ｃ１２，Ｃ２１～Ｃ２５　キャパシタ、１００，１００Ａ，１００Ｂ，１００Ｘ，１００Ｙ　フィルタ装置、１１０　本体、１１１，１１２　主面、ＡＮＴ　アンテナ装置、ＣＬ１，ＣＬ２，ＣＬ２Ａ，ＣＬ３，ＣＬ３Ａ，ＣＬ４　仮想線、ＤＭ　方向性マーク、ＦＬＴ１，ＦＬＴ１Ａ，ＦＬＴ１Ｘ，ＦＬＴ１Ｙ，ＦＬＴ２，ＦＬＴ２Ｂ　フィルタ、ＧＮＤ　接地端子、ＩＮ　入力端子、Ｌ１１，Ｌ１１Ａ，Ｌ１１Ｘ，Ｌ１１Ｙ，Ｌ１２，Ｌ１２Ａ，Ｌ１２Ｘ，Ｌ１２Ｙ，Ｌ２１～Ｌ２４，Ｌ２３Ｂ，Ｌ２４Ｂ　インダクタ、ＬＮＡ１，ＬＮＡ２　増幅回路、ＬＹ１～ＬＹ１７　誘電体層、ＯＵＴ１，ＯＵＴ２　出力端子、Ｐ１，ＰＡ１，ＰＡ２，ＰＧ，ＰＬ１，ＰＬ１Ａ～ＰＬ１Ｆ，ＰＬ２，ＰＬ２Ａ，ＰＬ２Ｂ，ＰＬ３，ＰＬ３Ａ～ＰＬ３Ｃ，ＰＬ４，ＰＬ４Ａ～ＰＬ４Ｄ，ＰＬ５，ＰＬ５Ａ～ＰＬ５Ｃ，ＰＬ６，ＰＬ６Ａ～ＰＬ６Ｃ　平板電極、ＰＢ１，ＰＢ２　分岐点、ＰＣ１～ＰＣ１１　キャパシタ電極、Ｔ１　第１端子、Ｔ２　第２端子、ＴＡ　アンテナ端子、Ｖ１，Ｖ２，ＶＡ１，ＶＡ２，ＶＧ１，ＶＧ２，ＶＬ１，ＶＬ１Ａ～ＶＬ１Ｆ，ＶＬ２，ＶＬ２Ａ～ＶＬ２Ｃ，ＶＬ３，ＶＬ３Ａ～ＶＬ３Ｃ，ＶＬ４，ＶＬ４Ａ～ＶＬ４Ｅ，ＶＬ５，ＶＬ５Ａ～ＶＬ５Ｅ，ＶＬ６，ＶＬ６Ａ～ＶＬ６Ｃ　ビア。

Claims (10)

  1. 　本体と、
    　第１通過帯域を有する第１フィルタと、
    　前記第１通過帯域とは異なる第２通過帯域を有する第２フィルタとを備え、
    　前記本体の法線方向から平面視した場合に、前記第１フィルタに含まれるインダクタは第１領域に配置され、前記第２フィルタに含まれるインダクタは前記第１領域に隣接する第２領域に配置され、
    　前記第１フィルタおよび前記第２フィルタの各々は、少なくとも１つのインダクタを含み、
    　前記第１フィルタに含まれるインダクタは、前記本体に設けられた平板電極と、前記本体の法線方向に延在するビアとを含む縦型コイルであり、
    　前記第２フィルタにおいて、前記第１領域に面する位置に配置されるインダクタは、前記本体の法線方向を巻回軸とする平面コイルであり、
    　前記本体の法線方向から平面視した場合に、前記第１フィルタにおける前記平板電極の延在方向の中央から、当該延在方向に直交する方向に描いた仮想線は、前記第２フィルタに含まれるインダクタと交差しない、フィルタ装置。
  2. 　前記第１領域から前記第２領域へ向かう第１方向と、前記仮想線が延在する第２方向とのなす角は４５°以上かつ９０°以下である、請求項１に記載のフィルタ装置。
  3. 　前記第１方向と前記第２方向とは直交する、請求項２に記載のフィルタ装置。
  4. 　前記第１フィルタに含まれるインダクタは、２ターン以上巻回されている、請求項１～３のいずれか１項に記載のフィルタ装置。
  5. 　前記第１フィルタは、入力端子と出力端子との間に直列に接続された第１インダクタおよび第２インダクタを含み、
    　前記第１インダクタおよび前記第２インダクタは、前記縦型コイルである、請求項１～４のいずれか１項に記載のフィルタ装置。
  6. 　前記第１インダクタにより生じる磁界の方向と、前記第２インダクタにより生じる磁界の方向とは異なる、請求項５に記載のフィルタ装置。
  7. 　前記第１インダクタにより生じる磁界の方向と、前記第２インダクタにより生じる磁界の方向とは互いに逆方向である、請求項６に記載のフィルタ装置。
  8. 　前記第１フィルタの通過帯域は、前記第２フィルタの通過帯域よりも低い、請求項１～７のいずれか１項に記載のフィルタ装置。
  9. 　本体と、
    　第１通過帯域を有する第１フィルタと、
    　前記第１通過帯域とは異なる第２通過帯域を有する第２フィルタとを備え、
    　前記第１フィルタおよび前記第２フィルタの各々は、少なくとも１つのインダクタを含み、
    　前記本体の法線方向から平面視した場合に、前記第１フィルタに含まれるインダクタは第１領域に配置され、前記第２フィルタに含まれるインダクタは前記第１領域に隣接する第２領域に配置され、
    　前記第１フィルタに含まれるインダクタは、前記本体に設けられた平板電極と、前記本体の法線方向に延在するビアとを含む縦型コイルであり、
    　前記第２フィルタにおいて、前記第１領域に面する位置に配置されるインダクタは、縦型コイル、および、前記本体の法線方向を巻回軸とする平面コイルを含み、
    　前記第２フィルタの縦型コイルと前記第１領域との間の距離は、前記平面コイルと前記第１領域との間の距離よりも遠く、
    　前記本体の法線方向から平面視した場合に、
    　　前記第１フィルタにおける平板電極の延在方向の中央から、当該延在方向に直交する方向に描いた第１仮想線は、前記第２フィルタに含まれるインダクタと交差しておらず、
    　　前記第２フィルタにおける平板電極の延在方向の中央から、当該延在方向に直交する方向に描いた第２仮想線は、前記第１フィルタに含まれるインダクタと交差していない、フィルタ装置。
  10. 　請求項１～９のいずれか１項に記載のフィルタ装置を備えた、高周波フロントエンド回路。
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