JP7352145B2 - ダイプレクサ - Google Patents

Description

本開示は、ダイプレクサに関する。

特定周波数よりも高い周波数帯域（以下「ハイバンドＨＢ」ともいう）の高周波信号を通過させるように構成されたハイパス回路と、特定周波数よりも低い周波数帯域（以下「ローバンドＬＢ」ともいう）の高周波信号を通過させるように構成されたローパス回路とを備えるダイプレクサが、たとえば特開２０１６－３９３３４号公報（特許文献１）に開示されている。

特開２０１６－３９３３４号公報に開示されたダイプレクサは、複数の誘電体層が積層方向に積層されて形成される積層体を有し、この積層体の下面に、ハイパス回路とローパス回路とで共通して用いられる共通端子が配置される。積層体の内部には、共通端子から積層体の上面に向けて延在する１本のビアが設けられ、このビアにハイパス回路のキャパシタとローパス回路のインダクタとが直接的に接続されている。

特開２０１６－３９３３４号公報

特開２０１６－３９３３４号公報に開示されたダイプレクサにおいては、共通端子から積層体の上面に向けて延在するビアに、ハイパス回路のキャパシタが、当該キャパシタが設けられる層と同じ層で直接的に接続される。このような構成においては、特にローバンドＬＢとハイバンドＨＢとの間の帯域幅が狭い（ローバンドＬＢの上限周波数とハイバンドＨＢの下限周波数との差が小さい）場合において、ハイパス回路のリターンロス（反射損失）が適切に抑制されない場合があり、改善の余地がある。

本発明は上記のような課題を解決するためになされたものであり、その目的は、ハイパス回路とローパス回路とを備えるダイプレクサにおいて、ハイパス回路のリターンロスを適切に抑制することである。

本開示によるダイプレクサは、複数の誘電体層が積層方向に積層されて形成されるダイプレクサであって、積層方向と直交する方向に延在する基準表面と、基準表面に設けられる共通端子と、特定周波数よりも高い周波数の信号が通過するように構成されるハイパス回路と、特定周波数よりも低い周波数の信号が通過するように構成されるローパス回路と、一方の端部が共通端子に接続される共通線路と、共通線路の他方の端部とハイパス回路とを接続する第１線路と、共通線路の他方の端部とローパス回路とを接続する第２線路とを備える。ハイパス回路は、第１線路に直結されるキャパシタを含む。第１線路は、共通線路の他方の端部が設けられる第１層から、ハイパス回路のキャパシタが設けられる第２層まで、積層方向に沿って延在する第１ビアを含む。

本開示の他の局面によるダイプレクサは、複数の誘電体層が積層方向に積層されて形成されるダイプレクサであって、積層方向と直交する方向に延在する基準表面と、基準表面に設けられる共通端子と、特定周波数よりも高い周波数の信号が通過するように構成されるハイパス回路と、特定周波数よりも低い周波数の信号が通過するように構成されるローパス回路と、共通端子とハイパス回路とを接続する第１線路と、共通端子とローパス回路とを接続する、第１線路とは異なる第２線路とを備える。ハイパス回路は、第１線路に直結されるキャパシタを含む。第１線路は、共通端子から、ハイパス回路のキャパシタが設けられる層まで、積層方向に沿って延在する第１ビアを含む。

本開示によるダイプレクサによれば、共通線路の上側の端部と、ハイパス回路のキャパシタとが、第１ビアで接続される。この第１ビアによって、共通線路の上側の端部とハイパス回路のキャパシタとの間にインダクタンス成分が追加される。これにより、ハイパス回路のマッチングが改善される。その結果、ハイパス回路のリターンロスを適切に抑制することができる。

本実施の形態に係るダイプレクサの等価回路図である。 ダイプレクサの外観斜視図である。 ダイプレクサの積層体の内部を透視した斜視図である。 ダイプレクサの内部構成を模式的に示す図である。 比較例によるダイプレクサの内部構成を模式的に示す図（その１）である。 比較例によるダイプレクサの内部構成を模式的に示す図（その２）である。 比較例のダイプレクサのハイパス回路のインピーダンスの周波数特性の一例を示すスミスチャートである。 本実施の形態に係るハイバンドのハイパス回路の特性の一例を示すスミスチャートである。 比較例のダイプレクサのハイパス回路の特性の一例を示す図である。 本実施の形態に係るダイプレクサのハイパス回路の特性の一例を示す図である。 比較例のダイプレクサのローパス回路の特性の一例を示す図である。 本実施の形態に係るダイプレクサのローパス回路の特性の一例を示す図である。 第１ビアおよび第２ビアを流れる信号を模式的に示す図である。 比較例のダイプレクサのローパス回路とハイパス回路とのアイソレーション特性を示す図である。 本実施の形態に係るダイプレクサ１のローパス回路とハイパス回路との間のアイソレーション特性を示す図である。 本変形例１に係るダイプレクサの内部構成を模式的に示す図である。 本変形例１に係る他のダイプレクサの内部構成を模式的に示す図（その１）である。 本変形例１に係る他のダイプレクサの内部構成を模式的に示す図（その２）である。

以下、実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。

＜ダイプレクサの構成＞
図１は、本実施の形態に係るダイプレクサ１の等価回路図である。ダイプレクサ１は、ハイパス回路１Ｈと、ローパス回路１Ｌとを備える。ハイパス回路１Ｈは、特定周波数よりも高いハイバンドＨＢの高周波信号を通過させるように構成される。ローパス回路１Ｌは、特定周波数よりも低いローバンドＬＢの高周波信号を通過させるように構成される。ダイプレクサ１は、たとえば、ハイバンドＨＢとローバンドＬＢとの２つの周波数帯域での通信が可能な、いわゆるデュアルバンド型の通信装置などに適用することができる。

なお、以下では、たとえば、特定周波数を２．２５ＧＨｚ程度として、ローバンドＬＢの下限周波数ｆ１１および上限周波数ｆ１２をそれぞれ０．９６ＧＨｚおよび２．２０ＧＨｚとし、ハイバンドＨＢの下限周波数ｆ２１および上限周波数ｆ２２をそれぞれ２．３０ＧＨｚおよび２．６９ＧＨｚとする例について説明する場合がある。

ダイプレクサ１は、ハイパス回路１Ｈおよびローパス回路１Ｌに加えて、共通端子Ｐｃｏｍと、共通線路１０１と、第１線路１０１Ｈと、第２線路１０１Ｌと、第１端子ＰＨと、第２端子ＰＬと、接地端子ＧＮＤとをさらに備える。

共通端子Ｐｃｏｍは、共通線路１０１の一方の端部に接続される。共通線路１０１の他方の端部は分岐部Ｐｄに接続される。第１線路１０１Ｈは、分岐部Ｐｄとハイパス回路１Ｈとを接続する。第２線路１０１Ｌは、分岐部Ｐｄとローパス回路１Ｌとを接続する。

ローパス回路１Ｌは、第２線路１０１Ｌと第２端子ＰＬとの間に接続される。ローパス回路１Ｌは、第２線路１０１Ｌと第２端子ＰＬとの間で、ローバンドＬＢに含まれる高周波信号を通過させるように構成されるフィルタである。具体的には、ローパス回路１Ｌは、インダクタＬ１と、キャパシタＣ１と、インダクタＬ２と、キャパシタＣ２とを含む。インダクタＬ１の一方の端部は第２線路１０１Ｌに直結され、他方の端部はインダクタＬ２に接続されている。キャパシタＣ１は、インダクタＬ１とインダクタＬ２との間のノードＮ１と接地端子ＧＮＤとの間に接続されている。キャパシタＣ２およびインダクタＬ２は、ノードＮ１と第２端子ＰＬとの間に互いに並列に接続される。ローパス回路１ＬのインダクタＬ１は、本開示の「インダクタ」に対応し得る。

なお、後述するように、共通線路１０１とローパス回路１ＬのインダクタＬ１とを接続する第２線路１０１Ｌには第２ビアＢ２が含まれ、この第２ビアＢ２によるインダクタンス成分が含まれる。そのため、等価回路上においては、第２線路１０１ＬをインダクタＬＬと表わすことができる。第２線路１０１ＬとインダクタＬ１とは互いに直列に接続される。そのため、ローパス回路１Ｌは、図１に示すように、第２線路１０１ＬのインダクタＬＬとローパス回路１ＬのインダクタＬ１とを合成した１つのインダクタＬ１Ｌを含んでいると捉えることができる。

ハイパス回路１Ｈは、第１線路１０１Ｈと第１端子ＰＨとの間に接続される。ハイパス回路１Ｈは、第１線路１０１Ｈと第１端子ＰＨとの間で、ローバンドＬＢに含まれる高周波信号を通過させるように構成されるフィルタである。具体的には、ハイパス回路１Ｈは、キャパシタＣ３と、インダクタＬ４と、キャパシタＣ４と、インダクタＬ５と、キャパシタＣ５とを含む。キャパシタＣ３の一方の端部は第１線路１０１Ｈに直結され、他方の端部はキャパシタＣ４に接続されている。インダクタＬ４は、キャパシタＣ３とキャパシタＣ４との間のノードＮ２と、接地端子ＧＮＤとの間に接続されている。キャパシタＣ４は、キャパシタＣ３と第１端子ＰＨとの間に接続されている。インダクタＬ５およびキャパシタＣ５は、キャパシタＣ４と第１端子ＰＨとの間のノードＮ３と、接地端子ＧＮＤとの間に直列に接続されている。ハイパス回路１ＨのキャパシタＣ３は、本開示の「キャパシタ」に対応し得る。

なお、後述するように、共通線路１０１とハイパス回路１ＨのキャパシタＣ３とを接続する第１線路１０１Ｈには第１ビアＢ１が含まれ、この第１ビアＢ１によるインダクタンス成分が含まれる。そのため、等価回路上においては、第１線路１０１ＨをインダクタＬ３と表わすことができる。

図２は、ダイプレクサ１の外観斜視図である。ダイプレクサ１は、複数の誘電体層を積層方向に積層することによって形成された積層体（誘電体）２００を備える。以下では、複数の誘電体層の積層方向を「Ｚ軸方向」、Ｚ軸方向に垂直であってかつ互いに垂直な方向をそれぞれ「Ｘ軸方向」および「Ｙ軸方向」とも称する。また、以下では、各図におけるＺ軸の正方向を上側、負方向を下側として説明する。

ダイプレクサ１の積層体２００は、底面２０１および上面２０２を有する。上述の共通端子Ｐｃｏｍ、第１端子ＰＨ、第２端子ＰＬ、および接地端子ＧＮＤは、平板状に形成され、底面２０１に規則的に配置されたＬＧＡ（Land Grid Array）端子である。なお、図２には、接地端子ＧＮＤが複数（図２に示す例では３つ）に分けて配置される例が示されている。ダイプレクサ１の底面２０１は、不図示の回路基板に接続される。ダイプレクサ１の底面２０１は、本開示の「基準表面」に対応し得る。

図３は、ダイプレクサ１の積層体２００の内部を透視した斜視図である。ダイプレクサ１においては、積層体２００の内部に、図１に示される等価回路を形成する複数の電極等が形成されている。

共通線路１０１は、Ｚ軸方向に延在する１本のビアによって形成される。共通線路１０１の下側の端部は、共通端子Ｐｃｏｍに接続される。共通線路１０１の上側の端部は、Ｚ軸方向とは直交するＸＹ平面に沿って延在する平板状の分岐部Ｐｄの中央部分に接続される。

分岐部Ｐｄは、第１線路１０１Ｈを介してハイパス回路１ＨのキャパシタＣ３に接続される。ハイパス回路１Ｈには、上述したように、キャパシタＣ３に加えて、インダクタＬ４、キャパシタＣ４、インダクタＬ５、およびキャパシタＣ５が含まれる。

また、分岐部Ｐｄは、第２線路１０１Ｌを介してローパス回路１ＬのインダクタＬ１に接続される。ローパス回路１Ｌには、上述したように、インダクタＬ１に加えて、キャパシタＣ１、インダクタＬ２およびキャパシタＣ２が含まれる。

第１線路１０１Ｈは、分岐部Ｐｄとハイパス回路１ＨのキャパシタＣ３とを接続する第１ビアＢ１によって形成される。第２線路１０１Ｌは、分岐部Ｐｄとローパス回路１ＬのインダクタＬ１とを接続する第２ビアＢ２によって形成される。第１ビアＢ１と第２ビアＢ２とは、どちらもＺ軸方向（積層方向）に延在し、互いに隣接して配置される。なお、第１ビアＢ１および第２ビアＢ２は、本開示の「第１ビア」および「第２ビア」にそれぞれ対応し得る。

図４は、ダイプレクサ１の内部構成を模式的に示す図である。図４においては、共通端子Ｐｃｏｍからハイパス回路１ＨのキャパシタＣ３までの回路、および共通端子Ｐｃｏｍからローパス回路１ＬのインダクタＬ１までの回路が示され、その他の回路は省略されている。

以下では、分岐部Ｐｄが設けられる誘電体層を「第１層ＬＹ１」とも称し、ハイパス回路１ＨのキャパシタＣ３が設けられる誘電体層を「第２層ＬＹ２」とも称し、ローパス回路１ＬのインダクタＬ１が設けられる誘電体層を「第３層ＬＹ３」とも称する。なお、第１層ＬＹ１、第２層ＬＹ２および第３層ＬＹ３は、本開示の「第１層」、「第２層」および「第３層」にそれぞれ対応し得る。

ダイプレクサ１においては、第２層ＬＹ２の高さｈ２（Ｚ軸方向における底面２０１から第２層ＬＹ２までの距離）、および、第３層ＬＹ３の高さｈ３（Ｚ軸方向における底面２０１から第３層ＬＹ３までの距離）は、どちらも、第１層ＬＹ１の高さｈ１（Ｚ軸方向における底面２０１から第１層ＬＹ１までの距離）よりも大きい。特に、本実施の形態においては、第１層ＬＹ１の高さｈ１は、ダイプレクサ１の積層方向の寸法Ｈの半分未満であり、第２層ＬＹ２の高さｈ２および第３層ＬＹ３の高さｈ３は、ダイプレクサ１の積層方向の寸法Ｈの半分以上である。

さらに、ダイプレクサ１においては、第２層ＬＹ２の高さｈ２は、第３層ＬＹ３の高さｈ３よりも差分Δｈだけ大きい。第１ビアＢ１は、第１層ＬＹ１から第２層ＬＹ２までＺ軸方向に沿って延在する。第２ビアＢ２は第１層ＬＹ１から第３層ＬＹ３までＺ軸方向に沿って延在する。したがって、第１ビアＢ１は、第２ビアＢ２よりも差分Δｈだけ長い。

＜ダイプレクサの特性＞
以上のような構成を有するダイプレクサ１の特性について説明する。

＜＜ハイパス回路のマッチング＞＞
上述の図３および図４に示すように、本実施の形態に係るダイプレクサ１においては、共通線路１０１の上側の端部に接続される分岐部Ｐｄと、ハイパス回路１ＨのキャパシタＣ３とが、第１ビアＢ１で接続される。この第１ビアＢ１によるインダクタンス成分（インダクタＬ３）が、共通線路１０１とハイパス回路１ＨのキャパシタＣ３との間に追加される。これにより、ハイパス回路１Ｈのマッチングが改善される。

図５および図６は、比較例によるダイプレクサの内部構成を模式的に示す図である。図５および図６においても、上述の図４と同様、共通端子Ｐｃｏｍからハイパス回路のキャパシタＣまでの回路、および共通端子Ｐｃｏｍからローパス回路のインダクタＬまでの回路が示され、その他の回路は省略されている。

図５および図６に示す比較例においては、共通端子Ｐｃｏｍから積層体の上面近くまで延在する１本のビアが設けられ、このビアにハイパス回路のキャパシタＣとローパス回路のインダクタＬとが直接的に接続される。なお、図５には、ローパス回路のインダクタＬが高層に設けられ、ハイパス回路のキャパシタＣが低層に設けられる例が示される。図６には、ローパス回路のインダクタＬおよびハイパス回路のキャパシタＣがどちらも高層に設けられる例が示される。どちらの比較例においても、ハイパス回路のキャパシタＣは、キャパシタＣが設けられる層と同じ層でビアに接続される。言い換えれば、どちらの比較例においても、１本のビアからハイパス回路への経路とローパス回路への経路とに分岐される分岐部を有するが、この分岐部からハイパス回路のキャパシタＣまでの経路には、ビアは存在せず、ビアによるインダクタンス成分は追加されない。

これに対し、本実施の形態に係るダイプレクサ１においては、分岐部Ｐｄからハイパス回路１ＨのキャパシタＣ３までの経路に、Ｚ軸方向に延在する第１ビアＢ１が設けられ、第１ビアＢ１によるインダクタンス成分（インダクタＬ３）が追加される。これにより、ハイパス回路１Ｈのマッチングが改善されるので、ハイパス回路１Ｈの特性が向上される。

図７は、図５の比較例によるダイプレクサのハイパス回路のインピーダンスの周波数特性の一例を示すスミスチャートである。図８は、本実施の形態に係るダイプレクサ１のハイパス回路１Ｈのインピーダンスの周波数特性の一例を示すスミスチャートである。スミスチャートにおいては、中心が特性インピーダンスＺｃ（たとえば５０Ω）を表し、インピーダンスが中心の特性インピーダンスＺｃに近いほどインピーダンスマッチングが良好であることを表す。

図７および図８において、周波数の範囲は０．５Ｇｚｈ～６．５ＧＨｚの範囲である。インピーダンスＺ２１はハイバンドＨＢの下限周波数ｆ２１でのインピーダンスを表し、インピーダンスＺ２２はハイバンドＨＢの上限周波数ｆ２２でのインピーダンスを表す。また、図７および図８においては、ハイバンドＨＢの下限周波数ｆ２１および上限周波数ｆ２２がそれぞれ２．３０ＧＨｚおよび２．６９ＧＨｚである例が示される。

図から理解できるように、図７に示す比較例によるダイプレクサのハイパス回路のインピーダンスは、図８に示す本実施の形態に係るダイプレクサ１のハイパス回路のインピーダンスよりも、ハイバンドＨＢにおいて特性インピーダンスＺｃに近い値に整合されており、インピーダンスのマッチングが改善されている。この改善は、本実施の形態に係るダイプレクサ１において、分岐部Ｐｄからハイパス回路１ＨのキャパシタＣ３までの経路に、第１ビアＢ１によるインダクタンス成分（インダクタＬ３）が追加されたことに起因するものと考えられる。

図９は、図５の比較例によるダイプレクサのハイパス回路の特性の一例を示す図である。図１０は、本実施の形態に係るダイプレクサ１のハイパス回路１Ｈの特性の一例を示す図である。

図９および図１０において、実線はハイパス回路の挿入損失の周波数特性（通過特性）を示し、一点鎖線はハイパス回路の反射損失の周波数特性（反射特性）を示す。図９および図１０において、横軸は周波数（ＧＨｚ）を示し、縦軸は挿入損失または反射損失を減衰量として示す。

図９および図１０においては、ローバンドＬＢの下限周波数ｆ１１および上限周波数ｆ１２がそれぞれ０．９６ＧＨｚおよび２．２０ＧＨｚであり、ハイバンドＨＢの下限周波数ｆ２１および上限周波数ｆ２２がそれぞれ２．３０ＧＨｚおよび２．６９ＧＨｚである例が示される。後述の図１１、図１２、図１４、図１５についても同様である。

挿入損失とは、電子部品の或る端子に入力された電力に対する他の端子に伝達された電力の比をデシベル（ｄＢ）で表わしたものである。したがって、挿入損失が小さいほど（０に近いほど）、電子部品の内部で失われた信号の割合が小さく、信号が通過し易いことを意味する。

また、反射損失とは、電子部品の或る端子に入力された電力に対する反射電力の比をデシベル（ｄＢ）で表わしたものである。したがって、反射損失が大きいほど（０から遠いほど）、電子部品に入力された信号のうち反射された信号の割合が小さく、信号が電子部品を通過し易いことを意味する。

ハイバンドＨＢにおいて、図９に示す挿入損失に比べて、図１０に示す挿入損失は、わずかに小さく（０に近く）なっており、挿入損失（通過特性）が改善されていることが分かる。また、ハイバンドＨＢにおいて、図９に示す反射損失に比べて、図１０に示す反射損失は、大幅に大きく（０から遠く）なっており、反射損失（リターンロス）が大幅に改善されていることが分かる。これらの改善は、第１ビアＢ１によるインダクタンス成分（インダクタＬ３）が追加されたことによってマッチングが改善されたことに起因するものと考えられる。

なお、図９および図１０に示す例においては、ローバンドＬＢとハイバンドＨＢとの間の帯域幅は、１００ＭＨｚ（＝２．３０ＧＨｚ－２．２０ＧＨｚ）程度であり、２．２ＧＨｚ前後の高周波信号に対して約４％程度に相当する、かなり狭い幅である。このようにローバンドＬＢとハイバンドＨＢとの間の帯域幅が狭い場合においても、本実施の形態によるダイプレクサ１のハイパス回路１Ｈにおいては、第１ビアＢ１によるインダクタンス成分（インダクタＬ３）が追加されたことによって、良好なリターンロス特性を得ることができる。

上述のように第１ビアＢ１によるインダクタンス成分がハイパス回路側に追加されたとしても、ローパス回路１Ｌの特性にはほとんど影響しない。

図１１は、図５の比較例によるダイプレクサのローパス回路の特性の一例を示す図である。図１２は、本実施の形態に係るダイプレクサ１のローパス回路１Ｌの特性の一例を示す図である。図１１および図１２において、実線はローパス回路の挿入損失の周波数特性（通過特性）を示し、一点鎖線はローパス回路の反射損失の周波数特性（反射特性）を示す。図１１および図１２において、横軸は周波数（ＧＨｚ）を示し、縦軸は挿入損失または反射損失を減衰量として示す。

ローバンドＬＢにおいて、図１１に示す挿入損失および反射損失は、図１０に示す挿入損失および反射損失とほんど同じである。したがって、第１ビアＢ１によるインダクタンス成分がハイパス回路側に追加されたことは、ローパス回路の特性にはほとんど影響しないことが分かる。

＜＜ハイパス回路とローパス回路との間のアイソレーション＞＞
さらに、本実施の形態に係るダイプレクサ１においては、分岐部Ｐｄとハイパス回路１ＨのキャパシタＣ３とを接続する第１ビアＢ１と、分岐部Ｐｄとローパス回路１ＬのインダクタＬ１とを接続する第２ビアＢ２とが、互いに平行に隣接して配置されている。これにより、ハイパス回路１Ｈとローパス回路１Ｌとの間のアイソレーションが改善される。本実施の形態において、第１ビアＢ１と第２ビアＢ２との間隔は２５０μｍである。通過帯域（上限周波数～下限周波数）が５ＧＨｚ以下のフィルタの場合、第１ビアＢ１と第２ビアＢ２との間隔は５００μｍ以下が望ましい。第１ビアＢ１と第２ビアＢ２との間隔が５００μｍよりも大きいと、磁気結合が得られず、有効な効果が得られないことが想定される。

図１３は、ハイパス回路１Ｈから共通端子Ｐｃｏｍに向けて信号を通過させる場合に第１ビアＢ１および第２ビアＢ２を流れる信号を模式的に示す図である。ハイパス回路１Ｈから共通端子Ｐｃｏｍに向けて信号を通過させる場合、第１ビアＢ１には、Ｚ軸の負方向に信号Ａ１が流れる。この際、第２ビアＢ２が第１ビアＢ１と平行に隣接して配置されているため、第２ビアＢ２には、第１ビアＢ１との磁気結合によって発生した信号Ａ２がＺ軸の負方向に流れる。その結果、第１ビアＢ１から分岐部Ｐｄを通って第２ビアＢ２に流れ込もうとする信号Ａ３を、磁気結合によって発生した信号Ａ２によって打ち消すことができる。これにより、第１ビアＢ１から第２ビアＢ２に信号が伝達され難くなり、ハイパス回路１Ｈとローパス回路１Ｌとの間のアイソレーションが向上される。

図１４は、図５の比較例によるダイプレクサのローパス回路とハイパス回路とのアイソレーション特性を示す図である。図１５は、本実施の形態に係るダイプレクサ１のローパス回路１Ｌとハイパス回路１Ｈとの間のアイソレーション特性を示す図である。図１４および図１５においては、横軸は周波数（ＧＨｚ）を示し、縦軸はローパス回路１Ｌとハイパス回路１Ｈとの間のアイソレーションを示す。なお、アイソレーションは、ハイパス回路１Ｈの第１端子ＰＨに入力された電力に対する、ローパス回路１Ｌの第２端子ＰＬに伝達された電力の比を減衰量としてデシベル（ｄＢ）で表わされる。減衰量が大きいほど（０から遠いほど）、ハイパス回路１Ｈからローパス回路１Ｌに信号が伝達され難く、アイソレーション特性が良好であることを表す。

ローパス回路とハイパス回路との間のアイソレーションの目標ラインは１５ｄＢ程度であり、アイソレーションが目標ライン（１５ｄＢ）よりも大きいことが望ましい。しかしならが、図１４に示す比較例においては、ハイバンドＨＢ内に、アイソレーションが目標ライン（１５ｄＢ）よりも小さくなる周波数帯域が含まれる。これに対し、図１５に示すように、本実施の形態に係るダイプレクサ１においては、アイソレーションがハイバンドＨＢ内のいずれの周波数においても目標ライン（１５ｄＢ）よりも大きく、アイソレーションが改善されていることが分かる。この改善は、第１ビアＢ１と第２ビアＢ２とを互いに平行に隣接して配置したことに起因するものと考えられる。

なお、アイソレーションの改善効果は、磁気結合によって発生した信号Ａ２と、第２ビアＢ２に流れ込もうとする信号Ａ３との位相差の影響を受ける。そのため、アイソレーションを適切に改善するためには、たとえば第１ビアＢ１の長さを調整することで、信号Ａ２の位相と信号Ａ３の位相とが互いに逆になるようにしておくことが望ましい。

以上のように、本実施の形態に係るダイプレクサ１においては、共通線路１０１の上側の端部に接続される分岐部Ｐｄと、ハイパス回路１ＨのキャパシタＣ３とが、第１ビアＢ１で接続される。この第１ビアＢ１によって、分岐部Ｐｄとハイパス回路１ＨのキャパシタＣ３との間にインダクタンス成分（インダクタＬ３）が追加される。これにより、ハイパス回路１Ｈのリターンロスを適切に抑制することができる。

また、ダイプレクサ１においては、分岐部Ｐｄとハイパス回路１ＨのキャパシタＣ３とが、比較的径が大きい第１ビアＢ１で接続されるため、導体損を抑制しつつインダクタンス成分を追加することができる。

また、第１ビアＢ１は、分岐部Ｐｄが設けられる第１層ＬＹ１から、第１層ＬＹ１よりも高い第２層ＬＹ２まで積層方向に沿って延在し、第２層ＬＹ２でハイパス回路１ＨのキャパシタＣ３に接続される。これにより、ハイパス回路１ＨのキャパシタＣ３を、分岐部Ｐｄよりも高い位置（接地端子ＧＮＤから離れた位置）に配置することができる。そのため、ハイパス回路１ＨのキャパシタＣ３と接地端子ＧＮＤとの間に浮遊容量を生じ難くすることができる。

さらに、分岐部Ｐｄとローパス回路１ＬのインダクタＬ１とが、第２ビアＢ２で接続される。この第２ビアＢ２は、分岐部Ｐｄが設けられる第１層ＬＹ１から、第１層ＬＹ１よりも高い第３層ＬＹ３まで積層方向に沿って延在し、第３層ＬＹ３でローパス回路１ＬのインダクタＬ１に接続される。これにより、ローパス回路１ＬのインダクタＬ１を、分岐部Ｐｄよりも高い位置（接地端子ＧＮＤから離れた位置）に配置することができる。そのため、ハイパス回路１ＨのキャパシタＣ３と接地端子ＧＮＤとの間にも浮遊容量を生じ難くすることができる。

さらに、第２層ＬＹ２の高さｈ２は、第１層ＬＹ１の高さｈ１よりも差分Δｈだけ大きい。すなわち、ローパス回路１ＬのインダクタＬ１よりも、ハイパス回路１ＨのキャパシタＣ３のほうが、差分Δｈだけ、接地端子ＧＮＤから離れた位置に配置される。これにより、ハイパス回路１ＨのキャパシタＣ３の浮遊容量をより生じ難くすることができる。これにより、ハイバンドＨＢの高い領域までロスの劣化を抑制することができる。

さらに、第１層ＬＹ１の高さｈ１はダイプレクサ１の積層方向の寸法Ｈの半分未満であり、第２層ＬＹ２の高さｈ２および第３層ＬＹ３の高さｈ３はダイプレクサ１の積層方向の寸法Ｈの半分以上である。これにより、高さｈ２，ｈ３を十分に確保してキャパシタＣ３およびインダクタＬ１の浮遊容量を生じ難くしつつ、第１ビアＢ１の長さを確保して第１ビアＢ１によるインダクタンス成分を十分に確保することができる。

さらに、第１ビアＢ１と第２ビアＢ２とが互いに平行に隣接して配置される。これにより、第１ビアＢ１から共通端子Ｐｃｏｍに向けて信号が流れる際に、第１ビアＢ１から分岐部Ｐｄを通って第２ビアＢ２に流れ込もうとする信号を、第１ビアＢ１との磁気結合によって第２ビアＢ２に発生した信号によって打ち消すことができる。これにより、ハイパス回路１Ｈとローパス回路１Ｌとの間のアイソレーションを向上させることができる。

＜変形例１＞
上述の実施の形態においては、第１ビアＢ１が、第１層ＬＹ１から第２層ＬＹ２まで、積層方向に沿って真っ直ぐに延在する例を示した。しかしながら、第１ビアＢ１は、第１層ＬＹ１から第２層ＬＹ２までの途中の層でＸ軸方向あるいはＹ軸方向に分割されてもよい。

図１６は、本変形例１に係るダイプレクサ１Ａの内部構成を模式的に示す図である。ダイプレクサ１Ａは、上述のダイプレクサ１の第１ビアＢ１を、第１ビアＢ１Ａに変更したものである。その他の構成は、上述のダイプレクサ１と同じであるため、ここでの詳細な説明は繰返さない。

第１ビアＢ１Ａは、第１分割ビアＢ１１と、第２分割ビアＢ１２とを含む。
第１分割ビアＢ１１は、第１層ＬＹ１から、第１層ＬＹ１と第２層ＬＹ２との間の中間層ＬＹｍまで、積層方向に沿って延在する。中間層ＬＹｍには、Ｙ軸方向に延在する接続板Ｐｍが設けられている。なお、接続板Ｐｍの延在方向は、Ｙ軸方向でなく、Ｚ軸方向であってもよい。

第２分割ビアＢ１２は、中間層ＬＹｍに設けられた接続板Ｐｍを介して第１分割ビアＢ１１に接続され、中間層ＬＹｍから第２層ＬＹ２に向けて積層方向に沿って延在する。

このように第１ビアＢ１Ａを分割しても、上述の実施の形態と同様に、分岐部Ｐｄとハイパス回路１ＨのキャパシタＣ３との間に第１ビアＢ１Ａによるインダクタンス成分が追加されるため、ハイパス回路１Ｈのリターンロスを適切に抑制することができる。

さらに、第１ビアＢ１Ａを分割することによって、分岐部Ｐｄからハイパス回路１ＨのキャパシタＣ３までの第１線路１０１Ｈの長さを調整し易くなる。そのため、分岐部Ｐｄとハイパス回路１ＨのキャパシタＣ３との間に追加されるインダクタンス成分の値を容易に調整することができる。

図１６には第１ビアＢ１Ａが２つに分割される例が示されるが、第１ビアが３つ以上に分割されていてもよい。

図１７は、本変形例１に係る他のダイプレクサ１Ｂの内部構成を模式的に示す図である。ダイプレクサ１Ｂは、上述のダイプレクサ１の第１ビアＢ１を、第１ビアＢ１Ｂに変更したものである。その他の構成は、上述のダイプレクサ１と同じであるため、ここでの詳細な説明は繰返さない。

第１ビアＢ１Ｂは、３つの分割ビアＢ１３，Ｂ１４，Ｂ１５を含む。分割ビアＢ１３と分割ビアＢ１４とは、Ｙ軸方向に延在する接続板Ｐｍ１を介して接続される。分割ビアＢ１４と分割ビアＢ１５とは、Ｙ軸方向に延在する接続板Ｐｍ２を介して接続される。なお、接続板Ｐｍ１および接続板Ｐｍ２の延在方向は、Ｙ軸方向でなく、Ｚ軸方向であってもよい。

接続板Ｐｍ１および接続板Ｐｍ２は、第１層ＬＹ１から第２層ＬＹ２までの間に、この順に配置される。したがって、第１ビアＢ１Ｂは、第１層ＬＹ１から第２層ＬＹ２までの間で、Ｙ軸方向の位置をずらしながら３段階でＺ軸の正方向に延在する。

図１８は、本変形例１に係る他のダイプレクサ１Ｃの内部構成を模式的に示す図である。ダイプレクサ１Ｃは、上述のダイプレクサ１の第１ビアＢ１を、第１ビアＢ１Ｃに変更したものである。その他の構成は、上述のダイプレクサ１と同じであるため、ここでの詳細な説明は繰返さない。

第１ビアＢ１Ｃは、３つの分割ビアＢ１６，Ｂ１７，Ｂ１８を含む。分割ビアＢ１６と分割ビアＢ１７とは、Ｙ軸方向に延在する接続板Ｐｍ３を介して接続される。分割ビアＢ１７と分割ビアＢ１８とは、Ｙ軸方向に延在する接続板Ｐｍ４を介して接続される。なお、接続板Ｐｍ３および接続板Ｐｍ４の延在方向は、Ｙ軸方向でなく、Ｚ軸方向であってもよい。

接続板Ｐｍ４および接続板Ｐｍ３は、第１層ＬＹ１から第２層ＬＹ２までの間に、この順に配置される。したがって、第１ビアＢ１Ｃは、第１層ＬＹ１から第２層ＬＹ２までの間で、まずＺ軸の正方向に延在し、次にＹ軸方向の位置をずらしてＺ軸の負方向に延在し、最後にＹ軸方向の位置をずらしてＺ軸の正方向に延在する。

図１７あるいは図１８に示すように変形しても、上述の実施の形態と同様に、分岐部Ｐｄとハイパス回路１ＨのキャパシタＣ３との間に第１ビアＢ１Ｂあるいは第１ビアＢ１Ｃによるインダクタンス成分が追加されるため、ハイパス回路１Ｈのリターンロスを適切に抑制することができる。

＜変形例２＞
上述の実施の形態においては、第２層ＬＹ２の高さｈ２および第３層ＬＹ３の高さｈ３が、第１層ＬＹ１の高さｈ１よりも大きい例について説明した。

しかしながら、高さｈ１～ｈ３の関係は上記のものに限定されない。たとえば、第２層ＬＹ２の高さｈ２および第３層ＬＹ３の高さｈ３の少なくとも一方が、第１層ＬＹ１の高さｈ１よりも小さくてもよい。ただし、この場合においても、ハイパス回路１ＨのキャパシタＣ３の浮遊容量、およびローパス回路１ＬのインダクタＬ１の浮遊容量を生じ難くする観点から、第２層ＬＹ２の高さｈ２および第３層ＬＹ３の高さｈ３を十分に確保しておくことが望ましい。

＜変形例３＞
上述の実施の形態においては、第１ビアＢ１および第２ビアＢ２が、共通線路１０１を介して共通端子Ｐｃｏｍに接続される例について説明した。

しかしながら、共通線路１０１を省略して、第１ビアＢ１および第２ビアＢ２が直接的に共通端子Ｐｃｏｍに接続されるように変形してもよい。すなわち、第１ビアＢ１は、共通端子Ｐｃｏｍからハイパス回路１ＨのキャパシタＣ３が設けられる第２層ＬＹ２まで、積層方向に沿って延在するようにしてもよい。第２ビアＢ２は、共通端子Ｐｃｏｍからローパス回路１ＬのインダクタＬ１が設けられる第３層ＬＹ３まで、積層方向に沿って延在するようにしてもよい。

このように変形しても、上述の実施の形態と同様に、分岐部Ｐｄとハイパス回路１ＨのキャパシタＣ３との間に第１ビアＢ１によるインダクタンス成分が追加されるため、ハイパス回路１Ｈのリターンロスを適切に抑制することができる。

今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１Ａ ダイプレクサ、１Ｈ ハイパス回路、１Ｌ ローパス回路、１０１ 共通線路、１０１Ｈ 第１線路、１０１Ｌ 第２線路、２００ 積層体、２０１ 底面、２０２ 上面、Ｂ１，Ｂ１Ａ 第１ビア、Ｂ１１ 第１分割ビア、Ｂ１２ 第２分割ビア、Ｂ２ 第２ビア、Ｃ１～Ｃ５ キャパシタ、ＧＮＤ 接地端子、Ｌ１～Ｌ５ インダクタ、ＰＨ 第１端子、ＰＬ 第２端子、Ｐｃｏｍ 共通端子、Ｐｄ 分岐部、Ｐｍ 接続板。

Claims (5)

1. 複数の誘電体層が積層方向に積層されて形成されるダイプレクサであって、
   前記積層方向と直交する方向に延在する基準表面と、
   前記基準表面に設けられる共通端子と、
   特定周波数よりも高い周波数の信号が通過するように構成されるハイパス回路と、
   前記特定周波数よりも低い周波数の信号が通過するように構成されるローパス回路と、
   一方の端部が前記共通端子に接続される共通線路と、
   前記共通線路の他方の端部と前記ハイパス回路とを接続する第１線路と、
   前記共通線路の前記他方の端部と前記ローパス回路とを接続する第２線路とを備え、
   前記ハイパス回路は、前記第１線路に直結されるキャパシタを含み、
   前記第１線路は、前記共通線路の前記他方の端部が設けられる第１層から、前記ハイパス回路の前記キャパシタが設けられる第２層まで、前記積層方向に沿って延在する第１ビアを含み、
   前記ローパス回路は、前記第２線路に直結されるインダクタを含み、
   前記第２線路は、前記第１層から、前記ローパス回路の前記インダクタが設けられる第３層まで、前記積層方向に沿って延在する第２ビアを含み、
   前記積層方向における前記基準表面から前記第１層までの距離は、前記ダイプレクサの前記積層方向の寸法の半分未満であり、
   前記積層方向における前記基準表面から前記第２層までの距離、および前記積層方向における前記基準表面から前記第３層までの距離は、前記ダイプレクサの前記積層方向の寸法の半分以上である、ダイプレクサ。
2. 前記基準表面には、接地端子が設けられ、
   前記積層方向における前記基準表面から前記第２層までの距離は、前記積層方向における前記基準表面から前記第３層までの距離よりも長い、請求項１記載のダイプレクサ。
3. 前記第１ビアは、前記第２ビアと平行に隣接して配置される部分を有する、請求項１または２に記載のダイプレクサ。
4. 前記第１ビアは、
   前記第１層から、前記第１層と前記第２層との間の中間層まで、前記積層方向に沿って延在する第１分割ビアと、
   前記積層方向と直交する方向に延在する接続板を介して前記第１分割ビアに接続され、前記中間層から前記第２層に向けて前記積層方向に沿って延在する第２分割ビアとを含む、請求項１または２に記載のダイプレクサ。
5. 前記基準表面には、接地端子が設けられ、
   前記積層方向における前記基準表面から前記第２層までの距離は、前記積層方向における前記基準表面から前記第１層までの距離よりも長い、請求項１に記載のダイプレクサ。

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