JP6483976B2

JP6483976B2 - 積層電子部品

Info

Publication number: JP6483976B2
Application number: JP2014163326A
Authority: JP
Inventors: 普乙竹内
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2014-08-11
Filing date: 2014-08-11
Publication date: 2019-03-13
Anticipated expiration: 2034-08-11
Also published as: JP2016039334A

Description

本発明は、外部にメッキ電極を有する積層電子部品に関し、特に、高周波回路に使われる積層受動部品に好適なメッキ技術の改良に関する。

データ通信の情報量は飛躍的に増大しており、使用周波数の組み合わせの増加やＬＴＥ(Long Term Evolution)化を図る必要性から、スマートフォンなどで使用される高周波部品が増加しており、一方で部品への小型化の要求も強くなっている。

小型化の一つの手法として、パッケージのＬＧＡ（Land Grid Array）化がある。これにより、製品サイズを変えることなく電極パッドサイズを小さくすることができるため、実装面積の低減や低背化が可能となる。

ＬＧＡ構造の積層電子部品としては、例えば、下記特許文献１記載の「２ポート型非可逆回路素子及び通信装置」がある。これは、要求仕様に合わせてアイソレーション特性を自由に調整することを目的としており、ＬＧＡ構造でフィルタ機能を有する積層部分を有しており、更に、積層部品の上にチップインダクタを載せてパッケージングを行っている。下記特許文献２記載の「電子部品」は、所望の容量値を有するコンデンサを内蔵することを目的としており、ＬＧＡ構造でＢＰＦ（バンドパスフィルタ）機能を有している。

特開2006-211373号公報特開2014-53940号公報

ところで、上述した背景技術では、電極は印刷によって形成されているが、電解メッキで電極を形成する場合がある。この場合に、端子導通状態がオープンになる端子がある一方で、ショートになっている端子があるなど、各端子間の導通状態が大きく違う場合、電流密度が大きく異なるようになり、端子間でメッキ厚みに差が生ずることがある。例えば、マルチプレクサなどのように、コンデンサが入出力端子に接続されている場合が該当する。特に、端子電極が小さくなる下面電極タイプでは、メッキ厚み差が顕著である。

図１(C)，(D)にはその様子が示されている。同図(C)のように、積層体１００の下面には、ランド電極１０２，１０４，１０６が設けられている。ランド電極１０２は、フィルタ回路１１０のキャパシタ１１２を介して、その他のＬＣパターン１１４に接続されている。他のランド電極１０４，１０６は、ランド電極同士が相互に接続されており、更にフィルタ回路１１０に接続されている。なお、積層体１００内では、ビアホールないしスルーホールや導体パターンによって電気的な接続が用いられる。

この状態でランド電極１０２，１０４，１０６に電解メッキを施すと、図１(D)に示すように、ランド電極１０２，１０４，１０６に厚みの差が生ずる。図示の例では、ランド電極１０２は薄く、ランド電極１０４，１０６は厚い。これは、キャパシタ１１２があるためにランド電極１０２が非導通となっているのに対し、ランド電極１０４，１０６は接続されており、非導通とはなっていないためである。従って、基板１２０上に積層体１００を置くと、ランド電極１０２，１０４，１０６の厚み差のため、傾きが生じ、ケース１２２などとの間にデッドスペースＤＳが生ずることになる。このため、積層体１００の高さＨＳよりもデッドスペースＤＳ分だけ高くなってしまう。

現状は、電極面積の変更や各端子電極の接続を変更するなどを行ってメッキ厚みを調整しているが、電子部品の大型化を招く，電極接続の余分な設計変更を行う必要がある、配線の複雑化により特性劣化を招く、などの不都合がある。

本発明は、以上のような点に着目したもので、電極のメッキ厚みを平坦化することができ、電子部品の大型化を避けて実装面積の低減や低背化を可能とする積層電子部品を提供することを、その目的とする。

本発明は、複数の層が積層されており、内部に回路パターンが形成された積層体と、前記積層体の一方の面に形成され、相互に導通する複数の第１のランド電極および前記複数の第１のランド電極との間にキャパシタによって非導通の第２のランド電極を含み電解メッキされる複数のランド電極と、前記一方の面とは前記積層体を介し反対側に位置する面である他方の面に形成された少なくとも一つのメッキ用電極と、前記第２のランド電極および前記メッキ用電極の間を接続する接続手段とを備えることを特徴とする。

主要な形態の一つは、前記回路パターンは、インダクタのパターンを含んでおり、前記メッキ用電極のパターンを、前記インダクタのパターンと重ならないように形成したことを特徴とする。他の形態の一つは、前記回路パターンは、ハイパスフィルタを含み、前記ハイパスフィルタの入力端子および出力端子の一方が前記第２のランド電極であることを特徴とする。本発明の前記及び他の目的、特徴、利点は、以下の詳細な説明及び添付図面から明瞭になろう。

本発明によれば、相互に導通する複数の第１のランド電極との間にキャパシタによって非導通の第２のランド電極に対応してメッキ用電極を設け、第２のランド電極とメッキ用電極を接続することとしたので、ランド電極のメッキ厚さが均一化され、積層電子部品の大型化を避けて実装面積の低減や低背化を図ることができる。

(A)及び(B)は本発明の基本的な構成を示し、(C)及び(D)は背景技術を示す図である。 (A)は本発明を適用したダイプレクサ回路の一例を示し、(B)は電極間の接続関係を示す図である。前記図２の回路の積層パターンの一例を示す図である。 (A)は本発明を適用したハイパスフィルタ回路の一例を示し、(B)はバンドパスフィルタ回路の一例を示す図である。 (A)は前記図３の積層パターンにおけるインダクタ部分の重なり具合を示し、(B)はインダクタパターンとメッキ端子との重なり具合を示し、(C)は被り面積と挿入損失の関係を示すグラフである。

以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。

最初に、図１を参照して、本発明の基本的な考え方を説明する。図１(A)，(B)は本発明の場合であり、同図(C)，(D)は上述したように従来技術の場合である。本発明によれば、図１(A)に示すように、キャパシタ１１２に接続されているランド電極１０２に対応するメッキ用電極１０が、積層体１００の表面側に印刷などの方法で形成される。そして、このメッキ用電極１０と、前記ランド電極１０２を、ビアホール１２によって電気的に接続する。このようにすることで、ランド電極１０２は、他のランド電極１０４，１０６と同様の導通状態となり、電解メッキを施すときの条件が同じになる。このため、同図(B)に示すように、ランド電極１０２，１０４，１０６は厚さが均一となる。

更に、厚さを均一にできないと、最も薄い部分であっても良好な電気的接続が可能なようにメッキ厚さを設定する必要があるが、本実施例のようにメッキ厚さを均一にできれば、そのような考慮が不要となり、このような観点からも、全体としてランド電極の厚さを低減することができるようになる。同図(D)にはその様子が示されており、積層体１００は、デッドスペースＤＳの発生が良好に低減されるようになって期待された高さＨＳとなり、小型化，低背化を実現することができる。

なお、メッキ用電極を積層体１００の側面に設けるという方法もある。しかし、メッキ用電極を積層体１００の上面に設けるようにすると、側面に設ける場合と比較して、以下のような利点がある。
ａ，側面にメッキ用電極があると、他の部品が真横にきたときに特性変動が生ずるが、これを防止することができ、実装基板上に他の部品を近接して配置することができる。
ｂ，側面にメッキ用電極を設けると、工程が増加してコストがアップするが、上面に設ける場合はそのような不具合がない。

次に、図２及び図３を参照しながら、本発明をダイプレクサ回路に適用した実施例２を説明する。本実施例のダイプレクサ回路は、図２(A)に示すように、送信経路と受信経路を電気的に分離するために使用される部品で、周波数帯域が異なる２つのフィルタを備えている。

同図において、ダイプレクサ回路２００の低域側フィルタ２１０は、アンテナ端子ＡＮＴと低域側端子Ｌｏｗとの間にインダクタ２１２，２１４が直列に接続されており、また、インダクタ２１４にはキャパシタ２１６が並列に接続されており、更に、インダクタ２１４の両端とグランド端子ＧＮＤとの間にキャパシタ２１８，２２０が接続された構成となっている。一方、高域側フィルタ２３０は、アンテナ端子ＡＮＴと高域側端子Ｈｉｇｈとの間にキャパシタ２３２，２３４が直列に接続されており、それらとグランド端子ＧＮＤとの間にキャパシタ２３６が接続された構成となっている。そして更に、高域側端子Ｈｉｇｈには、メッキ用端子ＭＫ２０が接続されている。

図２(B)には、ダイプレクサ回路２００の電極パターンの導通状態が示されており、ダイプレクサ回路２００の上面（マーク面）２００Ｆには、メッキ用端子ＭＫ２０と方向識別マークＭＦの電極パターンがそれぞれ印刷などの方法で形成されている。一方、底面２００Ｒには、アンテナ端子ＡＮＴ，低域側端子Ｌｏｗ，高域側端子Ｈｉｇｈ，３つのグランド端子ＧＮＤの各電極パターンがそれぞれ形成されている。そして、図２(A)との対比から、アンテナ端子ＡＮＴと、低域側端子Ｌｏｗは、インダクタ２１２，２１４を介して電気的に導通している。また、高域側端子Ｈｉｇｈとメッキ用端子ＭＫ２０も同様に接続されている。グランド端子ＧＮＤ端子間も導通接続されている。

図３は、以上のようなダイプレクサ回路２００の積層シート毎の導体パターンを示すもので、(A)は斜視図，(B)は平面図である。これらの図において、ダイプレクサ回路２００は、シートＳＡ〜ＳＨを順に積層した構造となっており、各シートには導体パターンＰＡ〜ＰＮ，接続ホールＨＡ〜ＨＮが図示のように接続されている。例えば、導体パターンＰＡ〜ＰＥは、インダクタ２１２，２１４を構成する。導体パターンＰＦ〜ＰＮは、キャパシタ２１６，２１８，２２０，２３２，２３４を構成する。接続ホールＨＨ，ＨＫ，ＨＮは、アンテナ端子ＡＮＴ用の接続ホールであり、接続ホールＨＥ，ＨＤは低域側端子Ｌｏｗ用の接続ホールであり、接続ホールＨＪ，ＨＭ，ＨＰは、高域側端子Ｈｉｇｈ用の接続ホールである。更に、接続ホールＨＡ，ＨＤは、メッキ用端子ＭＫ用の接続ホールで、導体パターンＰＩによって、メッキ用端子ＭＫ２０が高域側端子Ｈｉｇｈに接続されている。

本実施例のダイプレクサ回路２００では、図２に示したように、高域側端子Ｈｉｇｈがキャパシタ２３４によって非導通ないしオープンとなっているが、これにメッキ用端子ＭＫ２０が接続されて導通状態となる。このため、上述した実施例と同様に、アンテナ端子ＡＮＴ，低域側端子Ｌｏｗ，高域側端子Ｈｉｇｈ，３つのグランド端子ＧＮＤに電解メッキを施した場合、上記実施例と同様にメッキ厚さは均一となり、小型化，低背化を実現することができる。

次に、図４を参照しながら、本発明の実施例３について説明する。上述した実施例は、メッキ用端子ＭＫ２０が一つの場合であるが、本実施例は複数の場合である。まず、同図(A)の例は、ハイパスフィルタ回路３００の例で、I/O（入出力）端子Ｔ３０，Ｔ３２の間に、キャパシタ３０２，３０４，３０６が直列に接続されており、更にキャパシタ３０２，３０４とグランド端子ＧＮＤとの間にはインダクタ３１０とキャパシタ３１４との直列回路が接続されており、キャパシタ３０４，３０６とグランド端子ＧＮＤとの間にはインダクタ３１２とキャパシタ３１６との直列回路が接続されている。

この例では、I/O端子Ｔ３０，Ｔ３２がキャパシタ３０２，３０６に接続されているため、非導通となっている。そこで、I/O端子Ｔ３０にはメッキ用端子ＭＫ３０を接続し、I/O端子Ｔ３２にはメッキ用端子ＭＫ３２を接続している。なお、グランド端子ＧＮＤは共通となって導通している。従って、このハイパスフィルタ回路３００でも、I/O端子Ｔ３０，Ｔ３２，２つのグランド端子ＧＮＤのランド電極のメッキ厚さが均一となる。

次に、図４(B)の例は、バンドパスフィルタ回路の例で、I/O端子Ｔ４０，Ｔ４２の間に、キャパシタ４０２〜４１０が直列に接続されており、更にキャパシタ４０２，４０４とグランド端子ＧＮＤとの間にはインダクタ４２０とキャパシタ４３０との直列回路が接続されており、キャパシタ４０６にはインダクタ４２２が並列に接続されており、このインダクタ４２２とグランド端子ＧＮＤとの間にキャパシタ４３２，４３４が接続されている。また、キャパシタ４０８，４１０とグランド端子ＧＮＤとの間には、インダクタ４２４とキャパシタ４３６との直列回路が接続されている。

この例では、I/O端子Ｔ４０，Ｔ４２がキャパシタ４０２，４１０に接続されているため、非導通となっている。そこで、I/O端子Ｔ４０にはメッキ用端子ＭＫ４０を接続し、I/O端子Ｔ４２にはメッキ用端子ＭＫ４２を接続している。なお、グランド端子ＧＮＤは共通となって導通している。従って、このバンドパスフィルタ回路４００でも、I/O端子Ｔ４０，Ｔ４２，３つのグランド端子ＧＮＤのランド電極のメッキ厚さが均一となる。

次に、図５を参照しながら、本発明の実施例４について説明する。上述した図３に示した例で、シートＳＡ〜ＳＣのインダクタを構成する導体パターンＰＡ〜ＰＥを重ねて示すと、図５(A)に示すようになる。図示の例では、メッキ用端子ＭＫのランド電極は、インダクタパターンに重なっていない。

図５(B)には、インダクタＬＰとメッキ用端子ＭＫとの重なり具合を示す。メッキ用端子ＭＫを、ＭＫ1→ＭＫ2→ＭＫ3→・・・と大きくしていくと、インダクタＬＰと重なるようになる。メッキ用端子ＭＫの位置をずらす場合も同様である。このときの挿入損失を測定したところ、図５(C)に示すような結果が得られた。同図の横軸はインダクタＬＰとメッキ用端子ＭＫとの被り面積（重なり具合）、縦軸は挿入損失である。同図に示すように、被り面積が大きくなるほど、挿入損失が低下する。これは、メッキ用端子ＭＫが重なることで、インダクタＬＰのＱの低下や、インダクタンス値の低下が生ずるためであると考えられる。

このような点からすると、メッキ用端子ＭＫの電極パターンは、積層回路中のインダクタの導体パターンと重ならないように設けると、挿入損失の低下を防ぐことができる。

なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例で示した回路構成や導体パターンは一例であり、各種の積層電子部品に適用可能である。
(2)前記実施例で示したメッキ用端子と、それに導通するランド電極を利用して、それらを接続するビアホールの導通状態を知ることができるという利点もある。

本発明によれば、相互に導通する複数の第１のランド電極との間にキャパシタによって非導通の第２のランド電極に対応してメッキ用電極を設け、第２のランド電極とメッキ用電極を接続することとしたので、ランド電極のメッキ厚さが均一化され、積層電子部品の大型化を避けて実装面積の低減や低背化が可能となるので、スマートフォンなどの高周波用の積層電子部品に好適である。

１０：メッキ用電極
１２：ビアホール
１００：積層体
１０２，１０４，１０６：ランド電極
１１０：フィルタ回路
１１２：キャパシタ
１１４：ＬＣパターン
１２０：基板
１２２：ケース
２００：ダイプレクサ回路
２００Ｆ：マーク面
２００Ｒ：底面
２１０：低域側フィルタ
２１２，２１４：インダクタ
２１６，２１８，２２０，２３２，２３４：キャパシタ
２３０：高域側フィルタ
２３２，２３４，２３６：キャパシタ
３００：ハイパスフィルタ回路
３０２，３０４，３０６：キャパシタ
３１０，３１２：インダクタ
３１４，３１６：キャパシタ
４００：バンドパスフィルタ回路
４０２，４０４，４０６，４０８，４１０：キャパシタ
４２０，４２２，４２４：インダクタ
４３０，４３２，４３４，４３６：キャパシタ
ＡＮＴ：アンテナ端子
ＤＳ：デッドスペース
ＧＮＤ：グランド端子
ＨＡ〜ＨＰ：接続ホール
Ｈｉｇｈ：高域側端子
Ｌｏｗ：低域側端子
ＬＰ：インダクタ
ＭＦ：方向識別マーク
ＭＫ，ＭＫ２０，ＭＫ３０，ＭＫ３２，ＭＫ４０，ＭＫ４２：メッキ用端子
ＰＡ〜ＰＮ：導体パターン
ＳＡ〜ＳＨ：シート
Ｔ３０，Ｔ３２，Ｔ４０，Ｔ４２：I/O端子

Claims

複数の層が積層されており、内部に回路パターンが形成された積層体と、
前記積層体の一方の面に形成され、相互に導通する複数の第１のランド電極および前記複数の第１のランド電極との間にキャパシタによって非導通の第２のランド電極を含み電解メッキされる複数のランド電極と、
前記一方の面とは前記積層体を介し反対側に位置する面である他方の面に形成された少なくとも一つのメッキ用電極と、
前記第２のランド電極および前記メッキ用電極の間を接続する接続手段とを備えることを特徴とする積層電子部品。
前記回路パターンは、インダクタのパターンを含んでおり、前記メッキ用電極のパターンを、前記インダクタのパターンと重ならないように形成したことを特徴とする請求項１に記載の積層電子部品。
前記回路パターンは、ハイパスフィルタを含み、前記ハイパスフィルタの入力端子および出力端子の一方が前記第２のランド電極である請求項１又は２に記載の積層電子部品。