WO2021192384A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • Patent Document 1 covers the surfaces of the die pad, the SiC chip mounted on the die pad, the porous first sintered Ag layer for joining the die pad and the SiC chip, and the first sintered Ag layer.
  • a semiconductor device having a SiC chip, a first sintered Ag layer, and a sealant covering a part of a die pad is disclosed.
  • the semiconductor device is a first wiring layer formed in a pad portion, an insulating layer supporting the pad portion, and a lower layer of the pad portion, and extends in a first direction below the pad portion. And a conductive member that is joined to the surface of the pad portion and extends in a direction forming an angle of ⁇ 30 ° to 30 ° with respect to the first direction.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a front view of the semiconductor device according to the embodiment of the present invention.
  • FIG. 3 is a side view of the semiconductor device according to the embodiment of the present invention.
  • FIG. 4 is a plan view of FIG. 1 in which the sealing resin is omitted.
  • FIG. 5 is a cross-sectional view taken along the line VV of FIG.
  • FIG. 6 is a cross-sectional view taken along the line VI-VI of FIG.
  • FIG. 7A is an exploded perspective view for explaining the first semiconductor element.
  • FIG. 7B is an enlarged plan view of a main part of the first via portion of FIG. 7A.
  • FIG. 7C is an enlarged plan view of a main part of the second via portion of FIG. 7A.
  • FIG. 8 is an enlarged view of a main part obtained by enlarging a part of FIG.
  • FIG. 9 is a cross-sectional view taken along the line IX-IX of FIG.
  • FIG. 10 is a cross-sectional view taken along the line XX of FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI of FIG. 12A to 12C are diagrams showing a part of the manufacturing process of the semiconductor device.
  • FIG. 13 is a diagram for explaining an application direction of ultrasonic waves.
  • FIG. 14 is a diagram for explaining an application direction of ultrasonic waves.
  • FIG. 13 is a diagram for explaining an application direction of ultrasonic waves.
  • FIG. 15 is a diagram showing an evaluation of the crack occurrence rate when the ultrasonic wave application direction is a direction (parallel direction) of 0 ° with respect to the longitudinal direction of the second plate-shaped member.
  • FIG. 16 is a diagram showing an evaluation of the crack occurrence rate when the ultrasonic wave application direction is a direction (orthogonal direction) of 90 ° with respect to the longitudinal direction of the second plate-shaped member.
  • FIG. 17 is a diagram for explaining variations in the material of the pad portion.
  • FIG. 18 is a diagram for explaining variations in the material of the pad portion.
  • FIG. 19 is a diagram for explaining variations in the shape of the second plate-shaped member.
  • FIG. 20 is a diagram for explaining variations in the shape of the second plate-shaped member.
  • the semiconductor device is a first wiring layer formed in a pad portion, an insulating layer supporting the pad portion, and a lower layer of the pad portion, and extends in a first direction below the pad portion. And a conductive member that is joined to the surface of the pad portion and extends in a direction forming an angle of ⁇ 30 ° to 30 ° with respect to the first direction.
  • the semiconductor device is a first wiring layer formed in a pad portion, an insulating layer supporting the pad portion, and a lower layer of the pad portion, and extends in a first direction below the pad portion.
  • a conductive member that is joined to the surface of the pad portion and has a joint portion that is long in one direction in a plan view, and the angle of the joint portion in the longitudinal direction with respect to the first direction is ⁇ 30 ° to 30 °. There may be.
  • the semiconductor device is, for example, a first unit formed in a pad portion, an insulating layer supporting the pad portion, and a lower layer of the pad portion, and extending in a first direction below the pad portion.
  • the vibration direction of the ultrasonic wave is the direction that forms an angle of -30 ° to 30 ° with respect to the first direction.
  • the first wiring layer extending in the first direction below the pad portion may include, for example, a first wiring layer extending in the first direction so as to overlap the pad portion in a plan view. Further, one first wiring layer may extend in the first direction in the lower region of the pad portion, or a plurality of first wiring layers separated from each other may extend in the first direction in the lower region of the pad portion. good.
  • the joint portion of the conductive member with respect to the pad portion may include a joint portion that is long in one direction in a plan view.
  • the pad portion may contain a material containing aluminum as a main component.
  • the conductive member may contain a material containing either aluminum or copper as a main component.
  • two or more of the joints of the conductive member may be formed.
  • the conductive member may include a linear member having a thickness of 100 ⁇ m to 600 ⁇ m.
  • the thickness of the linear conductive member is 100 ⁇ m to 600 ⁇ m, a relatively large current can be passed by using the linear member.
  • the thickness of the pad portion may be 1.6 ⁇ m to 6.0 ⁇ m.
  • the thickness of the pad portion is 1.6 ⁇ m to 6.0 ⁇ m, it is possible to make it difficult for the force applied to the pad portion at the time of joining the conductive member to be transmitted to the insulating layer. As a result, it is possible to suppress the occurrence of cracks in the insulating layer.
  • a semiconductor device includes a semiconductor substrate having a substrate main surface, a first element electrode formed on the substrate main surface and conducting current to the first wiring layer, and the substrate main surface.
  • the second element electrode which is formed at intervals from the one element electrode and in which a channel current flows between the first element electrode and the first element electrode via the semiconductor substrate, and the first wiring layer in the same layer as the first wiring layer. It may include a second wiring layer which is formed at intervals from the above and conducts to the second element electrode.
  • the second wiring layer is formed around the first wiring layer due to the limitation of the space on the semiconductor substrate. May be formed. In such a case, if the occurrence of cracks in the insulating layer can be suppressed as described above, a short circuit between the first wiring layer and the second wiring layer can be suppressed. As a result, a highly reliable semiconductor device can be provided.
  • the semiconductor device includes a third wiring layer formed in a lower layer of the first wiring layer and extending in a second direction below the first wiring layer, and the second direction is the said. It may be parallel or orthogonal to the first direction.
  • the pad portion may include a surface to which the conductive member is bonded, and the surface of the pad portion may contain a material containing nickel as a main component. ..
  • the pad portion is formed of a first portion made of a material containing copper as a main component and a material containing nickel as a main component on the first portion.
  • a second portion and a third portion formed on the second portion by a material containing palladium as a main component and forming the surface of the pad portion may be included.
  • the semiconductor device A1 includes a plurality of first semiconductor elements 1, a second semiconductor element 2, a plurality of first conductive members 31, a plurality of second conductive members 32, a lead frame 4, and a sealing resin 5.
  • the first conductive member 31 may be an example of the "conductive member" described in the claims.
  • FIG. 1 is a plan view of the semiconductor device A1.
  • FIG. 2 is a front view of the semiconductor device A1.
  • FIG. 3 is a side view of the semiconductor device A1.
  • FIG. 4 is a plan view showing FIG. 1 in which the sealing resin 5 is omitted. In the figure, the sealing resin 5 is shown by an imaginary line (dashed line).
  • FIG. 5 is a cross-sectional view taken along the line VV of FIG.
  • FIG. 6 is a cross-sectional view taken along the line VI-VI of FIG.
  • the three directions orthogonal to each other are defined as the X direction, the Y direction, and the Z direction.
  • the Z direction is the thickness direction of the semiconductor device A1.
  • the X direction is the left-right direction in the plan view (see FIG. 1) of the semiconductor device A1.
  • the Y direction is the vertical direction in the plan view (see FIG. 1) of the semiconductor device A1.
  • the semiconductor device A1 is surface-mounted on a circuit board of various electronic devices and the like.
  • the semiconductor device A1 is a semiconductor package called SOP (Small Outline Package).
  • the semiconductor device A1 is, for example, a power supply IC, but is not limited thereto.
  • the plurality of first semiconductor elements 1 and second semiconductor elements 2 are elements that are central to the functions of the semiconductor device A1.
  • Each of the plurality of first semiconductor elements 1 may be a power semiconductor element.
  • each first semiconductor element 1 may be, for example, a horizontal MOSFET.
  • the first semiconductor element 1 is not limited to the MOSFET.
  • the semiconductor device A1 includes two first semiconductor elements 1.
  • these two first semiconductor elements 1 may be distinguished and referred to as the first semiconductor element 1A and the first semiconductor element 1B.
  • the two first semiconductor elements 1A and 1B are arranged in the X direction, and the first semiconductor element 1B is sandwiched between the first semiconductor element 1A and the second semiconductor element 2.
  • the second semiconductor element 2 may be a control IC for controlling the drive of a plurality of first semiconductor elements 1.
  • the second semiconductor element 2 is electrically connected to each first semiconductor element 1, and each first semiconductor element 1 may be controlled.
  • the plurality of first semiconductor elements 1 and second semiconductor elements 2 are all rectangular when viewed in the Z direction (hereinafter, also referred to as "planar view"). Further, the plurality of first semiconductor elements 1 and the second semiconductor element 2 as a whole have a rectangular shape in a plan view. Therefore, the Y-direction dimension of the plurality of first semiconductor elements 1 and the Y-direction dimension of the second semiconductor element 2 are substantially the same. Further, the plurality of first semiconductor elements 1 and the second semiconductor element 2 together have a dimension in the X direction of about 3 mm and a dimension in the Y direction of about 2 mm.
  • Each first semiconductor element 1 includes a semiconductor substrate 11, a plurality of element electrodes 12, a wiring layer 13, an insulating layer 19, a plurality of vias 20, and a protective layer 23, respectively.
  • the semiconductor substrate 11 may be shared by the first semiconductor elements 1A and 1B.
  • FIG. 7A, B, C to 11 are diagrams for explaining a detailed configuration of the first semiconductor element 1.
  • FIG. 7A is an exploded perspective view for explaining the wiring layer 13, the insulating layer 19, and the plurality of vias 20 in the plurality of first semiconductor elements 1. In the figure, a part of the plurality of element electrodes 12 and the insulating layer 19 is omitted.
  • FIG. 7B is an enlarged plan view of a main part of the first via portion 201a of FIG. 7A.
  • FIG. 7C is an enlarged plan view of a main part of the second via portion 202a of FIG. 7A.
  • FIG. 8 is an enlarged plan view of a main part obtained by enlarging a part of the plan view shown in FIG.
  • FIG. 9 is a cross-sectional view taken along the line IX-IX of FIG.
  • FIG. 10 is a cross-sectional view taken along the line XX of FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI of FIG.
  • the semiconductor substrate 11 is made of a semiconductor material.
  • the semiconductor material include Si (silicon), SiC (silicon carbide), and GaN (gallium nitride).
  • one of the two first semiconductor elements 1 (first semiconductor element 1A) is an n-type channel MOSFET, and the other of the two first semiconductor elements 1 (first semiconductor element 1B) is a p-type. It may be a channel MOSFET.
  • the semiconductor substrate 11 may have a substrate main surface 111 and a substrate back surface 112 facing opposite sides in the Z direction.
  • each first semiconductor device 1 includes a first electrode 121, a second electrode 122, and a third electrode 123 as a plurality of element electrodes 12.
  • the first electrode 121 may be a source electrode
  • the second electrode 122 may be a drain electrode
  • the third electrode 123 may be a gate electrode.
  • the arrangement of the first electrode 121, the second electrode 122, and the third electrode 123 in the plan view is not particularly limited, and the rectangular element electrodes 12 may be arranged in a grid pattern, or in the X direction or the Y direction. May be lined up in a row.
  • the first electrode 121 and the second electrode 122 may be examples of the "first element electrode” and the "second element electrode” described in the claims, respectively.
  • the first electrode 121 and the second electrode 122 are formed on the main surface 111 of the substrate with the third electrode 123 interposed therebetween.
  • the region below the third electrode 123 is a channel region in which a channel is formed when an appropriate voltage is applied to the third electrode 123.
  • a channel current flows between the first electrode 121 and the second electrode 122 arranged in the lateral direction along the main surface 111 of the substrate.
  • the wiring layer 13 is formed on the substrate main surface 111 of the semiconductor substrate 11 and conducts to a plurality of element electrodes 12.
  • the wiring layer 13 includes a first conductive layer 14, a second conductive layer 15, a third conductive layer 16, a fourth conductive layer 17, and a fifth conductive layer 18 that are separated from each other in the Z direction with respect to each first semiconductor element 1. Includes each.
  • the number of the conductive layers in the wiring layer 13 is not limited to the above five.
  • the first conductive layer 14, the second conductive layer 15, the third conductive layer 16, the fourth conductive layer 17, and the fifth conductive layer 18 are insulated from each other by the insulating layer 19.
  • the first conductive layer 14 is an outer layer in the wiring layer 13, and is more than the second conductive layer 15, the third conductive layer 16, the fourth conductive layer 17, and the fifth conductive layer 18. It is arranged at a position far from the main surface 111 of the substrate.
  • the first conductive layer 14 includes a plurality of first plate-shaped members 141.
  • Each of the plurality of first plate-shaped members 141 is made of a conductive material.
  • the conductive material may be, for example, a material containing Al (aluminum) and Cu (copper) as main components, but is not particularly limited.
  • the material of each first plate-shaped member 141 is a material containing Al as a main component, preferably an Al-based alloy, and more preferably 90 wt% or more of Al. It is an Al—Cu based alloy, an Al—Si based alloy, or an Al—Si—Cu based alloy obtained by combining these.
  • Each first plate-shaped member 141 has a rectangular shape whose longitudinal direction is along the Y direction in a plan view.
  • the width (dimension in the lateral direction) of each first plate-shaped member 141 is, for example, about 350 ⁇ m.
  • the thickness (Z-direction dimension) of each first plate-shaped member 141 is, for example, 1.6 ⁇ m to 6.0 ⁇ m. If the thickness of the first pad portion 142a and the second pad portion 142b is 1.6 ⁇ m to 6.0 ⁇ m, a force applied to the first pad portion 142a and the second pad portion 142b when the first conductive member 31 is joined is applied. It can be made difficult to be transmitted to the insulating layer 19. As a result, it is possible to suppress the occurrence of cracks in the insulating layer 19.
  • the plurality of first plate-shaped members 141 are arranged in the X direction in a plan view.
  • the first plate-shaped members 141 adjacent to each other in the X direction are shown in contact with each other, but an insulating layer 19 is provided between the adjacent first plate-shaped members 141. Intervening. Therefore, in the first conductive layer 14, the plurality of first plate-shaped members 141 are insulated from each other by the insulating layer 19.
  • each of the first plate-shaped members 141 includes a first pad portion 142a and a second pad portion 142b exposed from the protective layer 23, respectively.
  • the first pad portion 142a and the second pad portion 142b are hatched.
  • the first pad portion 142a and the second pad portion 142b may be an example of the "pad portion" described in the claims.
  • the first pad portion 142a and the second pad portion 142b are arranged in the same plane of each of the first plate-shaped members 141.
  • the first pad portion 142a and the second pad portion 142b are separated from each other and are arranged in the Y direction in each of the first plate-shaped members 141.
  • One end (joint portion 311 described later) of the first conductive member 31 is joined to the first pad portion 142a.
  • the second pad portion 142b is joined with an intermediate portion (joint portion 312 described later) of the first conductive member 31.
  • the second conductive layer 15 is an intermediate layer in the wiring layer 13, and is arranged between the first conductive layer 14 and the third conductive layer 16.
  • the second conductive layer 15 includes a plurality of second plate-shaped members 151.
  • the second plate-shaped member 151 may be an example of the "first wiring layer" described in the claims.
  • Each of the plurality of second plate-shaped members 151 is made of a conductive material.
  • the conductive material may be, for example, a material containing Al (aluminum) and Cu (copper) as main components, but is not particularly limited.
  • the material of each second plate-shaped member 151 is a material containing Al as a main component, preferably an Al-based alloy, and more preferably 90 wt% or more of Al. It is an Al—Cu based alloy, an Al—Si based alloy, or an Al—Si—Cu based alloy obtained by combining these.
  • Each second plate-shaped member 151 has a rectangular shape in which the longitudinal direction D 1 is along the Y direction in a plan view.
  • the direction D 1 may be an example of the "first direction” described in the claims.
  • Each second plate-shaped member 151 is formed in a solid pattern below the first plate-shaped member 141.
  • the second plate-shaped member 151 may be formed so as to cover the entire lower region of the first plate-shaped member 141 (the region overlapping the first plate-shaped member 141 in a plan view), or the first plate-shaped member 151 may be formed so as to cover the entire surface. It may be formed without being divided in the lower region of the plate-shaped member 141, or may be formed without a gap in the lower region of the first plate-shaped member 141.
  • each second plate-shaped member 151 may be formed in substantially the same shape as each first plate-shaped member 141 in a plan view.
  • each second plate-shaped member 151 is, for example, about 350 ⁇ m.
  • the thickness (Z direction dimension) of each second plate-shaped member 151 is, for example, about 0.5 ⁇ m.
  • the plurality of second plate-shaped members 151 are arranged in the X direction in a plan view, and an insulating layer 19 is interposed between the second plate-shaped members 151 adjacent to each other in the X direction. Therefore, in the second conductive layer 15, the plurality of second plate-shaped members 151 are insulated from each other by the insulating layer 19.
  • the third conductive layer 16 is an intermediate layer in the wiring layer 13, and is arranged between the second conductive layer 14 and the fourth conductive layer 17.
  • the third conductive layer 16 includes a plurality of third plate-shaped members 161.
  • the third plate-shaped member 161 may be an example of the "third wiring layer" described in the claims.
  • Each of the plurality of third plate-shaped members 161 is made of a conductive material.
  • the conductive material may be, for example, a material containing Al (aluminum) and Cu (copper) as main components, but is not particularly limited.
  • the material of each third plate-shaped member 161 is a material containing Al as a main component, preferably an Al-based alloy, and more preferably 90 wt% or more of Al. It is an Al—Cu based alloy, an Al—Si based alloy, or an Al—Si—Cu based alloy obtained by combining these.
  • Each third plate-shaped member 161 has a rectangular shape in which the longitudinal direction D 2 is along the Y direction in a plan view.
  • the direction D 2 may be an example of the "second direction" described in the claims.
  • Each third plate-shaped member 161 is formed in a solid pattern below the second plate-shaped member 151.
  • the third plate-shaped member 161 may be formed so as to cover the entire lower region of the second plate-shaped member 151 (the region overlapping the second plate-shaped member 151 in a plan view), or the second plate-shaped member 161 may be formed so as to cover the entire surface. It may be formed without being divided in the lower region of the plate-shaped member 151, or may be formed without a gap in the lower region of the second plate-shaped member 151.
  • each third plate-shaped member 161 may be formed in substantially the same shape as each second plate-shaped member 151 in a plan view.
  • each third plate-shaped member 161 is, for example, about 350 ⁇ m.
  • the thickness (Z direction dimension) of each third plate-shaped member 161 is, for example, about 0.5 ⁇ m.
  • the plurality of third plate-shaped members 161 are arranged in the X direction in a plan view, and an insulating layer 19 is interposed between the third plate-shaped members 161 adjacent to each other in the X direction. Therefore, in the third conductive layer 16, the plurality of third plate-shaped members 161 are insulated from each other by the insulating layer 19.
  • the plurality of fourth plate-shaped members 171 include a first electrode conducting member 171a conducting with the first electrode 121 and a second electrode conducting member 171b conducting with the second electrode 122.
  • the first electrode conducting member 171a and the second electrode conducting member 171b are alternately arranged in the Y direction.
  • the plurality of fifth plate-shaped members 181 include a first electrode conducting member 181a conducting with the first electrode 121 and a second electrode conducting member 181b conducting with the second electrode 122. Further, the plurality of fifth plate-shaped members 181 include a third electrode conducting member 181c that conducts to the third electrode 123. The third electrode conducting member 181c is arranged between the adjacent first electrode conducting member 181a and the second electrode conducting member 181b.
  • the first interlayer insulating film 191 is interposed between the first conductive layer 14 and the second conductive layer 15 to insulate them.
  • the second interlayer insulating film 192 is interposed between the second conductive layer 15 and the third conductive layer 16 to insulate them.
  • the third interlayer insulating film 193 is interposed between the third conductive layer 16 and the fourth conductive layer 17 to insulate them.
  • the fourth interlayer insulating film 194 is interposed between the fourth conductive layer 17 and the fifth conductive layer 18 to insulate them.
  • the fifth interlayer insulating film 195 is interposed between the fifth conductive layer 18 and the semiconductor substrate 11 (the main surface 111 of the substrate) to insulate the fifth conductive layer 18 and each element electrode 12.
  • the first via portion 201a is formed by gathering a plurality of first vias 201 in a certain region, thereby forming a first interlayer layer around the first via portion 201a. It is a portion that is visually distinguishable from the portion of the insulating film 191 (non-first via portion 201b).
  • the first via portion 201a has a solid pattern below the first plate-shaped member 141
  • the strip-shaped first via portion 201a covers the entire lower region 143 of the first plate-shaped member 141. It is shown that it is formed in the lower region 143 of the first plate-shaped member 141 without being divided, or that it is formed in the lower region 143 of the first plate-shaped member 141 without a gap. You may be. In another expression, it may be shown that each first via portion 201a is formed in substantially the same shape as each first plate-shaped member 141 in a plan view.
  • the boundary portion 144 between the first via portion 201a and the non-first via portion 201b is shown by a straight broken line in FIG. 7B, but it does not have to be a clear straight line in reality.
  • a straight broken line in FIG. 7B when the upper surface of the first interlayer insulating film 191 is visually recognized through, for example, an SEM image, a plurality of first vias 201 arranged in a line along the Y direction on the outermost side of the first via portion 201a.
  • the vague boundary portion between the blank region of the first interlayer insulating film 191 adjacent thereto may be defined as the boundary portion 144.
  • each of the plurality of second vias 202 penetrates the second interlayer insulating film 192, and the second conductive layer 15 and the third conductive layer Intervenes between 16 and 16.
  • Each second via 202 conducts the second conductive layer 15 and the third conductive layer 16.
  • the plurality of second vias 202 are arranged so as to form a solid pattern second via portion 202a below the second plate-shaped member 151.
  • the lower region 153 of the second plate-shaped member 151 (in the plan view, the second interlayer insulating film overlapping the second plate-shaped member 151) is formed on the second interlayer insulating film 192.
  • a region of 192) is set, and this lower region 153 is formed as the second via portion 202a.
  • a plurality of circular second vias 202 in a plan view are regularly and uniformly (for example, in a matrix) and densely arranged.
  • the term “dense second vias 202” means that, for example, a plurality of second vias 202 are equal to or less than the width (diameter in this embodiment) of each second via 202 between adjacent second vias 202. Alternatively, it may indicate an aspect in which they are gathered at intervals of the same degree as the width. As a result, a strip-shaped region having a constant width occupied by the plurality of second vias 202 is defined as the second via portion 202a.
  • the non-second via portion 202b is defined as a strip-shaped region having a constant width of the second interlayer insulating film 192 extending along the Y direction.
  • the non-second via portion 202b is a band-shaped blank region in which the second via 202 is not formed in the xy plane, and the width thereof is, for example, several times or more the width of each second via 202. You may.
  • the boundary portion 154 between the second via portion 202a and the non-second via portion 202b is shown by a straight broken line in FIG. 7C, but it does not have to be a clear straight line in reality.
  • a straight broken line in FIG. 7C when the upper surface of the second interlayer insulating film 192 is visually recognized through, for example, an SEM image, a plurality of second vias 202 arranged in a line along the Y direction on the outermost side of the second via portion 202a.
  • the vague boundary portion between the blank region of the second interlayer insulating film 192 adjacent thereto may be defined as the boundary portion 154.
  • each of the plurality of third vias 203 penetrates the third interlayer insulating film 193, and the third conductive layer 16 and the fourth conductive layer 17 are formed. Intervene in between.
  • Each third via 203 conducts the third conductive layer 16 and the fourth conductive layer 17.
  • the arrangement of the plurality of third vias 203 is not particularly limited, and may be appropriately designed based on the arrangement of the plurality of third plate-shaped members 161 and the plurality of fourth plate-shaped members 171 of the third conductive layer 16.
  • each of the plurality of fourth vias 204 penetrates the fourth interlayer insulating film 194, and the fourth conductive layer 17 and the fifth conductive layer 18 are formed. Intervene in between.
  • Each of the fourth vias 204 conducts the fourth conductive layer 17 and the fifth conductive layer 18.
  • the arrangement of the plurality of fourth vias 204 is not particularly limited, and may be appropriately designed based on the arrangement of the plurality of fourth plate-shaped members 171 and the plurality of fifth plate-shaped members 181 of the fourth conductive layer 17.
  • each of the plurality of fifth vias 205 penetrates the fifth interlayer insulating film 195 and is between the fifth conductive layer 18 and the element electrode 12. Intervene.
  • Each fifth via 205 conducts the fifth conductive layer 18 and the element electrode 12.
  • the arrangement of the plurality of fifth vias 205 is not particularly limited, and may be appropriately designed based on the arrangement of the plurality of fifth plate-shaped members 181 and the plurality of element electrodes 12 of the fifth conductive layer 18.
  • the protective layer 23 is formed so as to cover the upper surface of the wiring layer 13 (first conductive layer 14).
  • Protective layer 23 is, for example, Si 3 N 4 layer and an SiO 2 layer formed by the plasma CVD method, or may be a polyimide resin layer formed by coating. Alternatively, it may be formed by a combination of these.
  • a part of the protective layer 23 is open, and each of the first pad portion 142a and the second pad portion 142b is exposed from the opened portion.
  • the second semiconductor element 2 has an element main surface 21 and an element back surface 22 facing opposite sides in the Z direction.
  • the element main surface 21 faces the same direction as the substrate main surface 111 of the semiconductor substrate 11.
  • the back surface 22 of the element faces the same method as the back surface 112 of the semiconductor substrate 11.
  • the second semiconductor element 2 has a plurality of pad portions 211 formed on the element main surface 21.
  • the pad portion 211 is a portion for joining the second conductive member 32.
  • Each of the plurality of first conductive members 31 conducts the lead frame 4 with any of the plurality of first semiconductor elements 1.
  • Each first conductive member 31 intersects the outer periphery of any one of the plurality of first semiconductor elements 1 in a plan view.
  • Each of the first conductive members 31 has a joint portion 311 joined to the first pad portion 142a of the plurality of first semiconductor elements 1 and a joint portion 312 joined to the second pad portion 142b of the plurality of first semiconductor elements 1. , And a joint portion 313 bonded to a part of the lead frame 4 (bonding pad portion 42 described later).
  • Each first conductive member 31 is formed by using, for example, a wedge tool (wedge tool 503 described later), and the joint portions 311, 312, 313 are formed by wedge bonding by the wedge tool.
  • each joint portion 311 has a substantially rectangular shape whose longitudinal direction is along the Y direction.
  • the longitudinal dimensions of the joints 311, 312, 313 depend on the wedge tool used.
  • the joint portions 311, 312 may be an example of the "joint portion of the conductive member" described in the claims.
  • All of the connecting portions 314 of the first conductive member 31 are overlapped with any one of the plurality of first semiconductor elements 1 in a plan view. Therefore, the connecting portion 314 of each first conductive member 31 does not intersect any outer periphery of the plurality of first semiconductor elements 1 in a plan view.
  • the connecting portion 314 of each first conductive member 31 is formed in a line shape along the longitudinal direction (Y direction) of the first plate-shaped member 141.
  • the extending direction D W1 of the connecting portion 314 of the first conductive member 31 is parallel to the extending direction D 1 (Y direction) of the second plate-shaped member 151. That is, the angle between the direction D W1 and the direction D 1 in the plan view is 0 °.
  • the second plate-shaped member 151 and the third plate-shaped member 161 are formed below the first plate-shaped member 141 and cannot be visually recognized.
  • the second plate-shaped member 151 and the third plate-shaped member 161 are formed in a solid pattern with respect to the first plate-shaped member 141. Therefore, the shapes of the second plate-shaped member 151 and the third plate-shaped member 161 may be equated with the shape of the first plate-shaped member 141.
  • each of the joint portions 311, 312 is formed by wedge bonding, and is formed in a long shape that is long in one direction D W3 (Y direction) in a plan view.
  • each of the joints 311, 312 has a shape that selectively extends in one direction D W3.
  • the angle ⁇ 3 of the longitudinal direction D W3 of each of the joints 311, 312 with respect to the longitudinal direction D 1 (Y direction) of the second plate-shaped member 151 is also ⁇ 30. It may be in the range of ° to 30 °.
  • angles ⁇ 1 , ⁇ 2 and ⁇ 3 need not all be in the range of ⁇ 30 ° to 30 ° with respect to the longitudinal direction D 1 of the second plate-shaped member 151.
  • some angles ⁇ 1 and ⁇ 3 range from -30 ° to 30 ° with respect to direction D 1
  • some angles ⁇ 2 range from -30 ° to 30 ° with respect to direction D 1. It may be out of range.
  • Each of the plurality of second conductive members 32 conducts between the third electrode 123 of the first semiconductor element 1 and the lead frame 4, and between the second semiconductor element 2 and the lead frame 4.
  • Each of the second conductive members 32 intersects the outer periphery of the first semiconductor element 1 and the second semiconductor element 2 in a plan view.
  • the lead frame 4 is a portion that constitutes a conductive path between a plurality of first semiconductor elements 1 and second semiconductor elements 2 and a circuit board on which the semiconductor device A1 is mounted.
  • the lead frame 4 supports the plurality of first semiconductor elements 1 and the second semiconductor element 2, and conducts the lead frame 4 to the plurality of first semiconductor elements 1 and the second semiconductor element 2.
  • the lead frame 4 is formed from a thin metal plate such as Cu having a rectangular shape in a plan view by punching, cutting, bending, or the like. Therefore, the main component of the material of the lead frame 4 is Cu.
  • the material of the lead frame 4 is not limited to this.
  • the lead frame 4 includes a die pad portion 41, a plurality of bonding pad portions 42a, 42b, 42c, 42d, 42e, a plurality of lead portions 43a, 43b, 43c, 43d, 43e, 43f, and a plurality of lateral extension portions 44. I'm out.
  • the plurality of bonding pad portions 42a to 42e are not particularly distinguished, they will be described as the bonding pad portions 42.
  • the plurality of lead portions 43a to 43f are not particularly distinguished, they will be described as the lead portions 43.
  • the bonding pad portions 42d and 42e have the same size as each other.
  • Each bonding pad portion 42d is conductive to the second semiconductor element 2 via the second conductive member 32.
  • Each bonding pad portion 42e is conductive to the third electrode 123 of the first semiconductor element 1 via the second conductive member 33.
  • the lead portion 43f is not connected to any of the bonding pad portions 42a to 42e, and is not electrically connected to any of the plurality of first semiconductor elements 1 and second semiconductor elements 2. As shown in FIG. 4, the lead portion 43f is arranged between the lead portions 43a and the lead portions 43b that are adjacent to each other in the x direction. In the present embodiment, the two lead portions 43a and the two lead portions 43b are arranged on opposite sides of the lead portion 43f in the x direction. Further, in the lead portion 43f shown in FIG. 4, the width of the portion covered with the sealing resin 5 is larger than the width of the portion exposed from the sealing resin 5, but it may be the same. It may be small. However, by increasing the size as shown in FIG. 4, it is possible to prevent the lead portion 43f from falling out of the sealing resin 5.
  • each of the plurality of lead portions 43a to 43d is a portion connected to any of the bonding pad portions 42a to 42d and extending from the bonding pad portions 42a to 42d.
  • a part of each lead portion 43 is exposed from the sealing resin 5, and the portion exposed from the sealing resin 5 is a terminal for mounting the semiconductor device A1 on the circuit board.
  • each lead portion 43 at least the portion exposed from the sealing resin 5 is covered with plating.
  • each lead portion 43 is bent at a portion exposed from the sealing resin 5.
  • eight lead portions 43 are exposed from each edge of the sealing resin 5 in the Y direction.
  • the arrangement and number of the plurality of lead portions 43 are not limited to those shown in FIGS. 1 and 4.
  • Each of the plurality of lead portions 43b is connected to the bonding pad portion 42b. As described above, since the bonding pad portion 42b is conductive to the first electrode 121 of the first semiconductor element 1B and the first electrode 121 is the source electrode, the plurality of lead portions 43b are the first. It is a source terminal of the semiconductor element 1B.
  • Each of the plurality of lead portions 43c is connected to the bonding pad portion 42c.
  • the bonding pad portion 42c is conductive to the second electrodes 122 of the first semiconductor elements 1A and 1B, and each second electrode 122 is a drain electrode. It is a drain terminal of each first semiconductor element 1.
  • the bonding pad portions 42c and the plurality of lead portions 43c share the drain terminals of the first semiconductor elements 1A and 1B, but the drain terminals of the first semiconductor elements 1A and 1B are separated from each other. You may.
  • Each of the plurality of lateral extending portions 44 is a portion extending from the end edge of the die pad portion 41 in the X direction.
  • one edge in the X direction is connected to the die pad portion 41, and the other edge in the X direction is exposed from the sealing resin 5.
  • the lateral extension portions 44 in the plan view, have two lateral extension portions 44 extending from each end edge of the die pad portion 41 in the X direction, and the two lateral extension portions 44 are extended.
  • the portions 44 are arranged on each end edge side of the die pad portion 41 in the Y direction.
  • the semiconductor substrate 11 is attached to the die pad portion 41 via the bonding material 411. Bonded.
  • the first conductive member 31 is joined to the first pad portion 142a.
  • a wedge bonder 50 is used for joining the first conductive member 31.
  • the wedge bonder 50 includes a wire guide 502 that holds a metal wire 501 that is a material of the first conductive member 31, a wedge tool 503 that applies a load and ultrasonic waves to the metal wire 501, and a metal wire 501 after joining. It is equipped with a cutter 504 for cutting.
  • the wedge bonder 50 is lowered until the metal wire 501 comes into contact with the first pad portion 142a.
  • the application direction of the ultrasonic wave US is a direction along the longitudinal direction D 1 (Y direction) of the second plate-shaped member 151.
  • the vibration direction D US is a direction along the longitudinal direction D 1 (Y direction) of the second plate-shaped member 151.
  • the angle between the vibration direction D US and direction D 1 in a plan view is 0 ° (oscillation direction D US and direction D 1 and parallel)
  • the vibration direction D US with respect to the direction D 1 The angle may be in the range of ⁇ 30 ° to 30 °.
  • the end portion of the metal thin wire 501 is joined to the first pad portion 142a, and the joint portion 311 is formed.
  • the angle of the vibration direction D US of the ultrasonic US with respect to the longitudinal direction D 1 (Y direction) of the second plate-shaped member 151 is ⁇ 30 °.
  • the range is ⁇ 30 °.
  • first interlayer insulating film 191 As a result, it is possible to prevent cracks from occurring in the insulating layer 19 (first interlayer insulating film 191) around the first plate-shaped member 141.
  • first interlayer insulating film 191 it is possible to suppress the occurrence of cracks in the vicinity of the boundary portion 144 (see FIG. 7B) between the first via portion 201a and the non-first via portion 201b.
  • the presence or absence of this type of crack is confirmed by removing the structure above the first interlayer insulating film 191 with an etching solution or the like to expose the boundary portion 144 between the first via portion 201a and the non-first via portion 201b. can do.
  • the second plate-shaped member 151 is formed in a solid pattern below the first pad portion 142a and the second pad portion 142b. As a result, the force applied to the first pad portion 142a and the second pad portion 142b at the time of ultrasonic bonding of the first conductive member 31 can be uniformly received by the entire second plate-shaped member 151.
  • the first via portion 201a which is an aggregate of the first vias 201 between the first plate-shaped member 141 and the second plate-shaped member 151, is also solid like the second plate-shaped member 151. It is formed by a pattern. Therefore, in the first interlayer insulating film 191, the boundary portion 144 (see FIG. 7B) between the first via portion 201a and the non-first via portion 201b is placed laterally from the lower region of the first pad portion 142a and the second pad portion 142b. Can be separated from.
  • the wiring layers to be insulated from each other are adjacent to each other below the pad portion due to the space limitation on the semiconductor substrate 11.
  • the first electrode conducting member 141a (source side wiring) and the second electrode conducting member 141b (drain side wiring) are adjacent to each other as wiring layers to be insulated from each other. Even in such a case, if the occurrence of cracks in the first interlayer insulating film 191 can be suppressed as described above, the first electrode conductive member 151a (source side wiring) and the second electrode conductive member 151b (drain side wiring) can be used. The short circuit between them can be effectively suppressed. As a result, it is possible to provide a highly reliable semiconductor device A1.
  • FIGS. 15 and 16 Whether the crack generation rate of the insulating layer by the vibration direction D US ultrasonic how changes are shown in FIGS. 15 and 16.
  • the evaluations of FIGS. 15 and 16 are obtained when an aluminum wire is joined to the pad portion 609 of the uppermost layer of the wiring layer 60 shown in FIG.
  • the wiring layer 60 has a three-layer structure, and includes a first plate-shaped member 601, a second plate-shaped member 602, and a third plate-shaped member 603 arranged so as to be orthogonal to each other in order from the top. I'm out.
  • the first plate-shaped member 601 and the third plate-shaped member 603 extend in the Y direction, and the second plate-shaped member 602 extends in the X direction.
  • a first interlayer insulating film 606 on which a plurality of first vias 604 are formed is interposed between the first plate-shaped member 601 and the second plate-shaped member 602.
  • FIG. 15 the ultrasonic waves are applied at an angle of 0 ° ( parallel to the direction D 1 ) with respect to the extending direction D 1 (X direction) of the second plate-shaped member 602, as in the methods of FIGS. 12B and 13.
  • FIG. 16 shows the result when the aluminum wires are joined by applying ultrasonic waves at an angle of 90 ° ( orthogonal to the direction D 1 ) with respect to the extending direction D 1 (X direction) of the second plate-shaped member 602. Is.
  • the second plate member 151 is formed below the entire region of the first pad portion 142a and the second pad portion 142b, of the second plate member 151 with respect to the vibration direction D US ultrasound shown in FIG. 13 Directivity can be eliminated.
  • the vibration direction D US is changed from a mode parallel to the direction D 1 as shown in FIG. 13 so as to be orthogonal to the direction D 1 .
  • the vibration direction D US is added to the solid pattern second plate-shaped member 151.
  • the force does not change significantly.
  • the first conductive member 31 can be joined to the first pad portion 142a and the second pad portion 142b from various directions, so that the degree of freedom in the directionality of the first conductive member 31 can be increased. .. ⁇
  • Material variations of the first pad portion 142a and the second pad portion 142b >> 17 and 18 are diagrams for explaining material variations of the first pad portion 142a and the second pad portion 142b.
  • the second layer 1411b may be, for example, a sputtering layer formed on the first layer 1411a by a sputtering method, or may be a plating layer formed on the first layer 1411a by a plating method.
  • the thickness of the first layer 1411a may be, for example, 1.6 ⁇ m to 6.0 ⁇ m
  • the thickness of the second layer 1411b may be, for example, 1.0 ⁇ m to 5.0 ⁇ m. Twice
  • the surface of the first plate-shaped member 1411 that is, the first pad portion 142a and the second pad portion 142b is mainly made of Ni. It can be formed from the material used as an ingredient.
  • the affinity between the first conductive member 31 and the first pad portion 142a and the second pad portion 142b becomes high, so that the first conductive member 31 can be bonded to the first pad portion 142a and the second pad portion 142b with good bonding strength.
  • the first pad portion 142a and the second pad portion 142b are joined to each other.
  • the materials of the first pad portion 142a and the second pad portion 142b may be changed according to the material of the conductive member 31.
  • a material containing Ni as a main component in FIG. 17 is adopted, and the first pad portion 142a and the second pad portion 142a and the second pad portion 142a to which the Au wire is bonded are adopted.
  • a material containing Al as a main component in FIGS. 9 to 11 may be used.
  • the first plate-shaped member 1412 shown in FIG. 18 includes a first layer 1412a forming the shape of the first plate-shaped member 1412, a second layer 1412b formed on the first layer 1412a, and a second layer. It includes a third layer 1412c formed on 1412b.
  • the first layer 1412a, the second layer 1412b, and the third layer 1412c are examples of the "first part", “second part", and "third part” described in the claims, respectively. There may be.
  • the second layer 1412b and the third layer 1412c may be, for example, a sputtering layer formed on the first layer 1412a in order by a sputtering method, or a plating layer formed on the first layer 1412a in order by a plating method. It may be.
  • the thickness of the first layer 1412a is, for example, 6.0 ⁇ m to 10.0 ⁇ m
  • the thickness of the second layer 1412b is, for example, 1.0 ⁇ m to 5.0 ⁇ m
  • the thickness of the third layer 1412c is. For example, it may be 0.01 ⁇ m to 0.4 ⁇ m.
  • the surface of the first plate-shaped member 1412 that is, the first pad portion 142a and the second pad portion 142b is mainly made of Pd. It can be formed from the material used as an ingredient.
  • the material containing Al as a main component in FIGS. 9 to 11, the material containing Ni as a main component in FIG. 17, and the Pd in FIG. 18 are mainly used. It is not necessary to unify any of the materials to be the components, and for example, two or more of three kinds of materials may be used in combination.
  • ⁇ Variation of shape of the second plate-shaped member 151 >> 19 and 20 are views for explaining variations in the shape of the second plate-shaped member 151.
  • the second plate-shaped member 1511 shown in FIG. 19 is formed to be thinner than the lower region 143 of the first plate-shaped member 141 (the region overlapping the first plate-shaped member 141 in a plan view), for example, in a line shape. ing.
  • a plurality of second plate-shaped members 1511 are formed in the lower region 143 of the first plate-shaped member 141. That is, in the lower region 143 of one first plate-shaped member 141, the two second plate-shaped members 1511 extend in the Y direction at intervals from each other.
  • first via portion 2012a between the second plate-shaped member 1512 and the first plate-shaped member 141 is thinner than the first plate-shaped member 141, for example, like the second plate-shaped member 1512.
  • the two plate-shaped members 1512 may be formed in the same shape in a plan view.
  • the third plate-shaped member 1612 and the second via portion 2022a may have the same shape as the second plate-shaped member 1512 and the first via portion 2012a in FIG. 20, respectively, in a plan view.
  • the second plate-shaped members 1511 and 1512 extend in the Y direction. Therefore, the angle theta 1 direction D W1, D W2 of extension of the first conductive member 31 with respect to the direction D 1 to the second plate member 1511, 1512 extends (Y-direction), theta 2 to the -30 ° ⁇ 30 ° be able to. Therefore, it is possible to suppress the occurrence of cracks in the insulating layer 19 (first interlayer insulating film 191) around the first plate-shaped member 141.
  • the semiconductor device A1 includes a plurality of first semiconductor element 1 and second semiconductor element 2 is shown, but the present invention is not limited to this.
  • the first semiconductor element 1 may be one, or the second semiconductor element 2 may not be provided.
  • the first conductive member 31 is formed by wedge bonding with respect to the first pad portion 142a and the second pad portion 142b, but may be formed by ball bonding.
  • the first wiring layer is formed in a solid pattern below the pad portion.
  • the fact that the first wiring layer has a solid pattern below the pad portion means that, for example, the first wiring layer is formed so as to cover the entire lower region of the pad portion. It may include the meaning that the first wiring layer is not divided in the lower region of the pad portion, the first wiring layer is formed in the lower region of the pad portion without a gap, and the like.

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Abstract

一の局面に係る半導体装置は、パッド部と、前記パッド部を支持する絶縁層と、前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層と、前記パッド部の表面に接合され、前記第１方向に対して－３０°～３０°の角度を形成する方向に延びる導電性部材とを含む。他の局面に係る半導体装置は、パッド部と、前記パッド部を支持する絶縁層と、前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層と、前記パッド部の表面に接合され、平面視において一方向に長い接合部を有する導電性部材とを含み、前記第１方向に対する前記接合部の長手方向の角度が－３０°～３０°である。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置およびその製造方法に関する。
　たとえば、特許文献１は、ダイパッドと、ダイパッドに搭載されたＳｉＣチップと、ダイパッドとＳｉＣチップとを接合する多孔質の第１焼結Ａｇ層と、第１焼結Ａｇ層の表面を覆い、かつフィレット状に形成された補強樹脂部と、ＳｉＣチップのソース電極と電気的に接続するソースリードと、ゲート電極と電気的に接続するゲートリードと、ドレイン電極と電気的に接続するドレインリードと、ＳｉＣチップ、第１焼結Ａｇ層およびダイパッドの一部を覆う封止体とを有する、半導体装置を開示している。
特開２０１４－１７９５４１号公報
　本発明の一実施形態に係る半導体装置は、パッド部と、前記パッド部を支持する絶縁層と、前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層と、前記パッド部の表面に接合され、前記第１方向に対して－３０°～３０°の角度を形成する方向に延びる導電性部材とを含む。
図１は、本発明の一実施形態に係る半導体装置の平面図である。 図２は、本発明の一実施形態に係る半導体装置の正面図である。 図３は、本発明の一実施形態に係る半導体装置の側面図である。 図４は、図１の平面図において、封止樹脂を省略した図である。 図５は、図４のＶ－Ｖ線に沿う断面図である。 図６は、図４のＶＩ－ＶＩ線に沿う断面図である。 図７Ａは、第１半導体素子を説明するための分解斜視図である。 図７Ｂは、図７Ａの第１ビア部の要部拡大平面図である。 図７Ｃは、図７Ａの第２ビア部の要部拡大平面図である。 図８は、図４の一部を拡大した要部拡大図である。 図９は、図８のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図８のＸ－Ｘ線に沿う断面図である。 図１１は、図８のＸＩ－ＸＩ線に沿う断面図である。 図１２Ａ～図１２Ｃは、前記半導体装置の製造工程の一部を示す図である。 図１３は、超音波の印加方向を説明するための図である。 図１４は、超音波の印加方向を説明するための図である。 図１５は、超音波の印加方向が第２板状部材の長手方向に対して０°の方向（平行方向）である場合のクラック発生率の評価を示す図である。 図１６は、超音波の印加方向が第２板状部材の長手方向に対して９０°の方向（直交方向）である場合のクラック発生率の評価を示す図である。 図１７は、パッド部の材料のバリエーションを説明するための図である。 図１８は、パッド部の材料のバリエーションを説明するための図である。 図１９は、第２板状部材の形状のバリエーションを説明するための図である。 図２０は、第２板状部材の形状のバリエーションを説明するための図である。
＜本発明の実施形態＞
　まず、本発明の実施形態を列記して説明する。
　本発明の一実施形態に係る半導体装置は、パッド部と、前記パッド部を支持する絶縁層と、前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層と、前記パッド部の表面に接合され、前記第１方向に対して－３０°～３０°の角度を形成する方向に延びる導電性部材とを含む。
　本発明の一実施形態に係る半導体装置は、パッド部と、前記パッド部を支持する絶縁層と、前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層と、前記パッド部の表面に接合され、平面視において一方向に長い接合部を有する導電性部材とを含み、前記第１方向に対する前記接合部の長手方向の角度が－３０°～３０°であってもよい。
　本発明の一実施形態に係る半導体装置は、たとえば、パッド部と、前記パッド部を支持する絶縁層と、前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層とを含む半導体基板を準備する工程と、前記第１方向に対して－３０°～３０°の角度を形成する方向に沿って加えられた超音波振動によって、前記パッド部の表面に導電性部材を接合する工程とを含む、本発明の一実施形態に係る半導体装置の製造方法によって製造することができる。
　この方法によれば、超音波の振動方向が、第１方向に対して－３０°～３０°の角度を形成する方向である。これにより、絶縁層にクラックが発生することを抑制することができる。なお、前記パッド部の下方において第１方向に延びる第１配線層は、たとえば、平面視において前記パッド部に重なるように第１方向に延びる第１配線層を含んでいてもよい。また、パッド部の下方領域において１つの第１配線層が第１方向に延びていてもよいし、パッド部の下方領域において互いに離れた複数の第１配線層が第１方向に延びていてもよい。
　本発明の一実施形態に係る半導体装置では、前記パッド部に対する前記導電性部材の接合部は、平面視において一方向に長い接合部を含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記パッド部は、アルミニウムを主成分とする材料を含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記導電性部材は、アルミニウムおよび銅のいずれかを主成分とする材料を含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記導電性部材の前記接合部は、２つ以上形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記導電性部材は、１００μｍ～６００μｍの太さを有する線状部材を含んでいてもよい。
　この構成によれば、線状の導電性部材の太さが１００μｍ～６００μｍであるため、当該線状部材を利用して比較的大きな電流を流すことができる。
　本発明の一実施形態に係る半導体装置では、前記パッド部の厚さは、１．６μｍ～６．０μｍであってもよい。
　この構成によれば、パッド部の厚さが１．６μｍ～６．０μｍであるため、導電性部材の接合時にパッド部に加わる力を絶縁層に伝わり難くすることができる。その結果、絶縁層にクラックが発生することを抑制することができる。
　本発明の一実施形態に係る半導体装置は、基板主面を有する半導体基板と、前記基板主面に形成され、前記第１配線層に導通する第１素子電極と、前記基板主面において前記第１素子電極から間隔を空けて形成され、前記半導体基板を介して前記第１素子電極との間にチャネル電流が流れる第２素子電極と、前記第１配線層と同一層において前記第１配線層から間隔を空けて形成され、前記第２素子電極に導通する第２配線層とを含んでいてもよい。
　このように、基板主面に沿う横方向にチャネル電流が流れる素子構造が半導体基板に形成される場合、半導体基板上のスペースの制約に起因して、第１配線層の周囲に第２配線層が形成される場合がある。このような場合において、前述のように絶縁層でのクラックの発生を抑制できれば、第１配線層と第２配線層との間の短絡を抑制することができる。その結果、信頼性の高い半導体装置を提供することができる。
　本発明の一実施形態に係る半導体装置は、前記第１配線層の下層に形成され、前記第１配線層の下方において第２方向に延びる第３配線層を含み、前記第２方向は、前記第１方向に対して平行または直交であってもよい。
　本発明の一実施形態に係る半導体装置では、前記パッド部は、前記導電性部材が接合される表面を含み、前記パッド部の前記表面は、ニッケルを主成分とする材料を含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記パッド部は、銅を主成分とする材料で形成された第１部分と、前記第１部分上にニッケルを主成分とする材料で形成された第２部分と、前記第２部分上にパラジウムを主成分とする材料で形成され、前記パッド部の前記表面を形成する第３部分とを含んでいてもよい。
＜本発明の実施形態の詳細な説明＞
　次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
≪半導体装置Ａ１の全体構造≫
　図１～図６は、本発明の一実施形態に係る半導体装置Ａ１を示している。
　半導体装置Ａ１は、複数の第１半導体素子１、第２半導体素子２、複数の第１導電性部材３１、複数の第２導電性部材３２、リードフレーム４および封止樹脂５を備えている。この実施形態では、第１導電性部材３１が、特許請求の範囲に記載の「導電性部材」の一例であってもよい。
　図１は、半導体装置Ａ１の平面図である。図２は、半導体装置Ａ１の正面図である。図３は、半導体装置Ａ１の側面図である。図４は、図１に示す平面図において、封止樹脂５を省略した図である。なお、同図においては、封止樹脂５を想像線（二点鎖線）で示している。図５は、図４のＶ－Ｖ線に沿う断面図である。図６は、図４のＶＩ－ＶＩ線に沿う断面図である。説明の便宜上、互いに直交する３つの方向を、Ｘ方向、Ｙ方向、Ｚ方向と定義する。Ｚ方向は、半導体装置Ａ１の厚さ方向である。Ｘ方向は、半導体装置Ａ１の平面図（図１参照）における左右方向である。Ｙ方向は、半導体装置Ａ１の平面図（図１参照）における上下方向である。
　半導体装置Ａ１は、様々な電子機器などの回路基板に表面実装する形のものである。この実施形態では、半導体装置Ａ１は、ＳＯＰ（Small Outline Package）と呼ばれる半導体パッケージである。半導体装置Ａ１は、この実施形態では、たとえば電源ＩＣであるが、これに限定されない。
　複数の第１半導体素子１および第２半導体素子２は、半導体装置Ａ１の機能の中枢となる素子である。
　複数の第１半導体素子１の各々は、パワー半導体素子であってもよい。この実施形態では、各第１半導体素子１は、たとえば横型のＭＯＳＦＥＴであってもよい。なお、各第１半導体素子１は、ＭＯＳＦＥＴに限定されない。この実施形態では、半導体装置Ａ１は、２つの第１半導体素子１を備えている。なお、理解の便宜上、これら２つの第１半導体素子１を区別して、第１半導体素子１Ａ、第１半導体素子１Ｂとすることもある。２つの第１半導体素子１Ａ，１Ｂは、Ｘ方向に並んでおり、第１半導体素子１Ｂは、第１半導体素子１Ａと第２半導体素子２とに挟まれている。
　第２半導体素子２は、複数の第１半導体素子１の駆動を制御するための制御用ＩＣであってもよい。第２半導体素子２は、各第１半導体素子１と導通しており、各第１半導体素子１を制御してもよい。
　複数の第１半導体素子１および第２半導体素子２はすべて、Ｚ方向に見て（以下「平面視」ともいう。）矩形状である。また、複数の第１半導体素子１および第２半導体素子２の全体において、平面視矩形状である。よって、複数の第１半導体素子１のＹ方向寸法と第２半導体素子２のＹ方向寸法とが略同じである。また、複数の第１半導体素子１と第２半導体素子２とを合わせて、Ｘ方向寸法はおよそ３ｍｍであり、Ｙ方向寸法はおよそ２ｍｍである。
　各第１半導体素子１は、半導体基板１１、複数の素子電極１２、配線層１３、絶縁層１９、複数のビア２０および保護層２３をそれぞれ含んでいる。なお、第１半導体素子１Ａ，１Ｂにおいて、半導体基板１１を共有していてもよい。
　図７Ａ，Ｂ，Ｃ～図１１は、第１半導体素子１の詳細な構成を説明するための図である。図７Ａは、複数の第１半導体素子１における配線層１３、絶縁層１９および複数のビア２０を説明するための分解斜視図である。なお、同図においては、複数の素子電極１２および絶縁層１９の一部を省略している。
　図７Ｂは、図７Ａの第１ビア部２０１ａの要部拡大平面図である。図７Ｃは、図７Ａの第２ビア部２０２ａの要部拡大平面図である。なお、図７Ｂおよび図７Ｃにおいては、説明の便宜上、構成要素間のサイズ比率が図７Ａとは異なっている。図８は、図４に示す平面図の一部を拡大した要部拡大平面図である。図９は、図８のＩＸ－ＩＸ線に沿う断面図である。図１０は、図８のＸ－Ｘ線に沿う断面図である。図１１は、図８のＸＩ－ＸＩ線に沿う断面図である。
　半導体基板１１は、半導体材料で形成されている。当該半導体材料としては、たとえばＳｉ（シリコン）、ＳｉＣ（シリコンカーバイド）、および、ＧａＮ(ガリウムナイトライド)などが挙げられる。この実施形態では、２つの第１半導体素子１の一方（第１半導体素子１Ａ）は、ｎ型チャネルＭＯＳＦＥＴであり、２つの第１半導体素子１の他方（第１半導体素子１Ｂ）は、ｐ型チャネルＭＯＳＦＥＴであってもよい。半導体基板１１は、図９～図１１に示すように、Ｚ方向において、互いに反対側を向く基板主面１１１および基板裏面１１２を有していてもよい。
　複数の素子電極１２は、図９～図１１に示すように、半導体基板１１の基板主面１１１から露出するように形成されている。この実施形態では、各第１半導体素子１は、複数の素子電極１２として、第１電極１２１、第２電極１２２および第３電極１２３を含んでいる。この実施形態では、第１電極１２１はソース電極、第２電極１２２はドレイン電極、第３電極１２３はゲート電極であってもよい。平面視における、第１電極１２１、第２電極１２２および第３電極１２３の配置は、特に限定されず、矩形の各素子電極１２が格子状に配列されていてもよいし、Ｘ方向あるいはＹ方向に一列に並べられていてもよい。また、この実施形態では、第１電極１２１および第２電極１２２が、それぞれ、特許請求の範囲に記載の「第１素子電極」および「第２素子電極」の一例であってもよい。
　第１電極１２１および第２電極１２２は、基板主面１１１において第３電極１２３を挟んで形成されている。基板主面１１１において、第３電極１２３の下方の領域は、第３電極１２３に適切な電圧が印加されたときにチャネルが形成されるチャネル領域である。第３電極１２３に適切な電圧が印加されると、基板主面１１１沿う横方向に並ぶ第１電極１２１と第２電極１２２との間にチャネル電流が流れる。
　配線層１３は、図９～図１１に示すように、半導体基板１１の基板主面１１１上に形成されており、複数の素子電極１２に導通する。配線層１３は、各第１半導体素子１に対して、Ｚ方向において互いに離れた第１導電層１４、第２導電層１５、第３導電層１６、第４導電層１７および第５導電層１８をそれぞれ含んでいる。なお、配線層１３における上記導電層の数は、上記した５つに限定されない。第１導電層１４、第２導電層１５、第３導電層１６、第４導電層１７および第５導電層１８は、絶縁層１９によって互いに絶縁されている。
　第１導電層１４は、図９～図１１に示すように、配線層１３における外層であり、第２導電層１５、第３導電層１６、第４導電層１７および第５導電層１８よりも基板主面１１１から遠い位置に配置されている。第１導電層１４は、複数の第１板状部材１４１を含んでいる。
　複数の第１板状部材１４１はそれぞれ、導電性材料からなる。当該導電性材料は、たとえばＡｌ（アルミニウム）およびＣｕ（銅）を主成分とする材料であってもよいが、特に限定されない。この実施形態では、各第１板状部材１４１の素材は、Ａｌを主成分とする材料であり、好ましくは、Ａｌ系合金であり、より好ましくは、９０ｗｔ％以上の割合でＡｌを含有する、Ａｌ－Ｃｕ系合金、Ａｌ－Ｓｉ系合金またはこれらを複合したＡｌ－Ｓｉ－Ｃｕ系合金である。
　各第１板状部材１４１は、平面視において、長手方向がＹ方向に沿った矩形状である。各第１板状部材１４１の幅（短手方向の寸法）は、たとえば３５０μｍ程度である。また、各第１板状部材１４１（後述する第１パッド部１４２ａおよび第２パッド部１４２ｂ）の厚さ（Ｚ方向寸法）は、たとえば１．６μｍ～６．０μｍである。第１パッド部１４２ａおよび第２パッド部１４２ｂの厚さが１．６μｍ～６．０μｍであれば、第１導電性部材３１の接合時に第１パッド部１４２ａおよび第２パッド部１４２ｂに加わる力を絶縁層１９に伝わり難くすることができる。その結果、絶縁層１９にクラックが発生することを抑制することができる。
　複数の第１板状部材１４１は、平面視において、Ｘ方向に並んでいる。なお、理解の便宜上、図４においては、Ｘ方向に隣り合う第１板状部材１４１同士が接するように図示しているが、隣り合う第１板状部材１４１の間には、絶縁層１９が介在している。よって、第１導電層１４において、複数の第１板状部材１４１は、絶縁層１９によって互いに絶縁されている。
　各第１板状部材１４１は、図７Ａおよび図８～図１１に示すように、各々が、保護層２３から露出する第１パッド部１４２ａおよび第２パッド部１４２ｂを含んでいる。理解の便宜上、図７Ａにおいて、第１パッド部１４２ａおよび第２パッド部１４２ｂにハッチングを付している。この実施形態では、第１パッド部１４２ａおよび第２パッド部１４２ｂが、特許請求の範囲に記載の「パッド部」の一例であってもよい。
　第１パッド部１４２ａおよび第２パッド部１４２ｂは、各第１板状部材１４１の同一面内に配置されている。第１パッド部１４２ａおよび第２パッド部１４２ｂは、各第１板状部材１４１において、互いに離れており、かつ、Ｙ方向に並んでいる。第１パッド部１４２ａは、第１導電性部材３１の一端（後述する接合部３１１）が接合されている。第２パッド部１４２ｂは、第１導電性部材３１の途中部（後述する接合部３１２）が接合されている。
　第２導電層１５は、図９～図１１に示すように、配線層１３における中間層であり、第１導電層１４と第３導電層１６との間に配置されている。第２導電層１５は、複数の第２板状部材１５１を含んでいる。この実施形態では、第２板状部材１５１が、特許請求の範囲に記載の「第１配線層」の一例であってもよい。
　複数の第２板状部材１５１はそれぞれ、導電性材料からなる。当該導電性材料は、たとえばＡｌ（アルミニウム）およびＣｕ（銅）を主成分とする材料であってもよいが、特に限定されない。この実施形態では、各第２板状部材１５１の素材は、Ａｌを主成分とする材料であり、好ましくは、Ａｌ系合金であり、より好ましくは、９０ｗｔ％以上の割合でＡｌを含有する、Ａｌ－Ｃｕ系合金、Ａｌ－Ｓｉ系合金またはこれらを複合したＡｌ－Ｓｉ－Ｃｕ系合金である。
　各第２板状部材１５１は、平面視において、長手方向Ｄ１がＹ方向に沿った矩形状である。この実施形態では、方向Ｄ１が、特許請求の範囲に記載の「第１方向」の一例であってもよい。各第２板状部材１５１は、第１板状部材１４１の下方においてベタパターンで形成されている。たとえば、第２板状部材１５１は、第１板状部材１４１の下方領域（平面視において、第１板状部材１４１に重なる領域）の全面を覆うように形成されていてもよいし、第１板状部材１４１の下方領域において分割されずに形成されていてもよいし、第１板状部材１４１の下方領域に隙間なく形成されていてもよい。他の表現では、各第２板状部材１５１は、平面視において、各第１板状部材１４１と略同じ形状で形成されていてもよい。
　各第２板状部材１５１の幅（短手方向の寸法）は、たとえば３５０μｍ程度である。また、各第２板状部材１５１の厚さ（Ｚ方向寸法）は、たとえば０．５μｍ程度である。複数の第２板状部材１５１は、平面視において、Ｘ方向に並んでおり、Ｘ方向に隣り合う第２板状部材１５１の間には、絶縁層１９が介在している。よって、第２導電層１５において、複数の第２板状部材１５１は、絶縁層１９によって互いに絶縁されている。
　第３導電層１６は、図９～図１１に示すように、配線層１３における中間層であり、第２導電層１４と第４導電層１７との間に配置されている。第３導電層１６は、複数の第３板状部材１６１を含んでいる。この実施形態では、第３板状部材１６１が、特許請求の範囲に記載の「第３配線層」の一例であってもよい。
　複数の第３板状部材１６１はそれぞれ、導電性材料からなる。当該導電性材料は、たとえばＡｌ（アルミニウム）およびＣｕ（銅）を主成分とする材料であってもよいが、特に限定されない。この実施形態では、各第３板状部材１６１の素材は、Ａｌを主成分とする材料であり、好ましくは、Ａｌ系合金であり、より好ましくは、９０ｗｔ％以上の割合でＡｌを含有する、Ａｌ－Ｃｕ系合金、Ａｌ－Ｓｉ系合金またはこれらを複合したＡｌ－Ｓｉ－Ｃｕ系合金である。
　各第３板状部材１６１は、平面視において、長手方向Ｄ２がＹ方向に沿った矩形状である。この実施形態では、方向Ｄ２が、特許請求の範囲に記載の「第２方向」の一例であってもよい。各第３板状部材１６１は、第２板状部材１５１の下方においてベタパターンで形成されている。たとえば、第３板状部材１６１は、第２板状部材１５１の下方領域（平面視において、第２板状部材１５１に重なる領域）の全面を覆うように形成されていてもよいし、第２板状部材１５１の下方領域において分割されずに形成されていてもよいし、第２板状部材１５１の下方領域に隙間なく形成されていてもよい。他の表現では、各第３板状部材１６１は、平面視において、各第２板状部材１５１と略同じ形状で形成されていてもよい。
　各第３板状部材１６１の幅（短手方向の寸法）は、たとえば３５０μｍ程度である。また、各第３板状部材１６１の厚さ（Ｚ方向寸法）は、たとえば０．５μｍ程度である。複数の第３板状部材１６１は、平面視において、Ｘ方向に並んでおり、Ｘ方向に隣り合う第３板状部材１６１の間には、絶縁層１９が介在している。よって、第３導電層１６において、複数の第３板状部材１６１は、絶縁層１９によって互いに絶縁されている。
　第４導電層１７は、図９～図１１に示すように、配線層１３における中間層であり、第３導電層１６と第５導電層１８との間に配置されている。第４導電層１７は、複数の第４板状部材１７１を含んでいる。
　複数の第４板状部材１７１はそれぞれ、導電性材料からなる。当該導電性材料は、たとえばＡｌ（アルミニウム）およびＣｕ（銅）を主成分とする材料であってもよいが、特に限定されない。この実施形態では、各第４板状部材１７１の素材は、Ａｌを主成分とする材料であり、好ましくは、Ａｌ系合金であり、より好ましくは、９０ｗｔ％以上の割合でＡｌを含有する、Ａｌ－Ｃｕ系合金、Ａｌ－Ｓｉ系合金またはこれらを複合したＡｌ－Ｓｉ－Ｃｕ系合金である。
　各第４板状部材１７１は、平面視において、長手方向がＸ方向に沿った矩形状である。つまり、各第４板状部材１７１は、第１板状部材１４１、第２板状部材１５１および第３板状部材１６１に対して、平面視で直交している。各第４板状部材１７１の幅（短手方向の寸法）は、第１板状部材１４１、第２板状部材１５１および第３板状部材１６１に比べて狭くてもよく、たとえば２０μｍ～５０μｍ程度である。また、各第４板状部材１７１の厚さ（Ｚ方向寸法）は、たとえば０．５μｍ程度である。複数の第４板状部材１７１は、平面視において、Ｙ方向に並んでおり、Ｙ方向に隣り合う第４板状部材１７１の間には、絶縁層１９が介在している。よって、第４導電層１７において、複数の第４板状部材１７１は、絶縁層１９によって互いに絶縁されている。
　第５導電層１８は、図９～図１１に示すように、配線層１３における内層であり、第１導電層１４、第２導電層１５、第３導電層１６および第４導電層１７よりも基板主面１１１に近い位置に配置されている。第５導電層１８は、複数の第５板状部材１８１を含んでいる。
　複数の第５板状部材１８１はそれぞれ、導電性材料からなる。当該導電性材料は、たとえばＡｌ（アルミニウム）およびＣｕ（銅）を主成分とする材料であってもよいが、特に限定されない。この実施形態では、各第５板状部材１８１の素材は、Ａｌを主成分とする材料であり、好ましくは、Ａｌ系合金であり、より好ましくは、９０ｗｔ％以上の割合でＡｌを含有する、Ａｌ－Ｃｕ系合金、Ａｌ－Ｓｉ系合金またはこれらを複合したＡｌ－Ｓｉ－Ｃｕ系合金である。
　各第５板状部材１８１は、平面視において、長手方向がＹ方向に沿った矩形状である。各第５板状部材１８１の幅（短手方向の寸法）は、第１板状部材１４１、第２板状部材１５１、第３板状部材１６１および第４板状部材１７１に比べて狭くてもよく、たとえば１．０μｍ程度である。また、各第５板状部材１８１の厚さ（Ｚ方向寸法）は、たとえば０．５μｍ程度である。複数の第５板状部材１８１は、平面視において、Ｘ方向に並んでおり、Ｘ方向に隣り合う第５板状部材１８１の間には、絶縁層１９が介在している。よって、第５導電層１８において、複数の第５板状部材１８１は、絶縁層１９によって互いに絶縁されている。この実施形態では、複数の第５板状部材１８１は、Ｘ方向に０．６μｍ程度のピッチで配列されている。
　配線層１３において、第１板状部材１４１、第２板状部材１５１および第３板状部材１６１の数は互いに同じであり、第１板状部材１４１、第２板状部材１５１および第３板状部材１６１の数は第４板状部材１７１の数よりも少なく、第４板状部材１７１の数は第５板状部材１８１の数よりも少ない。また、第５板状部材１８１の数は、素子電極１２の数よりも少ない。配線層１３において、第５導電層１８および第４導電層１７は、複数の素子電極１２を集約しつつ、上層の第１～第３導電層１４～１６に導通させている。
　配線層１３において、図７Ａに示すように、各第１板状部材１４１、第２板状部材１５１および第３板状部材１６１の長手方向と各第４板状部材１７１の長手方向とがＺ方向に直交する平面（ｘ－ｙ平面）上で直交しており、各第４板状部材１７１の長手方向と各第５板状部材１８１の長手方向とがｘ－ｙ平面上で直交している。
　配線層１３において、複数の第１板状部材１４１は、第１電極１２１に導通する第１電極導通部材１４１ａおよび第２電極１２２に導通する第２電極導通部材１４１ｂを含んでいる。第１電極導通部材１４１ａと第２電極導通部材１４１ｂとは、Ｘ方向において、交互に並んでいる。
　第１導電層１４は、たとえば図４に示すように、第１半導体素子１Ａの第１電極１２１に導通する２つの第１電極導通部材１４１ａを含んでおり、第１半導体素子１Ｂの第１電極１２１に導通する２つの第１電極導通部材１４１ａを含んでいてもよい。また、第１導電層１４は、第１半導体素子１Ａの第２電極１２２に導通する１つの第２電極導通部材１４１ｂを含んでおり、第１半導体素子１Ｂの第２電極１２２に導通する１つの第２電極導通部材１４１ｂを含んでいてもよい。
　同様に、複数の第２板状部材１５１は、第１電極１２１に導通する第１電極導通部材１５１ａおよび第２電極１２２に導通する第２電極導通部材１５１ｂを含んでいる。第１電極導通部材１５１ａと第２電極導通部材１５１ｂとは、Ｘ方向において交互に並んでいる。この実施形態では、第１電極導通部材１５１ａと第２電極導通部材１５１ｂが、それぞれ、特許請求の範囲に記載の「第１配線層」および「第２配線層」の一例であってもよい。
　また、複数の第３板状部材１６１は、第１電極１２１に導通する第１電極導通部材１６１ａおよび第２電極１２２に導通する第２電極導通部材１６１ｂを含んでいる。第１電極導通部材１６１ａと第２電極導通部材１６１ｂとは、Ｘ方向において交互に並んでいる。
　また、複数の第４板状部材１７１は、第１電極１２１に導通する第１電極導通部材１７１ａおよび第２電極１２２に導通する第２電極導通部材１７１ｂを含んでいる。第１電極導通部材１７１ａと第２電極導通部材１７１ｂとは、Ｙ方向において交互に並んでいる。
　また、複数の第５板状部材１８１は、第１電極１２１に導通する第１電極導通部材１８１ａおよび第２電極１２２に導通する第２電極導通部材１８１ｂを含んでいる。さらに、複数の第５板状部材１８１は、第３電極１２３に導通する第３電極導通部材１８１ｃを含んでいる。第３電極導通部材１８１ｃは、隣り合う第１電極導通部材１８１ａと第２電極導通部材１８１ｂとの間に、配置されている。
　絶縁層１９は、図９～図１１に示すように、第１導電層１４および半導体基板１１（基板主面１１１）の間に形成されている。絶縁層１９の素材は、絶縁性を有していれば特に限定されないが、たとえばＳｉＯ２からなる。絶縁層１９は、第１層間絶縁膜１９１、第２層間絶縁膜１９２、第３層間絶縁膜１９３、第４層間絶縁膜１９４および第５層間絶縁膜１９５を含んでいる。この実施形態では、第１層間絶縁膜１９１が、特許請求の範囲に記載の「絶縁層」の一例であってもよい。
　第１層間絶縁膜１９１は、第１導電層１４と第２導電層１５との間に介在し、これらを絶縁する。第２層間絶縁膜１９２は、第２導電層１５と第３導電層１６との間に介在し、これらを絶縁する。第３層間絶縁膜１９３は、第３導電層１６と第４導電層１７との間に介在し、これらを絶縁する。第４層間絶縁膜１９４は、第４導電層１７と第５導電層１８との間に介在し、これらを絶縁する。第５層間絶縁膜１９５は、第５導電層１８と半導体基板１１（基板主面１１１）との間に介在し、第５導電層１８と各素子電極１２とを絶縁する。
　また、絶縁層１９は、第１導電層１４においてＸ方向に隣り合う第１板状部材１４１の間、第２導電層１５においてＸ方向に隣り合う第２板状部材１５１の間、第３導電層１６においてＸ方向に隣り合う各第３板状部材１６１の間、第４導電層１７においてＸ方向に隣り合う各第４板状部材１７１の間、第５導電層１８においてＸ方向に隣り合う各第４板状部材１７１の間にもそれぞれ形成されている。なお、図７Ａにおいては、これらの間に介在する絶縁層１９を省略している。
　複数のビア（via）２０の各々は、絶縁層１９を貫通する貫通孔と当該貫通孔に充填された導電材からなる。この実施形態における当該導電材は、たとえばＷ（タングステン）である。なお、各ビア２０の素材は、これに限定されず、アルミ、銅などであってもよい。また、導電材は、上記貫通孔に充填されるのではなく、貫通孔の内面を覆うように形成されていてもよい。
　各ビア２０は、Ｚ方向に沿って延びている。この実施形態では、各ビア２０の平面視形状は、図７Ａに示すように円形である。なお、各ビア２０の平面視形状は、これに限定されず、たとえば矩形状、多角形状などであってもよい。この実施形態では、複数のビア２０は、複数の第１ビア２０１、複数の第２ビア２０２、複数の第３ビア２０３、複数の第４ビア２０４および複数の第５ビア２０５を含んでいる。
　複数の第１ビア２０１の各々は、図７Ａ、図７Ｂおよび図９～図１１に示すように、第１層間絶縁膜１９１を貫通しており、かつ、第１導電層１４と第２導電層１５との間に介在する。各第１ビア２０１は、第１導電層１４と第２導電層１５とを導通させる。複数の第１ビア２０１は、図７Ａおよび図７Ｂに示すように、第１板状部材１４１の下方においてベタパターンの第１ビア部２０１ａを形成するように配列されている。
　第１ビア部２０１ａは、より具体的には、図７Ｂに示すように、複数の第１ビア２０１が一定の領域に集まって形成されることによって、第１ビア部２０１ａの周囲の第１層間絶縁膜１９１の部分（非第１ビア部２０１ｂ）と視覚的に区別可能な部分である。
　この実施形態では、図７Ｂに破線ハッチングで示すように、第１層間絶縁膜１９１に第１板状部材１４１の下方領域１４３（平面視において、第１板状部材１４１に重なる第１層間絶縁膜１９１の領域）が設定されており、この下方領域１４３が第１ビア部２０１ａとして形成されている。第１ビア部２０１ａでは、たとえば、複数の平面視円形の第１ビア２０１が規則的かつ均一（たとえば、行列状など）に密集して配列されている。ここで、第１ビア２０１が密集とは、たとえば、複数の第１ビア２０１が、隣り合う第１ビア２０１との間に、各第１ビア２０１の幅（この実施形態では、直径）以下、もしくは幅と同程度の間隔を空けて集まっている態様を示していてもよい。これにより、複数の第１ビア２０１で占有された一定幅を有する帯状の領域が、第１ビア部２０１ａとして定義される。
　つまり、「第１ビア部２０１ａが第１板状部材１４１の下方においてベタパターンである」とは、帯状の第１ビア部２０１ａが、第１板状部材１４１の下方領域１４３の全面を覆うように形成されていること、第１板状部材１４１の下方領域１４３において分割されずに形成されていること、もしくは、第１板状部材１４１の下方領域１４３に隙間なく形成されていることを示していてもよい。他の表現では、各第１ビア部２０１ａが、平面視において、各第１板状部材１４１と略同じ形状で形成されていることを示していてもよい。
　第１ビア部２０１ａは、複数の第１板状部材１４１に１対１で対応して複数形成されており、Ｘ方向に並んでいる。隣り合う第１ビア部２０１ａの間の第１層間絶縁膜１９１の領域が、非第１ビア部２０１ｂである。これにより、第１ビア部２０１ａと非第１ビア部２０１ｂとは、Ｘ方向において、交互に並んでいる。
　非第１ビア部２０１ｂは、この実施形態では、Ｙ方向に沿って延びる第１層間絶縁膜１９１の一定幅を有する帯状の領域として定義される。非第１ビア部２０１ｂは、ｘ－ｙ平面において、第１ビア２０１が形成されていない帯状の空白の領域であり、その幅は、たとえば、各第１ビア２０１の幅の数倍以上であってもよい。
　第１ビア部２０１ａと非第１ビア部２０１ｂとの境界部１４４は、図７Ｂでは、直線の破線で示しているが、実際には明確な直線状でなくてもよい。たとえば、第１層間絶縁膜１９１の上面を、たとえばＳＥＭ画像などを介して視認したときに、第１ビア部２０１ａの最も外側でＹ方向に沿ってライン状に配列された複数の第１ビア２０１と、それらに隣接する第１層間絶縁膜１９１の空白の領域との間の漠然とした境界部を、境界部１４４として定義してもよい。
　複数の第２ビア２０２の各々は、図７Ａ、図７Ｃおよび図９～図１１に示すように、第２層間絶縁膜１９２を貫通しており、かつ、第２導電層１５と第３導電層１６との間に介在する。各第２ビア２０２は、第２導電層１５と第３導電層１６とを導通させる。複数の第２ビア２０２は、図７Ａおよび図７Ｃに示すように、第２板状部材１５１の下方においてベタパターンの第２ビア部２０２ａを形成するように配列されている。
　第２ビア部２０２ａは、より具体的には、図７Ｃに示すように、複数の第２ビア２０２が一定の領域に集まって形成されることによって、第２ビア部２０２ａの周囲の第２層間絶縁膜１９２の部分（非第２ビア部２０２ｂ）と視覚的に区別可能な部分である。
　この実施形態では、図７Ｃに破線ハッチングで示すように、第２層間絶縁膜１９２に第２板状部材１５１の下方領域１５３（平面視において、第２板状部材１５１に重なる第２層間絶縁膜１９２の領域）が設定されており、この下方領域１５３が第２ビア部２０２ａとして形成されている。第２ビア部２０２ａでは、たとえば、複数の平面視円形の第２ビア２０２が規則的かつ均一（たとえば、行列状など）に密集して配列されている。ここで、第２ビア２０２が密集とは、たとえば、複数の第２ビア２０２が、隣り合う第２ビア２０２との間に、各第２ビア２０２の幅（この実施形態では、直径）以下、もしくは幅と同程度の間隔を空けて集まっている態様を示していてもよい。これにより、複数の第２ビア２０２で占有された一定幅を有する帯状の領域が、第２ビア部２０２ａとして定義される。
　つまり、「第２ビア部２０２ａが第２板状部材１５１の下方においてベタパターンである」とは、帯状の第２ビア部２０２ａが、第２板状部材１５１の下方領域１５３の全面を覆うように形成されていること、第２板状部材１５１の下方領域１５３において分割されずに形成されていること、もしくは、第２板状部材１５１の下方領域１５３に隙間なく形成されていることを示していてもよい。他の表現では、各第２ビア部２０２ａが、平面視において、各第２板状部材１５１と略同じ形状で形成されていることを示していてもよい。
　第２ビア部２０２ａは、複数の第２板状部材１５１に１対１で対応して複数形成されており、Ｘ方向に並んでいる。隣り合う第２ビア部２０２ａの間の第２層間絶縁膜１９２の領域が、非第２ビア部２０２ｂである。これにより、第２ビア部２０２ａと非第２ビア部２０２ｂとは、Ｘ方向において、交互に並んでいる。
　非第２ビア部２０２ｂは、この実施形態では、Ｙ方向に沿って延びる第２層間絶縁膜１９２の一定幅を有する帯状の領域として定義される。非第２ビア部２０２ｂは、ｘ－ｙ平面において、第２ビア２０２が形成されていない帯状の空白の領域であり、その幅は、たとえば、各第２ビア２０２の幅の数倍以上であってもよい。
　第２ビア部２０２ａと非第２ビア部２０２ｂとの境界部１５４は、図７Ｃでは、直線の破線で示しているが、実際には明確な直線状でなくてもよい。たとえば、第２層間絶縁膜１９２の上面を、たとえばＳＥＭ画像などを介して視認したときに、第２ビア部２０２ａの最も外側でＹ方向に沿ってライン状に配列された複数の第２ビア２０２と、それらに隣接する第２層間絶縁膜１９２の空白の領域との間の漠然とした境界部を、境界部１５４として定義してもよい。
　複数の第３ビア２０３の各々は、図７Ａおよび図９～図１１に示すように、第３層間絶縁膜１９３を貫通しており、かつ、第３導電層１６と第４導電層１７との間に介在する。各第３ビア２０３は、第３導電層１６と第４導電層１７とを導通させる。複数の第３ビア２０３の配列は、特に限定されず、第３導電層１６の複数の第３板状部材１６１および複数の第４板状部材１７１の配置に基づいて、適宜設計すればよい。
　複数の第４ビア２０４の各々は、図７Ａおよび図９～図１１に示すように、第４層間絶縁膜１９４を貫通しており、かつ、第４導電層１７と第５導電層１８との間に介在する。各第４ビア２０４は、第４導電層１７と第５導電層１８とを導通させる。複数の第４ビア２０４の配列は、特に限定されず、第４導電層１７の複数の第４板状部材１７１および複数の第５板状部材１８１の配置に基づいて、適宜設計すればよい。
　複数の第５ビア２０５の各々は、図７Ａおよび図９～図１１に示すように、第５層間絶縁膜１９５を貫通しており、かつ、第５導電層１８と素子電極１２との間に介在する。各第５ビア２０５は、第５導電層１８と素子電極１２とを導通させる。複数の第５ビア２０５の配列は、特に限定されず、第５導電層１８の複数の第５板状部材１８１および複数の素子電極１２の配置に基づいて、適宜設計すればよい。
　保護層２３は、図９～図１１に示すように、配線層１３（第１導電層１４）の上面を覆うように形成されている。保護層２３は、たとえばプラズマＣＶＤ法により形成されたＳｉ３Ｎ４層やＳｉＯ２層、または、塗布により形成されたポリイミド樹脂層であってもよい。または、これらの組み合わせによって形成されたものでもよい。この実施形態では、保護層２３の一部が開口しており、当該開口した部分から第１パッド部１４２ａおよび第２パッド部１４２ｂの各々が露出している。
　第２半導体素子２は、Ｚ方向に互い反対側を向く素子主面２１および素子裏面２２を有している。素子主面２１は、半導体基板１１の基板主面１１１と同じ方向を向く。素子裏面２２は、半導体基板１１の基板裏面１１２と同じ方法を向く。第２半導体素子２は、図４に示すように、素子主面２１に複数のパッド部２１１が形成されている。パッド部２１１は、第２導電性部材３２を接合する部分である。
　複数の第１導電性部材３１の各々は、複数の第１半導体素子１のいずれかとリードフレーム４とを導通するものである。各第１導電性部材３１は、平面視において、複数の第１半導体素子１のいずれかの外周に交差している。各第１導電性部材３１は、複数の第１半導体素子１の第１パッド部１４２ａに接合された接合部３１１、複数の第１半導体素子１の第２パッド部１４２ｂに接合された接合部３１２、および、リードフレーム４の一部（後述するボンディングパッド部４２）に接合された接合部３１３を含んでいる。
　各第１導電性部材３１は、たとえばウェッジツール（後述するウェッジツール５０３）を用いて形成されており、接合部３１１，３１２，３１３は、当該ウェッジツールによるウェッジボンディングによって形成されている。各接合部３１１は、図８に示すように、長手方向がＹ方向に沿った略矩形状である。なお、接合部３１１，３１２，３１３の長手方向寸法は、用いるウェッジツールに依存する。この実施形態では、接合部３１１，３１２が、特許請求の範囲に記載の「導電性部材の接合部」の一例であってもよい。
　また、図８に示すように、各第１導電性部材３１は、第１パッド部１４２ａから第２パッド部１４２ｂに延び、第１パッド部１４２ａと第２パッド部１４２ｂとを接続する接続部３１４を有していてもよい。接続部３１４は、第１パッド部１４２ａと第２パッド部１４２ｂとに間に架設された第１導電性部材３１の部分なので、第１導電性部材３１の架設部と称してもよい。
　第１導電性部材３１の接続部３１４は、平面視において、そのすべてが複数の第１半導体素子１のいずれかに重なっている。よって、各第１導電性部材３１の接続部３１４は、平面視において、複数の第１半導体素子１のいずれの外周にも交差していない。各第１導電性部材３１の接続部３１４は、第１板状部材１４１の長手方向（Ｙ方向）に沿ってライン状に形成されている。この実施形態では、第１導電性部材３１の接続部３１４の延びる方向ＤＷ１は、第２板状部材１５１が延びる方向Ｄ１（Ｙ方向）に平行である。つまり、平面視における方向ＤＷ１と方向Ｄ１との間の角度が０°である。なお、各第１導電性部材３１の接続部３１４が延びる方向ＤＷ１は、図８に破線で示すように、方向Ｄ１に対する角度θ１が－３０°～３０°の範囲であってもよい。この実施形態では、方向ＤＷ１が、後述の［Ｂ９］に記載の「第１方向」の一例であってもよい。
　なお、図８では、第２板状部材１５１および第３板状部材１６１は、第１板状部材１４１の下方に形成されていて視認できない。しかしながら、第２板状部材１５１および第３板状部材１６１は、第１板状部材１４１に対してベタパターンで形成されている。したがって、第２板状部材１５１および第３板状部材１６１の形状を、第１板状部材１４１の形状と同一視してもよい。
　また、各第１導電性部材３１は、第２パッド部１４２ｂから各第１半導体素子１の外側へ延びる延出部３１５を含んでいてもよい。各第１導電性部材３１の延出部３１５は、平面視において、複数の第１半導体素子１のいずれかの外周に交差している。各第１導電性部材３１の延出部３１５は、第２板状部材１５１の長手方向Ｄ１（Ｙ方向）に対して－３０°～３０°の角度θ２を形成する方向ＤＷ２に沿ってライン状に形成されている。
　このような方向ＤＷ１と方向Ｄ１との角度θ１、および方向ＤＷ２と方向Ｄ１との角度θ２の範囲は、接合部３１１，３１２の方向性と第２板状部材１５１の方向性との関係に適用されてもよい。前述のように、各接合部３１１，３１２は、ウェッジボンディングによって形成されており、平面視において、一方向ＤＷ３（Ｙ方向）に長い長尺形状に形成されている。言い換えれば、各接合部３１１，３１２は、一方向ＤＷ３に選択的に延びる形状を有している。そして、この実施形態では、図８に破線で示すように、第２板状部材１５１の長手方向Ｄ１（Ｙ方向）に対する各接合部３１１，３１２の長手方向ＤＷ３の角度θ３も－３０°～３０°の範囲であってもよい。
　なお、角度θ１、θ２およびθ３は、すべてが第２板状部材１５１の長手方向Ｄ１に対して－３０°～３０°の範囲である必要はない。たとえば、いくつかの角度θ１およびθ３が、方向Ｄ１に対して－３０°～３０°の範囲であり、いくつかの角度θ２が方向Ｄ１に対して－３０°～３０°の範囲外であってもよい。
　複数の第２導電性部材３２の各々は、第１半導体素子１の第３電極１２３とリードフレーム４との間、および第２半導体素子２とリードフレーム４との間を導通するものである。各第２導電性部材３２は、平面視において、第１半導体素子１および第２半導体素子２の外周に交差している。
　この実施形態では、各第１導電性部材３１および各第２導電性部材３２はすべて、いわゆるボンディングワイヤであって、断面が円形である線状部材である。なお、線状部材に限らず、リボンワイヤと呼ばれる帯状部材であってもよい。そして、当該線状部材の素材は、主な成分がＡｌである。すなわち、この実施形態では、各第１導電性部材３１および各第２導電性部材３２はすべて、Ａｌワイヤである。なお、各第１導電性部材３１および各第２導電性部材３２の素材は、これに限定されず、たとえば、ＣｕあるいはＡｕなどであってもよい。また、この実施形態では、第１導電性部材３１および第２導電性部材３２はすべて、太さ（線径）がφ１００μｍ～６００μｍであってもよい。
　リードフレーム４は、複数の第１半導体素子１および第２半導体素子２と、半導体装置Ａ１が実装される回路基板との、導電経路を構成する部分である。リードフレーム４は、複数の第１半導体素子１および第２半導体素子２を支持するとともに、複数の第１半導体素子１および第２半導体素子２に導通する。リードフレーム４は、平面視矩形状のＣｕなどの薄肉金属板から、打ち抜き加工、切り取り加工、曲げ加工などにより形成される。よって、リードフレーム４の素材は、主な成分がＣｕである。なお、リードフレーム４の素材は、これに限定されない。
　リードフレーム４は、ダイパッド部４１、複数のボンディングパッド部４２ａ，４２ｂ，４２ｃ，４２ｄ、４２ｅ、複数のリード部４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ、４３ｆおよび複数の側方延出部４４を含んでいる。なお、説明の便宜上、複数のボンディングパッド部４２ａ～４２ｅを特に区別しない場合は、ボンディングパッド部４２として説明する。また、同様に、複数のリード部４３ａ～４３ｆを特に区別しない場合は、リード部４３として説明する。
　ダイパッド部４１は、複数の第１半導体素子１および第２半導体素子２を搭載する部分である。複数の第１半導体素子１および第２半導体素子２は、接合材４１１によって、ダイパッド部４１に接合されている。接合材４１１は、たとえば、はんだペーストやＡｇペーストなどである。なお、接合材４１１の素材は、特に限定されない。
　複数のボンディングパッド部４２ａ～４２ｅの各々は、第１導電性部材３１および第２導電性部材３２のいずれかが接合される部分である。各ボンディングパッド部４２ａ～４２ｅは、互いに離れて配置されている。また、この実施形態では、各ボンディングパッド部４２ａ～４２ｅは、ダイパッド部４１から離れて配置されている。なお、複数のボンディングパッド部４２ａ～４２ｅのいずれか１つとダイパッド部４１とが一体的に形成されていてもよい。この場合、リードフレーム４が複数の側方延出部４４を含んでいなくてもよい。
　この実施形態では、各ボンディングパッド部４２ａ，４２ｂは、ｘ方向の一方の端縁から突き出た突出部４２１ａ，４２１ｂを含んでいる。突出部４２１ａ，４２１ｂはそれぞれ、ｙ方向に見て、リード部４３ｆに重なっている。ボンディングパッド部４２ｃは、平面視矩形状であり、各ボンディングパッド部４２ｄ，４２ｅは、ｘ方向の各端縁が窪んでいる。
　ボンディングパッド部４２ａ，４２ｂは、第１導電性部材３１を介して、各第１半導体素子１Ａ，１Ｂの各第１電極１２１に導通する。ボンディングパッド部４２ａ，４２ｂには各々、２つのリード部４３ａ，４３ｂが繋がっている。
　ボンディングパッド部４２ｃは、第１導電性部材３１を介して、各第１半導体素子１Ａ，１Ｂの各第２電極１２２に導通する。ボンディングパッド部４２ｃには、３つのリード部４３ｃが繋がっている。
　各ボンディングパッド部４２ｄ，４２ｅは、互いに同じ大きさである。各ボンディングパッド部４２ｄは、第２導電性部材３２を介して、第２半導体素子２に導通している。各ボンディングパッド部４２ｅは、第２導電性部材３３を介して、第１半導体素子１の第３電極１２３に導通している。
　リード部４３ｆは、ボンディングパッド部４２ａ～４２ｅのいずれにも接続されておらず、複数の第１半導体素子１および第２半導体素子２のいずれにも導通していない。リード部４３ｆは、図４に示すように、ｘ方向に隣り合ったリード部４３ａとリード部４３ｂとの間に配置されている。本実施形態においては、２つのリード部４３ａと２つのリード部４３ｂとは、ｘ方向において、リード部４３ｆを挟んで反対側に配置されている。また、図４に示すリード部４３ｆは、封止樹脂５に覆われた部分の幅が、封止樹脂５から露出する部分の幅よりも大きいものとしているが、同じであってもよいし、小さくてもよい。ただし、図４に示すように大きくすることで、リード部４３ｆが封止樹脂５から抜け落ちることを抑制することができる。
　複数のリード部４３ａ～４３ｄの各々は、図４に示すように、ボンディングパッド部４２ａ～４２ｄのいずれかに繋がり、かつ、当該ボンディングパッド部４２ａ～４２ｄから延び出た部分である。各リード部４３において、その一部が封止樹脂５から露出しており、当該封止樹脂５から露出した部分は、半導体装置Ａ１を回路基板に実装するための端子である。なお、各リード部４３において、少なくとも封止樹脂５から露出した部分は、めっきで覆われている。また、各リード部４３は、封止樹脂５から露出する部分において、屈曲している。この実施形態では、平面視において、８つのリード部４３が、封止樹脂５のＹ方向の各端縁のそれぞれから露出している。なお、複数のリード部４３の配置および数は、図１および図４に示すものに限定されない。
　複数のリード部４３ａの各々は、ボンディングパッド部４２ａに繋がる。上記するようにボンディングパッド部４２ａは、第１半導体素子１Ａの第１電極１２１に導通しており、かつ、当該第１電極１２１はソース電極であるので、複数のリード部４３ａは、第１半導体素子１Ａのソース端子である。
　複数のリード部４３ｂの各々は、ボンディングパッド部４２ｂに繋がる。上記するように、ボンディングパッド部４２ｂは、第１半導体素子１Ｂの第１電極１２１に導通しており、かつ、当該第１電極１２１はソース電極であるので、複数のリード部４３ｂは、第１半導体素子１Ｂのソース端子である。
　複数のリード部４３ｃの各々は、ボンディングパッド部４２ｃに繋がる。上記するように、ボンディングパッド部４２ｃは、各第１半導体素子１Ａ，１Ｂの各第２電極１２２に導通しており、各第２電極１２２はドレイン電極であるので、複数のリード部４３ｃは、各第１半導体素子１のドレイン端子である。この実施形態では、ボンディングパッド部４２ｃおよび複数のリード部４３ｃによって、第１半導体素子１Ａ，１Ｂのドレイン端子を共通としているが、第１半導体素子１Ａ，１Ｂのそれぞれのドレイン端子を別々にしておいてもよい。
　複数のリード部４３ｄの各々は、各ボンディングパッド部４２ｄにそれぞれ繋がる。上記するように、各ボンディングパッド部４２ｄは、第２半導体素子２に導通している。複数のリード部４３ｄはそれぞれ、たとえばパワーグリッド端子、デバイスの制御用端子、アナログ用電源入力端子、フィードバック端子、ソフトスタート時間設定端子、スペクトラム拡散設定用端子、モード切替用端子、内部定電圧制御用端子、または、ＥＲＲＡＭＰ出力用端子などとして機能するように、適宜第２半導体素子２に導通している。なお、これらは、一例であって、これ以外の端子として機能するように、第２半導体素子２に導通していてもよい。なお、図４には表れていないが、この実施形態において、各第１半導体素子１の第３電極１２３は、第２半導体素子２に導通している。
　複数の側方延出部４４の各々は、ダイパッド部４１のＸ方向の端縁から延び出た部分である。各側方延出部４４は、Ｘ方向の一方の端縁がダイパッド部４１に繋がり、Ｘ方向の他方の端縁が封止樹脂５から露出している。この実施形態では、側方延出部４４は、平面視において、ダイパッド部４１のＸ方向の各端縁からそれぞれ２つの側方延出部４４が延び出ており、当該２つの側方延出部４４は、ダイパッド部４１のＹ方向の各端縁側にそれぞれ配置されている。
　封止樹脂５は、図１～図６に示すように、複数の第１半導体素子１、第２半導体素子２、複数の第１導電性部材３１、複数の第２導電性部材３２およびリードフレーム４の一部を覆っている。封止樹脂５は、絶縁性を有する素材からなる。この実施形態では、封止樹脂５は、たとえば黒色のエポキシ樹脂からなる。封止樹脂５は、平面視において矩形状である。
≪半導体装置Ａ１の製造方法≫
　次に、半導体装置Ａ１の製造方法に関し、特に、第１導電性部材３１の接合方法について説明する。図１２Ａ～図１２Ｃは、半導体装置Ａ１の製造工程のうち第１導電性部材３１の接合に関連する工程を示す図である。
　前述の半導体基板１１上に、複数の素子電極１２、配線層１３、絶縁層１９、複数のビア２０および保護層２３が形成された後、半導体基板１１が接合材４１１を介してダイパッド部４１にボンディングされる。
　次に、図１２Ａ～図１２Ｃに示すように、第１導電性部材３１が第１パッド部１４２ａに接合される。第１導電性部材３１の接合には、たとえばウェッジボンダ５０が使用される。ウェッジボンダ５０は、第１導電性部材３１の材料となる金属細線５０１を保持するワイヤガイド５０２と、金属細線５０１に対して荷重および超音波を印加するウェッジツール５０３と、接合後に金属細線５０１を切断するカッター５０４とを備えている。
　まず、図１２Ａに示すように、金属細線５０１の端部をウェッジツール５０３でクランプした状態で、金属細線５０１が第１パッド部１４２ａに接するまでウェッジボンダ５０を降下させる。
　次に、図１２Ｂに示すように、上から下に向かって金属細線５０１に荷重Ｆを加えながら、超音波ＵＳを加える。超音波ＵＳの印加方向（振動方向ＤＵＳ）は、図１３に示すように、第２板状部材１５１の長手方向Ｄ１（Ｙ方向）に沿う方向である。この実施形態では、平面視における振動方向ＤＵＳと方向Ｄ１との間の角度が０°（振動方向ＤＵＳと方向Ｄ１とが平行）であるが、方向Ｄ１に対する振動方向ＤＵＳの角度は－３０°～３０°の範囲であればよい。これにより、第１パッド部１４２ａに金属細線５０１の端部が接合され、接合部３１１が形成される。
　次に、図１２Ｃに示すように、ウェッジボンダ５０は、ウェッジツール５０３によって金属細線５０１のクランプ状態を保持しながら、第２パッド部１４２ｂの上方位置まで移動する。そして、図１２Ｂと同様に荷重Ｆおよび超音波ＵＳが加えられ、接合部３１２が形成される。その後、同様の方法により、金属細線５０１がボンディングパッド部４２ａに接合され、カッター５０４で切断されることによって、第１導電性部材３１の接合が完了する。
　この一連のワイヤボンディング工程が、全ての第１導電性部材３１および全ての第２導電性部材３２に行われた後、リードフレーム４およびリードフレーム４上の構造物が封止樹脂５で封止されることによって、半導体装置Ａ１が得られる。
≪半導体装置Ａ１の作用効果≫
　次に、この実施形態にかかる半導体装置Ａ１の作用効果について説明する。
　図１３に示したように、前述の半導体装置Ａ１の製造方法によれば、第２板状部材１５１の長手方向Ｄ１（Ｙ方向）に対する超音波ＵＳの振動方向ＤＵＳの角度が－３０°～３０°の範囲である。ウェッジボンディングによる超音波ＵＳの振動方向ＤＵＳをこのように定めることによって、図８に示すように、第２板状部材１５１が延びる方向Ｄ１（Ｙ方向）に対する第１導電性部材３１の延びる方向ＤＷ１，ＤＷ２の角度θ１，θ２を－３０°～３０°とすることができる。
　これにより、第１板状部材１４１の周囲の絶縁層１９（第１層間絶縁膜１９１）にクラックが発生することを抑制することができる。たとえば、第１層間絶縁膜１９１において、第１ビア部２０１ａと非第１ビア部２０１ｂの境界部１４４（図７Ｂ参照）付近にクラックが発生することを抑制することができる。この種のクラックの有無は、たとえばエッチング液などによって第１層間絶縁膜１９１よりも上の構造を除去し、第１ビア部２０１ａと非第１ビア部２０１ｂの境界部１４４を露出させることによって確認することができる。
　また、半導体装置Ａ１によれば、第１パッド部１４２ａおよび第２パッド部１４２ｂの下方において、第２板状部材１５１がベタパターンで形成されている。これにより、第１導電性部材３１の超音波接合時に第１パッド部１４２ａおよび第２パッド部１４２ｂに加わる力を、第２板状部材１５１の全体で均等に受けることができる。
　さらに、この実施形態では、第１板状部材１４１と第２板状部材１５１との間の第１ビア２０１の集合体である第１ビア部２０１ａも、第２板状部材１５１と同様にベタパターンで形成されている。そのため、第１層間絶縁膜１９１において、第１ビア部２０１ａと非第１ビア部２０１ｂの境界部１４４（図７Ｂ参照）を、第１パッド部１４２ａおよび第２パッド部１４２ｂの下方領域から横方向に離すことができる。
　これによっても、第１板状部材１４１の周囲の絶縁層１９（第１層間絶縁膜１９１）にクラックが発生することを抑制することができる。たとえば、第１層間絶縁膜１９１において、第１ビア部２０１ａと非第１ビア部２０１ｂの境界部１４４（図７Ｂ参照）付近にクラックが発生することを抑制することができる。
　各第１半導体素子１のような横型のＭＯＳＦＥＴが半導体基板１１に形成される場合、半導体基板１１上のスペースの制約に起因して、互いに絶縁すべき配線層同士がパッド部の下方で隣り合うことがある。この実施形態では、互いに絶縁すべき配線層として、第１電極導通部材１４１ａ（ソース側配線）と第２電極導通部材１４１ｂ（ドレイン側配線）とが隣り合っている。このような場合においても、前述のように第１層間絶縁膜１９１でのクラックの発生を抑制できれば、第１電極導通部材１５１ａ（ソース側配線）と第２電極導通部材１５１ｂ（ドレイン側配線）との間の短絡を効果的に抑制することができる。その結果、信頼性の高い半導体装置Ａ１を提供することができる。
　超音波の振動方向ＤＵＳによって絶縁層のクラックの発生率がどのように変化するかは、図１５および図１６に示されている。図１５および図１６の評価は、図１４に示す配線層６０の最上層のパッド部６０９にアルミワイヤを接合したときに得られるものである。
　この配線層６０は、３層構造を有しており、上から順に交互に直交するように配置された、第１板状部材６０１、第２板状部材６０２および第３板状部材６０３を含んでいる。第１板状部材６０１および第３板状部材６０３がＹ方向に延びており、第２板状部材６０２がＸ方向に延びている。第１板状部材６０１と第２板状部材６０２との間には、複数の第１ビア６０４が形成された第１層間絶縁膜６０６が介在している。第２板状部材６０２と第３板状部材６０３との間には、複数の第２ビア６０５が形成された第２層間絶縁膜６０７が介在している。また、第１板状部材６０１の表面は保護層６０８で覆われており、保護層６０８の開口から、第１板状部材６０１の一部がパッド部６０９として露出している。
　そして、図１５は、図１２Ｂおよび図１３の方法と同様に、第２板状部材６０２の延びる方向Ｄ１（Ｘ方向）に対して０°の角度（方向Ｄ１と平行）で超音波を印加してアルミワイヤを接合したときの結果である。一方、図１６は、第２板状部材６０２の延びる方向Ｄ１（Ｘ方向）に対して９０°の角度（方向Ｄ１と直交）で超音波を印加してアルミワイヤを接合したときの結果である。
　図１５に示すように、第２板状部材６０２の延びる方向Ｄ１（Ｘ方向）に対して０°の角度（Ｘ方向と平行）で超音波を印加してアルミワイヤを接合すれば、アルミワイヤ接合時のプロセスマージン（プロセスのばらつきを考慮した許容変動量）の範囲内は言うまでもなく、プロセスマージンの範囲外でもクラック発生率０％のＡ評価を達成することができる。
　さらに、第１パッド部１４２ａおよび第２パッド部１４２ｂの下方領域全面に第２板状部材１５１が形成されているため、図１３に示す超音波の振動方向ＤＵＳに対する第２板状部材１５１の指向性を排除することができる。たとえば、振動方向ＤＵＳを、図１３に示すように方向Ｄ１と平行である態様から、方向Ｄ１と直交するように変化させても、ベタパターンの第２板状部材１５１に対して加わる力が大きく変化することがない。その結果、第１パッド部１４２ａおよび第２パッド部１４２ｂに対して、第１導電性部材３１を様々な方向から接合できるので、第１導電性部材３１の方向性の自由度を高めることができる。
≪第１パッド部１４２ａおよび第２パッド部１４２ｂの材料のバリエーション≫
　図１７および図１８は、第１パッド部１４２ａおよび第２パッド部１４２ｂの材料のバリエーションを説明するための図である。
　第１パッド部１４２ａおよび第２パッド部１４２ｂを形成する第１板状部材１４１の導電性材料は、前述のようにＡｌを主成分とする材料単独であってもよいが、図１７および図１８に示す材料が適用されてもよい。
　まず、図１７に示す第１板状部材１４１１は、第１板状部材１４１１の形状を形成する第１層１４１１ａと、第１層１４１１ａ上に形成された第２層１４１１ｂとを含む。第１層１４１１ａの導電性材料としては、たとえばＡｌ（アルミニウム）およびＣｕ（銅）を主成分とする材料であってもよい。一方、第２層１４１１ｂの導電性材料としては、たとえばＮｉ（ニッケル）を主成分とする材料であってもよい。Ｎｉを主成分とする材料は、たとえばＮｉ単体の他、９０ｗｔ％以上の割合でＮｉを含有するＮｉ合金であってもよい。
　第２層１４１１ｂは、たとえば、第１層１４１１ａ上にスパッタ法によって形成されたスパッタ層であってもよいし、第１層１４１１ａ上にめっき法によって形成されためっき層であってもよい。また、第１層１４１１ａの厚さは、たとえば１．６μｍ～６．０μｍであり、第２層１４１１ｂの厚さは、たとえば１．０μｍ～５．０μｍであってもよい。　　　
　このように、Ｎｉを主成分とする材料からなる第２層１４１１ｂを適用することによって、第１板状部材１４１１の表面、つまり、第１パッド部１４２ａおよび第２パッド部１４２ｂを、Ｎｉを主成分とする材料で形成することができる。これにより、第１導電性部材３１としてＡｌワイヤが使用される場合、第１導電性部材３１と第１パッド部１４２ａおよび第２パッド部１４２ｂとの親和性が高くなるので、第１導電性部材３１を良好な接合強度で第１パッド部１４２ａおよび第２パッド部１４２ｂに接合することができる。
　また、第１導電性部材３１について、Ａｌワイヤ、ＣｕワイヤおよびＡｕワイヤのうちの２種以上が併用される場合には、第１パッド部１４２ａおよび第２パッド部１４２ｂのそれぞれに接合される第１導電性部材３１の材料に合わせて、第１パッド部１４２ａおよび第２パッド部１４２ｂの材料を変更してもよい。たとえば、Ａｌワイヤが接合される第１パッド部１４２ａおよび第２パッド部１４２ｂには、図１７のＮｉを主成分とする材料を採用し、Ａｕワイヤが接合される第１パッド部１４２ａおよび第２パッド部１４２ｂには、図９～図１１のＡｌを主成分とする材料を採用してもよい。
　次に、図１８に示す第１板状部材１４１２は、第１板状部材１４１２の形状を形成する第１層１４１２ａと、第１層１４１２ａ上に形成された第２層１４１２ｂと、第２層１４１２ｂ上に形成された第３層１４１２ｃとを含む。この実施形態では、第１層１４１２ａ、第２層１４１２ｂおよび第３層１４１２ｃが、それぞれ、特許請求の範囲に記載の「第１部分」、「第２部分」および「第３部分」の一例であってもよい。
　第１層１４１２ａの導電性材料としては、たとえばＣｕ（銅）を主成分とする材料であり、Ｃｕ単体の他、９０ｗｔ％以上の割合でＣｕを含有するＣｕ合金であってもよい。第２層１４１２ｂの導電性材料としては、たとえばＮｉ（ニッケル）を主成分とする材料であり、Ｎｉ単体の他、９０ｗｔ％以上の割合でＮｉを含有するＮｉ合金であってもよい。第３層１４１２ｃの導電性材料としては、たとえばＰｄ（パラジウム）を主成分とする材料であり、Ｐｄ単体の他、９０ｗｔ％以上の割合でＰｄを含有するＰｄ合金であってもよい。
　第２層１４１２ｂおよび第３層１４１２ｃは、たとえば、第１層１４１２ａ上に順にスパッタ法によって形成されたスパッタ層であってもよいし、第１層１４１２ａ上に順にめっき法によって形成されためっき層であってもよい。また、第１層１４１２ａの厚さは、たとえば６．０μｍ～１０．０μｍであり、第２層１４１２ｂの厚さは、たとえば１．０μｍ～５．０μｍであり、第３層１４１２ｃの厚さは、たとえば０．０１μｍ～０．４μｍであってもよい。
　このように、Ｐｄを主成分とする材料からなる第３層１４１２ｃを適用することによって、第１板状部材１４１２の表面、つまり、第１パッド部１４２ａおよび第２パッド部１４２ｂを、Ｐｄを主成分とする材料で形成することができる。
　また、第１パッド部１４２ａおよび第２パッド部１４２ｂの材料については、図９～図１１のＡｌを主成分とする材料、図１７のＮｉを主成分とする材料、および図１８のＰｄを主成分とする材料のいずれかで統一する必要はなく、たとえば、３種の材料を２つ以上組み合わせて採用してもよい。
≪第２板状部材１５１の形状のバリエーション≫
　図１９および図２０は、第２板状部材１５１の形状のバリエーションを説明するための図である。
　第２板状部材１５１は、前述のように、第１板状部材１４１の下方領域１４３にベタパターンで形成されていてもよいが、図１９および図２０に示すように、ベタパターンで形成されていなくてもよい。
　まず、図１９に示す第２板状部材１５１１は、第１板状部材１４１の下方領域１４３（平面視において、第１板状部材１４１に重なる領域）に比べて細く、たとえばライン状に形成されている。第２板状部材１５１１は、第１板状部材１４１の下方領域１４３に複数本（図１９では、２つ）形成されている。つまり、１つの第１板状部材１４１の下方領域１４３において、２つの第２板状部材１５１１が互いに間隔を空けてＹ方向に延びている。
　また、この第２板状部材１５１１と第１板状部材１４１との間の第１ビア部２０１１ａは、第２板状部材１５１１と同様に、第１板状部材１４１に比べて細く、たとえば第２板状部材１５１１と平面視で同じ形状に形成されていてもよい。さらに、第３板状部材１６１１および第２ビア部２０２１ａは、それぞれ、図１９の第２板状部材１５１１および第１ビア部２０１１ａと平面視で同じ形状であってもよい。
　次に、図２０に示す第２板状部材１５１２は、図１９の第２板状部材１５１１と同様に、第１板状部材１４１の下方領域１４３（平面視において、第１板状部材１４１に重なる領域）に比べて細く、たとえばライン状に形成されている。第２板状部材１５１２は、各第１板状部材１４１に１対１で対応して形成されており、１つの第１板状部材１４１の下方領域１４３において、１つの第２板状部材１５１２がＹ方向に延びている。
　また、この第２板状部材１５１２と第１板状部材１４１との間の第１ビア部２０１２ａは、第２板状部材１５１２と同様に、第１板状部材１４１に比べて細く、たとえば第２板状部材１５１２と平面視で同じ形状に形成されていてもよい。さらに、第３板状部材１６１２および第２ビア部２０２２ａは、それぞれ、図２０の第２板状部材１５１２および第１ビア部２０１２ａと平面視で同じ形状であってもよい。
　図１９および図２０の構造においても、第２板状部材１５１１，１５１２がＹ方向に延びている。したがって、第２板状部材１５１１，１５１２が延びる方向Ｄ１（Ｙ方向）に対する第１導電性部材３１の延びる方向ＤＷ１，ＤＷ２の角度θ１，θ２を－３０°～３０°とすることができる。そのため、第１板状部材１４１の周囲の絶縁層１９（第１層間絶縁膜１９１）にクラックが発生することを抑制することができる。
　以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
　たとえば、前述の実施形態では、半導体装置Ａ１が、複数の第１半導体素子１および第２半導体素子２を備える場合を示したが、これに限定されない。たとえば、第１半導体素子１が１つであってもよいし、第２半導体素子２を備えていなくてもよい。
　また、前述の実施形態では、第３板状部材１６１の長手方向Ｄ２は、第２板状部材１５１，１５１１，１５１２の長手方向Ｄ１に対して平行であったが、直交していてもよい。
　また、前述の実施形態では、第１導電性部材３１は、第１パッド部１４２ａおよび第２パッド部１４２ｂに対してウェッジボンディングによって形成されていたが、ボールボンディングによって形成されていてもよい。
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
［Ｂ１］
　パッド部と、
　前記パッド部を支持する絶縁層と、
　前記パッド部の下層に形成され、前記パッド部の下方においてベタパターンを有する第１配線層と、
　前記パッド部の表面に接合された導電性部材とを含む、半導体装置。
　この構成によれば、パッド部の下方に第１配線層がベタパターンで形成されている。これにより、絶縁層にクラックが発生することを抑制することができる。なお、前記パッド部の下方において前記第１配線層がベタパターンを有しているとは、たとえば、前記パッド部の下方領域の全面を覆うように前記第１配線層が形成されていること、前記パッド部の下方領域において前記第１配線層が分割されていないこと、前記パッド部の下方領域に前記第１配線層が隙間なく形成されていることなどの意味を含んでいてもよい。
［Ｂ２］
　前記パッド部は、アルミニウムを主成分とする材料を含む、Ｂ１に記載の半導体装置。
［Ｂ３］
　前記導電性部材は、アルミニウムおよび銅のいずれかを主成分とする材料を含む、Ｂ１または２に記載の半導体装置。
［Ｂ４］
　前記パッド部に対する前記導電性部材の接合部は、ウェッジボンディングによって形成された接合部を含む、Ｂ１～３のいずれか一項に記載の半導体装置。
［Ｂ５］
　前記導電性部材の前記接合部は、２つ以上形成されている、Ｂ４に記載の半導体装置。
［Ｂ６］
　前記導電性部材は、１００μｍ～６００μｍの太さを有する線状部材を含む、Ｂ１～５のいずれか一項に記載の半導体装置。
［Ｂ７］
　前記パッド部の厚さは、１．６μｍ～６．０μｍである、Ｂ１～６のいずれか一項に記載の半導体装置。
［Ｂ８］
　基板主面を有する半導体基板と、
　前記基板主面に形成され、前記第１配線層に導通する第１素子電極と、
　前記基板主面において前記第１素子電極から間隔を空けて形成され、前記半導体基板を介して前記第１素子電極との間にチャネル電流が流れる第２素子電極と、
　前記第１配線層と同一層において前記第１配線層から間隔を空けて形成され、前記第２素子電極に導通する第２配線層とを含む、Ｂ１～７のいずれか一項に記載の半導体装置。
　このように、基板主面に沿う横方向にチャネル電流が流れる素子構造が半導体基板に形成される場合、半導体基板上のスペースの制約に起因して、第１配線層の周囲に第２配線層が形成される場合がある。このような場合において、前述のように絶縁層でのクラックの発生を抑制できれば、第１配線層と第２配線層との間の短絡を抑制することができる。その結果、信頼性の高い半導体装置を提供することができる。
［Ｂ９］
　前記導電性部材は、平面視において第１方向に延びており、
　前記第１配線層の下層に形成され、前記第１配線層の下方において前記第１方向に延びる第３配線層を含む、Ｂ１～８のいずれか一項に記載の半導体装置。
［Ｂ１０］
　前記第１配線層と前記第３配線層との間に形成され、前記第１配線層と前記第３配線層とを接続し、かつ平面視において前記第１方向に延びるビア部を含む、Ｂ９に記載の半導体装置。
［Ｂ１１］
　前記パッド部は、前記導電性部材が接合される表面を含み、
　前記パッド部の前記表面は、ニッケルを主成分とする材料を含む、Ｂ１～１０のいずれか一項に記載の半導体装置。
［Ｂ１２］
　前記パッド部は、銅を主成分とする材料で形成された第１部分と、前記第１部分上にニッケルを主成分とする材料で形成された第２部分と、前記第２部分上にパラジウムを主成分とする材料で形成され、前記パッド部の前記表面を形成する第３部分とを含む、Ｂ１～１０のいずれか一項に記載の半導体装置。
　本出願は、２０２０年３月２５日に日本国特許庁に提出された特願２０２０－０５４７５０号、および２０２０年３月２５日に日本国特許庁に提出された特願２０２０－０５４７５１号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
Ａ１　　　　：半導体装置
Ｄ１　　　　：方向
Ｄ２　　　　：方向
ＤＵＳ　　　：方向
ＤＷ１　　　：方向
ＤＷ２　　　：方向
ＤＷ３　　　：長手方向
θ１　　　　：角度
θ２　　　　：角度
θ３　　　　：角度
１　　　　　：第１半導体素子
１Ａ　　　　：第１半導体素子
１Ｂ　　　　：第１半導体素子
２　　　　　：第２半導体素子
１１　　　　：半導体基板
１２　　　　：素子電極
１３　　　　：配線層
１４　　　　：第１導電層
１５　　　　：第２導電層
１６　　　　：第３導電層
１９　　　　：絶縁層
２０　　　　：ビア
３１　　　　：第１導電性部材
６０　　　　：配線層
１１１　　　：基板主面
１２１　　　：第１電極
１２２　　　：第２電極
１４１　　　：第１板状部材
１４２ａ　　：第１パッド部
１４２ｂ　　：第２パッド部
１５１　　　：第２板状部材
１５１ａ　　：第１電極導通部材
１５１ｂ　　：第２電極導通部材
１６１　　　：第３板状部材
１６１ａ　　：第１電極導通部材
１６１ｂ　　：第２電極導通部材
１９１　　　：第１層間絶縁膜
３１１　　　：接合部
３１２　　　：接合部
３１５　　　：延出部
５０１　　　：金属細線
６０１　　　：第１板状部材
６０２　　　：第２板状部材
６０６　　　：第１層間絶縁膜
６０９　　　：パッド部
１４１１　　：第１板状部材
１４１１ａ　：第１層
１４１１ｂ　：第２層
１４１２　　：第１板状部材
１４１２ａ　：第１層
１４１２ｂ　：第２層
１４１２ｃ　：第３層
１５１１　　：第２板状部材
１５１２　　：第２板状部材

Claims (13)

  1. 　パッド部と、
    　前記パッド部を支持する絶縁層と、
    　前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層と、
    　前記パッド部の表面に接合され、前記第１方向に対して－３０°～３０°の角度を形成する方向に延びる導電性部材とを含む、半導体装置。
  2. 　前記パッド部に対する前記導電性部材の接合部は、平面視において一方向に長い接合部を含む、請求項１に記載の半導体装置。
  3. 　パッド部と、
    　前記パッド部を支持する絶縁層と、
    　前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層と、
    　前記パッド部の表面に接合され、平面視において一方向に長い接合部を有する導電性部材とを含み、
    　前記第１方向に対する前記接合部の長手方向の角度が－３０°～３０°である、半導体装置。
  4. 　前記パッド部は、アルミニウムを主成分とする材料を含む、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記導電性部材は、アルミニウムおよび銅のいずれかを主成分とする材料を含む、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記導電性部材の前記接合部は、２つ以上形成されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記導電性部材は、１００μｍ～６００μｍの太さを有する線状部材を含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記パッド部の厚さは、１．６μｍ～６．０μｍである、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　基板主面を有する半導体基板と、
    　前記基板主面に形成され、前記第１配線層に導通する第１素子電極と、
    　前記基板主面において前記第１素子電極から間隔を空けて形成され、前記半導体基板を介して前記第１素子電極との間にチャネル電流が流れる第２素子電極と、
    　前記第１配線層と同一層において前記第１配線層から間隔を空けて形成され、前記第２素子電極に導通する第２配線層とを含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記第１配線層の下層に形成され、前記第１配線層の下方において第２方向に延びる第３配線層を含み、
    　前記第２方向は、前記第１方向に対して平行または直交である、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記パッド部は、前記導電性部材が接合される表面を含み、
    　前記パッド部の前記表面は、ニッケルを主成分とする材料を含む、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記パッド部は、銅を主成分とする材料で形成された第１部分と、前記第１部分上にニッケルを主成分とする材料で形成された第２部分と、前記第２部分上にパラジウムを主成分とする材料で形成され、前記パッド部の前記表面を形成する第３部分とを含む、請求項１～１０のいずれか一項に記載の半導体装置。
  13. 　パッド部と、前記パッド部を支持する絶縁層と、前記パッド部の下層に形成され、前記パッド部の下方において第１方向に延びる第１配線層とを含む半導体基板を準備する工程と、
    　前記第１方向に対して－３０°～３０°の角度を形成する方向に沿って加えられた超音波振動によって、前記パッド部の表面に導電性部材を接合する工程とを含む、半導体装置の製造方法。
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