JP7201106B2 - 半導体装置 - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Description

本発明は、半導体装置に関する。
半導体装置は、パワーデバイスを含み、電力変換装置として利用されている。パワーデバイスは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の半導体チップを含む。このような半導体装置は、少なくとも、半導体チップと配線端子とセラミック回路基板とを含んでいる。セラミック回路基板は、半導体チップ及び配線端子が配置されている。セラミック回路基板は、絶縁板と当該絶縁板上に設けられた導電板とを含んでいる。導電板上には半導体チップ及び配線端子がはんだにより接合される。
このように導電板に半導体チップ及び配線端子を接合する際に、溶融したはんだが広がってしまう。このようなはんだに半導体チップ及び配線端子を配置すると、半導体チップ及び配線端子が所定の接合領域から位置ずれしてしまう場合がある。そこで、導電板には当該接合領域の周りにスリットが形成される。このようなスリットにより、半導体チップ及び配線端子をはんだにより接合する際に、溶融したはんだの広がりを制御することができる。また、スリットは、半導体チップ及び配線端子を導電板に配置する際の位置合わせとしても用いられる。
特開２００３－１００９８３号公報
しかしながら、導電板に形成されたスリットのために、導電板の電流経路におけるインダクタンスが変化してしまうおそれがある。このため、半導体装置の電気的特性が影響を受けて、信頼性が低下してしまう。
本発明は、このような点に鑑みてなされたものであり、溶融したはんだの広がりを制御しつつインダクタンスの変化を防止できる半導体装置を提供することを目的とする。
本発明の一観点によれば、絶縁板と前記絶縁板のおもて面に設けられた導電板とを含む基板と、前記導電板のおもて面の第１チップ領域に設けられた第１半導体チップと、前記導電板のおもて面の第２チップ領域に設けられた第２半導体チップと、前記導電板のおもて面の端子領域に設けられた配線端子と、を有し、前記導電板は、前記第１チップ領域と前記第２チップ領域との間隙に形成された第１スリットと、前記第１チップ領域と前記端子領域との間隙に形成された第２スリットと、前記第２チップ領域と前記端子領域との間隙に形成された第３スリットとを備え、前記第１スリットは、前記導電板を貫通した連続線であり、前記第２スリット及び前記第３スリットは、前記導電板の非貫通の連続線、または、前記導電板を部分的に貫通した破線である半導体装置が提供される。
開示の技術によれば、溶融したはんだの広がりを制御しつつインダクタンスの変化を防止でき、信頼性の低下が抑制された半導体装置を提供することができる。
本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態の半導体装置の側面図である。 第１の実施の形態の半導体装置の平面図である。 第１の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の平面図である。 第１の実施の形態の半導体装置に含まれるセラミック回路基板の要部の断面図（その１）である。 第１の実施の形態の半導体装置に含まれるセラミック回路基板の要部の断面図（その２）である。 第２の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の平面図である。 第３の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の平面図である。 第４の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の平面図である。 第４の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の断面図である。
以下、図面を参照して、実施の形態について説明する。なお、以下の説明において、「おもて面」及び「上面」とは、図１の半導体装置５０において、上側を向いた面を表す。同様に、「上」とは、図１の半導体装置５０において、上側の方向を表す。「裏面」及び「下面」とは、図１の半導体装置５０において、下側を向いた面を表す。同様に、「下」とは、図１の半導体装置５０において、下側の方向を表す。必要に応じて他の図面でも同様の方向性を意味する。「おもて面」、「上面」、「上」、「裏面」、「下面」、「下」、「側面」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。
［第１の実施の形態］
第１の実施の形態の半導体装置について図１及び図２を用いて説明する。図１は、第１の実施の形態の半導体装置の側面図であり、図２は、第１の実施の形態の半導体装置の平面図である。なお、図１は、封止部材４５については破線で表している。図２では、封止部材４５の図示を省略している。また、半導体装置５０は、ケースの記載を省略している。なお、ケースは、セラミック回路基板１０、第１，第２半導体チップ２０，２１等を収納する。また、第１の実施の形態では、複数の導電板１２、第１，第２半導体チップ２０，２１、複数のコンタクト部品３０、複数のボンディングワイヤ１５、複数の外部接続ピン４０に対して、それぞれ区別することなく、同じ符号を付して説明する。なお、これら以外の構成についても、複数あるものはそれぞれ区別することなく、同じ符号を付して同じ符号で説明する。
半導体装置５０は、図１及び図２に示されるように、セラミック回路基板１０（基板）とセラミック回路基板１０のおもて面に接合された第１，第２半導体チップ２０，２１とを有している。半導体装置５０は、セラミック回路基板１０のおもて面に接合されたコンタクト部品３０（配線端子）を有している。第１，第２半導体チップ２０，２１及びコンタクト部品３０は、セラミック回路基板１０のおもて面に接合材（図示を省略）を介して接合されている。接合材は、例えば、はんだである。はんだの詳細については後述する。また、半導体装置５０は、セラミック回路基板１０のおもて面と第１，第２半導体チップ２０，２１の主電極とを電気的に接続するボンディングワイヤ１５を有している。また、コンタクト部品３０には外部接続ピン４０が圧入されて取り付けられている。さらに、半導体装置５０は、セラミック回路基板１０のおもて面の第１，第２半導体チップ２０，２１と共に、コンタクト部品３０に取り付けられた外部接続ピン４０の先端部が突出するように封止部材４５により封止されている。
セラミック回路基板１０は、基板の一例である。このようなセラミック回路基板１０は、平面視で矩形状である。セラミック回路基板１０は、絶縁板１１と絶縁板１１の裏面に設けられた金属板１３と絶縁板１１のおもて面に設けられた複数の導電板１２（導電板１２ａを含む。以下同様）とを含んでいる。絶縁板１１及び金属板１３は、平面視で矩形状である。また、角部がＲ形状や、Ｃ形状に面取りされていてもよい。金属板１３のサイズは、平面視で、絶縁板１１のサイズより小さく、絶縁板１１の内側に形成されている。絶縁板１１は、熱伝導性のよいセラミックスにより構成されている。このようなセラミックスは、例えば、酸化アルミニウム、窒化アルミニウム、窒化珪素である。また、絶縁板１１の厚さは、０．５ｍｍ以上、２．０ｍｍ以下である。金属板１３は、熱伝導性に優れた金属により構成されている。このような金属は、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金である。また、金属板１３の厚さは、０．１ｍｍ以上、２．０ｍｍ以下である。金属板１３の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。
複数の導電板１２は、導電性に優れた金属により構成されている。このような金属は、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金である。また、複数の導電板１２の厚さは、０．５ｍｍ以上、１．５ｍｍ以下である。複数の導電板１２の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。絶縁板１１に対して複数の導電板１２は、絶縁板１１のおもて面に金属層を形成し、この金属層に対してエッチング等の処理を行って得られる。または、あらかじめ金属層から切り出した複数の導電板１２を絶縁板１１のおもて面に圧着させてもよい。なお、図１及び図２に示す複数の導電板１２は一例である。必要に応じて、導電板１２の個数、形状、大きさ等を適宜選択できる。また、導電板１２ａの図２中破線領域内には、複数のスリットが形成されている。これらのスリットの詳細については後述する。
このようなセラミック回路基板１０として、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Brazed）基板を用いることができる。なお、基板の別の例として、例えば、金属ベース基板を用いることができる。金属ベース基板は、樹脂からなる絶縁層と絶縁層の裏面に設けられた金属板１３と絶縁層のおもて面に設けられた複数の導電板１２とを含んでいる。また、封止部材４５により封止されて構成される半導体装置５０は、セラミック回路基板１０の金属板１３の裏面が表出されている。
第１半導体チップ２０は、シリコンまたは炭化シリコンにより構成されたスイッチング素子である。スイッチング素子は、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴである。第１半導体チップ２０がＩＧＢＴである場合には、裏面に主電極としてコレクタ電極を、おもて面に、制御電極としてゲート電極及び主電極としてエミッタ電極をそれぞれ備えている。第１半導体チップ２０がパワーＭＯＳＦＥＴである場合には、裏面に主電極としてドレイン電極を、おもて面に、制御電極としてゲート電極及び主電極としてソース電極をそれぞれ備えている。また、第２半導体チップ２１は、シリコンまたは炭化シリコンにより構成されたダイオード素子である。ダイオード素子は、例えば、ＳＢＤ（Schottky Barrier Diode）、ＰｉＮ（Ｐ-intrinsic-Ｎ）ダイオード等のＦＷＤ（Free Wheeling Diode）である。このような第２半導体チップ２１は、裏面に主電極としてカソード電極を、おもて面に主電極としてアノード電極をそれぞれ備えている。第１，第２半導体チップ２０，２１は、その裏面側が所定の導電板１２上に接合材（図示を省略）により接合されている。接合材は、例えば、はんだである。接合材の詳細については後述する。また、第１，第２半導体チップ２０，２１の厚さは、例えば、１８０μｍ以上、２２０μｍ以下であって、平均は、２００μｍ程度である。なお、導電板１２には、電子部品２４を配置することもできる。電子部品２４は、例えば、サーミスタ、電流センサである。
ボンディングワイヤ１５は、第１，第２半導体チップ２０，２１と、導電板１２との間、または、複数の第１，第２半導体チップ２０，２１間を適宜電気的に接続する。このようなボンディングワイヤ１５は、導電性に優れた材質により構成されている。当該材質として、例えば、金、銀、銅、アルミニウム、または、少なくともこれらの一種を含む合金により構成されている。また、ボンディングワイヤ１５の径は、例えば、１００μｍ以上、５００μｍ以下である。
コンタクト部品３０は、配線端子の一例である。このようなコンタクト部品３０は、本体部とフランジとを備えている。本体部は、内部に円筒状の貫通孔が形成されている。フランジは、本体部の開口端部に設けられている。コンタクト部品３０の本体部の貫通孔には、外部接続ピン４０が圧入される。外部接続ピン４０は、棒状の本体部と本体部の両端部にそれぞれ形成された、テーパ状の先端部とを有している。本体部は、角柱状を成す。外部接続ピン４０の断面の対角線の長さは、コンタクト部品３０の本体部の径よりも数％長い。コンタクト部品３０及び外部接続ピン４０は、導電性に優れた金属により構成されている。このような金属は、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金である。コンタクト部品３０や外部接続ピン４０の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。
配線端子であるコンタクト部品３０は、少なくとも一端が導電板１２と接合部材を介して接合されていればよい。配線端子の別の例として、リードフレーム、バスバー及び外部接続端子がある。リードフレームは、第１，第２半導体チップ２０，２１と導電板１２との間を電気的に接続する。バスバーは、複数の導電板１２間を電気的に接続する。外部接続端子は、導電板１２と外部機器とを電気的に接続する。このようなリードフレーム、バスバー及び外部接続端子は、導電性に優れた金属により構成されている。このような金属は、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金である。リードフレーム、バスバー及び外部接続端子の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。
封止部材４５は、熱硬化性樹脂とフィラーとして熱硬化性樹脂に含有される充填剤とを含んでいる。熱硬化性樹脂は、例えば、エポキシ樹脂、フェノール樹脂、マレイミド樹脂である。充填剤は、例えば、二酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウムである。
次に、セラミック回路基板１０の導電板１２ａの図２中の破線領域の詳細について、図３～図５を用いて説明する。図３は、第１の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の平面図である。図４及び図５は、第１の実施の形態の半導体装置に含まれるセラミック回路基板の要部の断面図である。なお、図４は、図３の一点鎖線Ｙ－Ｙにおける断面図、図５は、図３の一点鎖線Ｘ－Ｘにおける断面図をそれぞれ表している。
図３によれば、第１半導体チップ２０は、導電板１２ａのおもて面の第１チップ領域１２ａ１にはんだ２０ａを介して設けられている。第２半導体チップ２１は、導電板１２ａのおもて面の第２チップ領域１２ａ２にはんだ２１ａを介して設けられている。コンタクト部品３０は、導電板１２ａのおもて面の端子領域１２ａ３にはんだ３０ａを介して設けられている。さらに、外部接続ピン４０は、コンタクト部品３０に圧入されている。はんだ２０ａ，２１ａ，３０ａは、鉛フリーはんだを基体として構成されている。鉛フリーはんだは、例えば、錫及び銀からなる合金、錫及びアンチモンからなる合金、錫及び亜鉛からなる合金、錫及び銅からなる合金のうち少なくともいずれかの合金を主成分とする。また、はんだ２０ａ，２１ａ，３０ａには、添加物が含まれてもよい。添加物は、例えば、銅、ビスマス、インジウム、ニッケル、ゲルマニウム、コバルトまたはシリコンである。また、第１，第２半導体チップ２０，２１を接合するはんだ２０ａ，２１ａとコンタクト部品３０を接合するはんだ３０ａとは、はんだ組成が異なっている。第１，第２半導体チップ２０，２１を接合するはんだ２０ａ，２１ａは、ボイドが発生しにくく、高温耐性を有する。例えば、はんだ２０ａ，２１ａは、錫及びアンチモンを主成分とする合金である。コンタクト部品３０等の配線端子を接合するはんだ３０ａは、はんだ２０ａ，２１ａよりも低弾性率を有する。はんだ３０ａは、例えば、錫及び銀を主成分とする合金である。なお、図３では、溶融したはんだ２０ａ，２１ａ，３０ａが広がって固化されている状態を示している。また、第１，第２半導体チップ２０，２１を接合するはんだ２０ａ，２１ａは、コンタクト部品３０を接合するはんだ３０ａより、薄くてよい。はんだ２０ａ，２１ａの厚さは、０．０５ｍｍ以上、０．２５ｍｍ以下である。はんだ３０ａの厚さは、０．１０ｍｍ以上、０．５０ｍｍ以下である。はんだ３０ａがはんだ２０ａ，２１ａよりも弾性率が低いために、はんだ３０ａの厚さをはんだ２０ａ，２１ａより厚くすることができる。このため、半導体装置５０の稼働時の第１，第２半導体チップ２０，２１の発熱を良好に放熱することができる。さらに、はんだ３０ａにおけるクラック並びに剥離等の発生を抑止でき、半導体装置５０の破損を防止できる。
また、第１チップ領域１２ａ１と第２チップ領域１２ａ２とは、導電板１２ａに対して少なくとも互いの側部の一部が対向して隣り合って設定されている。また、端子領域１２ａ３は、導電板１２ａに対して第１チップ領域１２ａ１の側部及び第２チップ領域１２ａ２の側部と対向して隣り合って設定されている。さらに、端子領域１２ａ３は、導電板１２ａに対して第１チップ領域１２ａ１及び第２チップ領域１２ａ２の配列方向（図３中上下方向）に対して垂直方向（図３中左右方向）に隣接して設定されている。コンタクト部品３０は、当該端子領域１２ａ３内のいずれかに配置されればよく、図３の配置位置は一例である。
導電板１２ａには、第１，第２，第３スリット１４ａ，１４ｂ，１４ｃがそれぞれ形成されている。第１スリット１４ａは、第１チップ領域１２ａ１と第２チップ領域１２ａ２との間隙に形成されている。第１スリット１４ａは、図３，４に示されるように、導電板１２ａを貫通した連続線である。この際の第１スリット１４ａの幅は、はんだ２０ａ，２１ａの厚さと略等しく、また、はんだ２０ａ，２１ａの厚さよりも大きく、第１チップ領域１２ａ１と第２チップ領域１２ａ２との間隙の幅以下でよい。なお、第１，第２半導体チップ２０，２１は、それらの導電板１２ａのおもて面からの高さが略等しい。また、第１スリット１４ａの長さは、少なくとも、第１チップ領域１２ａ１と第２チップ領域１２ａ２とが対向して重複する側部に対応する長さ以上であることが好ましい。また、第１スリット１４ａの長さは、好ましくは、第１チップ領域１２ａ１及び第２チップ領域１２ａ２の対向するいずれかの側部に対応する長さ以下である。こうすることで、溶融したはんだ２０ａ，２１ａの端部は、第１スリット１４ａの対向するそれぞれの端辺に接して、分離される。そのため、第１，第２チップ領域１２ａ１，１２ａ２間で溶融したはんだ２０ａ，２１ａの移動が防止され、第１，第２半導体チップ２０，２１が所定の接合領域から位置ずれしてしまうのを防止できる。
第２スリット１４ｂは、第１チップ領域１２ａ１と端子領域１２ａ３との間隙に形成されている。第３スリット１４ｃは、第２チップ領域１２ａ２と端子領域１２ａ３との間隙に形成されている。第３スリット１４ｃは、図３，５に示されるように、導電板１２ａの非貫通の連続線である。なお、第２スリット１４ｂの断面図は省略するものの、図５に示す第３スリット１４ｃと同様に導電板１２ａの非貫通の連続線である。すなわち、第２，第３スリット１４ｂ，１４ｃの深さは、導電板１２ａの厚さ未満である。また、はんだ３０ａの厚さははんだ２１ａ（並びにはんだ２０ａ）の厚さよりも厚い。この際の第２，第３スリット１４ｂ，１４ｃの幅は、はんだ２０ａ，２１ａの厚さよりも大きく、第１チップ領域１２ａ１と端子領域１２ａ３との間隙の幅、及び、第２チップ領域１２ａ２と端子領域１２ａ３との間隙の幅以下でよい。第２，第３スリット１４ｂ，１４ｃの長さは、少なくとも、端子領域１２ａ３と第１，第２チップ領域１２ａ１，１２ａ２とが対向して重複する側部に対応する長さ以上であることが好ましい。また、第１チップ領域１２ａ１の端子領域１２ａ３側の側部、及び、第２チップ領域１２ａ２の端子領域１２ａ３側の側部に対応する長さ以下であることが好ましい。また、図３では、第２，第３スリット１４ｂ，１４ｃは、第１，第２チップ領域１２ａ１，１２ａ２の側部にそれぞれ形成されている。すなわち、図３は、第２，第３スリット１４ｂ，１４ｃが、第１，第２チップ領域１２ａ１，１２ａ２の端子領域１２ａ３側の側部と略等しい長さである場合を示している。なお、第２，第３スリット１４ｂ，１４ｃは、少なくとも、半導体チップ領域２０，２１の端子領域１２ａ３側の側部と略等しい長さであればよい。第２，第３スリット１４ｂ，１４ｃは、その途中が接続されて連続したスリットであってもよい。このような第１，第２，第３スリット１４ａ，１４ｂ，１４ｃは、例えば、エッチング、レーザ加工により形成箇所に応じて所定の深さに形成される。こうすることで、溶融したはんだ２０ａ，３０ａは、第２スリット１４ｂの対向する端辺で塞き止められて、分離される。そのため、第１チップ領域１２ａ１と端子領域１２ａ３との間で溶融したはんだ２０ａ，３０ａの移動が防止され、第１半導体チップ２０、及び、コンタクト部品３０が所定の接合領域から位置ずれしてしまうのを防止できる。また、はんだ２０ａの流出が抑制されるため、第１半導体チップ２０のはんだ厚さが維持される。このため、はんだ２０ａにおけるはんだクラックや放熱不良が発生することも防止できる。
さらに、上記から、第２チップ領域１２ａ２は、第１チップ領域１２ａ１に対して第１スリット１４ａを挟んで対向する第１側端部と、第１側端部と垂直な第２側端部とを有する。そして、当該第２側端部は端子領域１２ａ３に対して第３スリット１４ｃを挟んで対向している。また、第１チップ領域１２ａ１は、第２チップ領域１２ａ２に対向する第３側端部と当該第３側端部に垂直な第４側端部とを有する。そして、当該第４側端部は端子領域１２ａ３に対して第２スリット１４ｂを挟んで対向している。この際、第１，第２半導体チップ２０，２１間の間隔は、第１半導体チップ２０とコンタクト部品３０との間隔及び、第２半導体チップ２１とコンタクト部品３０との間隔よりも、短くてよい。また、第１スリット１４ａの幅は、第２，第３スリット１４ｂ，１４ｃの幅よりも、狭くてよい。
上記の半導体装置５０は、絶縁板１１と絶縁板１１のおもて面に設けられた導電板１２ａとを含むセラミック回路基板１０と、導電板１２ａのおもて面の第１チップ領域１２ａ１に設けられた第１半導体チップ２０と、導電板１２ａのおもて面の第２チップ領域１２ａ２に設けられた第２半導体チップ２１と、導電板１２ａのおもて面の端子領域１２ａ３に設けられたコンタクト部品３０と、を有する。導電板１２ａは、第１チップ領域１２ａ１と第２チップ領域１２ａ２との間隙に形成された第１スリット１４ａと、第１チップ領域１２ａ１と端子領域１２ａ３との間隙に形成された第２スリット１４ｂと、第２チップ領域１２ａ２と端子領域１２ａ３との間隙に形成された第３スリット１４ｃとを備える。そして、第１スリット１４ａは、導電板１２ａを貫通した連続線であり、第２，第３スリット１４ｂ，１４ｃは、導電板１２ａの非貫通の連続線である。
この第１，第２，第３スリット１４ａ，１４ｂ，１４ｃにより、溶融したはんだ２０ａ，２１ａ，３０ａの広がりを制限できる。このため、種類の異なるはんだ２０ａ，２１ａ，３０ａが混ざり合うことを防止できる。また、第１スリット１４ａは、貫通した連続線により、導電板１２ａに形成されている。このため、第１，第２半導体チップ２０，２１の位置ずれを防止して、近接して配置できる。さらに、第２，第３スリット１４ｂ，１４ｃは、導電板１２ａを貫通しない（非貫通の）連続線により、導電板１２ａに形成されている。このため、図３中の破線矢印に沿ってコンタクト部品３０からの電流を第１半導体チップ２０の裏面の主電極に確実に流すことができる。また、図３及び図５中の破線矢印に沿って第２半導体チップ２１の裏面から出力される電流をコンタクト部品３０に確実に流すことができる。このように、貫通した連続線の第１スリット１４ａにより第１，第２半導体チップ２０，２１を近接させることができる。さらに、非貫通の連続線の第２，第３スリット１４ｂ，１４ｃによりコンタクト部品３０に対する第１，第２半導体チップ２０，２１の電流経路が妨げられることなく、低インダクタンスの配線を実現しつつ、はんだ２０ａ，２１ａ，３０ａの広がりを制限できる。これらにより、半導体装置５０の電気的特性を高めつつ、信頼性の低下を防止することができる。
［第２の実施の形態］
第２の実施の形態では、第１，第２チップ領域１２ａ１，１２ａ２及び端子領域１２ａ３の配置位置、形状が第１の実施の形態とは異なる場合について、図６を用いて説明する。図６は、第２の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の平面図である。なお、第２の実施の形態では、第１の実施の形態と同じ構成には同じ符号を付して、それらの説明については簡略、または、省略する。
図６に示す導電板１２ａでは、第１チップ領域１２ａ１は、第２チップ領域１２ａ２に対して、第２チップ領域１２ａ２よりも図６中下方にずれた位置で、第２チップ領域１２ａ２に隣接して設定されている。さらに、第１チップ領域１２ａ１の図６中下方の側部は、導電板１２ａの端部に接近している。第１スリット１４ａが第１チップ領域１２ａ１と第２チップ領域１２ａ２との間隙に形成されている。第１スリット１４ａは、第２チップ領域１２ａ２の第１チップ領域１２ａ１に対向する側部の長さに対応して形成されている。第１，第２チップ領域１２ａ１，１２ａ２には、第１，第２半導体チップ２０，２１がそれぞれ設けられている。なお、図６において、第１，第２チップ領域１２ａ１，１２ａ２の位置は反対であってもよい。
端子領域１２ａ３は、導電板１２ａにおいて第１チップ領域１２ａ１の第２チップ領域１２ａ２から位置ずれした側部と第２チップ領域１２ａ２の図６中下方の側部とで囲まれた領域に設定されている。この端子領域１２ａ３には、配線端子であるリードフレーム４１が形成されている。リードフレーム４１は、はんだ４０ａを介して導電板１２ａに接合されている。なお、はんだ４０ａは、第１の実施の形態のはんだ３０ａと同様に構成されている。そして、端子領域１２ａ３に対向する第１，第２チップ領域１２ａ１，１２ａ２（第１，第２半導体チップ２０，２１）の側部に沿って、第２，第３スリット１４ｂ，１４ｃがそれぞれ形成されている。第１スリット１４ａは、導電板１２ａを貫通した連続線であり、第２，第３スリット１４ｂ，１４ｃは、導電板１２ａの非貫通の連続線である。
第２チップ領域１２ａ２は、第１チップ領域１２ａ１に対して第１スリット１４ａを挟んで対向する第１側端部と、第１側端部と垂直な第２側端部とを有する。そして、当該第２側端部は端子領域１２ａ３に対して第３スリット１４ｃを挟んで対向している。また、第１チップ領域１２ａ１は、第２チップ領域１２ａ２に対して第１スリット１４ａを挟んで対向し、端子領域１２ａ３に対して第２スリット１４ｂを挟んで対向する第３側端部を有する。この際、第１，第２半導体チップ２０，２１間の間隔は、第１半導体チップ２０とリードフレーム４１との間隔及び第２半導体チップ２１とリードフレーム４１との間隔よりも、短くてよい。また、第１スリット１４ａの幅は、第２，第３スリット１４ｂ，１４ｃの幅よりも、狭くてよい。
このような導電板１２ａでも、第１，第２，第３スリット１４ａ，１４ｂ，１４ｃが形成されているため、溶融したはんだ２０ａ，２１ａ，４０ａの広がりを制限できる。このため、種類の異なるはんだ２０ａ，２１ａ，４０ａが混ざり合うことを防止できる。また、第１スリット１４ａは、貫通した連続線により、導電板１２ａに形成されている。このため、第１，第２半導体チップ２０，２１間での位置ずれを防止して、近接して配置することができる。さらに、第２，第３スリット１４ｂ，１４ｃは、導電板１２ａを貫通しない（非貫通の）連続線により、導電板１２ａに形成されている。このため、図６中の破線矢印に沿ってリードフレーム４１からの電流を第１半導体チップ２０の裏面の主電極に確実に流すことができる。また、図６の破線矢印に沿って第２半導体チップ２１の裏面から出力される電流をリードフレーム４１に確実に流すことができる。このように、貫通した連続線の第１スリット１４ａにより第１，第２半導体チップ２０，２１を近接させることができる。さらに、非貫通の連続線の第２，第３スリット１４ｂ，１４ｃによりリードフレーム４１に対する第１，第２半導体チップ２０，２１の電流経路が妨げられることなく、低インダクタンスの配線を実現しつつ、はんだ２０ａ，２１ａ，４０ａの広がりを制限できる。これらにより、半導体装置５０の電気的特性を高めつつ、信頼性の低下を防止することができる。
［第３の実施の形態］
第３の実施の形態では、第１チップ領域１２ａ１，１２ａ４及び端子領域１２ａ３の配置位置、形状が第１，第２の実施の形態とは異なる場合について、図７を用いて説明する。図７は、第３の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の平面図である。
図７に示す導電板１２ａでは、第１チップ領域１２ａ１，１２ａ４は、間隔を空けて隣接して設定されている。なお、第１チップ領域１２ａ４にも第１半導体チップ２３がはんだ２３ａを介して設けられる。第１半導体チップ２３は、第１半導体チップ２０と同様のスイッチング素子である。はんだ２３ａは、はんだ２０ａと同様の組成を成している。また、第１チップ領域１２ａ１，１２ａ４の間隙には、第１スリット１４ａが形成されている。第１スリット１４ａの長さは、第１半導体チップ２０，２３の幅に対応している。
端子領域１２ａ３は、導電板１２ａに対して、第１チップ領域１２ａ１，１２ａ４の図７中下方の側部と対向して設定されている。この端子領域１２ａ３にも、リードフレーム４１が接合される。リードフレーム４１は、はんだ４０ａを介して導電板１２ａに接合されている。そして、端子領域１２ａ３に対向する第１チップ領域１２ａ１，１２ａ４（第１半導体チップ２０，２３）の側部に沿って、第２スリット１４ｂ，１４ｄがそれぞれ形成されている。なお、第２スリット１４ｄは、第２スリット１４ｂと同様に、導電板１２ａに対して非貫通で連続的に形成されている。また、第２スリット１４ｂ，１４ｄは、少なくとも、第１チップ領域１２ａ１，１２ａ４の側部が端子領域１２ａ３に重複する間隙にそれぞれ形成されている。第１スリット１４ａは、導電板１２ａを貫通した連続線であり、第２スリット１４ｂ，１４ｄは、導電板１２ａの非貫通の連続線である。
２つの第１チップ領域１２ａ１，１２ａ４は、第１スリット１４ａを挟んで対向している。そして、２つの第１チップ領域１２ａ１，１２ａ４の対向する側端部と垂直な側端部は、それぞれ端子領域１２ａ３に対して第２スリット１４ｂ，１４ｄを挟んで対向している。第２スリット１４ｂ，１４ｄは、連続的に形成されていてもよい。この際、２つの第１半導体チップ２０，２３間の間隔は、それぞれの第１半導体チップ２０，２３とリードフレーム４１との間隔よりも、短くてよい。また、第１スリット１４ａの幅は、第２スリット１４ｂ，１４ｄの幅よりも、狭くてよい。
このような導電板１２ａでも、第１スリット１４ａ及び第２スリット１４ｂ，１４ｄが形成されているため、溶融したはんだ２０ａ，２３ａ，４０ａの広がりを制限できる。このため、種類の異なるはんだ２０ａ，２３ａ，４０ａが混ざり合うことを防止できる。また、第１スリット１４ａは、貫通した連続線により、導電板１２ａに形成されている。このため、第１半導体チップ２０，２３間での位置ずれを防止して、近接して配置することができる。さらに、第２スリット１４ｂ，１４ｄは、導電板１２ａを貫通しない（非貫通の）連続線により、導電板１２ａに形成されている。このため、図７中の破線矢印に沿ってリードフレーム４１からの電流を第１半導体チップ２０，２３の裏面の主電極に確実に流すことができる。このように、貫通した連続線の第１スリット１４ａにより第１半導体チップ２０，２３を近接させることができる。さらに、非貫通の連続線の第２スリット１４ｂ，１４ｄによりリードフレーム４１に対する第１半導体チップ２０，２３の電流経路が妨げられることなく、低インダクタンスの配線を実現しつつ、はんだ２０ａ，２３ａ，４０ａの広がりを制限できる。これらにより、半導体装置５０の電気的特性を高めつつ、信頼性の低下を防止することができる。
［第４の実施の形態］
第４の実施の形態では、第１の実施の形態の導電板１２ａにおいて第２，第３スリット１４ｂ，１４ｃが破線を成して構成されている場合について、図８及び図９を用いて説明する。図８は、第４の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の平面図である。図９は、第４の実施の形態の半導体装置に含まれるセラミック回路基板の導電板の要部の断面図である。なお、図９は、図８の一点鎖線Ｙ－Ｙにおける断面図を表している。
図８に示す導電板１２ａには、図３の導電板１２ａに連続的に形成された第２，第３スリット１４ｂ，１４ｃに代わって、破線状に形成された第２，第３スリット１４ｂ１，１４ｃ１がそれぞれ形成されている。この第２スリット１４ｂ１は、図８に示されるように、導電板１２ａの第１チップ領域１２ａ１と端子領域１２ａ３との間隙を部分的に貫通して破線状に形成されている。このため、第１チップ領域１２ａ１と端子領域１２ａ３とは第２スリット１４ｂ１で完全に分断されていない。第２スリット１４ｂ１は、貫通された部分を含んでいるために、溶融したはんだ２０ａ，３０ａの広がりを制限できる。さらに、第２スリット１４ｂ１の導電板１２ａの貫通されていない部分を通じて、コンタクト部品３０からの電流を図８中の破線矢印に沿って第１半導体チップ２０の裏面の主電極に流すことができる。また、第３スリット１４ｃ１も、第２スリット１４ｂ１と同様に、導電板１２ａの第２チップ領域１２ａ２と端子領域１２ａ３との間隙を部分的に貫通して破線状に形成されている。このため、第２チップ領域１２ａ２と端子領域１２ａ３とは第３スリット１４ｃ１で完全に分断されていない。第３スリット１４ｃ１もまた、貫通された部分を含んでいるために、溶融したはんだ２１ａ，３０ａの広がりを制限できる。さらに、第３スリット１４ｃ１の導電板１２ａの貫通されていない部分を通じて、第２半導体チップ２１の裏面からの電流を図８中の破線矢印に沿ってコンタクト部品３０に流すことができる。
このような導電板１２ａでも、第１，第２，第３スリット１４ａ，１４ｂ１，１４ｃ１が形成されているため、溶融したはんだ２０ａ，２１ａ，３０ａの広がりを制限できる。このため、種類の異なるはんだ２０ａ，２１ａ，３０ａが混ざり合うことを防止できる。また、第１スリット１４ａは、貫通した連続線により、導電板１２ａに形成されている。このため、第１，第２半導体チップ２０，２１間での位置ずれを防止して、近接して配置することができる。さらに、第２，第３スリット１４ｂ１，１４ｃ１は、部分的に貫通して破線状に、導電板１２ａに形成されている。このため、図８中の破線矢印に沿ってコンタクト部品３０からの電流を第１半導体チップ２０の裏面の主電極に確実に流すことができる。また、図８の破線矢印に沿って第２半導体チップ２１の裏面から出力される電流をコンタクト部品３０に確実に流すことができる。このように、貫通した連続線の第１スリット１４ａにより第１，第２半導体チップ２０，２１を近接させることができる。さらに、部分的に貫通した破線状の第２，第３スリット１４ｂ１，１４ｃ１によりコンタクト部品３０に対する第１，第２半導体チップ２０，２１の電流経路が妨げられることなく、低インダクタンスの配線を実現しつつ、はんだ２０ａ，２１ａ，３０ａの広がりを制限できる。これらにより、半導体装置５０の電気的特性を高めつつ、信頼性の低下を防止することができる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応するすべての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
１０ セラミック回路基板
１１ 絶縁板
１２，１２ａ 導電板
１２ａ１，１２ａ４ 第１チップ領域
１２ａ２ 第２チップ領域
１２ａ３ 端子領域
１３ 金属板
１４ａ 第１スリット
１４ｂ，１４ｂ１，１４ｄ 第２スリット
１４ｃ，１４ｃ１ 第３スリット
１５ ボンディングワイヤ
２０，２３ 第１半導体チップ
２１ 第２半導体チップ
２０ａ，２１ａ，２３ａ，３０ａ，４０ａ はんだ
２４ 電子部品
３０ コンタクト部品
４０ 外部接続ピン
４１ リードフレーム
４５ 封止部材
５０ 半導体装置

Claims (14)

  1. 絶縁板と前記絶縁板のおもて面に設けられた導電板とを含む基板と、
    前記導電板のおもて面の第１チップ領域に設けられた第１半導体チップと、
    前記導電板のおもて面の第２チップ領域に設けられた第２半導体チップと、
    前記導電板のおもて面の端子領域に設けられた配線端子と、
    を有し、
    前記導電板は、前記第１チップ領域と前記第２チップ領域との間隙に形成された第１スリットと、前記第１チップ領域と前記端子領域との間隙に形成された第２スリットと、前記第２チップ領域と前記端子領域との間隙に形成された第３スリットとを備え、
    前記第１スリットは、前記導電板を貫通した連続線であり、前記第２スリット及び前記第３スリットは、前記導電板の非貫通の連続線、または、前記導電板を部分的に貫通した破線である半導体装置。
  2. 前記第２スリット及び前記第３スリットの深さは、前記導電板の厚さ未満である、
    請求項１に記載の半導体装置。
  3. 前記第２スリットは、前記導電板の前記第１半導体チップの前記端子領域側の側部に沿って形成されている、
    請求項１に記載の半導体装置。
  4. 前記第３スリットは、前記導電板の前記第２半導体チップの前記端子領域側の側部に沿って形成されている、
    請求項１に記載の半導体装置。
  5. 前記第２チップ領域は、前記第１チップ領域に対して前記第１スリットを挟んで対向する第１側端部と、前記第１側端部と垂直な第２側端部とを有し、
    前記第２側端部は前記端子領域に対して前記第３スリットを挟んで対向している、
    請求項１に記載の半導体装置。
  6. 前記第１チップ領域は、前記第２チップ領域に対向する第３側端部を有し、
    前記第３側端部は前記端子領域に対して前記第２スリットを挟んで対向している、
    請求項５に記載の半導体装置。
  7. 前記第１チップ領域は、前記第２チップ領域に対向する第３側端部と前記第３側端部に垂直な第４側端部とを有し、
    前記第４側端部は前記端子領域に対して前記第２スリットを挟んで対向している、
    請求項５に記載の半導体装置。
  8. 前記第２スリットは、前記第１半導体チップの前記端子領域側の側部と略等しい長さで形成されている、
    請求項３に記載の半導体装置。
  9. 前記第３スリットは、前記第２半導体チップの前記端子領域側の側部と略等しい長さで形成されている、
    請求項４に記載の半導体装置。
  10. 前記第１半導体チップ及び前記第２半導体チップは前記導電板に第１接合材により固着され、
    前記配線端子は前記導電板に前記第１接合材と異なる組成の第２接合材により固着されている、
    請求項１に記載の半導体装置。
  11. 前記第１接合材は、錫及びアンチモンを主成分とする合金からなるはんだであり、
    前記第２接合材は、錫及び銀を主成分とする合金からなるはんだである、
    請求項１０に記載の半導体装置。
  12. 前記第１半導体チップ及び前記第２半導体チップは前記導電板に第１接合材により固着され、
    前記配線端子は前記導電板に第２接合材により固着され、
    前記第１接合材の厚さは前記第２接合材の厚さより薄い、
    請求項１に記載の半導体装置。
  13. 前記第１スリットの幅は、前記第１接合材の高さと略等しい、
    請求項１０乃至１２のいずれかに記載の半導体装置。
  14. 前記第１半導体チップは、スイッチング素子であり、
    前記第２半導体チップは、ダイオード素子である、
    請求項１乃至１３のいずれかに記載の半導体装置。
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