WO2020255702A1 - 集積回路、電源回路 - Google Patents

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敬人 菅原
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富士電機株式会社
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Definitions

  • the present invention relates to integrated circuits and power supply circuits.
  • a general power factor improving circuit is provided with an overcurrent protection circuit that turns off the transistor and protects the transistor from overcurrent when the inductor current exceeds a predetermined value indicating overcurrent (for example, Patent Document 1). ).
  • the inductor current is smaller than a predetermined value indicating an overcurrent, but may be large enough to generate a surge voltage in the transistor. Since such a surge voltage cannot be prevented by the overcurrent protection circuit, the characteristics of the transistor may be deteriorated.
  • the present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to provide an integrated circuit capable of appropriately protecting a transistor that controls an inductor current.
  • the first aspect of the present invention for solving the above-mentioned problems is based on an inductor current flowing through an inductor to which a rectified voltage is applied from a rectifying circuit that rectifies an AC voltage, and an output voltage generated from the AC voltage.
  • An integrated circuit that switches the transistor that controls the inductor current, and has a sample hold circuit that samples and holds a voltage corresponding to the rectified voltage at a predetermined timing, and a voltage held by the sample hold circuit.
  • a second aspect of the present invention is a power supply circuit that generates an output voltage from a predetermined AC voltage, the rectifying circuit that rectifies the predetermined AC voltage, and an inductor to which the rectifying voltage from the rectifying circuit is applied.
  • the integrated circuit includes an integrated circuit that drives a transistor that controls the inductor current based on the inductor current flowing through the inductor and the output voltage, and the integrated circuit has a voltage corresponding to the rectified voltage at a predetermined timing.
  • a sample hold circuit that samples and holds the sample, an output circuit that outputs a limit voltage indicating a limit value for limiting the inductor current based on the voltage held in the sample hold circuit, and an output circuit according to the inductor current.
  • a first signal output circuit that outputs a first signal that turns off the transistor when the current value of the inductor current becomes larger than the limit value based on the voltage and the limit voltage is provided.
  • FIG. 1 is a diagram showing a configuration of an AC-DC converter 10 according to an embodiment of the present invention.
  • the AC-DC converter 10 is a step-up chopper type power supply circuit that generates a target level output voltage Vout from an AC voltage Vac of a commercial power supply.
  • the load 11 is, for example, a DC-DC converter or an electronic device that operates at a DC voltage.
  • the AC-DC converter 10 includes a full-wave rectifier circuit 20, capacitors 21, 24, 34A, 34B, a transformer 22, a diode 23, a power factor improving IC 25, an NMOS transistor 26, and resistors 30 to 33.
  • the full-wave rectifier circuit 20 applies a rectified voltage Vrec, which is a full-wave rectified version of the predetermined AC voltage Vac to be applied, to the capacitor 21 and the main coil L1 of the transformer 22.
  • Vrec a rectified voltage
  • the AC voltage Vac is, for example, a voltage of 100 to 240 V and a frequency of 50 to 60 Hz.
  • the capacitor 21 is an element for smoothing the rectified voltage Vrec
  • the transformer 22 has a main coil L1 and an auxiliary coil L2 magnetically coupled to the main coil L1.
  • the auxiliary coil L2 is wound so that the voltage generated in the auxiliary coil L2 has the opposite polarity to the voltage generated in the main coil L1. Then, the voltage Vzcd generated by the auxiliary coil L2 is applied to the terminal ZCD.
  • the main coil L1 corresponds to the "inductor”, and the current flowing through the main coil L1 is the “inductor current IL”.
  • the rectified voltage Vrec is directly applied to the main coil L1, but may be applied to the main coil L1 by unraveling an element such as a resistor (not shown).
  • the main coil L1 constitutes a step-up chopper circuit together with the diode 23, the capacitor 24, and the NMOS transistor 26. Therefore, the charging voltage of the capacitor 24 becomes the DC output voltage Vout.
  • the output voltage Vout is, for example, 400V.
  • the power factor improving IC 25 is an integrated circuit that controls the switching of the NMOS transistor 26 so that the level of the output voltage Vout becomes the target level (for example, 400V) while improving the power factor of the AC-DC converter 10. Specifically, the power factor improving IC 25 drives the NMOS transistor 26 based on the inductor current IL flowing through the main coil L1 and the output voltage Vout.
  • the power factor improving IC 25 is provided with terminals CS, FB, ZCD, COMP, and OUT.
  • the power factor improving IC 25 is provided with terminals other than the above-mentioned five terminals CS, FB, ZCD, COMP, and OUT, but they are omitted here for convenience.
  • the NMOS transistor 26 is a transistor for controlling the power to the load 11 of the AC-DC converter 10.
  • the NMOS transistor 26 is a MOS (Metal Oxide Semiconductor) transistor, but the present invention is not limited to this.
  • the NMOS transistor 26 may be, for example, a bipolar transistor as long as it can control power.
  • the gate electrode of the NMOS transistor 26 is connected so as to be driven by a signal from the terminal OUT.
  • the resistors 30 and 31 form a voltage divider circuit that divides the output voltage Vout, and generates a feedback voltage Vfb used when switching the NMOS transistor 26.
  • the feedback voltage Vfb generated at the node to which the resistors 30 and 31 are connected is applied to the terminal FB.
  • the resistor 32 is a resistor for detecting the inductor current IL, one end of which is connected to the source electrode of the NMOS transistor 26 and the other end of which is connected to the terminal CS.
  • the voltage input to the terminal CS according to the inductor current IL is defined as the voltage Vcs.
  • the voltage Vcs is, for example, a voltage applied to the terminal CS from an inverting amplifier circuit (not shown) that inverting and amplifies the voltage generated in the resistor 32 with the source electrode of the grounded NMOS transistor 26 as a reference (0V).
  • the voltage Vcs applied to the terminal CS increases as the inductor current IL increases.
  • positive / negative reversal may be performed inside the power factor improving IC 25.
  • the voltage Vcs of the terminal CS may be level-shifted to a positive voltage by inserting a voltage dividing resistor (not shown) between the power supply inside the power factor improving IC 25 and the terminal CS.
  • the voltage Vcs of this embodiment is represented by, for example, the equation (1).
  • Vcs A ⁇ IL ... (1)
  • a of the formula (1) is a predetermined coefficient, and is a predetermined value determined based on the resistance value and the amplification factor of the resistor 32.
  • the resistors 33 and the capacitors 34A and 34B are feedback-controlled power factor improving IC25 elements for phase compensation, although details will be described later.
  • a resistor 33 and a capacitor 34A are provided in series between the terminal COMP and the ground, and a capacitor 34B is provided in parallel with these.
  • FIG. 2 is a diagram showing an example of the configuration of the power factor improving IC 25.
  • the power factor improving IC 25 includes a drive signal generation circuit 50, a drive circuit 51, and a comparator 52.
  • terminals are drawn at positions different from those in FIG. 1 for convenience, but the wiring, elements, and the like connected to the respective terminals are the same in FIGS. 1 and 2.
  • the drive signal generation circuit 50 is a circuit that generates a drive signal Vq1 that turns on and off the NMOS transistor 26 based on the voltage Vcs corresponding to the inductor current IL and the feedback voltage Vfb.
  • the drive signal generation circuit 50 includes a zero current detection circuit 70, a delay circuit 71, a pulse circuit 72, a turn-on timer circuit 73, an OR circuit 74, 78, 80, an error amplifier circuit 75, an oscillation circuit 76, a comparator 77, and a surge prevention circuit 79. , And the SR flip-flop 81.
  • the zero current detection circuit 70 has a “current value Ia” indicating that the current value of the inductor current IL is almost zero based on the voltage Vzcd of the terminal ZCD (hereinafter, for convenience, “near zero” is simply referred to as zero). It is a circuit that detects the existence. When the zero current detection circuit 70 of the present embodiment detects that the current value of the inductor current IL is "zero", which is "current value Ia", it detects a high level (hereinafter, "H" level) signal. Output Vz. Further, the zero current detection circuit 70 includes a comparator (not shown) that compares a predetermined voltage of the auxiliary coil L2 when the inductor current IL becomes the “current value Ia” with the voltage Vzcd.
  • the delay circuit 71 delays the output by a predetermined time.
  • the pulse circuit 72 When the "H" level signal Vz is output from the delay circuit 71, the pulse circuit 72 outputs the H level pulse signal Vp1.
  • the turn-on timer circuit 73 outputs the pulse signal Vp2 for turning on the NMOS transistor 26 when the power factor improving IC 25 is started or when the AC voltage Vac is cut off and the pulse signal Vp1 is not output. Specifically, when the pulse signal Vp1 is not output for a predetermined period, the “H” level pulse signal Vp2 is output at predetermined intervals.
  • the OR circuit 74 calculates and outputs the logical sum of the pulse signals Vp1 and Vp2. Therefore, in the present embodiment, the pulse signal Vp1 or the pulse signal Vp2 is output as the signal Vp3 from the OR circuit 74.
  • the error amplification circuit 75 is a circuit that amplifies the error between the feedback voltage Vfb applied to the terminal FB and the predetermined reference voltage Vref0.
  • the reference voltage Vref0 is a voltage determined according to the output voltage Vout of the target level.
  • a resistor 33 for phase compensation and capacitors 34A and 34B are connected between the output of the error amplifier circuit 75 and the ground via the terminal COMP.
  • the voltage of the node to which the output of the error amplifier circuit 75 and the terminal COMP are connected is defined as the voltage Ve.
  • the oscillation circuit 76 outputs a lamp wave Vr whose amplitude gradually increases each time the “H” level signal Vp3 from the OR circuit 74 is input.
  • the comparator 77 compares the magnitude of the voltage Ve and the lamp wave Vr, and outputs the signal Vc1 as the comparison result.
  • the voltage Ve is applied to the inverting input terminal of the comparator 77
  • the lamp wave Vr is applied to the non-inverting input terminal of the comparator 77. Therefore, when the level of the lamp wave Vr is lower than the level of the voltage Ve, the signal Vc1 becomes a low level (hereinafter, referred to as “L” level), and when the level of the lamp wave Vr becomes higher than the level of the voltage Ve, the signal Vc1 becomes. Is at the "H" level.
  • the OR circuit 78 calculates and outputs the logical sum of the signal Vc1 and the “H” level signal Voc (described later) indicating that an overcurrent has occurred. Therefore, when the signal Vc1 or the signal Voc reaches the “H” level, the OR circuit 78 outputs the “H” level signal Vp4.
  • the surge prevention circuit 79 is a circuit for suppressing the generation of a surge voltage in the NMOS transistor 26 due to an increase in the inductor current IL when the AC voltage Vac rises sharply, for example.
  • the surge prevention circuit 79 outputs an “H” level signal Vp5 in order to turn off the NMOS transistor 26. ..
  • the details of the surge prevention circuit 79 will be described later.
  • the OR circuit 80 calculates and outputs the logical sum of the signal Vp4 from the OR circuit 78 and the signal Vp5 from the surge prevention circuit 79. Therefore, when the signal Vp4 or the signal Vp5 reaches the "H” level, the signal Vp6 also becomes the "H” level.
  • the signal Vp3 is input to the S input of the SR flip-flop 81, and the signal Vp6 is input to the R input. Therefore, the drive signal Vq1 which is the Q output of the SR flip-flop 81 becomes the “H” level when the signal Vp3 reaches the “H” level. On the other hand, when the signal Vp6 reaches the "H” level, the drive signal Vq1 becomes the "L” level.
  • the drive circuit 51 is a buffer circuit that drives the NMOS transistor 26 based on the drive signal Vq1. Specifically, the drive circuit 51 drives an NMOS transistor 26 having a large gate capacitance or the like with a signal Vdr having the same logic level as the input signal. Further, the drive circuit 51 turns on the NMOS transistor 26 based on the "H" level drive signal Vq1 and turns off the NMOS transistor 26 based on the "L" level drive signal Vq1.
  • the comparator 52 is an overcurrent protection circuit for preventing the inductor current IL from becoming an overcurrent state by comparing the voltage Vcs with the reference voltage Vref1.
  • the “overcurrent” means a state in which the inductor current IL becomes a “current value Ib” (for example, a current value of 90% of the current value allowed for the main coil L1 and the NMOS transistor 26).
  • the level of the voltage Vref1 is determined so that the voltage Vcs becomes larger than the reference voltage Vref1 when the inductor current IL exceeds the “current value Ib”.
  • the comparator 52 changes the voltage Voc to the “H” level when the inductor current IL is in an overcurrent state and the voltage Vcs becomes larger than the reference voltage Vref1.
  • the drive signal Vq1 becomes the “L” level, so that the NMOS transistor 26 is turned off.
  • the comparator 52 corresponds to the "second signal output circuit”
  • the "H" level voltage Voc corresponds to the "second signal”.
  • FIG. 3 is a diagram showing an example of the surge prevention circuit 79.
  • the surge prevention circuit 79 samples the voltage Vcs corresponding to the inductor current IL each time the NMOS transistor 26 is turned off, and sets a “limit value Lim” that limits the inductor current IL in the next sampling cycle based on the sampling result. Set. Then, when the inductor current IL becomes larger than the limit value Lim, the surge prevention circuit 79 outputs an “H” level signal Vp5 in order to turn off the NMOS transistor 26.
  • Vcs A ⁇ IL ... (1) Therefore, although the details will be described later, in the surge prevention circuit 79, the inductor current IL is limited according to the comparison result between the voltage Vcs corresponding to the inductor current IL and the “limit voltage Vlimit” indicating the “limit value Lim”. Detects whether or not the value Lim is exceeded.
  • the surge prevention circuit 79 includes an edge detection circuit 100, a sampling prevention circuit 101, a sample hold circuit 102, an amplifier circuit 103, a selection circuit 104, and a comparator 105.
  • Edge detection circuit 100 outputs a pulse signal Vs1 for sampling the voltage Vcs corresponding to the inductor current IL at the timing when the NMOS transistor 26 is turned off. Specifically, the edge detection circuit 100 detects the falling edge of the drive signal Vq1 and outputs the “H” level pulse signal Vs1.
  • the sampling blocking circuit 101 is a circuit that prevents the sample hold circuit 102 (described later) from sampling the voltage Vcs when the inductor current IL becomes larger than the limit value Lim, that is, when the voltage Vcs becomes larger than the limit voltage Vlimit. ..
  • a limit value Lim of, for example, 1.1 times the inductor current IL acquired by sampling is set every time the NMOS transistor 26 is turned off.
  • the sampling blocking circuit 101 includes a D flip-flop 120, an inverter 121, and an AND circuit 122.
  • a signal Vp5 which is a comparison result of the comparator 105 (described later) for determining whether or not the inductor current IL is larger than the limit value Lim, is input to the D input of the D flip-flop 120.
  • the comparator 105 outputs an “H” level signal Vp5 when the inductor current IL is larger than the limit value Lim, and outputs an “L” level signal Vp5 when the inductor current IL is smaller than the limit value Lim.
  • the inductor current IL is smaller than the limit value Lim at the timing when the pulse signal Vs1 is input to the CK input of the D flip-flop, the Q output of the D flip-flop 120 becomes the "L" level.
  • the output of the inverter 121 becomes the "H” level, so that the AND circuit 122 passes the pulse signal Vs1 of the "H” level. Therefore, when the inductor current IL is smaller than the limit value Lim, the pulse signal Vs2 for sampling the voltage Vcs is output to the sample hold circuit 102.
  • the inductor current IL is larger than the limit value Lim at the timing when the pulse signal Vs1 is input to the CK input of the D flip-flop, the Q output of the D flip-flop 120 becomes the "H" level.
  • the output of the inverter 121 becomes the "L" level, so that the "L" level signal Vs2 is always output from the AND circuit 122. Therefore, when the inductor current IL is larger than the limit value Lim, the pulse signal Vs2 for sampling the voltage Vcs is not output to the sample hold circuit 102.
  • Sample Hold Circuit 102 samples and holds the inductor current IL when the NMOS transistor 26 is turned off. Specifically, the sample hold circuit 102 samples and holds the voltage Vcs when the “H” level pulse signal Vs2 for executing sampling is input.
  • the sample hold circuit 102 includes an NMOS transistor 130 and a capacitor 131. Since the NMOS transistor 130 is turned on only during the period when the “H” level pulse signal Vs2 is input, the voltage Vcs during this period is held as the voltage Vs3 of the capacitor 131.
  • the amplifier circuit 103 is a circuit that generates a voltage Vd1 for setting a limit voltage Vlimit based on the sampled voltage Vcs. Specifically, in the amplifier circuit 103, the operational amplifier 140 amplifies and outputs the voltage Vs3 of the capacitor 131 at a magnification corresponding to the resistance ratio of the resistors 141 and 142.
  • the voltage Vd1 output from the amplifier circuit 103 is represented by the equation (2).
  • Vd1 (1+ (R2 / R1)) x Vs3 ... (2)
  • the resistance value of the resistor 141 is set to "R2”
  • the resistance value of the resistor 142 is set to "R1”.
  • the voltage Vs3 is a voltage Vcs corresponding to the inductor current IL.
  • the limit value Lim can be set to a predetermined multiple X (for example, 1.1 times) of the sampled inductor current IL. it can.
  • the amplifier circuit 103 corresponds to the "voltage generation circuit”
  • the voltage Vd1 corresponds to the "first voltage”.
  • Selection circuit 104 compares the voltage Vd1 generated by the amplifier circuit 103 with the voltage Vref2 indicating the level of the voltage Vcs when the inductor current IL becomes a predetermined “current value Ic”, and the limit value Lim is large. This is a circuit that outputs the voltage as the limit voltage voltage.
  • the phase angle of the AC voltage Vac is in the range of 0 ° ⁇ 30 ° and the amplitude of the AC voltage Vac is small, the level of the rectified voltage Vrec also becomes low.
  • the limit value Lim is set based on the inductor current IL sampled in such a range, the inductor current IL may be limited even though the possibility of a surge voltage is low. is there.
  • the selection circuit 104 sets the predetermined value Ic as the limit value Lim when the inductor current IL with respect to the voltage Vd1 is smaller than the predetermined value Ic, and sets the value based on the voltage Vd1 when the inductor current IL with respect to the voltage Vd1 becomes larger than the predetermined value Ic.
  • the limit value is Lim.
  • the "current value Ic" is, for example, a value that is 30% of the inductor current IL when the phase angle is 90 °.
  • the selection circuit 104 includes a comparator 150, NMOS transistors 151 and 153, and an inverter 152.
  • the comparator 150 compares the voltage Vd1 indicating a predetermined multiple X (for example, 1.1 times) of the sampled inductor current IL with the voltage Vref2 indicating a “current value Ic”.
  • the comparator 150 outputs an "H" level signal.
  • the comparator 151 is turned on and the comparator 153 is turned off, so that the voltage Vref2 is output to the comparator 105 as the limit voltage Vlimit.
  • the comparator 150 when the voltage Vd1 is larger than the voltage Vref2, the comparator 150 outputs an "L" level signal. As a result, the comparator 151 is turned off and the comparator 153 is turned on, so that the voltage Vd1 is output to the comparator 105 as the limit voltage Vlimit.
  • the voltage Vref2 corresponds to the "second voltage".
  • Comparator 105 The comparator 105 outputs an “H” level signal Vp5 when the voltage Vcs corresponding to the inductor current IL is larger than the limit voltage Vlimit indicating the limit value Lim, and “L” when the voltage Vcs is smaller than the limit voltage Vlimit. "The level signal Vp5 is output.
  • the amplifier circuit 103 and the selection circuit 104 correspond to the "output circuit"
  • the comparator 105 corresponds to the "first signal output circuit”
  • the "H" level signal Vp5 corresponds to the "first signal”. To do.
  • the zero current detection circuit 70 detects that the current value of the inductor current IL is “zero” and “H”.
  • the level signal Vz is output.
  • the pulse circuit 72 outputs the pulse signal Vp1.
  • the “H” level pulse signal Vp3 is output from the OR circuit 74.
  • the SR flip-flop 81 outputs the drive signal Vq1 at the "H” level, so that the signal Vdr also becomes the "H” level.
  • the NMOS transistor 26 is turned on and the inductor current IL is increased.
  • the amplitude of the lamp wave Vr from the oscillation circuit 76 increases. Then, at time t2, when the amplitude level of the lamp wave Vr becomes higher than the level of the voltage Ve, the comparator 77 changes the signal Vc1 to the “H” level. As a result, the SR flip-flop 81 is reset and the signal Vdr becomes "L" level.
  • the AC-DC converter 10 when the AC-DC converter 10 generates an output voltage Vout of a target level from a predetermined AC voltage Vac and supplies power to a constant load, the feedback voltage Vfb becomes constant.
  • the voltage Ve output from the error amplifier circuit 75 is also constant, so that the period during which the NMOS transistor 26 is turned on (for example, the period from time t1 to t2) is also constant.
  • the current value of the inductor current IL when the level of the rectified voltage Vrec that rectifies the AC voltage Vac becomes high when the NMOS transistor 26 is turned on, the current value of the inductor current IL also becomes large. As a result, as shown in FIG. 5, the waveform of the peak of the inductor current IL becomes similar to the waveform of the voltage Vrec, and the power factor is improved.
  • the edge detection circuit 100 of the surge prevention circuit 79 receives an “H” level pulse signal for sampling the voltage Vcs. Outputs Vs1.
  • the sampling blocking circuit 101 outputs the pulse signal Vs1 as the pulse signal Vs2 to the sample hold circuit 102 without blocking the sampling of the inductor current IL.
  • the sample hold circuit 102 holds the voltage Vcs indicating the inductor current IL at time t10 as the voltage Vs3. However, since the voltage Vd1 of the voltage Vs3 "predetermined times X" at this time t10 is lower than the voltage Vref2, the "voltage Vref2" is output as the limit voltage Vlimit.
  • the sample hold circuit 102 holds the voltage Vcs indicating the inductor current IL at time t12 as the voltage Vs3.
  • the limit value Lim that limits the inductor current IL increases stepwise as the inductor current IL increases.
  • the level of the rectified voltage Vrec also increases. Then, when the inductor current IL increases and becomes larger than the limit value Lim, the comparator 105 outputs the “H” level signal Vp5. As a result, the SR flip-flop 81 of FIG. 2 changes the drive signal Vq1 which is the Q output to the “L” level at time t14, so that the NMOS transistor 26 is turned off.
  • the sampling blocking circuit 101 prevents the sample hold circuit 102 from sampling the voltage Vcs. As a result, the limit value Lim retains the value at time t14.
  • the lamp wave Vr becomes higher than the voltage Ve
  • the drive signal Vq1 becomes the “L” level
  • the NMOS transistor 26 is turned off.
  • the signal Vp5 of the comparator 105 is output at the “L” level. Therefore, the Q output of the D flip-flop 120 changes to the "L” level.
  • the sample hold circuit 102 samples the voltage Vcs and updates the limit voltage Vlimit every time the NMOS transistor 26 is turned off. At time t19, the voltage Vd1 continues to be output as the limit voltage Vlimit until the voltage Vd1 becomes lower than the voltage Vref2.
  • the voltage Vref2 is output as the limit voltage Vlimit.
  • the limit value Lim does not become too low even in a region where the phase angle is close to 0 ° and the inductor current IL becomes small.
  • the surge prevention circuit 79 can be operated stably even in a region where the inductor current IL is small.
  • FIG. 8 is a diagram showing an example of the AC-DC converter 15.
  • the AC-DC converter 15 includes a full-wave rectifier circuit 20, capacitors 21, 24, 34A, 34B, a transformer 22, a diode 23, a power factor improving IC 310, an NMOS transistor 26, and resistors 30 to 33, 300, 301. Be done.
  • the AC-DC converter 15 and the AC-DC converter 10 of FIG. 1 have the same blocks with the same reference numerals. Therefore, here, the resistors 300 and 301 and the power factor improving IC 310 will be described.
  • the resistors 300 and 301 are voltage dividing circuits that divide the rectified voltage Vrec in order to generate a voltage similar to the rectified voltage Vrec.
  • the voltage divided by the resistors 300 and 301 is defined as the voltage Vin.
  • the power factor improving IC 310 is an integrated circuit that switches the NMOS transistor 26, and has a terminal IN to which a voltage Vin is applied in addition to the five terminals of the power factor improving IC 25.
  • FIG. 9 is a diagram showing an example of the power factor improving IC 310.
  • the power factor improvement IC 310 uses a drive signal generation circuit 53 instead of the drive signal generation circuit 50 of the power factor improvement IC 25 of FIG. Then, in the drive signal generation circuit 53, the surge prevention circuit 400 is used instead of the surge prevention circuit 79. Therefore, the surge prevention circuit 400 will be described here.
  • Surge protection circuit 400 In the surge prevention circuit 400, the sample hold circuit 500 is used instead of the sample hold circuit 102 of the surge prevention circuit 79, and the amplifier circuit 510 is used instead of the amplifier circuit 103.
  • the sample hold circuit 500 is a circuit that samples the voltage Vin based on the signal Vs2, and includes an NMOS transistor 501 and a capacitor 502.
  • the amplifier circuit 510 is a circuit that generates a voltage Vd1 indicating a limit value Lim based on the voltage Vin held by the sample hold circuit 500, and includes an operational amplifier 520 and resistors 521 and 522.
  • the inductor current IL and the voltage Vin corresponding to the rectified voltage Vrec are similar figures.
  • Ton is the on-time of the NMOS transistor 26
  • L is the inductance value of the main coil L1.
  • the amplifier circuit 510 can generate a voltage Vd1 indicating a limit value Lim based on the voltage Vin. As a result, even when the surge prevention circuit 400 is used, the surge voltage generated in the NMOS transistor 26 can be prevented.
  • the surge voltage can be prevented even by using the power factor improving IC 310 that samples the voltage Vin obtained by dividing the rectified voltage Vrec.
  • the power factor improving IC 25 it is not necessary to divide the rectifying resistor Vrec by the resistors 300 and 301. Therefore, the power factor improving IC 25 can further reduce the power consumption.
  • the sample hold circuit 102 samples the voltage Vcs corresponding to the inductor current IL at the timing when the NMOS transistor 26 is turned off, for example. That is, the sample hold circuit 102 acquires the voltage Vcs indicating the peak value (that is, the maximum value) of the inductor current IL. In the present embodiment, since the limit value Lim is generated based on the peak value of the inductor current IL, the surge voltage can be appropriately prevented.
  • the sampling blocking circuit 101 prevents the sample hold circuit 102 from sampling the voltage Vcs.
  • the limit value Lim is maintained, and a large inductor current IL that exceeds the limit value Lim does not flow. Therefore, the NMOS transistor 26 is properly protected.
  • the inductor current IL becomes very small when the phase angle is around 0 °. Therefore, if the limit value Lim is generated based on the voltage Vcs corresponding to the inductor current IL, even in a state where no surge voltage is generated. , The inductor current IL may be limited. However, in the present embodiment, the limit value Lim is not smaller than the predetermined “current value Ic”. Therefore, for example, the surge prevention circuit 79 can appropriately suppress the generation of the surge voltage regardless of the range of the phase angle of the AC voltage Vac.
  • the limit value Lim is generated based on the sampled voltage Vcs, the limit value Lim also increases as the sampled voltage Vcs increases.
  • the limit value Lim can be adjusted based on the resistance ratio of the resistors 141 and 142. Therefore, an appropriate limit value Lim can be set according to the inductance value of the main coil L1, the period of the drive signal Vq1, the on-time of the NMOS transistor 26, and the like.
  • the power factor improving IC 25 includes a comparator 52 that turns off the NMOS transistor 26 when the inductor current IL becomes an overcurrent. Therefore, it is possible to prevent the NMOS transistor 26 from being destroyed by an overcurrent.

Abstract

交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、を備える。

Description

集積回路、電源回路
　本発明は、集積回路及び電源回路に関する。
　一般的な力率改善回路には、インダクタ電流が過電流を示す所定値を超えた際に、トランジスタをオフし、トランジスタを過電流から保護する過電流保護回路が設けられる（例えば、特許文献１）。
特開２００９－１１１４７号公報
　ところで、力率改善回路に入力される交流電圧が急激に大きくなると、それに伴いインダクタ電流も増加する。この際、インダクタ電流は、過電流を示す所定値より小さいが、サージ電圧をトランジスタに発生させる程度に大きくなることがある。このようなサージ電圧は、過電流保護回路で防ぐことができないため、トランジスタの特性を劣化させることがある。
　本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、インダクタ電流を制御するトランジスタを適切に保護することができる集積回路を提供することにある。
　前述した課題を解決する本発明の第１の態様は、交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、を備える。
　本発明の第２の態様は、所定の交流電圧から出力電圧を生成する電源回路であって、前記所定の交流電圧を整流する整流回路と、前記整流回路からの整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、を含み、前記集積回路は、所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、を備える。
　本発明によれば、インダクタ電流を制御するトランジスタを適切に保護することができる集積回路を提供することができる。
ＡＣ－ＤＣコンバータ１０の一例を示す図である。 力率改善ＩＣ２５の一例を示す図である。 サージ防止回路７９の一例を示す図である。 力率改善ＩＣ２５の動作を説明するための図である。 ＡＣ－ＤＣコンバータ１０の動作を説明するための図である。 交流電圧Ｖａｃが急変した際のＡＣ－ＤＣコンバータ１０の主要な波形を示す図である。 交流電圧Ｖａｃが急変した際のＡＣ－ＤＣコンバータ１０の主要な波形を示す図である。 ＡＣ－ＤＣコンバータ１５の一例を示す図である。 力率改善ＩＣ３１０の一例を示す図である。 サージ防止回路４００の一例を示す図である。
　関連出願の相互参照
　この出願は、２０１９年６月２１日に出願された日本特許出願、特願２０１９－１１５１０４に基づく優先権を主張し、その内容を援用する。
　本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
　図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。
　負荷１１は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
　ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２４，３４Ａ，３４Ｂ、トランス２２、ダイオード２３、力率改善ＩＣ２５、ＮＭＯＳトランジスタ２６、及び抵抗３０～３３を含んで構成される。
　全波整流回路２０は、印加される所定の交流電圧Ｖａｃを全波整流した整流電圧Ｖｒｅｃを、コンデンサ２１と、トランス２２の主コイルＬ１とに印加する。ここで、交流電圧Ｖａｃは、例えば、１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。
　コンデンサ２１は、整流電圧Ｖｒｅｃを平滑化する素子であり、トランス２２は、主コイルＬ１と、主コイルＬ１に磁気的に結合された補助コイルＬ２とを有する。ここで、本実施形態では、補助コイルＬ２に生じる電圧が、主コイルＬ１に生じる電圧とは極性が逆になるよう、補助コイルＬ２は巻かれている。そして、端子ＺＣＤには、補助コイルＬ２で発生する電圧Ｖｚｃｄが印加される。
　主コイルＬ１は、「インダクタ」に相当し、主コイルＬ１に流れる電流は、「インダクタ電流ＩＬ」である。なお、整流電圧Ｖｒｅｃは、主コイルＬ１に直接印加されているが、例えば、抵抗（不図示）等の素子を解して主コイルＬ１に印加されても良い。
　また、主コイルＬ１は、ダイオード２３、コンデンサ２４、及びＮＭＯＳトランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２４の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。
　力率改善ＩＣ２５は、ＡＣ－ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、主コイルＬ１に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６を駆動する。
　力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＣＳ，ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴが設けられている。なお、力率改善ＩＣ２５には、上述した５つの端子ＣＳ，ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴ以外にも端子が設けられているが、ここでは便宜上省略されている。
　ＮＭＯＳトランジスタ２６は、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２６は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２６は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタであっても良い。また、ＮＭＯＳトランジスタ２６のゲート電極は、端子ＯＵＴからの信号により駆動されるように接続されている。
　抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
　抵抗３２は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。なお、本実施形態では、端子ＣＳに入力される、インダクタ電流ＩＬに応じた電圧を電圧Ｖｃｓとする。
　電圧Ｖｃｓは、例えば、接地されたＮＭＯＳトランジスタ２６のソース電極を基準（０Ｖ）として、抵抗３２に発生する電圧を反転増幅する反転増幅回路（不図示）から端子ＣＳに印加される電圧である。この場合には、インダクタ電流ＩＬの増加に応じて、端子ＣＳに印加される電圧Ｖｃｓが大きくなる。また、このような正負の反転は、力率改善ＩＣ２５の内部で実施してもよい。例えば、力率改善ＩＣ２５の内部の電源と端子ＣＳ間に分圧抵抗（不図示）を挿入することで、端子ＣＳの電圧Ｖｃｓを正電圧にレベルシフトして用いてもよい。
　そして、本実施形態の電圧Ｖｃｓは、例えば、式（１）で表される。
　Ｖｃｓ＝Ａ×ＩＬ・・・（１）
　なお、式（１）の“Ａ”は、所定の係数であり、抵抗３２の抵抗値や増幅率に基づいて定まる所定値である。
　抵抗３３及びコンデンサ３４Ａ，３４Ｂは、詳細は後述するが、フィードバック制御される力率改善ＩＣ２５の位相補償用の素子である。端子ＣＯＭＰと、接地との間に、抵抗３３及びコンデンサ３４Ａが直列に設けられ、これらに対し並列にコンデンサ３４Ｂが設けられている。
＜＜＜力率改善ＩＣ２５の構成＞＞＞
　図２は、力率改善ＩＣ２５の構成の一例を示す図である。力率改善ＩＣ２５は、駆動信号生成回路５０、駆動回路５１、及びコンパレータ５２を含んで構成される。なお、図２において、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１及び図２で同じである。
＜＜駆動信号生成回路５０＞＞
　駆動信号生成回路５０は、インダクタ電流ＩＬに応じた電圧Ｖｃｓと、帰還電圧Ｖｆｂとに基づいて、ＮＭＯＳトランジスタ２６をオンオフする駆動信号Ｖｑ１を生成する回路である。駆動信号生成回路５０は、ゼロ電流検出回路７０、遅延回路７１、パルス回路７２、ターンオンタイマ回路７３、ＯＲ回路７４，７８，８０、誤差増幅回路７５、発振回路７６、コンパレータ７７、サージ防止回路７９、及びＳＲフリップフロップ８１を含んで構成される。
　ゼロ電流検出回路７０は、端子ＺＣＤの電圧Ｖｚｃｄに基づいて、インダクタ電流ＩＬの電流値が、ほぼゼロを示す“電流値Ｉａ”（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）であるかを検出する回路である。なお、本実施形態のゼロ電流検出回路７０は、インダクタ電流ＩＬの電流値が、“ゼロ”である“電流値Ｉａ”であることを検出すると、ハイレベル（以下、“Ｈ”レベル）の信号Ｖｚを出力する。また、ゼロ電流検出回路７０は、インダクタ電流ＩＬが“電流値Ｉａ”となる際の補助コイルＬ２の所定電圧と、電圧Ｖｚｃｄとを比較するコンパレータ（不図示）を含んで構成される。
　遅延回路７１は、ゼロ電流検出回路７０から“Ｈ”レベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。
　パルス回路７２は、遅延回路７１から“Ｈ”レベルの信号Ｖｚが出力されると、Ｈレベルのパルス信号Ｖｐ１を出力する。
　ターンオンタイマ回路７３は、力率改善ＩＣ２５の起動時や、交流電圧Ｖａｃが遮断され、パルス信号Ｖｐ１が出力されない場合に、ＮＭＯＳトランジスタ２６をオンするためのパルス信号Ｖｐ２を出力する。具体的には、パルス信号Ｖｐ１が所定期間出力されない場合、“Ｈ”レベルのパルス信号Ｖｐ２を所定周期毎に出力する。
　ＯＲ回路７４は、パルス信号Ｖｐ１，Ｖｐ２の論理和を演算して出力する。このため、本実施形態では、ＯＲ回路７４からは、パルス信号Ｖｐ１または、パルス信号Ｖｐ２が、信号Ｖｐ３として出力される。
　誤差増幅回路７５は、端子ＦＢに印加される帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ０との誤差を増幅する回路である。なお、基準電圧Ｖｒｅｆ０は、目的レベルの出力電圧Ｖｏｕｔに応じて定められる電圧である。また、誤差増幅回路７５の出力と接地との間には、端子ＣＯＭＰを介して、位相補償用の抵抗３３及びコンデンサ３４Ａ，３４Ｂが接続されている。ここで、誤差増幅回路７５の出力と端子ＣＯＭＰとが接続されたノードの電圧を、電圧Ｖｅとする。
　発振回路７６は、ＯＲ回路７４からの“Ｈ”レベルの信号Ｖｐ３が入力する毎に、振幅が徐々に大きくなるランプ波Ｖｒを出力する。
　コンパレータ７７は、電圧Ｖｅとランプ波Ｖｒとの大小を比較して、比較結果として信号Ｖｃ１を出力する。ここでは、電圧Ｖｅがコンパレータ７７の反転入力端子に印加され、ランプ波Ｖｒがコンパレータ７７の非反転入力端子に印加されている。このため、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより低い場合、信号Ｖｃ１はローレベル（以下、“Ｌ”レベルとする。）となり、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより高くなると信号Ｖｃ１は“Ｈ”レベルとなる。
　ＯＲ回路７８は、信号Ｖｃ１と、過電流が発生したこと示す“Ｈ”レベルの信号Ｖｏｃ（後述）と、の論理和を演算して出力する。このため、信号Ｖｃ１または信号Ｖｏｃが“Ｈ”レベルのとなると、ＯＲ回路７８からは、“Ｈ”レベルの信号Ｖｐ４が出力される。
　サージ防止回路７９は、例えば、交流電圧Ｖａｃが急激に上昇した際に、インダクタ電流ＩＬの増加に伴うサージ電圧が、ＮＭＯＳトランジスタ２６に発生することを抑制するための回路である。サージ防止回路７９は、インダクタ電流ＩＬに応じた電圧Ｖｃｓが、過去のインダクタ電流ＩＬに基づいて定まるリミット電圧Ｖｌｉｍｔより大きい場合、ＮＭＯＳトランジスタ２６をオフすべく、“Ｈ”レベルの信号Ｖｐ５を出力する。なお、サージ防止回路７９の詳細については後述する。
　ＯＲ回路８０は、ＯＲ回路７８からの信号Ｖｐ４と、サージ防止回路７９からの信号Ｖｐ５との論理和を演算して出力する。このため、信号Ｖｐ４または信号Ｖｐ５が、“Ｈ”レベルとなると、信号Ｖｐ６も“Ｈ”レベルとなる。
　ＳＲフリップフロップ８１のＳ入力には、信号Ｖｐ３が入力され、Ｒ入力には、信号Ｖｐ６が入力される。このため、ＳＲフリップフロップ８１のＱ出力である駆動信号Ｖｑ１は、信号Ｖｐ３が“Ｈ”レベルになると“Ｈ”レベルとなる。一方、信号Ｖｐ６が“Ｈ”レベルになると、駆動信号Ｖｑ１は、“Ｌ”レベルになる。
＜＜駆動回路５１＞＞
　駆動回路５１は、駆動信号Ｖｑ１に基づいてＮＭＯＳトランジスタ２６を駆動するバッファ回路である。具体的には、駆動回路５１は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいＮＭＯＳトランジスタ２６を駆動する。また、駆動回路５１は、“Ｈ”レベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６をオンし、“Ｌ”レベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６をオフする。
＜＜コンパレータ５２＞＞
　コンパレータ５２は、電圧Ｖｃｓと、基準電圧Ｖｒｅｆ１とを比較することにより、インダクタ電流ＩＬが過電流の状態となることを防ぐための過電流保護回路である。なお「過電流」とは、インダクタ電流ＩＬが、“電流値Ｉｂ”（例えば、主コイルＬ１やＮＭＯＳトランジスタ２６に許容される電流値の９０％の電流値）となる状態をいう。
　このため、本実施形態では、インダクタ電流ＩＬが“電流値Ｉｂ”を超えると、電圧Ｖｃｓが基準電圧Ｖｒｅｆ１より大きくなるよう、電圧Ｖｒｅｆ１のレベルが定められている。なお、コンパレータ５２は、インダクタ電流ＩＬが過電流状態となり、電圧Ｖｃｓが基準電圧Ｖｒｅｆ１より大きくなると、電圧Ｖｏｃを“Ｈ”レベルに変化させる。この結果、駆動信号Ｖｑ１は“Ｌ”レベルになるため、ＮＭＯＳトランジスタ２６はオフされる。なお、コンパレータ５２は、「第２信号出力回路」に相当し、“Ｈ”レベルの電圧Ｖｏｃは、「第２信号」に相当する。
＜＜＜サージ防止回路７９＞＞＞
　図３は、サージ防止回路７９の一例を示す図である。サージ防止回路７９は、ＮＭＯＳトランジスタ２６がオフする毎に、インダクタ電流ＩＬに応じた電圧Ｖｃｓをサンプリングし、サンプリング結果に基づいて、次のサンプリング周期のインダクタ電流ＩＬを制限する“リミット値Ｌｉｍ”を設定する。そして、サージ防止回路７９は、インダクタ電流ＩＬが、リミット値Ｌｉｍより大きくなると、ＮＭＯＳトランジスタ２６をオフすべく、“Ｈ”レベルの信号Ｖｐ５を出力する。
　ところで、本実施形態では、上述したように、インダクタ電流ＩＬと、電圧Ｖｃｓとの間には、式（１）の関係がある。
　Ｖｃｓ＝Ａ×ＩＬ・・・（１）
　このため、詳細は後述するが、サージ防止回路７９は、インダクタ電流ＩＬに応じた電圧Ｖｃｓと、“リミット値Ｌｉｍ”を示す“リミット電圧Ｖｌｉｍｉｔ”との比較結果に応じて、インダクタ電流ＩＬがリミット値Ｌｉｍを超えているか否かを検出する。
　サージ防止回路７９は、エッジ検出回路１００、サンプリング阻止回路１０１、サンプルホールド回路１０２、増幅回路１０３、選択回路１０４、及びコンパレータ１０５を含んで構成される。
＜＜エッジ検出回路１００＞＞
　エッジ検出回路１００は、ＮＭＯＳトランジスタ２６がオフするタイミングで、インダクタ電流ＩＬに応じた電圧Ｖｃｓをサンプリングするためのパルス信号Ｖｓ１を出力する。具体的には、エッジ検出回路１００は、駆動信号Ｖｑ１の立下りエッジを検出し、“Ｈ”レベルのパルス信号Ｖｓ１を出力する。
＜＜サンプリング阻止回路１０１＞＞
　サンプリング阻止回路１０１は、インダクタ電流ＩＬがリミット値Ｌｉｍより大きくなると、つまり、電圧Ｖｃｓがリミット電圧Ｖｌｉｍｉｔより大きくなると、サンプルホールド回路１０２（後述）が、電圧Ｖｃｓをサンプリングすることを阻止する回路である。
　なお、詳細は後述するが、本実施形態では、ＮＭＯＳトランジスタ２６がオフとなる毎に、サンプリングで取得されたインダクタ電流ＩＬの例えば１．１倍のリミット値Ｌｉｍが設定される。これにより、インダクタ電流ＩＬが、リミット値Ｌｉｍを超えた場合には、更にリミット値Ｌｉｍが大きくなることを防ぐことができる。
　サンプリング阻止回路１０１は、Ｄフリップフロップ１２０、インバータ１２１、及びＡＮＤ回路１２２を含んで構成される。
　Ｄフリップフロップ１２０のＤ入力には、インダクタ電流ＩＬがリミット値Ｌｉｍより大きいか否かを判定するコンパレータ１０５（後述）の比較結果である信号Ｖｐ５が入力される。なお、コンパレータ１０５は、インダクタ電流ＩＬが、リミット値Ｌｉｍより大きいと、“Ｈ”レベルの信号Ｖｐ５を出力し、インダクタ電流ＩＬが、リミット値Ｌｉｍより小さいと、“Ｌ”レベルの信号Ｖｐ５を出力する。
　このため、ＤフリップフロップのＣＫ入力に、パルス信号Ｖｓ１が入力されるタイミングで、インダクタ電流ＩＬが、リミット値Ｌｉｍより小さいと、Ｄフリップフロップ１２０のＱ出力は、“Ｌ”レベルとなる。
　この結果、インバータ１２１の出力は、“Ｈ”レベルとなるため、ＡＮＤ回路１２２は、“Ｈ”レベルのパルス信号Ｖｓ１を通過させる。したがって、インダクタ電流ＩＬが、リミット値Ｌｉｍより小さい場合、電圧Ｖｃｓをサンプリングさせるためのパルス信号Ｖｓ２が、サンプルホールド回路１０２に出力されることになる。
　一方、ＤフリップフロップのＣＫ入力にパルス信号Ｖｓ１が入力されるタイミングで、インダクタ電流ＩＬが、リミット値Ｌｉｍより大きいと、Ｄフリップフロップ１２０のＱ出力は、“Ｈ”レベルとなる。
　この結果、インバータ１２１の出力は、“Ｌ”レベルとなるため、ＡＮＤ回路１２２からは常に“Ｌ”レベルの信号Ｖｓ２が出力される。したがって、インダクタ電流ＩＬが、リミット値Ｌｉｍより大きい場合、電圧Ｖｃｓをサンプリングさせるためのパルス信号Ｖｓ２は、サンプルホールド回路１０２に出力されることはない。
＜＜サンプルホールド回路１０２＞＞
　サンプルホールド回路１０２は、ＮＭＯＳトランジスタ２６がオフとなる際のインダクタ電流ＩＬをサンプリングし、保持する。具体的には、サンプルホールド回路１０２は、サンプリングを実行させるための“Ｈ”レベルのパルス信号Ｖｓ２が入力されると、電圧Ｖｃｓをサンプリングし、保持する。
　サンプルホールド回路１０２は、ＮＭＯＳトランジスタ１３０、及びコンデンサ１３１を含んで構成される。なお、ＮＭＯＳトランジスタ１３０は、“Ｈ”レベルのパルス信号Ｖｓ２が入力される期間のみオンするため、この期間における電圧Ｖｃｓが、コンデンサ１３１の電圧Ｖｓ３として保持される。
＜＜増幅回路１０３＞＞
　増幅回路１０３は、サンプリングされた電圧Ｖｃｓに基づいて、リミット電圧Ｖｌｉｍｉｔを設定するための電圧Ｖｄ１を生成する回路である。具体的には、増幅回路１０３では、オペアンプ１４０が、コンデンサ１３１の電圧Ｖｓ３を、抵抗１４１，１４２の抵抗比に応じた倍率で増幅して出力する。増幅回路１０３から出力される電圧Ｖｄ１は、式（２）で表される。
　Ｖｄ１＝（１＋（Ｒ２／Ｒ１））×Ｖｓ３・・・（２）
　ここでは、抵抗１４１の抵抗値を“Ｒ２”とし、抵抗１４２の抵抗値を“Ｒ１”としている。また、詳細は後述するが、電圧Ｖｄ１は、後述する電圧Ｖｍｉｎより大きい場合、リミット電圧Ｖｌｉｍｉｔとなる。そして、電圧Ｖｓ３は、インダクタ電流ＩＬに応じた電圧Ｖｃｓである。
　このため、“Ｒ２／Ｒ１”の値を選択してリミット電圧Ｖｌｉｍｉｔを調整することにより、リミット値Ｌｉｍを、サンプリングされたインダクタ電流ＩＬの所定倍Ｘ（例えば、１．１倍）とすることができる。なお、増幅回路１０３は、「電圧生成回路」に相当し、電圧Ｖｄ１は、「第１電圧」に相当する。
＜＜選択回路１０４＞＞
　選択回路１０４は、増幅回路１０３で生成される電圧Ｖｄ１と、インダクタ電流ＩＬが所定の“電流値Ｉｃ”となる際の電圧Ｖｃｓのレベルを示す電圧Ｖｒｅｆ２と、を比較し、リミット値Ｌｉｍが大きくなる電圧を、リミット電圧Ｖｌｉｍｉｔとして出力する回路である。
　例えば、交流電圧Ｖａｃの位相角が０°±３０°の範囲で、交流電圧Ｖａｃの振幅が小さいと、整流電圧Ｖｒｅｃのレベルも低くなる。この結果、このような範囲でサンプリングされたインダクタ電流ＩＬに基づいて、リミット値Ｌｉｍが設定されると、サージ電圧が発生する可能性が低いにも関わらずインダクタ電流ＩＬが制限されてしまうことがある。
　そこで、選択回路１０４は、電圧Ｖｄ１に対するインダクタ電流ＩＬが所定値Ｉｃより小さいと、所定値Ｉｃをリミット値Ｌｉｍとし、電圧Ｖｄ１に対するインダクタ電流ＩＬが所定値Ｉｃより大きくなると、電圧Ｖｄ１に基づく値をリミット値Ｌｉｍとしている。なお、“電流値Ｉｃ”は、例えば、位相角が９０°の際のインダクタ電流ＩＬの３０％となる値である。
　選択回路１０４は、コンパレータ１５０、ＮＭＯＳトランジスタ１５１，１５３、及びインバータ１５２を含んで構成される。
　コンパレータ１５０は、サンプリングされたインダクタ電流ＩＬの所定倍Ｘ（例えば、１．１倍）を示す電圧Ｖｄ１と、“電流値Ｉｃ”を示す電圧Ｖｒｅｆ２とを比較する。
　そして、電圧Ｖｄ１が電圧Ｖｒｅｆ２より小さい場合、コンパレータ１５０は、“Ｈ”レベルの信号を出力する。この結果、ＮＭＯＳ１５１はオンされ、ＮＭＯＳ１５３はオフされるため、電圧Ｖｒｅｆ２がリミット電圧Ｖｌｉｍｉｔとして、コンパレータ１０５に出力される。
　一方、電圧Ｖｄ１が電圧Ｖｒｅｆ２より大きい場合、コンパレータ１５０は、“Ｌ”レベルの信号を出力する。この結果、ＮＭＯＳ１５１はオフされ、ＮＭＯＳ１５３はオンされるため、電圧Ｖｄ１がリミット電圧Ｖｌｉｍｉｔとして、コンパレータ１０５に出力される。なお、電圧Ｖｒｅｆ２は、「第２電圧」に相当する。
＜＜コンパレータ１０５＞＞
　コンパレータ１０５は、インダクタ電流ＩＬに応じた電圧Ｖｃｓが、リミット値Ｌｉｍを示すリミット電圧Ｖｌｉｍｉｔより大きいと、“Ｈ”レベルの信号Ｖｐ５を出力し、電圧Ｖｃｓが、リミット電圧Ｖｌｉｍｉｔより小さいと、“Ｌ”レベルの信号Ｖｐ５を出力する。
　なお、“Ｈ”レベルの信号Ｖｐ５が出力されると、図２のＯＲ回路８０の出力も“Ｈ”レベルとなる。この結果、ＳＲフリップフロップ８１のＱ出力である駆動信号Ｖｑ１は“Ｌ”レベルになるため、ＮＭＯＳトランジスタ２６はオフされる。したがって、本実施形態では、インダクタ電流ＩＬは、リミット値Ｌｉｍを超えて流れることはない。
　なお、増幅回路１０３及び選択回路１０４は、「出力回路」に相当し、コンパレータ１０５は、「第１信号出力回路」に相当し、“Ｈ”レベルの信号Ｖｐ５は、「第１信号」に相当する。
＝＝＝＝力率改善ＩＣ２５の動作＝＝＝＝
＜＜＜所定の交流電圧Ｖａｃが入力されている場合＞＞＞
　図４を参照しつつ、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際の力率改善ＩＣ２５の動作を説明する。なお、ここでは、交流電圧Ｖａｃに急激な上昇や過電流は発生していないこととする。このため、図２のサージ防止回路７９及びコンパレータ５２は、ともに“Ｌ”レベルの信号を出力している。
　まず、時刻ｔ０にインダクタ電流ＩＬが減少し、ほぼゼロの“電流値Ｉａ”になると、ゼロ電流検出回路７０は、インダクタ電流ＩＬの電流値が“ゼロ”であることを検出し、“Ｈ”レベルの信号Ｖｚを出力する。
　また、時刻ｔ０から遅延回路７１の遅延時間だけ経過した時刻ｔ１になると、パルス回路７２は、パルス信号Ｖｐ１を出力する。この結果、ＯＲ回路７４から、“Ｈ”レベルのパルス信号Ｖｐ３が出力されることになる。
　そして、パルス信号Ｖｐ３が出力されると、ＳＲフリップフロップ８１は、“Ｈ”レベルの駆動信号Ｖｑ１を出力するため、信号Ｖｄｒも“Ｈ”レベルとなる。この結果、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬは増加する。
　また、“Ｈ”レベルのパルス信号Ｖｐ３が出力されると、発振回路７６からのランプ波Ｖｒの振幅が増加する。そして、時刻ｔ２に、ランプ波Ｖｒの振幅レベルが電圧Ｖｅのレベルより高くなると、コンパレータ７７は、信号Ｖｃ１を“Ｈ”レベルに変化させる。この結果、ＳＲフリップフロップ８１はリセットされ、信号Ｖｄｒは“Ｌ”レベルとなる。
　そして、信号ＶｄｒがＬレベルとなると、ＮＭＯＳトランジスタ２６はオフするため、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ３にインダクタ電流ＩＬが減少し、ほぼゼロの“電流値Ｉａ”になると、時刻ｔ０の動作が繰り返される。
　ここで、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際、帰還電圧Ｖｆｂは一定となる。この結果、誤差増幅回路７５から出力される電圧Ｖｅも一定になるため、ＮＭＯＳトランジスタ２６がオンする期間（例えば、時刻ｔ１～ｔ２までの期間）も一定となる。
　また、ＮＭＯＳトランジスタ２６がオンする際に、交流電圧Ｖａｃを整流した整流電圧Ｖｒｅｃのレベルが高くなると、インダクタ電流ＩＬの電流値も大きくなる。この結果、図５に示すように、インダクタ電流ＩＬのピークの波形は、電圧Ｖｒｅｃの波形と相似形となり、力率が改善される。
＜＜＜交流電圧Ｖａｃが急変した場合＞＞＞
　交流電圧Ｖａｃが急変し上昇すると、整流電圧Ｖｒｅｃもそれに伴い急増する。この結果、インダクタ電流ＩＬが増加するため、ＮＭＯＳトランジスタ２６がオフの際に、ＮＭＯＳトランジスタ２６にサージ電圧が発生することがある。
　ここでは、図６、図７を参照しつつ、このような現象が発生した際に、力率改善ＩＣ２５がサージ電圧を抑制する際の動作を、図３のサージ防止回路７９を中心に説明する。なお、ここでは、図６の時刻ｔ１３に交流電圧Ｖａｃが急変し、図７の時刻ｔ１６に交流電圧Ｖａｃの急変が収まったこととする。
　まず、時刻ｔ１０において、ＮＭＯＳトランジスタ２６をオフすべく、駆動信号Ｖｑ１が“Ｌ”レベルとなると、サージ防止回路７９のエッジ検出回路１００は、電圧Ｖｃｓをサンプリングするための“Ｈ”レベルのパルス信号Ｖｓ１を出力する。
　なお、このタイミングでは、インダクタ電流ＩＬは、リミット値Ｌｉｍより小さいため、コンパレータ１０５の信号Ｖｐ５は、“Ｌ”レベルである。このため、サンプリング阻止回路１０１は、インダクタ電流ＩＬのサンプリングを阻止することなく、パルス信号Ｖｓ１を、パルス信号Ｖｓ２としてサンプルホールド回路１０２に出力する。
　サンプルホールド回路１０２は、時刻ｔ１０におけるインダクタ電流ＩＬを示す電圧Ｖｃｓを、電圧Ｖｓ３として保持する。ただし、この時刻ｔ１０における電圧Ｖｓ３の“所定倍Ｘ”の電圧Ｖｄ１は、電圧Ｖｒｅｆ２より低いため、リミット電圧Ｖｌｉｍｉｔとして、“電圧Ｖｒｅｆ２”が出力される。
　そして、ＮＭＯＳトランジスタ２６がオフとなった後、時刻ｔ１１に、インダクタ電流ＩＬが、ほぼゼロの“電流値Ｉａ”（例えば、図４で説明）となると、駆動信号Ｖｑ１は“Ｈ”レベルとなり、ＮＭＯＳトランジスタ２６はオンされる。この結果、インダクタ電流ＩＬは増加する。なお、図６、図７では、インダクタ電流ＩＬが、ほぼゼロとなる“電流値Ｉａ”は、便宜上省略している。
　そして、時刻ｔ１２に、図４の時刻ｔ２と同様に、ランプ波Ｖｒが電圧Ｖｅより大きくなると、駆動信号Ｖｑ１は“Ｌ”レベルとなり、再びＮＭＯＳトランジスタ２６はオフされる。この結果、サンプルホールド回路１０２は、時刻ｔ１２におけるインダクタ電流ＩＬを示す電圧Ｖｃｓを、電圧Ｖｓ３として保持する。
　ここで、時刻ｔ１２における電圧Ｖｓ３の“所定倍Ｘ”の電圧Ｖｄ１は、電圧Ｖｒｅｆ２より高いため、リミット電圧Ｖｌｉｍｉｔとして、“電圧Ｖｄ１”が出力される。以降、ＮＭＯＳトランジスタ２６をオフすべく、駆動信号Ｖｑ１が“Ｌ”レベルとなる毎に、時刻ｔ１２における動作が、繰り返される。したがって、インダクタ電流ＩＬを制限するリミット値Ｌｉｍは、インダクタ電流ＩＬの増加に応じて、段階的に増加することになる。
　時刻ｔ１３に交流電圧Ｖａｃが急変して上昇すると、整流電圧Ｖｒｅｃのレベルも高くなる。そして、インダクタ電流ＩＬが増加し、リミット値Ｌｉｍより大きくなると、コンパレータ１０５は、“Ｈ”レベルの信号Ｖｐ５を出力する。この結果、図２のＳＲフリップフロップ８１は、時刻ｔ１４に、Ｑ出力である駆動信号Ｖｑ１を“Ｌ”レベルに変化させるため、ＮＭＯＳトランジスタ２６はオフする。
　また、時刻ｔ１４に駆動信号Ｖｑ１が“Ｌ”レベルになると、“Ｈ”レベルの信号Ｖｐ５がＤフリップフロップ１２０に保持されるため、Ｄフリップフロップ１２０のＱ出力は、“Ｈ”レベルになる。したがって、時刻ｔ１４以降、サンプリング阻止回路１０１は、サンプルホールド回路１０２が、電圧Ｖｃｓをサンプリングすることを阻止する。この結果、リミット値Ｌｉｍは、時刻ｔ１４における値が保持される。
　そして、時刻ｔ１５以降、インダクタ電流ＩＬがゼロとなると、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬが、時刻ｔ１４のリミット値Ｌｉｍとなると、ＮＭＯＳトランジスタ２６がオフする動作が繰り返される。
　図７の時刻ｔ１６になると、交流電圧Ｖａｃの急変が収まり、所定の交流電圧Ｖａｃの波形となる。この結果、インダクタ電流ＩＬは、リミット値Ｌｉｍより小さくなり、力率改善ＩＣ２５の各回路は、例えば、図４で説明した通常の動作を行うことになる。
　そして、時刻ｔ１７では、ランプ波Ｖｒが電圧Ｖｅより高くなり、駆動信号Ｖｑ１が“Ｌ”レベルとなり、ＮＭＯＳトランジスタ２６はオフされる。
　また、時刻ｔ１７においては、電圧Ｖｃｓは、リミット電圧Ｖｌｉｍｉｔより低いため、コンパレータ１０５の信号Ｖｐ５は“Ｌ”レベルが出力されている。したがって、Ｄフリップフロップ１２０のＱ出力は、“Ｌ”レベルに変化する。
　時刻ｔ１８以降、サンプルホールド回路１０２は、ＮＭＯＳトランジスタ２６がオフされる毎に、電圧Ｖｃｓをサンプリングし、リミット電圧Ｖｌｉｍｉｔを更新する。なお、時刻ｔ１９において、電圧Ｖｄ１が、電圧Ｖｒｅｆ２より低くなるまで、電圧Ｖｄ１が、リミット電圧Ｖｌｉｍｉｔとして出力され続ける。
　そして、時刻ｔ１９に、電圧Ｖｄ１が、電圧Ｖｒｅｆ２より低くなると、電圧Ｖｒｅｆ２がリミット電圧Ｖｌｉｍｉｔとして出力される。これにより、位相角が０°に近く、インダクタ電流ＩＬが小さくなる領域であっても、リミット値Ｌｉｍが低くなりすぎることはない。この結果、インダクタ電流ＩＬが小さい領域であっても、サージ防止回路７９を安定して動作させることができる。
＝＝＝その他の実施例＝＝＝
　図８は、ＡＣ－ＤＣコンバータ１５の一例を示す図である。ＡＣ－ＤＣコンバータ１５は、全波整流回路２０、コンデンサ２１，２４，３４Ａ，３４Ｂ、トランス２２、ダイオード２３、力率改善ＩＣ３１０、ＮＭＯＳトランジスタ２６、及び抵抗３０～３３，３００，３０１を含んで構成される。
　以下、ＡＣ－ＤＣコンバータ１５と、図１のＡＣ－ＤＣコンバータ１０とでは、同じ符号が付されたブロックは同じである。このため、ここでは、抵抗３００，３０１と、力率改善ＩＣ３１０について説明する。
　抵抗３００，３０１は、整流電圧Ｖｒｅｃと相似形の電圧を生成すべく、整流電圧Ｖｒｅｃを分圧する分圧回路である。なお、抵抗３００，３０１で分圧される電圧を、電圧Ｖｉｎとする。
　力率改善ＩＣ３１０は、力率改善ＩＣ２５と同様に、ＮＭＯＳトランジスタ２６をスイッチングする集積回路であり、力率改善ＩＣ２５の５つの端子に加え、電圧Ｖｉｎが印加される端子ＩＮを有する。
＜＜力率改善ＩＣ３１０＞＞
　図９は、力率改善ＩＣ３１０の一例を示す図である。力率改善ＩＣ３１０は、図２の力率改善ＩＣ２５の駆動信号生成回路５０の代わりに、駆動信号生成回路５３をもちいている。そして、駆動信号生成回路５３において、サージ防止回路７９の代わりに、サージ防止回路４００を用いている。このため、ここでは、サージ防止回路４００について説明する。
＜＜サージ防止回路４００＞＞
　サージ防止回路４００では、サージ防止回路７９のサンプルホールド回路１０２の代わりに、サンプルホールド回路５００が用いられ、増幅回路１０３の代わりに、増幅回路５１０が用いられている。
　サンプルホールド回路５００は、電圧Ｖｉｎを、信号Ｖｓ２に基づいてサンプリングする回路であり、ＮＭＯＳトランジスタ５０１と、コンデンサ５０２を含んで構成される。
　増幅回路５１０は、サンプルホールド回路５００で保持された電圧Ｖｉｎに基づいて、リミット値Ｌｉｍを示す電圧Ｖｄ１を生成する回路であり、オペアンプ５２０、抵抗５２１，５２２を含んで構成される。
　ここで、インダクタ電流ＩＬは、ＩＬ＝（Ｔｏｎ×Ｖｒｅｃ）／Ｌであるため、インダクタ電流ＩＬと、整流電圧Ｖｒｅｃに応じた電圧Ｖｉｎとは相似形となる。なお、“Ｔｏｎ”は、ＮＭＯＳトランジスタ２６のオン時間であり、“Ｌ”は、主コイルＬ１のインダクタンス値である。
　このため、上述した増幅回路１０３と同様に、増幅回路５１０は、電圧Ｖｉｎに基づいて、リミット値Ｌｉｍを示す電圧Ｖｄ１を生成することができる。この結果、サージ防止回路４００を用いる場合であっても、ＮＭＯＳトランジスタ２６に発生するサージ電圧を防止できる。
＝＝＝まとめ＝＝＝
　以上、本実施形態のＡＣ－ＤＣコンバータ１０，１５について説明した。例えば、力率改善ＩＣ２５では、過去にサンプリングされた電圧Ｖｃｓに基づいて、インダクタ電流ＩＬを制限するリミット値Ｌｉｍが生成される。このため、リミット値Ｌｉｍをインダクタ電流ＩＬに応じて変化させることができ、サージ電圧がＮＭＯＳトランジスタ２６に発生することを防ぐことができる。この結果、ＮＭＯＳトランジスタ２６は適切に保護される。
　また、図８に示すように、整流電圧Ｖｒｅｃを分圧した電圧Ｖｉｎをサンプリングする力率改善ＩＣ３１０を用いても、サージ電圧は防止できる。ただし、図１に力率改善ＩＣ２５では、整流抵抗Ｖｒｅｃを抵抗３００，３０１で分圧する必要がない。このため、力率改善ＩＣ２５は、より消費電力を低減することができる。
　また、サンプルホールド回路１０２は、例えば、ＮＭＯＳトランジスタ２６がオフされる際のタイミングで、インダクタ電流ＩＬに応じた電圧Ｖｃｓをサンプリングする。つまり、サンプルホールド回路１０２は、インダクタ電流ＩＬのピーク値（つまり、最大値）を示す電圧Ｖｃｓを取得する。本実施形態では、インダクタ電流ＩＬのピーク値に基づいてリミット値Ｌｉｍが生成されるため、適切にサージ電圧を防止できる。
　また、インダクタ電流ＩＬがリミット値Ｌｉｍとなると、サンプリング阻止回路１０１は、サンプルホールド回路１０２が、電圧Ｖｃｓをサンプリングすることを阻止する。この結果、リミット値Ｌｉｍは維持され、リミット値Ｌｉｍ以上、大きなインダクタ電流ＩＬが流れることはない。したがって、ＮＭＯＳトランジスタ２６は適切に保護される。
　また、一般に、インダクタ電流ＩＬは、位相角が０°付近では非常に小さくなるため、このようなインダクタ電流ＩＬに応じた電圧Ｖｃｓに基づいてリミット値Ｌｉｍを生成すると、サージ電圧が発生しない状態でも、インダクタ電流ＩＬが制限されてしまうことがある。しかしながら、本実施形態では、リミット値Ｌｉｍは、所定の“電流値Ｉｃ”より小さくなることはない。したがって、例えば、サージ防止回路７９は、交流電圧Ｖａｃの位相角の範囲に関わらず、適切にサージ電圧の発生を抑制できる。
　また、リミット値Ｌｉｍは、サンプリングされた電圧Ｖｃｓに基づいて生成されるため、サンプリングされた電圧Ｖｃｓが大きくなると、リミット値Ｌｉｍも大きくなる。
　また、リミット値Ｌｉｍは、抵抗１４１，１４２の抵抗比に基づいて調整できる。したがって、主コイルＬ１のインダクタンス値、駆動信号Ｖｑ１の周期、ＮＭＯＳトランジスタ２６のオン時間等に応じて、適切なリミット値Ｌｉｍを設定できる。
　また、力率改善ＩＣ２５は、インダクタ電流ＩＬが過電流となると、ＮＭＯＳトランジスタ２６をオフするコンパレータ５２を含んでいる。このため、ＮＭＯＳトランジスタ２６が過電流により破壊されることを防止できる。
　上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０，１５　ＡＣ－ＤＣコンバータ
２０　全波整流回路
２１，２４，３４Ａ，３４Ｂ，１３１，５０２　コンデンサ
２２　トランス
２３　ダイオード
２５,３１０　力率改善ＩＣ
２６，１３０，１５１，１５３，５０１　ＮＭＯＳトランジスタ
３０～３３，１４１，１４２，３００，３０１，５２１，５２２　抵抗
５０，５３　駆動信号生成回路
５１　駆動回路
５２，７７，１０５，１５０　コンパレータ
７０　ゼロ電流検出回路
７１　遅延回路
７２　パルス回路
７３　ターンオンタイマ回路
７４，７８，８０　ＯＲ回路
７５　誤差増幅回路
７６　発振回路
７９，４００　サージ防止回路
８１　ＳＲフリップフロップ
１００　エッジ検出回路
１０１　サンプリング阻止回路
１０２，５００　サンプルホールド回路
１０３，５１０　増幅回路
１０４　選択回路
１２０　Ｄフリップフロップ
１２１，１５２　インバータ
１２２　ＡＮＤ回路
１４０，５２０　オペアンプ

Claims (9)

  1. 　交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、
    　所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、
    　前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、
    　前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、
    　を備えることを特徴とする集積回路。
  2. 　請求項１に記載の集積回路であって、
    　前記サンプルホールド回路は、前記インダクタ電流に応じた電圧を、前記整流電圧に応じた電圧としてサンプリングして保持すること、
    　を特徴とする集積回路。
  3. 　請求項１または請求項２に記載の集積回路であって、
    　前記所定のタイミングは、前記トランジスタをオフするタイミングであることを特徴とする集積回路。
  4. 　請求項１～３の何れか一項に記載の集積回路であって、
    　前記第１信号が出力されると、前記サンプルホールド回路が前記整流電圧に応じた電圧をサンプリングすることを阻止するサンプリング阻止回路を更に含むこと、
    　を特徴とする集積回路。
  5. 　請求項１～４の何れか一項に記載の集積回路であって、
    　前記出力回路は、
    　前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するための第１電圧を生成する電圧生成回路と、
    　前記インダクタ電流を所定の電流値で制限するための第２電圧と、前記第１電圧とのうち、前記リミット値が大きくなる電圧を、前記リミット電圧として選択する選択回路と、
    　を含むことを特徴とする集積回路。
  6. 　請求項５に記載の集積回路であって、
    　前記電圧生成回路は、
    　前記サンプルホールド回路がサンプリングした際の前記インダクタ電流の所定倍の電流値を示す前記第１電圧を、前記サンプルホールド回路に保持された電圧に基づいて生成すること、
    　を特徴とする集積回路。
  7. 　請求項６に記載の集積回路であって、
    　前記電圧生成回路は、
    　前記サンプルホールド回路に保持された電圧を、所定の抵抗比に基づいて増幅し、前記第１電圧として出力する増幅回路であること、
    　を特徴とする集積回路。
  8. 　請求項１～７の何れか一項に記載の集積回路であって、
    　前記トランジスタに流れる電流が過電流となると、前記トランジスタをオフする第２信号を出力する第２信号出力回路をさらに備えることを特徴とする集積回路。
  9. 　所定の交流電圧から出力電圧を生成する電源回路であって、
    　前記所定の交流電圧を整流する整流回路と、
    　前記整流回路からの整流電圧が印加されるインダクタと、
    　前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、
    　を含み、
    　前記集積回路は、
    　所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、
    　前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、
    　前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、
    　を備えることを特徴とする電源回路。
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