JP7364053B2

JP7364053B2 - 集積回路、電源回路

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Publication number: JP7364053B2
Application number: JP2022515240A
Authority: JP
Inventors: 勇太遠藤; 敬人菅原
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2020-04-15
Filing date: 2021-03-04
Publication date: 2023-10-18
Anticipated expiration: 2041-03-04
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Description

本発明は、集積回路及び電源回路に関する。

一般に、交流電圧の波形と、入力電流の波形と、を相似形にして力率を改善する集積回路がある（例えば、特許文献１～３）。

特許第６５９９０２４号公報特許第４５８０８４９号公報特開２０１５－０３９２６１号公報

ところで、ＡＣ－ＤＣコンバータの入力コンデンサに交流電圧が印加されると、入力電流には、歪みが生じることがあるため、力率は悪化する。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、入力電流を適切に変化させ、全高調波歪を抑制し、力率を改善する集積回路を提供することにある。

前述した課題を解決する本発明の集積回路の第１の態様は、交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記交流電圧の実効値の電圧レベルが、第１レベル、または、前記第１レベルより高い第２レベルであるかを識別する識別回路と、前記実効値の前記電圧レベルが前記第１レベルである場合、前記トランジスタを駆動する駆動信号を出力し、前記実効値の前記電圧レベルが前記第２レベルである場合、前記電源回路への入力電流を補正するために前記駆動信号を補正して出力する信号出力回路と、を備える。

また、本発明の電源回路の第１の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記交流電圧の実効値の電圧レベルが、第１レベル、または、前記第１レベルより高い第２レベルであるかを識別する識別回路と、前記実効値の前記電圧レベルが前記第１レベルである場合、前記トランジスタを駆動する駆動信号を出力し、前記実効値の前記電圧レベルが前記第２レベルである場合、前記電源回路への入力電流を補正するために前記駆動信号を補正して出力する信号出力回路と、を備える。

また、本発明の集積回路の第２の態様は、交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記交流電圧を全波整流した第１整流電圧の位相角が第１位相角から第２位相角の間にある場合、前記トランジスタがオンされる期間が、前記位相角が前記第１位相角より小さい場合より長くなるよう、駆動信号を出力する信号出力回路と、前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

また、本発明の電源回路の第２の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記交流電圧を全波整流した第１整流電圧の位相角が第１位相角から第２位相角の間にある場合、前記トランジスタがオンされる期間が、前記位相角が前記第１位相角より小さい場合より長くなるよう、駆動信号を出力する信号出力回路と、前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

また、本発明の集積回路の第３の態様は、交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記交流電圧を全波整流した第１整流電圧の位相角が第３位相角から第４位相角になるまで、駆動信号の出力を停止し、前記位相角が第４位相角となった後、前記駆動信号を出力する信号出力回路と、前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

また、本発明の電源回路の第３の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記交流電圧を全波整流した第１整流電圧の位相角が第３位相角から第４位相角になるまで、駆動信号の出力を停止し、前記位相角が第４位相角となった後、前記駆動信号を出力する信号出力回路と、前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

また、本発明の集積回路の第４の態様は、交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記電源回路の負荷の状態が軽負荷になるにつれて入力電流が増加するよう、駆動信号を出力する信号出力回路と、前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

また、本発明の電源回路の第４の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記電源回路の負荷の状態が軽負荷になるにつれて入力電流が増加するよう、駆動信号を出力する信号出力回路と、前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

また、本発明の集積回路の第５の態様は、交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記出力電圧の前記目的レベルが低くなるように、前記出力電圧に応じた帰還電圧または前記目的レベルに応じた基準電圧のうちの少なくとも一方を変化させる調整回路と、前記帰還電圧と、前記基準電圧と、に基づいて、駆動信号を出力する信号出力回路と、前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

また、本発明の電源回路の第５の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記出力電圧の前記目的レベルが低くなるように、前記出力電圧に応じた帰還電圧または前記目的レベルに応じた基準電圧のうちの少なくとも一方を変化させる調整回路と、前記帰還電圧と、前記基準電圧と、に基づいて、駆動信号を出力する信号出力回路と、前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。

本発明によれば、入力電流を適切に変化させ、全高調波歪を抑制し、力率を改善する集積回路を提供することができる。

ＡＣ－ＤＣコンバータ１０の一例を示す図である。入力ラインフィルタ２０の一例を示す図である。力率改善ＩＣ２６の一例を示す図である。交流電圧Ｖａｃと、電圧Ｖｈと、分圧電圧Ｖｈｄｉｖと、の関係を示す図である。識別回路５１の一例を示す図である。交流電圧Ｖａｃの実効値と、基準電圧ＶＲＥＦ０，ＶＲＥＦ１と、の関係を示す図である。周波数識別回路５２の一例を示す図である。調整回路５４の一例を示す図である。遮断検出回路５５及び放電回路５６の一例を示す図である。基準電圧ＶＲＥＦ３，ＶＲＥＦ４と、分圧電圧Ｖｈｄｉｖと、の関係を示す図である。オン信号出力回路８０の一例を示す図である。オフ信号出力回路８２の一例を示す図である。補正回路７１ａの一例を示す図である。オフ信号出力回路８２ａの一例を示す図である。補正回路７１ａ及びオフ信号出力回路８２ａを含む力率改善ＩＣ２６の動作を説明するための図である。補正回路７１ａ及びオフ信号出力回路８２ａを含む力率改善ＩＣ２６を用いた場合の入力電流Ｉｉｎの変化を示す図である。補正回路７１ｂの一例を示す図である。オフ信号出力回路８２ｂの一例を示す図である。補正回路７１ｃの一例を示す図である。オン信号出力回路８１の一例を示す図である。オフ信号出力回路８２ｃの一例を示す図である。発振回路１４１及びオン幅拡大回路１９３ｃの一例を示す図である。Ｉｃａｐと、モード移行に伴うＩＬ及びＩｉｎと、の変化を示す図である。モード移行に伴う駆動信号Ｖｄｒの変化を示す図である。補正回路７１ｄの一例を示す図である。発振回路１４１及びオン幅拡大回路１９３ｄの一例を示す図である。補正回路７１ｅの一例を示す図である。オフ信号出力回路８２ｅの一例を示す図である。

関連出願の相互参照
この出願は、２０２０年４月１５日に出願された日本特許出願、特願２０２０－０７２６７８に基づく優先権を主張し、その内容を援用する。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成の一例を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。

負荷１１は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。

＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
ＡＣ－ＤＣコンバータ１０は、入力ラインフィルタ２０、全波整流回路２１、コンデンサ２２，２５，３３，３４、トランス２３、ダイオード２４，２８，２９、力率改善ＩＣ２６、ＮＭＯＳトランジスタ２７、及び抵抗３０～３２を含んで構成される。

入力ラインフィルタ２０は、交流電圧Ｖａｃが印加されるノードＮ１，Ｎ２と、全波整流回路２１（後述）と、の間に設けられ、商用電源からＡＣ－ＤＣコンバータ１０へのノイズを除去する回路である。なお、本実施形態では、交流電圧Ｖａｃが印加されるノードＮ１，Ｎ２における電流を入力電流Ｉｉｎとする。また、ここで、交流電圧Ｖａｃは、例えば、１００～２７７Ｖ、周波数が５０～６０Ｈｚの電圧である。

図２を参照しつつ入力ラインフィルタ２０について説明する。入力ラインフィルタ２０は、コンデンサ４１，４３，４４，４５、チョークコイル４２を含んで構成される。コンデンサ４１，４３は、ノーマルモードノイズを除去するＸキャパシタであり、チョークコイル４２、コンデンサ４４，４５は、コモンモードノイズを除去するフィルタである。

図１に戻って、全波整流回路２１は、ノイズが除去された所定の交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃとして、コンデンサ２２と、トランス２３の主コイルＬ１とに印加する。

なお、整流電圧Ｖｒｅｃは、主コイルＬ１に直接印加されているが、例えば、抵抗（不図示）等の素子を介して主コイルＬ１に印加されても良い。また、本実施形態において、「印加」とは、所定のノードに直接的に電圧が供給されることのみならず、抵抗（不図示）等の素子を介して間接的に電圧が供給されること、及び分圧された電圧が供給されることも含む。

コンデンサ２２は、整流電圧Ｖｒｅｃを平滑化する素子であり、充電電流Ｉｃａｐによって充電され、トランス２３は、主コイルＬ１と、主コイルＬ１に磁気的に結合された補助コイルＬ２とを有する。ここで、本実施形態では、補助コイルＬ２に生じる電圧が、主コイルＬ１に生じる電圧とは極性が逆になるよう、補助コイルＬ２は巻かれている。そして、力率改善ＩＣ２６（後述）の端子ＺＣＤには、補助コイルＬ２で発生する電圧Ｖｚｃｄが印加される。

また、主コイルＬ１は、ダイオード２４、コンデンサ２５、及びＮＭＯＳトランジスタ２７とともに昇圧チョッパー回路を構成する。このため、コンデンサ２５の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。

力率改善ＩＣ２６は、ＡＣ－ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２７のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２６は、主コイルＬ１に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２７を駆動する。

力率改善ＩＣ２６の詳細については後述するが、力率改善ＩＣ２６には、端子ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴ，ＶＨが設けられている。なお、力率改善ＩＣ２６には、上述した５つの端子ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴ，ＶＨ以外にも端子が設けられているが、ここでは便宜上省略されている。

ＮＭＯＳトランジスタ２７は、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２７は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２７は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタであっても良い。また、ＮＭＯＳトランジスタ２７のゲート電極は、端子ＯＵＴからの信号により駆動されるように接続されている。

抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２７をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。

抵抗３２及びコンデンサ３３，３４は、フィードバック制御される力率改善ＩＣ２６の位相補償用の素子である。端子ＣＯＭＰと、接地との間に、抵抗３２及びコンデンサ３３が直列に設けられ、これらに対し並列にコンデンサ３４が設けられている。

ダイオード２８，２９は、全波整流回路を構成し、全波整流回路２１の前段に接続され、力率改善ＩＣ２６の端子ＶＨに交流電圧Ｖａｃに応じた電圧Ｖｈを印加する回路である。電圧Ｖｈは、全波整流回路２１の前段のノードから取った交流電圧Ｖａｃを整流することで得られる。これにより、コンデンサ２２の影響を受けることがなく、より正確な電圧Ｖｈの位相角の検出を可能にする。具体的には、ダイオード２８は、全波整流回路２１の前段の非接地側のラインにアノードが接続される。一方、ダイオード２９は、全波整流回路２１の前段の接地側のラインにアノードが接続される。ダイオード２８，２９のカソードは接続され、力率改善ＩＣ２６の端子ＶＨに接続される。なお、ダイオード２８，２９のカソードの電圧を分圧した分圧電圧を力率改善ＩＣ２６の端子ＶＨに印加するようにしてもよい。

ここで、ダイオード２８，２９は、「第１整流回路」に相当し、交流電圧Ｖａｃに応じた電圧は、「第１整流電圧」に相当する。そして、全波整流回路２１は、「第２整流回路」に相当し、整流電圧Ｖｒｅｃは、「第２整流電圧」に相当する。また、主コイルＬ１は、「インダクタ」に相当し、主コイルＬ１に流れる電流は、「インダクタ電流ＩＬ」である。また、コンデンサ２２は、「第１コンデンサ」に相当し、コンデンサ３３，３４は、「第２コンデンサ」に相当する。

＜＜＜力率改善ＩＣ２６の構成＞＞＞
図３は、力率改善ＩＣ２６の一例を示す図である。力率改善ＩＣ２６は、分圧回路５０、識別回路５１、周波数識別回路５２、切替回路５３、調整回路５４、遮断検出回路５５、放電回路５６、信号出力回路５７及び駆動回路５８を含んで構成される。なお、図３において、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１及び図３で同じである。

＜＜＜＜分圧回路５０＞＞＞＞
図４は、交流電圧Ｖａｃと、交流電圧Ｖａｃを全波整流した電圧Ｖｈと、分圧回路５０によって生成される分圧電圧Ｖｈｄｉｖと、の関係を示す図である。分圧回路５０は、電圧Ｖｈを分圧することによって分圧電圧Ｖｈｄｉｖを生成する回路であり、抵抗６０，６１を含む。具体的には、抵抗６０の一端は、端子ＶＨに接続され、他端は、抵抗６１の一端と直列に接続される。抵抗６１の他端は、接地される。抵抗６０，６１が接続されたノードには、電圧Ｖｈｄｉｖが生成される。また、交流電圧Ｖａｃは、位相角に応じて周期的に電圧レベルが変化し、電圧Ｖｈ及び分圧電圧Ｖｈｄｉｖもまた、同様に位相角に応じて周期的に電圧レベルが変化する。具体的には、交流電圧Ｖａｃのレベルは、位相角が０度から９０度となる場合、上昇し、位相角が９０度から２７０度となる場合、降下する。そして、交流電圧Ｖａｃのレベルは、位相角が２７０度から３６０度となる場合、上昇する。一方、電圧Ｖｈのレベルは、位相角が０度から９０度となる場合、上昇し、位相角が９０度から１８０度となる場合、降下する。電圧Ｖｈのレベルは、位相角が１８０度から３６０度となる場合、位相角が０度から１８０度となる場合と同様に変化する。分圧電圧Ｖｈｄｉｖは、電圧Ｖｈを分圧した電圧であるので、電圧Ｖｈと同様に、位相角に応じて周期的に変化する。

なお、分圧回路５０が力率改善ＩＣ２６内に設けられる例を説明するが、力率改善ＩＣ２６の外部に分圧回路があり、交流電圧Ｖａｃをダイオード２８，２９により整流し、分圧回路により分圧した電圧が、端子ＶＨに印加されていることとしてもよい。また、分圧回路５０内の抵抗を、抵抗６０，６１として説明したが、これに限られることはなく、どのような抵抗の数の組み合わせであってもよい。また、端子ＶＨは、「端子」に相当する。

＜＜＜＜識別回路５１＞＞＞＞
図５は、識別回路５１の一例を示す図である。識別回路５１は、分圧電圧Ｖｈｄｉｖと、基準電圧ＶＲＥＦ０，ＶＲＥＦ１と、を比較して、交流電圧Ｖａｃの実効値の電圧レベルを識別する。具体的には、交流電圧Ｖａｃの実効値には、１００Ｖ，２００Ｖ，２７７Ｖがあり、図６に示す通り、基準電圧ＶＲＥＦ０，ＶＲＥＦ１を設定することにより、識別回路５１は、交流電圧Ｖａｃの実効値の電圧レベルを識別する。

識別回路５１は、コンパレータ９１，９３と、タイマ９２，９４と、を含んで構成される。コンパレータ９１は、分圧電圧Ｖｈｄｉｖが、基準電圧ＶＲＥＦ０より高くなると、ハイレベル（以下、“Ｈ”レベルとする）の信号Ｖｈｄｅｔを出力する。一方、コンパレータ９１は、分圧電圧Ｖｈｄｉｖが、基準電圧ＶＲＥＦ０より低いと、ローレベル（以下、“Ｌ”レベルとする）の信号Ｖｈｄｅｔを出力する。“Ｌ”レベルの信号Ｖｈｄｅｔが入力されると、タイマ９２は、クロック信号ＣＬＫａに基づいて、カウントを開始する。その結果、分圧電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ０より低い場合、タイマ９２は、所定回数カウントし、所定回数カウント後に“Ｈ”レベルの信号Ｖｅｎｂ０を出力する。一方、分圧電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ０より高くなり、“Ｈ”レベルの信号Ｖｈｄｅｔが入力されると、タイマ９２は、リセットされ、カウントを停止し、所定回数カウントしない。よってLレベルの信号Ｖｅｎｂ０を出力する。したがって、タイマ９２は、分圧電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ０より低い場合、交流電圧Ｖａｃの実効値が１００Ｖであることを示す、“Ｈ”レベルの信号Ｖｅｎｂ０を出力する。一方、タイマ９２は、分圧電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ０より高くなる場合、交流電圧Ｖａｃの実効値が２００Ｖであることを示す、“Ｌ”レベルの信号Ｖｅｎｂ０を出力する。

タイマ９４は、タイマ９２と同様に、コンパレータ９３の出力とそのコンパレータ９３の出力が所定回数カウント中Ｌレベルであるか否かに基づいて、交流電圧Ｖａｃの実効値が２００Ｖ又は１００Ｖであることを示す、“Ｈ”レベルの信号Ｖｅｎｂ１、または、交流電圧Ｖａｃの実効値が２７７Ｖであることを示す、“Ｌ”レベルの信号Ｖｅｎｂ１を出力する。

なお、１００Ｖが「第１レベル」に対応し、２００Ｖが「第２レベル」に対応し、２７７Ｖが「第３レベル」に対応する。また、説明の都合上、交流電圧Ｖａｃの実効値が１００Ｖ，２００Ｖ，２７７Ｖとなる場合を説明したが、識別回路５１が識別する交流電圧Ｖａｃの実効値はこれらに限定されない。

＜＜＜＜周波数識別回路５２＞＞＞＞
図７は、周波数識別回路５２の一例を示す図である。周波数識別回路５２は、トグル（Ｔ）フリップフロップ１０１と、タイマ１０２と、を含み、識別回路５１からの信号Ｖｈｄｅｔに基づいて、交流電圧Ｖａｃの周波数（例えば、５０Ｈｚ、または６０Ｈｚ）を識別する。

具体的には、Ｔフリップフロップ１０１は、信号Ｖｈｄｅｔの立ち上がりエッジごとに反転する信号を出力する。タイマ１０２は、Ｔフリップフロップからの信号でリセットされる。タイマ１０２は、交流電圧Ｖａｃの周波数が例えば５０Ｈｚである場合、リセットされる期間と、リセットが解除される期間と、の両方が、周波数が６０Ｈｚの場合より長いため、所定回数カウントして“Ｈ”レベルの信号Ｖａｃｆを出力する。一方、タイマ１０２は、交流電圧Ｖａｃの周波数が例えば６０Ｈｚである場合、交流電圧Ｖａｃの周波数が例えば５０Ｈｚである場合と比較してリセットが解除される期間が短いため、所定回数カウントせず“Ｌ”レベルの信号Ｖａｃｆを出力する。なお、信号Ｖｈｄｅｔがハイレベルである期間は、交流電圧Ｖａｃの実効値が２００Ｖである時と、２７７Ｖである時でほとんど変わらない。よって本構成で問題なく識別できる。

なお、５０Ｈｚが「第１周波数」に対応し、６０Ｈｚが「第２周波数」に対応する。

＜＜＜＜切替回路５３＞＞＞＞
図３に戻り、切替回路５３は、周波数識別回路５２からの信号Ｖａｃｆに基づいて、クロック信号ＣＬＫａ、または、クロック信号ＣＬＫａより高い周波数を有するクロック信号ＣＬＫｂ、を選択してクロック信号ＣＬＫとして出力する。具体的には、切替回路５３は、信号Ｖａｃｆが“Ｈ”レベルである場合、クロック信号ＣＬＫａをクロック信号ＣＬＫとして出力し、信号Ｖａｃｆが“Ｌ”レベルである場合、クロック信号ＣＬＫｂをクロック信号ＣＬＫとして出力する。なお、クロック信号ＣＬＫａが「第１クロック信号」に相当し、クロック信号ＣＬＫｂが「第２クロック信号」に相当する。

＜＜＜＜調整回路５４＞＞＞＞
図８は、調整回路５４の一例を示す図である。調整回路５４は、信号Ｖｅｎｂ０に基づいて、基準電圧ＶＲＥＦＡまたはＶＲＥＦＢを選択し、基準電圧ＶＲＥＦ２として出力する。具体的には、調整回路５４は、インバータ１１１，１１２と、トランスミッションゲート１１３，１１４と、を含み、信号Ｖｅｎｂ０が“Ｈ”レベルである場合、基準電圧ＶＲＥＦＡを基準電圧ＶＲＥＦ２として出力し、信号Ｖｅｎｂ０が“Ｌ”レベルである場合、基準電圧ＶＲＥＦＢを基準電圧ＶＲＥＦ２として出力する。

ここで、基準電圧ＶＲＥＦＡは、ＡＣ－ＤＣコンバータ１０が交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する際の基準電圧であり、基準電圧ＶＲＥＦＢは、ＡＣ－ＤＣコンバータ１０が交流電圧Ｖａｃから目的レベルより低い所定レベルの出力電圧Ｖｏｕｔを生成する際の基準電圧である。なお、基準電圧ＶＲＥＦＡは「第１電圧」に相当し、基準電圧ＶＲＥＦＢは「第２電圧」に相当する。

＜＜＜＜遮断検出回路５５及び放電回路５６＞＞＞＞
図９を参照しつつ遮断検出回路５５及び放電回路５６の一例を説明する。

遮断検出回路５５は、分圧電圧Ｖｈｄｉｖに基づいて、交流電圧Ｖａｃが供給されているか否か、つまり、交流電圧Ｖａｃが遮断されているか否かを検出する回路であり、コンパレータ１２１、タイマ１２２を含む。コンパレータ１２１は、分圧電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ３より高いか否かを検出する。

図１０には、基準電圧ＶＲＥＦ３，ＶＲＥＦ４（後述）と、分圧電圧Ｖｈｄｉｖと、の関係が示されている。遮断検出回路５５が、交流電圧Ｖａｃが供給されていないと判定するために使用する基準電圧ＶＲＥＦ３は、図１０に示す通り、位相角が９０度付近の分圧電圧Ｖｈｄｉｖの最大レベルより低く設定される。一方、基準電圧ＶＲＥＦ３は、分圧電圧Ｖｈｄｉｖのレベルが低く（ほぼ０Ｖ）なる、位相角が０度、１８０度、３６０度となる付近（例えば、位相角が１８０度の場合、１７０度から１９０度）の分圧電圧Ｖｈｄｉｖの下側レベルより高く設定される。すなわち、基準電圧ＶＲＥＦ３は、交流電圧Ｖａｃが“所定時間Ｔ１”、基準電圧ＶＲＥＦ３より低くなり続けた場合に交流電圧Ｖａｃが供給されていないと判断すべき、最大レベルと、下側レベルと、の間のレベルに設定される。

具体的には、コンパレータ１２１は、端子ＶＨの電圧に応じた分圧電圧Ｖｈｄｉｖと基準電圧ＶＲＥＦ３とを比較し、交流電圧Ｖａｃが供給されているか否かを検出するための信号Ｓｃｍｐを出力する。

タイマ１２２は、コンパレータ１２１が、分圧電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ３より低いことを示す“Ｈ”レベルの信号Ｓｃｍｐを“時間Ｔ１”継続して出力しているか否かを検出する。具体的には、タイマ１２２は、コンパレータ１２１が、“Ｈ”レベルの信号Ｓｃｍｐを出力すると、“時間Ｔ１”を計時し、信号Ｓｃｍｐが“Ｈ”レベルのまま“時間Ｔ１”が経過すると、“Ｈ”レベルのパルス信号Ｓｔｉｍを、タイマ１２３に出力する。一方、タイマ１２２は、交流電圧Ｖａｃが供給されている間、リセットされている。ここで、“時間Ｔ１”は、交流電圧Ｖａｃが供給されていないか否かを、分圧電圧Ｖｈｄｉｖに基づいて判定するために設定される時間である。すなわち、交流電圧Ｖａｃが“時間Ｔ１”供給されていない場合、遮断検出回路５５は、交流電圧Ｖａｃが遮断されているものと判定する。例えば、“時間Ｔ１”は、交流電圧Ｖａｃの周波数が５０Ｈｚである場合、例えば、２０ｍｓ以上である。

放電回路５６は、遮断検出回路５５が、交流電圧Ｖａｃが供給されていないことを検出すると、入力ラインフィルタ２０のコンデンサ４１，４３，４４，４５を放電する回路であり、タイマ１２３、ＮＭＯＳトランジスタ１２４、抵抗１２５を含む。

タイマ１２３は、“放電時間Ｄ１”、ＮＭＯＳトランジスタ１２４をオンする回路であり、遮断検出回路５５が交流電圧Ｖａｃの遮断を検出すると、“Ｈ“レベルの信号Ｓｄｉｓを、”放電時間Ｄ１“、出力し続ける。一方、タイマ１２３は、遮断検出回路５５が交流電圧Ｖａｃの遮断を検出しない場合、”Ｌ“レベルの信号Ｓｄｉｓを出力する。ここで、”放電時間Ｄ１“は、コンデンサ４１，４３，４４，４５を放電するのに十分な時間である。

ＮＭＯＳトランジスタ１２４は、入力ラインフィルタ２０のコンデンサ４１，４３，４４，４５を放電するための素子であり、タイマ１２３が“Ｈ”レベルの信号Ｓｄｉｓを出力している間、オンされる。これにより、ＮＭＯＳトランジスタ１２４は、ＮＭＯＳトランジスタ１２４と、コンデンサ４１，４３，４４，４５と、の間に設けられる抵抗１２５を介して、入力ラインフィルタ２０のコンデンサ４１，４３，４４，４５を放電する。

したがって、遮断検出回路５５及び放電回路５６は、端子ＶＨの電圧に応じた分圧電圧Ｖｈｄｉｖに基づいて交流電圧Ｖａｃが供給されていないことを検出すると、入力ラインフィルタ２０のコンデンサ４１，４３，４４，４５を放電する。なお、コンデンサ４１，４３，４４，４５は、「第３コンデンサ」に相当し、ＮＭＯＳトランジスタ１２４は、「スイッチ」に相当する。そして、抵抗１２５は、「放電用抵抗」に相当する。また、分圧回路５０の抵抗値（すなわち、端子ＶＨと、接地と、の間の抵抗値）は、抵抗１２５の抵抗値よりも大きい。

＜＜＜＜信号出力回路５７＞＞＞＞
図３に戻り、信号出力回路５７について説明する。信号出力回路５７は、電圧Ｖｚｃｄ，Ｖｆｂ，Ｖｈｄｉｖと、識別回路５１からの信号Ｖｅｎｂ０／１と、に基づいて駆動信号Ｖｐ１を生成する。具体的には、信号出力回路５７は、交流電圧Ｖａｃの実効値が１００Ｖであり、信号Ｖｅｎｂ０が“Ｈ”レベルおよび信号Ｖｅｎｂ１がＨレベルとなる場合、ＮＭＯＳトランジスタ２７を駆動する駆動信号Ｖｐ１を出力し、実効値が２００Ｖであり、信号Ｖｅｎｂ０が“Ｌ”レベルおよび信号Ｖｅｎｂ１がＨレベルである場合、入力電流Ｉｉｎを補正するために駆動信号Ｖｐ１を補正して出力し、実効値が２７７Ｖであり、信号Ｖｅｎｂ０が“Ｌ”レベルおよび信号Ｖｅｎｂ１がＬレベルである場合、入力電流Ｉｉｎを補正するために駆動信号Ｖｐ１を補正して出力する。

信号出力回路５７は、補正回路７１、駆動信号出力回路７２を含んで構成される。補正回路７１は、後述する実施形態に応じた回路を有し、識別回路５１からの信号Ｖｅｎｂ０／１に基づいて有効にされる。駆動信号出力回路７２は、補正回路７１からの信号等に応じて動作し、補正回路７１に対応する回路を有する。

＜＜＜＜駆動回路５８＞＞＞＞
駆動回路５８は、駆動信号Ｖｐ１に基づいてＮＭＯＳトランジスタ２７を駆動するバッファ回路である。具体的には、駆動回路５８は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいＮＭＯＳトランジスタ２７を駆動する。また、駆動回路５８は、“Ｈ”レベルの駆動信号Ｖｐ１に基づいて、ＮＭＯＳトランジスタ２７をオンし、 “Ｌ”レベルの駆動信号Ｖｐ１に基づいて、ＮＭＯＳトランジスタ２７をオフする。

＜＜＜＜＜補正回路７１＞＞＞＞＞
補正回路７１は、分圧電圧Ｖｈｄｉｖと、信号Ｖｅｎｂ０／１と、に基づいて、各種信号等を駆動信号出力回路７２（後述）に出力し、入力電流Ｉｉｎの補正が必要である場合、すなわち、少なくとも信号Ｖｅｎｂ０が“Ｌ”レベルである場合、駆動信号出力回路７２に、駆動信号Ｖｐ１を補正させる。一方、入力電流Ｉｉｎの補正が必要ではない場合、すなわち、信号Ｖｅｎｂ０が“Ｈ”レベルである場合、補正回路７１は、駆動信号出力回路７２に、駆動信号Ｖｐ１を補正させることを停止させる。

＜＜＜＜＜駆動信号出力回路７２＞＞＞＞＞
駆動信号出力回路７２は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂと、目的レベルに応じた基準電圧ＶＲＥＦ２と、に基づく駆動信号Ｖｐ１を出力する。具体的には、駆動信号出力回路７２は、入力電流Ｉｉｎの補正が必要な場合、補正回路７１からの信号等に基づいて、駆動信号Ｖｐ１を補正する。

駆動信号出力回路７２は、オン信号出力回路８０と、オフ信号出力回路８２と、リセット優先で動作するＳＲフリップフロップ８３と、を含んで構成される。オン信号出力回路８０は、オン信号Ｓｓを生成し、オフ信号出力回路８２は、オフ信号Ｓｒを生成する。

＜＜＜＜＜＜オン信号出力回路８０＞＞＞＞＞＞
図１１は、オン信号出力回路８０の構成の一例を示す図である。オン信号出力回路８０は、インダクタ電流ＩＬがほぼゼロになると、ＮＭＯＳトランジスタ２７をオンするためのオン信号Ｓｓを出力する。オン信号出力回路８０は、ゼロ電流検出回路１３１、遅延回路１３２、ターンオンタイマ１３３、ＯＲ回路１３４を含んで構成される。なお、本実施形態において、「所定条件」とは、後述する、インダクタ電流ＩＬがほぼゼロになる条件である。

ゼロ電流検出回路１３１は、端子ＺＣＤの電圧Ｖｚｃｄに基づいて、インダクタ電流ＩＬの電流値が、ほぼゼロを示す“電流値Ｉａ”（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）であるかを検出する回路である。なお、本実施形態のゼロ電流検出回路１３１は、インダクタ電流ＩＬの電流値が、“ゼロ”である“電流値Ｉａ”であることを検出すると、“Ｈ”レベルの信号Ｖｚを出力する。なお、ゼロ電流検出回路１３１は、インダクタ電流ＩＬが“電流値Ｉａ”となる際の補助コイルＬ２の所定電圧と、電圧Ｖｚｃｄとを比較するコンパレータ（不図示）を含んで構成される。

遅延回路１３２は、ゼロ電流検出回路１３１から“Ｈ”レベルの信号Ｖｚが出力されると、所定時間だけ遅延させてパルス信号Ｖｐ２を出力する。

ターンオンタイマ１３３は、力率改善ＩＣ２６の起動時や、交流電圧Ｖａｃが供給されなくなり、パルス信号Ｖｐ２が出力されない場合に、ＮＭＯＳトランジスタ２７をオンするためのパルス信号Ｖｐ３を出力する。具体的には、パルス信号Ｖｐ２が所定期間出力されない場合、“Ｈ”レベルのパルス信号Ｖｐ３を所定周期毎に出力する。

ＯＲ回路１３４は、パルス信号Ｖｐ２，Ｖｐ３の論理和を演算して出力する。このため、図１１に示すオン信号出力回路８０の場合、ＯＲ回路１３４からは、パルス信号Ｖｐ２または、パルス信号Ｖｐ３が、信号Ｓｓとして出力される。

＜＜＜＜＜＜オフ信号出力回路８２＞＞＞＞＞＞
図１２は、オフ信号出力回路８２の構成の一例を示す図である。オフ信号出力回路８２は、帰還電圧Ｖｆｂに基づいて、オフ信号Ｓｒを出力する。オフ信号出力回路８２は、発振回路１４１、誤差出力回路１４２、コンパレータ１４３を含んで構成される。

発振回路１４１は、“Ｈ”レベルの信号Ｖｐ１が入力されると、ランプ波Ｖｒを出力する。具体的には、発振回路１４１は、“Ｈ”レベルの信号Ｖｐ１が入力されると、振幅が徐々に大きくなるランプ波Ｖｒを出力する。

誤差出力回路１４２は、トランスコンダクタンスアンプであり、帰還電圧Ｖｆｂと、基準電圧ＶＲＥＦ２と、の誤差に応じて誤差電流Ｉｅを生成し、端子ＣＯＭＰを介してコンデンサ３３，３４を充電する。ここで、基準電圧ＶＲＥＦ２は、目的レベルの出力電圧Ｖｏｕｔに応じて定められる電圧であり、調整回路５４において選択される基準電圧ＶＲＥＦＡまたはＶＲＥＦＢである。また、誤差出力回路１４２の出力が接続された端子ＣＯＭＰの電圧を、電圧Ｖｃｏｍｐとする。

コンパレータ１４３は、電圧Ｖｃｏｍｐと、ランプ波Ｖｒと、を比較してランプ波Ｖｒが電圧Ｖｃｏｍｐよりも高くなると、“Ｈ”レベルのオフ信号Ｓｒを出力する回路である。具体的には、コンパレータ１４３は、電圧Ｖｃｏｍｐとランプ波Ｖｒとの大小を比較して、比較結果としてオフ信号Ｓｒを出力する。ここでは、電圧Ｖｃｏｍｐがコンパレータ１４３の反転入力端子に印加され、ランプ波Ｖｒがコンパレータ１４３の非反転入力端子に印加されている。このため、ランプ波Ｖｒのレベルが電圧Ｖｃｏｍｐのレベルより低い場合、オフ信号Ｓｒは“Ｌ”レベルとなり、ランプ波Ｖｒのレベルが電圧Ｖｃｏｍｐのレベルより高くなるとオフ信号Ｓｒは“Ｈ”レベルとなる。なお、ランプ波Ｖｒは、「三角波状の発振電圧」に相当する。

＜＜＜＜＜＜ＳＲフリップフロップ８３＞＞＞＞＞＞
また、図３に戻り、ＳＲフリップフロップ８３は、オン信号Ｓｓ及びオフ信号Ｓｒに基づいて駆動信号Ｖｐ１を出力する。ＳＲフリップフロップ８３のＳ入力には、オン信号Ｓｓが入力され、Ｒ入力には、オフ信号Ｓｒが入力される。このため、ＳＲフリップフロップ８３のＱ出力である駆動信号Ｖｐ１は、信号Ｓｓが“Ｈ”レベルになると“Ｈ”レベルとなる。一方、信号Ｓｒが“Ｈ”レベルになると、駆動信号Ｖｐ１は、“Ｌ”レベルになる。また、ＳＲフリップフロップは、リセット優先で動作し、信号Ｓｒが“Ｈ”レベルである場合、信号Ｓｓの論理レベルにかかわりなく、“Ｌ”レベルの駆動信号Ｖｐ１を出力する。なお、ＳＲフリップフロップ８３は、「出力回路」に相当する。

＜＜＜＜＜補正回路７１ａ＞＞＞＞＞
図１３は、補正回路７１ａの一例を示す図である。補正回路７１ａは、電圧Ｖｈの位相角が所定の位相角θ１（例えば、８０度）より大きくなると、ＮＭＯＳトランジスタ２７がオンされる期間が、位相角が所定の位相角θ１より小さい場合より長くなるよう、駆動信号出力回路７２に、駆動信号Ｖｐ１を補正させる。

具体的には、補正回路７１ａは、駆動信号出力回路７２に、電圧Ｖｈの位相角が所定の位相角θ１より小さい場合、帰還電圧Ｖｆｂに応じてＮＭＯＳトランジスタ２７がオンされる期間が“期間Ｐ１”の駆動信号Ｖｐ１を出力させる。一方、補正回路７１ａは、電圧Ｖｈの位相角が位相角θ１より大きい場合、ＮＭＯＳトランジスタ２７がオンされる期間が、“期間Ｐ１”より長い“期間Ｐ２”を含む駆動信号Ｖｐ１を、駆動信号出力回路７２に、出力させる。

なお、所定の位相角θ１は、「第１位相角」に相当する。また、「電圧Ｖｈの位相角」と記載したが、「電圧Ｖｈｄｉｖの位相角」としても同様である。

＜＜＜補正回路７１ａの詳細＞＞＞
補正回路７１ａは、電圧Ｖｈの位相角が位相角θ１より小さい場合、ＮＭＯＳトランジスタ２７がオンされる期間が“期間Ｐ１”の駆動信号Ｖｐ１を、駆動信号出力回路７２に、出力させる。一方、補正回路７１ａは、位相角が位相角θ１より大きく、位相角θ２より小さい場合、ＮＭＯＳトランジスタ２７がオンされる期間が、“期間Ｐ１”より長い“期間Ｐ２”を含む駆動信号Ｖｐ１を、駆動信号出力回路７２に、“所定期間Ｐ０”（すなわち、位相角が位相角θ１より大きく、位相角θ２より小さい期間）、生成させる。補正回路７１ａは、コンパレータ１５１、タイマ１５２を含んで構成される。

コンパレータ１５１は、端子ＶＨの電圧に応じた電圧Ｖｈｄｉｖと、基準電圧ＶＲＥＦ４と、を比較して電圧Ｖｈの位相角が位相角θ１より大きいか否かを示す検出信号Ｓｄを出力する。コンパレータ１５１が、電圧Ｖｈの位相角が位相角θ１より大きいか否かを検出するために使用する基準電圧ＶＲＥＦ４は、図１０に示す通り、電圧Ｖｈの位相角が約９０度付近の分圧電圧Ｖｈｄｉｖの最大レベルとなる様に設定される。

タイマ１５２は、電圧Ｖｈの位相角が位相角θ１より大きいことを示す検出信号Ｓｄに基づいて、“期間Ｐ０”を計時し、計時をしていることを示す信号Ｓｑを出力する。ここで、“期間Ｐ０”は、電圧Ｖｈの位相角がコンデンサ２２の容量値に応じて定まる位相角θ１となった後、位相角θ２となるまでの期間であり、位相角θ２は位相角θ１より大きく、１８０度より小さい。

具体的には、コンパレータ１５１は、分圧電圧Ｖｈｄｉｖが、基準電圧ＶＲＥＦ４より高いと、電圧Ｖｈの位相角が位相角θ１より大きいことを検出し、“Ｈ”レベルの検出信号Ｓｄを出力する。一方、コンパレータ１５１は、分圧電圧Ｖｈｄｉｖが、基準電圧ＶＲＥＦ４より低いと、電圧Ｖｈの位相角が位相角θ１より小さいことを検出し、“Ｌ”レベルの検出信号Ｓｄを出力する。

タイマ１５２は、ＳＲフリップフロップ１６１、カウンタ１６２を含んで構成される。タイマ１５２は、“期間Ｐ０”を計時し、“期間Ｐ０”を計時していることを示す“Ｈ”レベルの信号Ｓｑを出力する。具体的には、ＳＲフリップフロップ１６１のＱ出力、すなわち、信号Ｓｑは、電圧Ｖｈの位相角が位相角θ１より小さい場合、すなわち、コンパレータ１５１からの信号Ｓｄが“Ｌ”レベルである場合、“Ｌ”レベルである。ＳＲフリップフロップ１６１は、電圧Ｖｈの位相角が位相角θ１より大きい、すなわち、コンパレータ１５１からＳ入力に入力される検出信号Ｓｄが“Ｈ”レベルとなると、“Ｈ”レベルの信号Ｓｑを出力する。カウンタ１６２は、信号Ｓｑが“Ｈ”レベルとなると、“期間Ｐ０”を計時する。“期間Ｐ０”が経過すると、カウンタ１６２は、“Ｈ”レベルの信号ＳｃｎｔをＳＲフリップフロップ１６１のＲ入力に出力する。ＳＲフリップフロップ１６１は、信号Ｓｃｎｔが“Ｈ”レベルとなると、ＳＲフリップフロップ１６１のＱ出力は、“Ｌ”レベルとなり、信号Ｓｑも“Ｌ”レベルとなる。一方、カウンタ１６２は、信号Ｓｑが“Ｌ”レベルである場合、リセットされている。したがって、タイマ１５２は、電圧Ｖｈの位相角が位相角θ１となると、“期間Ｐ０”、“Ｈ”レベルの信号Ｓｑを出力する。

ここで、“期間Ｐ０”は、切替回路５３からのクロック信号ＣＬＫを用いて計時される。クロック信号ＣＬＫは、交流電圧Ｖａｃの周波数が５０Ｈｚまたは６０Ｈｚであるかを識別する周波数識別回路５２からの信号Ｖａｃｆに基づいて、ＣＬＫａまたはＣＬＫｂから選択される。タイマ１５２は、交流電圧Ｖａｃの周波数が５０Ｈｚである場合、ＣＬＫａで所定回数カウントすることで“期間Ｐ０”を計時し、交流電圧Ｖａｃの周波数が６０Ｈｚである場合、ＣＬＫｂで同じく所定回数カウントすることで“期間Ｐ０”を計時する。これにより、タイマ１５２は、位相角が位相角θ１となった後、位相角θ２となるまでの期間を、交流電圧Ｖａｃの周波数にかかわらず、計時することができる。また、交流電圧の周波数が５０Ｈｚまたは６０Ｈｚであったとしても、位相角が位相角θ１となった後、位相角θ２となるまでの期間を計時するために、タイマ１５２がカウントするカウント数を、交流電圧Ｖａｃの周波数に応じて変化させてもよい。なお、位相角θ２は、「第２位相角」に相当する。

＜＜＜オフ信号出力回路８２ａ＞＞＞
図１４は、オフ信号出力回路８２ａの一例を示す図である。図１４には、オフ信号出力回路８２ａの構成を説明するために補正回路７１ａが図示されている。オフ信号出力回路８２ａは、ＮＭＯＳトランジスタ２７をオフするオフ信号Ｓｒを生成する。ここで、基準電圧ＶＲＥＦ４は、電圧Ｖｈの位相角が位相角θ１になる場合の分圧電圧Ｖｈｄｉｖの電圧値である。

オフ信号出力回路８２ａは、電圧Ｖｈの位相角が位相角θ１より小さい場合、帰還電圧Ｖｆｂに基づいて、ＮＭＯＳトランジスタ２７がオンされる期間が“期間Ｐ１”となるオフ信号Ｓｒを出力し、“期間Ｐ０”が計時されている場合、帰還電圧Ｖｆｂ及びタイマ１５２の信号Ｓｑに基づいて、ＮＭＯＳトランジスタ２７がオンされる期間が“期間Ｐ２”を含むオフ信号Ｓｒを出力する。

オフ信号出力回路８２ａは、オフ信号出力回路８２の他に、端子ＣＯＭＰを介してコンデンサ３３，３４を所定電流Ｉ１で充電する電流源１４４ａを更に含んで構成される。

電流源１４４ａは、タイマ１５２からの信号Ｓｑと、識別回路５１からの信号Ｖｅｎｂ０／１と、に基づいて、所定電流Ｉ１でコンデンサ３３，３４を充電する。具体的には、電流源１４４ａは、インバータ１７１、ＯＲ回路１７２，１７３，１７４、ＰＭＯＳトランジスタ１７６，１７８、力率改善ＩＣ２６の内部で生成された電源電圧Ｖｄｄに接続される電流源１７５ａ，１７７ａを含む。電流源１４４ａは、信号Ｓｑが“Ｈ”レベルである場合、すなわち、カウンタ１６２が“期間Ｐ０”を計時している場合、所定電流Ｉ１でコンデンサ３３，３４を充電する。具体的には、信号Ｓｑが“Ｈ”レベルである間、インバータ１７１の出力は“Ｌ”レベルとなり、信号Ｖｅｎｂ０が“Ｌ”レベルである場合、ＰＭＯＳトランジスタ１７６はオンされる。また、インバータ１７１の出力が“Ｌ”レベルであり、信号Ｖｅｎｂ０及びＶｅｎｂ１が“Ｌ”レベルである場合、ＰＭＯＳトランジスタ１７８はオンされる。そして、ＰＭＯＳトランジスタ１７６またはＰＭＯＳトランジスタ１７６，１７８がオンされると、電流源１４４ａからの電流Ｉ１は、端子ＣＯＭＰに出力される。一方、信号Ｓｑが“Ｌ”レベルである時、すなわち、カウンタ１６２が“期間Ｐ０”を計時していない間、インバータ１７１の出力は“Ｈ”レベルとなり、ＰＭＯＳトランジスタ１７６，１７８はオフされ、電流源１４４ａからの電流Ｉ１は、端子ＣＯＭＰに出力されない。

すなわち、電流源１４４ａは、信号Ｓｑが、“期間Ｐ０”を計時していることを示す場合、定電流Ｉ１でコンデンサ３３，３４を充電する。また、位相補償用の抵抗３２及びコンデンサ３３，３４は、誤差出力回路１４２の出力及び電流源１４４ａの出力と、接地と、の間に、端子ＣＯＭＰを介して接続されている。ここで、誤差出力回路１４２の出力と、電流源１４４ａの出力と、が接続された端子ＣＯＭＰの電圧を、電圧Ｖｃｏｍｐとする。

以上から、オフ信号出力回路８２ａは、電圧Ｖｈの位相角が位相角θ１より小さい場合、帰還電圧Ｖｆｂに基づいて、ＮＭＯＳトランジスタ２７がオンされる期間が“期間Ｐ１”のオフ信号Ｓｒを出力する。一方、オフ信号出力回路８２ａは、電圧Ｖｈの位相角が位相角θ１より大きくなり、“期間Ｐ０”が計時されている、すなわち、電圧Ｖｈの位相角が位相角θ２より小さい場合、帰還電圧Ｖｆｂ及び信号Ｓｑに基づいて、ＮＭＯＳトランジスタ２７がオンされる期間が“期間Ｐ２”を含むオフ信号Ｓｒを出力する。ここで、“期間Ｐ２”は、“期間Ｐ１”よりも長い。

なお、コンパレータ１５１は、「第１検出回路」に相当する。また、タイマ１５２が、「第１計時回路」に相当する。また、誤差出力回路１４２は、「第１充電回路」に相当する。また、電流源１４４ａは、「第２充電回路」に相当し、電流Ｉ１は、「第１電流」に相当する。また、コンパレータ１４３は、「比較回路」に相当する。また、“期間Ｐ０”は、「補正時間」に相当する。また、交流電圧Ｖａｃの周波数が５０Ｈｚである場合の“期間Ｐ０”は、「第１時間」に相当し、交流電圧Ｖａｃの周波数が６０Ｈｚである場合の“期間Ｐ０”は、「第２時間」に相当する。

＜＜＜補正回路７１ａを用いた力率改善ＩＣ２６の動作＞＞＞
図１５は、補正回路７１ａを用いた力率改善ＩＣ２６の動作を説明するための図である。
図１５の時刻ｔ０において、電圧Ｖｈの位相角は、０度であり、時刻ｔ６において、電圧Ｖｈの位相角は、１８０度である。また、駆動信号Ｖｐ１は、実際は、例えば、数ｋＨｚの信号であり、ランプ波Ｖｒついても同様である。しかしながら、スイッチング動作の理解を容易にするために、図１５においては、駆動信号Ｖｐ１及びランプ波Ｖｒは、拡大して図示されている。

後述する、時刻ｔ２より前においては、電圧Ｖｈの位相角は、位相角θ１より小さく、コンパレータ１５１は、“Ｌ”レベルの検出信号Ｓｄを出力している。したがって、タイマ１５２は、“Ｌ”レベルの信号Ｓｑを出力している。

時刻ｔ０から時刻ｔ１より前において、信号Ｓｑが“Ｌ”レベルであるため、電流源１４４ａは、電流Ｉ１を出力しない。一方、誤差出力回路１４２は、誤差電流Ｉｅを出力し、電圧Ｖｃｏｍｐを生成している。また、電圧Ｖｈの前の半波における電流Ｉ１により充電された電圧Ｖｃｏｍｐは、徐々に放電され、電圧Ｖｃｏｍｐは、徐々に低下し、電圧Ｖ１となる。なお、電圧Ｖ１は、負荷１１の変動がなく、出力電圧Ｖｏｕｔが目的レベルとなっている場合の電圧Ｖｃｏｍｐの電圧値を示す。

時刻ｔ０において、インダクタ電流ＩＬがゼロとなり、オン信号出力回路８０は、“Ｈ”レベルのオン信号Ｓｓを出力し、ＳＲフリップフロップ８３は、“Ｈ”レベルの信号Ｖｐ１を出力する。これにより、駆動回路５８は、“Ｈ”レベルの信号ＯＵＴを出力し、ＮＭＯＳトランジスタ２７は、オンされる。そして、発振回路１４１は、ランプ波Ｖｒを出力する。

時刻ｔ１において、ランプ波Ｖｒが、誤差出力回路１４２の誤差電流Ｉｅによって生成された電圧Ｖｃｏｍｐより高くなると、コンパレータ１４３は、“Ｈ”レベルのオフ信号Ｓｒを出力する。オフ信号Ｓｒが“Ｈ”レベルとなると、ＳＲフリップフロップ８３は、“Ｌ”レベルの信号Ｖｐ１を出力する。これにより、駆動回路５８は、“Ｌ”レベルの信号ＯＵＴを出力し、ＮＭＯＳトランジスタ２７は、オフされる。なお、時刻ｔ０から時刻ｔ１の期間が、“期間Ｐ１”である。時刻ｔ１から時刻ｔ２まで、同様の動作が繰り返される。

時刻ｔ２において、電圧Ｖｈの位相角が位相角θ１より大きくなると、電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ４より大きくなるため、コンパレータ１５１は、“Ｈ”レベルの信号Ｓｄを出力する。コンパレータ１５１が、“Ｈ”レベルの信号Ｓｄを出力すると、ＳＲフリップフロップ１６１は、“Ｈ”レベルの信号Ｓｑを出力し、カウンタ１６２は、“期間Ｐ０”の計時を開始する。ＳＲフリップフロップ１６１が、“Ｈ”レベルの信号Ｓｑを出力すると、電流源１４４ａは、電流Ｉ１を出力する。電流源１４４ａからの電流Ｉ１により、電圧Ｖｃｏｍｐは、徐々に上昇する。

時刻ｔ３において、インダクタ電流ＩＬがゼロとなり、オン信号出力回路８０は、“Ｈ”レベルのオン信号Ｓｓを出力し、ＳＲフリップフロップ８３は、“Ｈ”レベルの信号Ｖｐ１を出力する。これにより、駆動回路５８は、“Ｈ”レベルの信号ＯＵＴを出力し、ＮＭＯＳトランジスタ２７は、オンされる。そして、発振回路１４１は、ランプ波Ｖｒを出力する。電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ４を下回ると、コンパレータ１５１は、“Ｌ”レベルの信号Ｓｄを出力する。しかしながら、ＳＲフリップフロップ１６１のＲ入力には、“Ｈ”レベルの信号Ｓｃｎｔがまだ入力されないため、ＳＲフリップフロップ１６１は、“Ｈ”レベルの信号Ｓｑを出力し続ける。そのため、電流源１４４ａは、電流Ｉ１を出力し続ける。

時刻ｔ４において、ランプ波Ｖｒが、誤差出力回路１４２の誤差電流Ｉｅによって生成された電圧Ｖｃｏｍｐより高くなると、コンパレータ１４３は、“Ｈ”レベルのオフ信号Ｓｒを出力する。オフ信号Ｓｒが“Ｈ”レベルとなると、ＳＲフリップフロップ８３は、“Ｌ”レベルの信号Ｖｐ１を出力する。これにより、駆動回路５８は、“Ｌ”レベルの信号ＯＵＴを出力し、ＮＭＯＳトランジスタ２７は、オフされる。なお、時刻ｔ３から時刻ｔ４の期間が、“期間Ｐ２”であり、このとき、駆動信号Ｖｐ１は、“期間Ｐ０”、ＮＭＯＳトランジスタ２７が、“期間Ｐ１”より長い“期間Ｐ２”を含む期間、オンされるように生成される。時刻ｔ４から時刻ｔ５まで、同様の動作が繰り返される。

時刻ｔ５において、インダクタ電流ＩＬがゼロとなると、オン信号出力回路８１は、“Ｈ”レベルのオン信号Ｓｓを出力し、ＳＲフリップフロップ８３は、“Ｈ”レベルの信号Ｖｐ１を出力する。これにより、駆動回路５８は、“Ｈ”レベルの信号ＯＵＴを出力し、ＮＭＯＳトランジスタ２７は、オンされる。そして、発振回路１４１は、ランプ波Ｖｒを出力する。時刻ｔ２から“期間Ｐ０”が経過した時刻ｔ５において、カウンタ１６２は、“Ｈ”レベルの信号Ｓｃｎｔを出力し、ＳＲフリップフロップ１６１は、リセットされる。その結果、信号Ｓｑは“Ｌ”レベルとなり、電流源１４４ａは、電流Ｉ１の出力を停止する。そして、時刻ｔ０から時刻ｔ６が繰り返される。

また、“期間Ｐ０”は、電圧Ｖｈの位相角がコンデンサ２２の容量値に応じて定まる位相角θ１となった後、位相角θ２となるまでの期間であり、位相角θ２は位相角θ１より大きく、１８０度より小さい。

以上から、“期間Ｐ０”において、電圧Ｖｃｏｍｐが徐々に上昇するため、ランプ波Ｖｒが電圧Ｖｃｏｍｐより高くなると出力されるオフ信号Ｓｒが、ＮＭＯＳトランジスタ２７がオンされる場合に出力されるオン信号Ｓｓに対して遅くなるように出力される。その結果、信号Ｖｐ１が“Ｈ”レベルである期間が徐々に長くなり、ＮＭＯＳトランジスタ２７がオンされる期間が徐々に長くなる。

＜＜＜補正回路７１ａを用いた力率改善ＩＣ２６の効果＞＞＞
図１６は、補正回路７１ａを用いた力率改善ＩＣ２６を用いた場合の、交流電圧Ｖａｃ及び入力電流Ｉｉｎ，Ｉｉｎ_ａの関係を示す図である。実線は、交流電圧Ｖａｃの波形を表し、点線は、補正回路７１ａを用いない場合の入力電流Ｉｉｎの波形を表し、一点鎖線は、補正回路７１ａを用いた場合の入力電流Ｉｉｎ_ａの波形を表す。

電圧Ｖｈの位相角が、所定の範囲Ｘ（例えば、０度から３０度）になる場合、放電されたコンデンサ２２を充電するための電流が、入力電流Ｉｉｎとして流れる。そのため、範囲Ｘにおいて、大きい入力電流Ｉｉｎが流れ、範囲Ｘを外れると、入力電流Ｉｉｎが小さくなり、入力電流Ｉｉｎの波形が歪む現象が発生する。そして、この現象は、力率が悪化する原因となる。

一方、“期間Ｐ０”を計時している間、すなわち、位相角θ１からθ２となる位相角の範囲にある間、ＮＭＯＳトランジスタ２７がオンされる期間が長くなるのに伴い、入力電流Ｉｉｎ_ａは、入力電流Ｉｉｎよりも多く流れる。したがって、補正回路７１ａを用いることにより、入力電流Ｉｉｎと比較して、入力電流Ｉｉｎ_ａは、入力電流Ｉｉｎ_ａの波形の歪が低減され、力率が改善される。また、位相角θ１は、３０度から１８０度の範囲であればどの角度であってもいい。

＜＜＜＜＜補正回路７１ｂ＞＞＞＞＞
図１７は、補正回路７１ｂの一例を示す図である。補正回路７１ｂは、補正回路７１ａに、負荷検出回路１８０を加えたものである。負荷検出回路１８０は、ワンショットタイマ１８１と、ＮＭＯＳトランジスタ１８２と、コンデンサ１８３と、を含み、識別回路５１からの信号Ｖｈｄｅｔに基づくパルスで、電圧Ｖｃｏｍｐをサンプル・ホールドし、電圧Ｖｃｏｍｐに基づいて負荷を検出する。

具体的には、負荷検出回路１８０は、ワンショットタイマ１８１からのパルスがＮＭＯＳトランジスタ１８２のゲート電極に入力されると、電圧Ｖｃｏｍｐに応じた電流でコンデンサ１８３を充電する。そして、補正回路７１ｃは、コンデンサ１８３の電圧を電圧Ｖｌｏａｄとして出力する。ここで、ワンショットタイマ１８１は、信号Ｖｈｄｅｔの立ち上がりエッジごとにパルスを生成する。

＜＜＜オフ信号出力回路８２ｂ＞＞＞
図１８は、オフ信号出力回路８２ｂの一例を示す図である。オフ信号出力回路８２ｂは、オフ信号出力回路８２ａの電流源１４４ａの代わりに、電流源１４４ｂを更に含んで構成される。電流源１４４ｂは、電流源１７５ｂ，１７７ｂを含み、電流源１７５ｂ，１７７ｂは、電圧Ｖｌｏａｄに応じて電流Ｉ１を変化させるように電流を流す。具体的には、電流源１４４ｂは、ＡＣ－ＤＣコンバータ１０の負荷１１の状態が軽負荷になるにつれて入力電流Ｉｉｎが増加するよう、電流Ｉ１を増加させる。その結果、電圧Ｖｃｏｍｐは、より上昇し、オフ信号Ｓｒが出力されるタイミングが遅れる。そして、駆動信号Ｖｐ１が“Ｈ”レベルである期間が長くなり、入力電流Ｉｉｎが増加する。

これにより、負荷１１の状態が軽負荷になるほど、出力電圧Ｖｏｕｔが上昇し、交流電圧Ｖａｃとの差が減少することによる入力電流Ｉｉｎの減少を抑制でき、入力電流Ｉｉｎを適切に変化させ、力率を改善することができる。

＜＜＜＜＜補正回路７１ｃ＞＞＞＞＞
図１９は、補正回路７１ｃの一例を示す図である。補正回路７１ｃは、交流電圧Ｖａｃの位相角に応じて、駆動信号出力回路７２に、駆動信号Ｖｐ１を補正させる。具体的には、補正回路７１ｃは、交流電圧Ｖａｃの位相角が所定の位相角θａからθｂになるまで、駆動信号出力回路７２に、ＮＭＯＳトランジスタ２７をオフさせる駆動信号Ｖｐ１を出力させ、位相角がθｂとなった後、駆動信号出力回路７２に、駆動信号Ｖｐ１を出力させる。

補正回路７１ｃは、位相角が位相角θｂとなった後、位相角θｃとなるまで、所定の条件を満たすと、ＮＭＯＳトランジスタ２７がオンされ、ＮＭＯＳトランジスタ２７がオフされる期間が所定となる駆動信号Ｖｐ１を、駆動信号出力回路７２に、出力させる。その後、補正回路７１ｃは、位相角が位相角θｃとなった後、位相角θｄとなるまで、ＮＭＯＳトランジスタ２７がオンされる期間が、少なくとも位相角が位相角θｂから位相角θｃとなるまでの間より長くなるよう、駆動信号出力回路７２に、駆動信号Ｖｐ１を補正させる。

＜＜＜補正回路７１ｃの詳細＞＞＞
補正回路７１ｃは、コンパレータ１９１と、タイマ１９２と、オン幅拡大回路１９３ｃと、を含んで構成される。コンパレータ１９１は、電圧Ｖｈｄｉｖと、基準電圧ＶＲＥＦ５と、を比較して、交流電圧Ｖａｃの位相角が位相角θａとなることを検出する。コンパレータ１９１の検出結果に基づいて、タイマ１９２は、切替回路５３からのクロック信号ＣＬＫで、カウントし、位相角が位相角θａ，θｂ，θｃ，θｄとなるタイミングを計時する。したがって、交流電圧Ｖａｃの周波数が、５０Ｈｚまたは６０Ｈｚの何れであっても、クロック信号ＣＬＫを用いて計時することで、位相角が位相角θａ，θｂ，θｃ，θｄとなるタイミングを計時できる。そして、タイマ１９２は、位相角が位相角θａからθｂとなる場合、“Ｈ”レベルの信号Ｓｓｔｏｐを出力し、位相角が位相角θｂからθｃとなる場合、“Ｈ”レベルの信号Ｓｒｓｔを出力し、位相角が位相角θｃからθｄとなる場合、“Ｈ”レベルの信号Ｓｏｎ＿ｅｘｐｄを出力する。

オン幅拡大回路１９３ｃは、詳細は後述するが、信号Ｓｏｎ＿ｅｘｐｄが出力されている場合、ＮＭＯＳトランジスタ２７がオンされる期間が、少なくとも位相角が位相角θｂから位相角θｃとなるまでの間より長くなるよう発振回路１４１を制御する。

一方、補正回路７１ｃは、詳細は後述するが、信号Ｓｓｔｏｐが“Ｈ”レベルとなると、オフ信号出力回路８２ｃに“Ｈ”レベルのオフ信号Ｓｒを出力させる。また、補正回路７１ｃは、信号Ｓｒｓｔが“Ｈ”レベルとなると、オン信号出力回路８１（後述）及びオフ信号出力回路８２ｃ（後述）に、ＮＭＯＳトランジスタ２７がオフされる期間が所定となる駆動信号Ｖｐ１を生成するように動作させる。

なお、コンパレータ１９１は、「第２検出回路」に相当し、タイマ１９２は、「第２計時回路」に相当する。また、位相角θａ，θｂ，θｃ，θｄは、それぞれ、「第３位相角」、「第４位相角」、「第５位相角」、「第６位相角」に相当し、位相角が位相角θａ，θｂ，θｃ，θｄとなるタイミングが、それぞれ、「第１タイミング」、「第２タイミング」、「第３タイミング」、「第４タイミング」に相当する。

＜＜＜オン信号出力回路８１＞＞＞
図２０は、オン信号出力回路８１の一例を示す図である。オン信号出力回路８１は、オン信号出力回路８０に、“Ｈ”レベルの信号Ｓｒｓｔが入力された場合、オン信号出力回路８０のＯＲ回路１３４の出力信号Ｖｐ４を無効にする回路を加えたものである。具体的には、オン信号出力回路８１は、オン信号出力回路８０と、ＡＮＤ回路２０１と、ＯＲ回路２０２，２０４と、タイマ２０３と、を含んで構成される。

オン信号出力回路８１において、信号Ｖｐ４は、オン信号出力回路８０と同様に生成される。しかしながら、信号Ｓｒｓｔが“Ｈ”レベルである場合、信号Ｖｐ４は、ＡＮＤ回路２０１により無効にされる。一方、信号Ｓｒｓｔが“Ｈ”レベルである場合に、信号Ｖｐ１が“Ｌ”レベルとなると、タイマ２０３はＮＭＯＳトランジスタ２７がオフされる期間が所定となるよう計時し、“Ｈ”レベルの信号を出力する。これにより、信号Ｓｓは“Ｈ”レベルとなり、ＮＭＯＳトランジスタ２７はオンされる。また、信号Ｓｒｓｔが“Ｈ”レベルである場合に、信号Ｖｐ１が“Ｈ”レベルとなると、タイマ２０３はリセットされる。

また、信号Ｓｒｓｔが“Ｌ”レベルである場合、タイマ２０３はリセットされ、“Ｌ”レベルの信号を出力する。したがって、信号Ｓｒｓｔが“Ｌ”レベルである場合、オン信号出力回路８１は、オン信号出力回路８０と同様に動作する。

なお、ＡＮＤ回路２０１と、ＯＲ回路２０２，２０４と、タイマ２０３と、は、「制御回路」の一部に相当する。

＜＜＜オフ信号出力回路８２ｃ＞＞＞
図２１は、オフ信号出力回路８２ｃの一例を示す図である。図２１には、オフ信号出力回路８２ｃの構成を説明するために補正回路７１ｃが図示されている。オフ信号出力回路８２ｃは、オフ信号出力回路８２の発振回路１４１を補正回路７１ｃからの電流Ｉｃｏによって制御するように構成され、信号Ｓｓｔｏｐが“Ｈ”レベルである場合、オフ信号Ｓｒを“Ｈ”レベルにするＯＲ回路１４５を更に含んで構成される。

信号Ｓｓｔｏｐが“Ｈ”レベルとなると、ＯＲ回路１４５は、“Ｈ”レベルのオフ信号Ｓｒを出力する。このとき、ＳＲフリップフロップ８３は、リセットが優先されるようになっているため、“Ｌ”レベルの駆動信号Ｖｐ１を出力し、ＮＭＯＳトランジスタ２７をオフさせる。

信号Ｓｓｔｏｐが“Ｌ”レベルであり、信号Ｓｏｎ＿ｅｘｐｄが“Ｈ”レベルとなる場合、詳細は後述するが、発振回路１４１が電流Ｉｃｏで制御される。そのため、ランプ波Ｖｒは、信号Ｓｒｓｔが“Ｈ”レベルである場合より傾きが小さくなり、所定条件が満たされた後、信号Ｓｒが出力されるタイミングが遅れ、ＮＭＯＳトランジスタ２７がオンされる期間が長くなる。

信号Ｓｓｔｏｐが“Ｌ”レベルであり、信号Ｓｏｎ＿ｅｘｐｄが“Ｌ”レベルであるため、発振回路１４１が電流Ｉｃｏで制御されていない場合、オフ信号Ｓｒは帰還電圧Ｖｆｂに基づいて出力される。なお、ＯＲ回路１４５は、「制御回路」の一部に相当する。

＜＜＜＜オン幅拡大回路１９３ｃによる発振回路１４１の制御＞＞＞＞
図２２は、発振回路１４１及びオン幅拡大回路１９３ｃの一例を示す図である。発振回路１４１は、ＮＭＯＳトランジスタ２７がオンされる、すなわち、信号Ｖｐ１が“Ｈ”レベルである場合、ランプ波Ｖｒを出力する。そして、オン幅拡大回路１９３ｃは、信号Ｓｏｎ＿ｅｘｐｄが“Ｈ”レベルとなる場合、発振回路１４１内の電流源２２１からの電流Ｉｒａｍｐ０を接地に分流させることにより、ランプ波Ｖｒの傾きを小さくする。

まず、オン幅拡大回路１９３ｃについて詳述する前に、発振回路１４１の動作について説明する。発振回路１４１は、電流源２２１と、コンデンサ２２２と、インバータ２２３と、ＮＭＯＳトランジスタ２２４と、を含み、信号Ｖｐ１が“Ｈ”レベルである場合、電流源２２１からの電流Ｉｒａｍｐ０に応じた電流Ｉｒａｍｐで、コンデンサ２２２を充電する。そして、発振回路１４１は、コンデンサ２２２の電圧をランプ波Ｖｒとして出力する。一方、信号Ｖｐ１が“Ｌ”レベルである場合、ＮＭＯＳトランジスタ２２４がオンされ、コンデンサ２２２は放電されるため、ランプ波Ｖｒは出力されず、発振回路１４１は、接地レベルの電圧を出力する。

つぎに、オン幅拡大回路１９３ｃについて説明する。オン幅拡大回路１９３ｃは、信号Ｓｏｎ＿ｅｘｐｄが“Ｈ”レベルである場合、発振回路１４１内の電流源２２１からの電流Ｉｒａｍｐ０を分流させ、電流Ｉｒａｍｐを制御する。オン幅拡大回路１９３ｃは、ＡＮＤ回路２１１，２１３と、ＯＲ回路２１２と、スイッチ２１４，２１６と、電流源２１５ｃ，２１７ｃと、を含んで構成される。

具体的には、オン幅拡大回路１９３ｃは、信号Ｓｏｎ＿ｅｘｐｄが“Ｈ”レベルであり、信号Ｖｅｎｂ０が“Ｌ”レベルである場合、スイッチ２１４をオンし、電流源２１５ｃに流れる電流分電流Ｉｒａｍｐを減少させる。これにより、発振回路１４１は、ＮＭＯＳトランジスタ２７がオンとなる期間が長くなるランプ波を出力する。

また、オン幅拡大回路１９３ｃは、信号Ｓｏｎ＿ｅｘｐｄが“Ｈ”レベルであり、信号Ｖｅｎｂ０及びＶｅｎｂ１が“Ｌ”レベルである場合、スイッチ２１６をオンし、電流源２１７ｃに流れる電流分電流Ｉｒａｍｐを更に減少させる。すなわち、交流電圧Ｖａｃの実効値の電圧レベルに応じて、電流Ｉｃｏ分電流Ｉｒａｍｐは減少する。これにより、発振回路１４１は、ＮＭＯＳトランジスタ２７がオンとなる期間が更に長くなるランプ波Ｖｒを出力する。

一方、信号Ｓｏｎ＿ｅｘｐｄが“Ｌ”レベルである場合、または、信号Ｖｅｎｂ０及びＶｅｎｂ１が“Ｈ”レベルである場合、スイッチ２１４，２１６はオフされ、電流Ｉｒａｍｐは、電流Ｉｒａｍｐ０となる。

＜＜＜補正回路７１ｃを用いた力率改善ＩＣ２６の動作＞＞＞
図２３は、補正回路７１ｃを用いた力率改善ＩＣ２６の動作を示す図である。
交流電圧Ｖａｃの位相角が（０度より高い）位相角θa（例えば、１０度）より小さい場合、補正回路７１ｃは、帰還電圧Ｖｆｂに応じた、ＮＭＯＳトランジスタ２７がオンされる期間である“期間Ｐ３”を有する駆動信号Ｖｐ１を、駆動信号出力回路７２に、出力させる。この場合のモードを“ＮＯＲＭ”とする。

位相角が位相角θaとなると、コンパレータ１９１は、電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ５より高くなることを検出する。タイマ１９２は、位相角が位相角θaとなるタイミングを計時し、“Ｈ”レベルの信号Ｓｓｔｏｐを出力する。オフ信号出力回路８２ｃは、信号Ｓｓｔｏｐが“Ｈ”レベルとなると、“Ｈ”レベルであるオフ信号Ｓｒを出力する。ＳＲフリップフロップ８３は、“Ｈ”レベルである信号Ｓｒを受けると、“Ｌ”レベルである駆動信号Ｖｐ１を出力する。その結果、ＮＭＯＳトランジスタ２７はスイッチングを停止する。

また、位相角が位相角θaとなると、コンデンサ２２に充電電流が流れ始め、コンデンサ２２に流れる電流Ｉｃａｐが上昇する。しかしながら、ＮＭＯＳトランジスタはスイッチングを停止しているため、インダクタ電流ＩＬは流れず、入力電流Ｉｉｎは、補正され、ほぼ充電電流のみとなる。位相角が位相角θａから位相角θｂとなるまでのモードを“ＳＴＯＰ”とする。

位相角が位相角θｂとなると、タイマ１９２は、信号Ｓｓｔｏｐを“Ｌ”レベルとし、信号Ｓｒｓｔを“Ｈ”レベルとする。オン信号出力回路８１は、信号Ｓｒｓｔが“Ｈ”レベルとなると、ＯＲ回路１３４の出力信号Ｖｐ４を無効にし、その後、駆動信号Ｖｐ１が“Ｌ”レベルとなると、タイマ２０３のリセットを解除する。タイマ２０３は、リセットが解除されると、ＮＭＯＳトランジスタ２７がオフされる期間を計時し、この期間が所定となると、“Ｈ”レベルの信号を出力する。そして、オン信号出力回路８１は、“Ｈ”レベルのオン信号Ｓｓを出力する。ＳＲフリップフロップ８３は、“Ｈ”レベルである信号Ｓｓを受けると、“Ｈ”レベルである駆動信号Ｖｐ１を出力する。

その後、オフ信号出力回路８２ｃは、帰還電圧Ｖｆｂに応じた、“Ｈ”レベルのオフ信号Ｓｒを出力する。ＳＲフリップフロップ８３は、“Ｈ”レベルの信号Ｓｒを受けると、駆動信号Ｖｐ１を“Ｌ”レベルとする。オン信号出力回路８１は、このような動作を、位相角が位相角θｂから位相角θｃとなるまで繰り返す。その結果、駆動回路５８は、ＮＭＯＳトランジスタ２７のスイッチングを開始する。

また、位相角が位相角θｂとなると、電流Ｉｃａｐは、減少する。電流Ｉｃａｐは減少するものの、インダクタ電流ＩＬが流れるため、入力電流Ｉｉｎは、補正され、増加する。位相角が位相角θｂから位相角θｃとなるまでのモードを“ＳＳ”とする。

位相角が位相角θｃとなると、タイマ１９２は、信号Ｓｒｓｔを“Ｌ”レベルとし、信号Ｓｏｎ＿ｅｘｐｄを“Ｈ”レベルとする。オン幅拡大回路１９３ｃは、信号Ｓｏｎ＿ｅｘｐｄが“Ｈ”レベルとなると、発振回路１４１が出力するランプ波Ｖｒの傾きを小さくする制御をする。そして、オフ信号出力回路８２ｃは、ＮＭＯＳトランジスタ２７がオンされるタイミングからより遅くオフ信号Ｓｒを出力する。その結果、ＳＲフリップフロップ８３は、ＮＭＯＳトランジスタ２７がオンされる期間が、少なくとも位相角が位相角θｂから位相角θｃの間である場合より長い“期間Ｐ４”を有する駆動信号Ｖｐ１を出力する。

また、位相角が位相角θｃとなると、電流Ｉｃａｐはさらに減少し、ＮＭＯＳトランジスタ２７がオンされる期間が長くなるため、インダクタ電流ＩＬは増加する。これにより、入力電流Ｉｉｎは、補正され、更に増加する。位相角が位相角θｃから位相角θｄとなるまでのモードを“ＥＸＰＤ”とする。

位相角が位相角θｄとなると、タイマ１９２は、信号Ｓｏｎ＿ｅｘｐｄを“Ｌ”レベルとする。オン幅拡大回路１９３ｃは、信号Ｓｏｎ＿ｅｘｐｄが“Ｌ”レベルとなると、発振回路１４１が出力するランプ波Ｖｒの傾きを小さくする制御を停止する。そして、オン信号出力回路８１及びオフ信号出力回路８２ｃは、補正回路７１ｃによる制御をうけず、位相角が位相角θａよりも小さい場合の動作に移行する。

また、位相角が位相角θｄとなると、コンデンサ２２に流れる充電電流は“所定値Ｉｂ”より小さくなる。なお、「所定値Ｉｂ」とは、電流Ｉｃａｐのうち充電電流が占める割合が無視できるほど小さくなる時の充電電流の電流値とする。位相角が位相角θｄより大きい場合のモードは“ＮＯＲＭ”である。

なお、“期間Ｐ３”は、「第１期間」に相当し、“期間Ｐ４”は、「第２期間」に相当する。

＜＜＜モード移行に伴う駆動信号Ｖｄｒの変化＞＞
図２４は、モード移行に伴う駆動信号Ｖｄｒの変化を示す図である。モードが“ＮＯＲＭ”である場合、補正回路７１ｃは動作せず、駆動信号Ｖｄｒは、帰還電圧Ｖｆｂに応じた“期間Ｐ３”の間、ＮＭＯＳトランジスタ２７がオンされるように生成される。

モードが“ＳＴＯＰ”である場合、タイマ１９２は、“Ｈ”レベルの信号Ｓｓｔｏｐを出力し、これにより、駆動信号出力回路７２は、“Ｌ”レベルの信号Ｖｐ１を出力し、駆動回路５８は、ＮＭＯＳトランジスタ２７のスイッチングを停止させる駆動信号Ｖｄｒｖを出力する。

モードが“ＳＳ”である場合、タイマ１９２は、“Ｈ”レベルの信号Ｓｒｓｔを出力する。また、オン信号出力回路８１は、ＮＭＯＳトランジスタ２７がオフされる期間が所定となるようにオン信号Ｓｓを出力する。そして、オフ信号出力回路８２ｃは、ＮＭＯＳトランジスタ２７がオンされる期間が、帰還電圧Ｖｆｂに応じて決まるようにオフ信号Ｓｒを出力する。これにより、駆動信号出力回路７２は、ＮＭＯＳトランジスタ２７をオフする期間が所定となる信号Ｖｐ１を生成し、駆動回路５８は、ＮＭＯＳトランジスタ２７をオフする期間が所定となる駆動信号Ｖｄｒｖを出力する。

モードが“ＥＸＰＤ”である場合、タイマ１９２は、“Ｈ”レベルの信号Ｓｏｎ＿ｅｘｐｄを出力する。また、オン信号出力回路８１は、電圧Ｖｚｃｄに基づいて、“Ｈ”レベルのオン信号Ｓｓを出力する。そして、オフ信号出力回路８２ｃは、オン幅拡大回路１９３ｃからの電流Ｉｃｏによって発振回路１４１が出力するランプ波Ｖｒの傾きが小さくなるため、ＮＭＯＳトランジスタ２７がオンされる期間である“期間Ｐ４”が、少なくともモードが“ＳＳ”である場合より長くなるようにオフ信号Ｓｒを出力する。これにより、駆動信号出力回路７２は、“期間Ｐ４”が“期間Ｐ３”より長くなるよう信号Ｖｐ１を生成し、駆動回路５８は、“期間Ｐ４”が“期間Ｐ３”より長くなる駆動信号Ｖｄｒｖを出力する。

＜＜＜＜＜補正回路７１ｄ＞＞＞＞＞
図２５は、補正回路７１ｄの一例を示す図である。補正回路７１ｄは、補正回路７１ｃに、負荷検出回路１８０を加えたものである。

＜＜＜＜オン幅拡大回路１９３ｄによる発振回路１４１の制御＞＞＞＞
図２６は、発振回路１４１及びオン幅拡大回路１９３ｄの一例を示す図である。オン幅拡大回路１９３ｄは、オン幅拡大回路１９３ｃに、電流源２１５ｃ，２１７ｃの代わりに、電圧Ｖｌｏａｄに応じて変化する電流を流す電流源２１５ｄ，２１７ｄを加えたものである。オン幅拡大回路１９３ｃと、オン幅拡大回路１９３ｄと、は、電圧Ｖｌｏａｄに応じて電流Ｉｃｏが変化する以外は同様に動作する。本実施形態では、負荷１１の状態が軽負荷となり、出力電圧Ｖｏｕｔが上昇すると、電圧Ｖｃｏｍｐが低下するにつれて電圧Ｖｌｏａｄは低下する。その結果、ＮＭＯＳトランジスタ２７がオンされる期間が短くなり、入力電流Ｉｉｎが減少する。入力電流Ｉｉｎを補正して増加させ、力率を向上させるため、オン幅拡大回路１９３ｄは、電流Ｉｃｏを大きくするように、電圧Ｖｌｏａｄに応じて電流源２１５ｄ，２１７ｄを制御する。この結果、ランプ波Ｖｒの傾きは小さくなり、駆動信号Ｖｐ１が“Ｈ”レベルである期間が長くなり、入力電流Ｉｉｎが増加する。しかしながら、負荷の状態に応じて入力電圧Ｉｉｎを補正するための動作は、これらに限定されない。

これにより、負荷１１の状態が軽負荷になるほど、出力電圧Ｖｏｕｔが上昇し、交流電圧Ｖａｃの実効値と、出力電圧Ｖｏｕｔと、の間の差が減少することによる入力電流Ｉｉｎの減少を抑制でき、入力電流Ｉｉｎを適切に変化させ、力率を改善することができる。

＜＜＜＜＜補正回路７１ｅ＞＞＞＞＞
図２７は、補正回路７１ｅの一例を示す図である。補正回路７１ｅは、補正回路７１ａと、補正回路７１ｄと、を合わせたものである。補正回路７１ｅのそれぞれの回路は、これまで説明したように動作する。

また、力率改善ＩＣ２６は、補正回路７１に補正回路７１ｅを用い、オン信号出力回路８０にオン信号出力回路８１を用い、オフ信号出力回路８２にオフ信号出力回路８２ｅを用いる。オフ信号出力回路８２ｅの構成は、図２８に示すとおりである。オフ信号出力回路８２ｅのそれぞれの回路は、これまで説明したように動作する。

＝＝＝変形例＝＝＝
本実施形態では、補正回路７１ａと、オフ信号出力回路８２ａと、を組み合わせた力率改善ＩＣ２６において、電圧Ｖｈの位相角に応じて電流Ｉ１で端子ＣＯＭＰを充電する例について説明した。しかしながら、電圧Ｖｈの位相角に応じてランプ波形Ｖｒの傾きを変化させることで、ＮＭＯＳトランジスタ２７がオンされる期間を変化させることとしてもよい。

また、本実施形態では、補正回路７１ａと、オフ信号出力回路８２ａと、を組み合わせた力率改善ＩＣ２６において、電圧Ｖｈの位相角に応じて電流Ｉ１で端子ＣＯＭＰを充電する例について説明した。しかしながら、電圧Ｖｈの位相角に応じて誤差出力回路１４２の基準電圧ＶＲＥＦ２を調整することで、端子ＣＯＭＰの電圧を調整し、ＮＭＯＳトランジスタ２７がオンされる期間を変化させることとしてもよい。

また、本実施形態では、ＰＷＭ制御によって、ＮＭＯＳトランジスタ２７がオンされる期間が調整されるものとして説明した。しかしながら、同様に、ＰＦＭ制御によって、ＮＭＯＳトランジスタ２７がオンされる期間が調整されることとしてもよい。

また、本実施形態では、調整回路５４は、信号Ｖｅｎｂ０に基づいて、誤差出力回路１４２に入力される基準信号ＶＲＥＦ２を変化させるものとして説明した。しかしながら、調整回路５４は、信号Ｖｅｎｂ０に基づいて、誤差出力回路１４２に入力される帰還電圧Ｖｆｂを変化させるものとしてもよい。

また、本実施形態では、交流電圧Ｖａｃの位相角を検出するために、コンパレータ１５１，１９１を用いているが、高い基準電圧ＶＲＥＦ４と、低い基準電圧ＶＲＥＦ５と、を有するヒステリシスコンパレータを用いて、電圧Ｖｈｄｉｖの高い電圧レベルと、低い電圧レベルと、を検出するようにしてもよい。

＝＝＝まとめ＝＝＝
（１）以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。識別回路５１は、交流電圧Ｖａｃの実効値が１００Ｖ、２００Ｖであるかを識別する。そして、交流電圧Ｖａｃの実効値が２００Ｖである場合、ＡＣ－ＤＣコンバータ１０の入力電圧と、出力電圧と、の電圧差が小さくなることによる入力電流の減少が発生する。入力電流の減少に対して、コンデンサ２２への充電電流の割合が増加し、入力電流の歪が顕著になる。そのため、力率改善ＩＣ２６は、識別回路５１による交流電圧Ｖａｃの実効値の識別に基づいて、入力電流を補正する。つまり、入力電流を適切に変化させ、全高調波歪を抑制し、力率を改善する集積回路を提供することができる。

（２）また、識別回路５１の識別結果に基づいて、補正回路７１の有効／無効を切り替えることにより、力率改善が必要な場合に、入力電流の補正をするように制御できる。力率改善が不必要な場合は、必要以上の入力電流の補正を避けることができる。

（３）また、補正回路７１ａは、電圧Ｖｈの位相角が位相角θ１より大きくなると、ＮＭＯＳトランジスタ２７がオンされる期間が、“期間Ｐ１”より長い“期間Ｐ２”となるよう、駆動信号出力回路７２に、駆動信号Ｖｐ１を出力させる。これにより、ＡＣ－ＤＣコンバータ１０は、増加した入力電流Ｉｉｎの供給を商用電源から受ける。そして、ＡＣ－ＤＣコンバータ１０の入力電流Ｉｉｎの歪が解消される。これにより、交流電圧Ｖａｃの波形と、入力電流Ｉｉｎの波形と、を相似形に近づけることができる。

（４）また、端子ＶＨの電圧に基づく電圧Ｖｈの位相角の検出に、コンパレータ１５１を用い、“所定期間Ｐ０”を計時するためにタイマを用いる。これにより、ＡＤコンバータを用いることなく、力率を改善することができ、力率改善ＩＣ２６は、低消費電力で動作することができる。

（５）また、オフ信号出力回路８２ａは、電圧Ｖｈの位相角に応じてＮＭＯＳトランジスタをオフするオフ信号Ｓｒの出力タイミングを変化させる。これにより、力率改善ＩＣ２６は、ＮＭＯＳトランジスタ２７をオンするオン信号Ｓｓが出力されるタイミングを変えることなく、入力電流Ｉｉｎの歪を改善することができる。

（６）また、端子ＣＯＭＰを介して電流でコンデンサ３３，３４を充電することにより、オフ信号Ｓｒが出力されるタイミングが急激に変化することを避けることができる。

（７）また、識別回路５１は、交流電圧Ｖａｃの実効値が１００Ｖ、２００Ｖ、２７７Ｖであるかを識別する。そして、交流電圧Ｖａｃの実効値が２７７Ｖである場合、実効値が２００Ｖである場合より入力電流の補正をより強化することにより、入力電圧と、出力電圧と、の電圧差が小さくなることに伴う、力率の低下を抑制することができる。

（８）また、負荷の状態が軽負荷である場合、必要とされる入力電流Ｉｉｎは小さくなり、入力電流Ｉｉｎに対する電流Ｉｃａｐ（例えば、充電電流）の割合が高くなる。そのため、負荷検出回路１８０は、負荷の状態が軽負荷を示す場合、入力電流Ｉｉｎを更に増加させるよう補正することで、負荷の状態が軽負荷である場合の力率を改善する。

（９）また、全波整流回路２１の前段のノードからの交流電圧Ｖａｃを整流した電圧Ｖｈを用いることにより、コンデンサ２２の影響がないため、位相角の検出がより正確になるとともに、電圧Ｖｈのレベルも全波整流回路２１を介した整流電圧Ｖｒｅｃよりも少なくとも1つのダイオードの順方向電圧分だけより正確になる。そして、正確な電圧Ｖｈに基づいて、ＮＭＯＳトランジスタ２７がオンされる期間を制御することができる。

（１０）また、端子ＶＨの電圧は、交流電圧Ｖａｃの遮断を検出する遮断検出回路５５でも使用することができる。放電回路５６は、入力ラインフィルタのコンデンサ４１，４３から４５を放電できる。

（１１）また、力率改善ＩＣ２６が、分圧回路５０を有することで、コンパレータ１５１は、分圧電圧Ｖｈｄｉｖに基づいて電圧Ｖｈの位相角の検出ができる。また、分圧電圧Ｖｈｄｉｖを用いることは、力率改善ＩＣ２６に高い電圧が印加されることを防ぎ、力率改善ＩＣ２６を高耐圧プロセスを用いて製造することを必要としない。分圧回路５０の抵抗値は、定常状態の際の消費電流を抑制するために、大きいが、放電回路５６の抵抗１２５の抵抗値は、ＮＭＯＳトランジスタ１２４を保護することができる限り、小さくできる。

（１２）また、周波数識別回路５２は、交流電圧Ｖａｃの周波数を識別し、交流電圧Ｖａｃの周波数により、カウンタ１６２で用いるクロック信号ＣＬＫを切り替える。

（１３）また、タイマ１５２は、交流電圧Ｖａｃの周波数に関わらず、電圧Ｖｈの位相角が位相角θ２となるタイミングを正確に計時できる。

（１４）また、調整回路５４は、入力電流の補正による出力電圧Ｖｏｕｔの上昇を抑制することができる。

（１５）また、調整回路５４は、目的レベルに応じた基準電圧を、目的レベルより低い所定レベルに応じた基準電圧に切り替えることにより、出力電圧Ｖｏｕｔの上昇を抑制することができる。特に、補正回路７１ａにより端子ＣＯＭＰに電流を追加することで電圧Ｖｃｏｍｐが高くなることで、スイッチング制御が変更され、出力電圧ＶＯＵＴが必要以上に高くなるように制御される。それをこの基準電圧の切り替えで抑制できる。

（１６）また、位相角θ１は、コンデンサ２２の容量値に応じで定まる位相角であり、位相角θ２は、位相角θ１より大きく、１８０度となるよりも小さい。これにより、コンデンサ２２に流れる充電電流が所定値Ｉｂ以下となった後の入力電流Ｉｉｎを補正することができる。

（１７）また、ＡＣ－ＤＣコンバータ１０は、識別回路５１及び信号出力回路５７を備えることで、全高調波歪の抑制と力率の改善を提供することができる。

（１８）また、力率改善ＩＣ２６は、補正回路７１ａと対応する回路構成を備えることによっても、全高調波歪の抑制と力率の改善を提供することができる。

（１９）また、ＡＣ－ＤＣコンバータ１０は、補正回路７１ａと対応する回路構成を備えることで、全高調波歪の抑制と力率の改善を提供することができる。

（２０）また、補正回路７１ｃは、交流電圧Ｖａｃの位相角が位相角θａからθｂである間、ＮＭＯＳトランジスタ２７のスイッチングを停止することによって、入力電流Ｉｉｎを電流Ｉｃａｐに近づけ、入力電流Ｉｉｎを補正する。

（２１）また、補正回路７１ｃは、位相角が位相角θｂからθｃである間、ＮＭＯＳトランジスタ２７がオフされる期間が所定となる駆動信号Ｖｐ１を、駆動信号出力回路７２に出力させる。これにより、補正回路７１ｃは、インダクタ電流を徐々に増加させ、入力電流Ｉｉｎが歪むことを抑制する。

（２２）また、補正回路７１ｃは、位相角が位相角θｃからθｄである間、ＮＭＯＳトランジスタ２７がオンされる期間を長くなる駆動信号Ｖｐ１を、駆動信号出力回路７２に出力させる。これにより、補正回路７１ｃは、入力電流Ｉｉｎを補正する。

（２３）また、発振回路１４１は、コンデンサ２２２に流す電流Ｉｒａｍｐを調整することで、ランプ波Ｖｒの傾きを調整し、ＮＭＯＳトランジスタ２７がオンされる期間が長くなるようにする。これは、オン幅拡大回路１９３ｃによる制御が必要な時のみランプ波Ｖｒの傾きが調整されることを可能にし、また、ランプ波Ｖｒの傾きの微調整を可能にする。

（２４）また、補正回路７１ｄが負荷検出回路１８０を備えることで、負荷の状態に応じて、発振回路１４１を制御できる。

（２５）また、識別回路５１は、交流電圧Ｖａｃの実効値が１００Ｖ、２００Ｖ、２７７Ｖであるかを識別する。

（２６）また、また、端子ＶＨの電圧に基づく電圧Ｖｈの位相角の検出に、コンパレータ１９１を用い、信号Ｓｓｔｏｐ，Ｓｒｓｔ，Ｓｏｎ＿ｅｘｐｄを出力するためにタイマ１９２を用いる。これにより、ＡＤコンバータを用いることなく、力率を改善することができ、力率改善ＩＣ２６は、低消費電力で動作することができる。

（２７）また、周波数識別回路５２は、交流電圧Ｖａｃの周波数を識別し、交流電圧Ｖａｃの周波数により、タイマ１９２で用いるクロック信号ＣＬＫを切り替える。

（２８）また、全波整流回路２１の前段のノードからの交流電圧Ｖａｃを整流した電圧Ｖｈを用いることにより、コンデンサ２２の影響がないため、位相角の検出がより正確になる。

（２９）また、端子ＶＨの電圧は、交流電圧Ｖａｃの遮断を検出する遮断検出回路５５でも使用することができる。放電回路５６は、入力ラインフィルタのコンデンサ４１，４３から４５を放電できる。

（３０）また、力率改善ＩＣ２６が、分圧回路５０を有する。

（３１）また、コンデンサ２２に充電電流が流れる期間の間、入力電流Ｉｉｎを補正することで、全高調波歪の抑制と、力率の改善と、を提供することができる。

（３２）また、調整回路５４は、入力電流の補正による出力電圧Ｖｏｕｔの上昇を抑制することができる。

（３３）また、調整回路５４は、目的レベルに応じた基準電圧を、目的レベルより低い所定レベルに応じた基準電圧に切り替えることにより、出力電圧Ｖｏｕｔの上昇を抑制することができる。

（３４）また、力率改善ＩＣ２６は、補正回路７１ｃと対応する回路構成を備えることによっても、全高調波歪の抑制と力率の改善を提供することができる。

（３５）また、ＡＣ－ＤＣコンバータ１０は、補正回路７１ｃと対応する回路構成を備えることで、全高調波歪の抑制と力率の改善を提供することができる。

（３６）また、負荷検出回路１８０は、負荷の状態に応じた入力電流Ｉｉｎの補正を可能にする。

（３７）また、識別回路５１は、交流電圧Ｖａｃの実効値が１００Ｖ、２００Ｖ、２７７Ｖであるかを識別する。

（３８）また、識別回路５１は、端子ＶＨの電圧に基づいて、交流電圧Ｖａｃの実効値を識別できる。

（３９）また、端子ＶＨの電圧は、交流電圧Ｖａｃの遮断を検出する遮断検出回路５５でも使用することができる。放電回路５６は、入力ラインフィルタのコンデンサ４１，４３から４５を放電できる。

（４０）また、力率改善ＩＣ２６が、分圧回路５０を有する。

（４１）また、力率改善ＩＣ２６は、負荷検出回路１８０と対応する回路構成を備えることによっても、全高調波歪の抑制と力率の改善を提供することができる。

（４２）また、ＡＣ－ＤＣコンバータ１０は、負荷検出回路１８０と対応する回路構成を備えることで、全高調波歪の抑制と力率の改善を提供することができる。

（４３）また、調整回路５４は、入力電流の補正による出力電圧Ｖｏｕｔの上昇を抑制することができる。

（４４）また、調整回路５４は、目的レベルに応じた基準電圧を、目的レベルより低い所定レベルに応じた基準電圧に切り替えることにより、出力電圧Ｖｏｕｔの上昇を抑制することができる。

（４５）また、力率改善ＩＣ２６は、調整回路５４と対応する回路構成を備えることによっても、全高調波歪の抑制と力率の改善を提供することができる。

（４６）また、ＡＣ－ＤＣコンバータ１０は、調整回路５４と対応する回路構成を備えることで、全高調波歪の抑制と力率の改善を提供することができる。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

１０ＡＣ－ＤＣコンバータ
１１負荷
２０入力ラインフィルタ
２１全波整流回路
２２，２５，３３，３４，４１，４３，４４，４５，１８３，２２２コンデンサ
２３トランス
２４，２８，２９ダイオード
２７，１２４，１８２，２２４ＮＭＯＳトランジスタ
３０，３１，３２，６０，６１，１２５抵抗
４２チョークコイル
５０分圧回路
５１識別回路
５２周波数識別回路
５３切替回路
５４調整回路
５５遮断検出回路
５６放電回路
５７信号出力回路
５８駆動回路
７１，７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ補正回路
７２駆動信号出力回路
８０，８１オン信号出力回路
８２，８２ａ，８２ｂ，８２ｃ，８２ｅオフ信号出力回路
８３，１６１ＳＲフリップフロップ
９１，９３，１２１，１４３，１５１，１９１コンパレータ
９２，９４，１０２，１２２，１２３，１５２，１９２，２０３タイマ
１０１トグル（Ｔ）フリップフロップ
１１１，１１２，１７１，２２３インバータ
１１３，１１４トランスミッションゲート
１３１ゼロ電流検出回路
１３２遅延回路
１３３ターンオンタイマ
１３４，１４５，１７２，１７３，１７４，２０２，２０４，２１２ＯＲ回路
１４１発振回路
１４２誤差出力回路
１４４ａ，１４４ｂ，１７５ａ，１７５ｂ，１７７ａ，１７７ｂ，２１５ｃ，２１５ｄ，２１７ｃ，２１７ｄ，２２１電流源
１６２カウンタ
１７６，１７８ＰＭＯＳトランジスタ
１８０負荷検出回路
１８１ワンショットタイマ
１９３ｃ，１９３ｄオン幅拡大回路
２０１，２１１，２１３ＡＮＤ回路
２１４，２１６スイッチ

Claims

交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
前記交流電圧の実効値の電圧レベルが、第１レベル、または、前記第１レベルより高い第２レベルであるかを識別する識別回路と、
前記実効値の前記電圧レベルが前記第１レベルである場合、前記トランジスタを駆動する駆動信号を出力し、前記実効値の前記電圧レベルが前記第２レベルである場合、前記電源回路への入力電流を補正するために前記駆動信号を補正して出力する信号出力回路と、
を備える、集積回路。
請求項１に記載の集積回路であって、
前記信号出力回路は、
少なくとも前記出力電圧に応じた帰還電圧と、前記目的レベルに応じた基準電圧とに基づく前記駆動信号を出力する駆動信号出力回路と、
前記実効値の前記電圧レベルが前記第１レベルである場合、前記駆動信号出力回路に、前記駆動信号を補正させることを停止させ、前記実効値の前記電圧レベルが前記第２レベルである場合、前記駆動信号出力回路に、前記駆動信号を補正させる補正回路と、
を備える、集積回路。
請求項２に記載の集積回路であって、
前記補正回路は、
前記実効値の前記電圧レベルが前記第２レベルであり、前記交流電圧の位相角が第１位相角から第２位相角の間にある場合、前記トランジスタがオンされる期間が、前記位相角が前記第１位相角より小さい場合より長くなるよう、前記駆動信号出力回路に、前記駆動信号を補正させる、
集積回路。
請求項３に記載の集積回路であって、
前記補正回路は、
前記位相角が前記第１位相角より大きいか否かを検出する第１検出回路と、
前記第１検出回路の検出結果に基づいて、前記位相角が前記第１位相角から前記第２位相角になるまでの補正時間を計時する第１計時回路と、
を備え、
前記補正回路は、
前記第１計時回路が前記補正時間を計時する間、前記トランジスタがオンされる期間が、前記位相角が前記第１位相角より小さい場合より長くなるよう、前記駆動信号出力回路に、前記駆動信号を補正させる、
集積回路。
請求項４に記載の集積回路であって、
前記駆動信号出力回路は、
所定条件に基づいて、前記トランジスタをオンするためのオン信号を出力するオン信号出力回路と、
前記帰還電圧に基づいて、前記トランジスタをオフするためのオフ信号を出力するオフ信号出力回路と、
前記オン信号及び前記オフ信号に基づいて、前記駆動信号を出力する出力回路と、
を備え、
前記補正回路は、前記位相角が前記第１位相角から前記第２位相角の間にある場合、前記トランジスタがオンされる期間が、前記位相角が前記第１位相角より小さい場合より長くなるよう、前記オフ信号出力回路に、前記オフ信号を出力させる、
集積回路。
請求項５に記載の集積回路であって、
前記オフ信号出力回路は、
前記帰還電圧と、前記出力電圧の前記目的レベルに応じた基準電圧と、に基づく誤差電流で第２コンデンサを充電する第１充電回路と、
前記位相角が前記第１位相角から前記第２位相角の間にある間、第１電流で前記第２コンデンサを充電する第２充電回路と、
前記所定条件が満たされると、三角波状の発振電圧を出力する発振回路と、
前記発振電圧が前記第２コンデンサの電圧より高くなると、前記オフ信号を出力する比較回路と、
を備える、集積回路。
請求項６に記載の集積回路であって、
前記識別回路は、前記交流電圧の前記実効値の前記電圧レベルが、前記第２レベルより高い第３レベルであるかを識別し、
前記第２充電回路は、
前記実効値の前記電圧レベルが前記第３レベルである場合、前記実効値の前記電圧レベルが前記第２レベルである場合の前記第１電流を増加させる、
集積回路。
請求項６または７に記載の集積回路であって、
前記補正回路は、
前記電源回路の負荷の状態を検出する負荷検出回路を更に備え、
前記第２充電回路は、
前記負荷検出回路の検出結果に基づいて、前記負荷の状態が軽負荷になるにつれて前記入力電流が増加するよう、前記第１電流を変化させる、
集積回路。
請求項４から８のいずれか一項に記載の集積回路であって、
前記交流電圧を整流する第１整流回路からの第１整流電圧が印加される端子、
を備え、
前記識別回路は、前記端子の電圧に基づいて、前記実効値の前記電圧レベルを識別し、
前記第１検出回路は、前記端子の電圧に基づいて、前記位相角が前記第１位相角より大きいか否かを検出する、
集積回路。
請求項９に記載の集積回路であって、
前記端子の電圧に基づいて、前記交流電圧が供給されているか否かを検出する遮断検出回路と、
前記遮断検出回路が、前記交流電圧が供給されていないことを検出すると、前記交流電圧が印加されるノードと、前記交流電圧を整流して前記第１コンデンサ及び前記インダクタに第２整流電圧を印加する第２整流回路と、の間に設けられる入力ラインフィルタの第３コンデンサを放電する放電回路と、
を更に備える、集積回路。
請求項１０に記載の集積回路であって、
前記端子の電圧を分圧して分圧電圧を生成する分圧回路、
を備え、
前記放電回路は、
前記遮断検出回路が、前記交流電圧が供給されていないことを検出すると、オンされるスイッチと、
前記スイッチと、前記第３コンデンサと、の間に設けられる放電用抵抗と、
を備え、
前記分圧回路の抵抗値は、前記放電用抵抗の抵抗値よりも大きい、
集積回路。
請求項４から１１のいずれか一項に記載の集積回路であって、
前記交流電圧の周波数が、第１周波数または前記第１周波数より高い第２周波数であるかを識別する周波数識別回路、
を更に備え、
前記第１計時回路は、前記周波数が前記第１周波数である場合、前記位相角が前記第１位相角から前記第２位相角になるまでの第１時間を前記補正時間として計時し、前記周波数が前記第２周波数である場合、前記位相角が前記第１位相角から前記第２位相角になるまでの第２時間を前記補正時間として計時する、
集積回路。
請求項１２に記載の集積回路であって、
前記第１計時回路は、
前記周波数が前記第１周波数である場合、前記第１周波数に対応する第１クロック信号で、前記第１時間を計時し、
前記周波数が前記第２周波数である場合、前記第２周波数に対応する第２クロック信号で、前記第２時間を計時する、
集積回路。
請求項３から１３のいずれか一項に記載の集積回路であって、
前記実効値の前記電圧レベルが前記第２レベルである場合、前記出力電圧の前記目的レベルが低くなるように、前記帰還電圧または前記基準電圧のうちの少なくとも一方を変化させる調整回路、
を更に備える、集積回路。
請求項１４に記載の集積回路であって、
前記調整回路は、
前記基準電圧を、前記目的レベルに応じた第１電圧から、前記目的レベルより低い所定レベルに応じた第２電圧に切り替える、
集積回路。
請求項３から１５のいずれか一項に記載の集積回路であって、
前記第１位相角は、前記第１コンデンサの容量値に応じて定まる位相角であり、
前記第２位相角は、前記第１位相角より大きく、１８０度より小さい、
集積回路。
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、
前記インダクタに流れるインダクタ電流を制御するトランジスタと、
前記交流電圧の実効値の電圧レベルが、第１レベル、または、前記第１レベルより高い第２レベルであるかを識別する識別回路と、
前記実効値の前記電圧レベルが前記第１レベルである場合、前記トランジスタを駆動する駆動信号を出力し、前記実効値の前記電圧レベルが前記第２レベルである場合、前記電源回路への入力電流を補正するために前記駆動信号を補正して出力する信号出力回路と、
を備える、電源回路。
交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
前記交流電圧を全波整流した第１整流電圧の位相角が第１位相角から第２位相角の間にある場合、前記トランジスタがオンされる期間が、前記位相角が前記第１位相角より小さい場合より長くなるよう、駆動信号を出力する信号出力回路と、
前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、
を備える、集積回路。
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、
前記インダクタに流れるインダクタ電流を制御するトランジスタと、
前記交流電圧を全波整流した第１整流電圧の位相角が第１位相角から第２位相角の間にある場合、前記トランジスタがオンされる期間が、前記位相角が前記第１位相角より小さい場合より長くなるよう、駆動信号を出力する信号出力回路と、
前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、
を備える、電源回路。
請求項２に記載の集積回路であって、
前記補正回路は、
前記実効値の前記電圧レベルが前記第２レベルである場合、前記交流電圧の位相角が第３位相角から第４位相角になるまで、前記駆動信号出力回路に、前記駆動信号の出力を停止させ、前記位相角が第４位相角となった後、前記駆動信号出力回路に、前記駆動信号を出力させる、
集積回路。
請求項２０に記載の集積回路であって、
前記補正回路は、
前記位相角が第４位相角となった後、前記位相角が第５位相角となるまで、前記駆動信号出力回路に、前記トランジスタがオフされる期間が所定となる前記駆動信号を出力させる、
集積回路。
請求項２１に記載の集積回路であって、
前記駆動信号出力回路は、
前記帰還電圧と、前記基準電圧と、に基づいて、前記トランジスタがオンされる期間が、第１期間の前記駆動信号を出力し、
前記補正回路は、
前記位相角が第５位相角となった後、前記位相角が第６位相角となるまで、前記駆動信号出力回路に、前記トランジスタがオンされる期間が前記第１期間より長い第２期間の前記駆動信号を出力させる、
集積回路。
請求項２２に記載の集積回路であって、
前記駆動信号出力回路は、
所定条件に基づいて、前記トランジスタをオンするためのオン信号を出力するオン信号出力回路と、
前記帰還電圧に基づいて、前記トランジスタをオフするためのオフ信号を出力するオフ信号出力回路と、
前記オン信号及び前記オフ信号に基づいて、前記駆動信号を出力する出力回路と、
前記位相角が前記第３位相角から前記第４位相角までの間、前記出力回路に、前記トランジスタをオフさせる前記駆動信号を出力させる制御回路と、
を備え、
前記オフ信号出力回路は、
前記帰還電圧に応じた誤差電流で第２コンデンサを充電する第１充電回路と、
前記所定条件が満たされると、三角波状の発振電圧を出力する発振回路と、
前記発振電圧が前記第２コンデンサの電圧より高くなると、前記オフ信号を出力する比較回路と、
を含み、
前記発振回路は、
前記位相角が前記第５位相角から前記第６位相角までの間、少なくとも前記第４位相角から前記第５位相角の間より、前記トランジスタがオンとなる期間が長くなる前記発振電圧を出力する、
集積回路。
請求項２３に記載の集積回路であって、
前記補正回路は、
前記電源回路の負荷の状態を検出する負荷検出回路を更に備え、
前記発振回路は、前記負荷検出回路の検出結果に基づいて、前記負荷の状態が軽負荷になるにつれて前記入力電流を増加させる前記発振電圧を出力する、
集積回路。
請求項２３または２４に記載の集積回路であって、
前記識別回路は、前記交流電圧の前記実効値の前記電圧レベルが、前記第２レベルより高い第３レベルであるかを識別し、
前記発振回路は、
前記実効値の前記電圧レベルが前記第３レベルである場合、前記トランジスタがオンされる期間を更に長くする前記発振電圧を出力する、
集積回路。
請求項２３から２５のいずれか一項に記載の集積回路であって、
前記補正回路は、
前記位相角が前記第３位相角より大きいか否かを検出する第２検出回路と、
前記第２検出回路の検出結果に基づいて、前記位相角が前記第３位相角から前記第６位相角となるタイミングに対応する第１から第４タイミングを計時する第２計時回路と、
を備える、集積回路。
請求項２６に記載の集積回路であって、
前記交流電圧の周波数が、第１周波数または前記第１周波数より高い第２周波数であるかを識別する周波数識別回路、
を更に備え、
前記第２計時回路は、
前記周波数が前記第１周波数である場合、前記第１周波数に対応する第１クロック信号で、前記第１から前記第４タイミングを計時し、
前記周波数が前記第２周波数である場合、前記第２周波数に対応する第２クロック信号で、前記第１から前記第４タイミングを計時する、
集積回路。
請求項２６または２７に記載の集積回路であって、
前記交流電圧を整流する第１整流回路からの第１整流電圧が印加される端子、
を備え、
前記識別回路は、前記端子の電圧に基づいて、前記実効値の前記電圧レベルを識別し、
前記第２検出回路は、前記端子の電圧に基づいて、前記位相角が前記第３位相角より大きいか否かを検出する、
集積回路。
請求項２８に記載の集積回路であって、
前記端子の電圧に基づいて、前記交流電圧が供給されているか否かを検出する遮断検出回路と、
前記遮断検出回路が、前記交流電圧が供給されていないことを検出すると、前記交流電圧が印加されるノードと、前記交流電圧を整流して前記第１コンデンサ及び前記インダクタに第２整流電圧を印加する第２整流回路と、の間に設けられる入力ラインフィルタの第３コンデンサを放電する放電回路と、
を更に備える、集積回路。
請求項２９に記載の集積回路であって、
前記端子の電圧を分圧して分圧電圧を生成する分圧回路、
を備え、
前記放電回路は、
前記遮断検出回路が、前記交流電圧が供給されていないことを検出すると、オンされるスイッチと、
前記スイッチと、前記第３コンデンサと、の間に設けられる放電用抵抗と、
を備え、
前記分圧回路の抵抗値は、前記放電用抵抗の抵抗値よりも大きい、
集積回路。
請求項２２から３０のいずれか一項に記載の集積回路であって、
前記第３位相角は０度より大きい位相角であり、
前記第６位相角は、９０度より小さく、前記第１コンデンサへの充電電流が所定値より小さくなる位相角である、
集積回路。
請求項２０から３１のいずれか一項に記載の集積回路であって、
前記実効値の前記電圧レベルが前記第２レベルである場合、前記出力電圧の前記目的レベルが低くなるように、前記帰還電圧または前記基準電圧のうちの少なくとも一方を変化させる調整回路、
を更に備える、集積回路。
請求項３２に記載の集積回路であって、
前記調整回路は、
前記基準電圧を、前記目的レベルに応じた第１電圧から、前記目的レベルより低い所定レベルに応じた第２電圧に切り替える、
集積回路。
交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
前記交流電圧を全波整流した第１整流電圧の位相角が第３位相角から第４位相角になるまで、駆動信号の出力を停止し、前記位相角が第４位相角となった後、前記駆動信号を出力する信号出力回路と、
前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、
を備える、集積回路。
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、
前記インダクタに流れるインダクタ電流を制御するトランジスタと、
前記交流電圧を全波整流した第１整流電圧の位相角が第３位相角から第４位相角になるまで、駆動信号の出力を停止し、前記位相角が第４位相角となった後、前記駆動信号を出力する信号出力回路と、
前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、
を備える、電源回路。
請求項２に記載の集積回路であって、
前記補正回路は、
前記電源回路の負荷の状態を検出する負荷検出回路を更に備え、
前記駆動信号出力回路は、
前記負荷検出回路の検出結果に基づいて、前記負荷の状態が軽負荷になるにつれて前記入力電流が増加するよう前記駆動信号を補正する、
集積回路。
請求項３６に記載の集積回路であって、
前記識別回路は、前記交流電圧の前記実効値の前記電圧レベルが、前記第２レベルより高い第３レベルであるかを識別し、
前記駆動信号出力回路は、
前記実効値の前記電圧レベルが前記第３レベルである場合、前記負荷の状態が軽負荷になるにつれて前記入力電流が更に増加するよう前記駆動信号を補正する、
集積回路。
請求項３６から３７のいずれか一項に記載の集積回路であって、
前記交流電圧を整流する第１整流回路からの第１整流電圧が印加される端子、
を備え、
前記識別回路は、前記端子の電圧に基づいて、前記実効値の前記電圧レベルを識別する、
集積回路。
請求項３８に記載の集積回路であって、
前記端子の電圧に基づいて、前記交流電圧が供給されているか否かを検出する遮断検出回路と、
前記遮断検出回路が、前記交流電圧が供給されていないことを検出すると、前記交流電圧が印加されるノードと、前記交流電圧を整流して前記第１コンデンサ及び前記インダクタに第２整流電圧を印加する第２整流回路と、の間に設けられる入力ラインフィルタの第３コンデンサを放電する放電回路と、
を更に備える、集積回路。
請求項３９に記載の集積回路であって、
前記端子の電圧を分圧して分圧電圧を生成する分圧回路、
を備え、
前記放電回路は、
前記遮断検出回路が、前記交流電圧が供給されていないことを検出すると、オンされるスイッチと、
前記スイッチと、前記第３コンデンサと、の間に設けられる放電用抵抗と、
を備え、
前記分圧回路の抵抗値は、前記放電用抵抗の抵抗値よりも大きい、
集積回路。
交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
前記電源回路の負荷の状態が軽負荷になるにつれて入力電流が増加するよう、駆動信号を出力する信号出力回路と、
前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、
を備える、集積回路。
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、
前記インダクタに流れるインダクタ電流を制御するトランジスタと、
前記電源回路の負荷の状態が軽負荷になるにつれて入力電流が増加するよう、駆動信号を出力する信号出力回路と、
前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、
を備える、電源回路。
請求項２に記載の集積回路であって、
前記実効値の前記電圧レベルが前記第２レベルである場合、前記出力電圧の前記目的レベルが低くなるように、前記帰還電圧または前記基準電圧のうちの少なくとも一方を変化させる調整回路、
を更に備える、集積回路。
請求項４３に記載の集積回路であって、
前記調整回路は、
前記基準電圧を、前記目的レベルに応じた第１電圧から、前記目的レベルより低い所定レベルに応じた第２電圧に切り替える、
集積回路。
交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
前記出力電圧の前記目的レベルが低くなるように、前記出力電圧に応じた帰還電圧または前記目的レベルに応じた基準電圧のうちの少なくとも一方を変化させる調整回路と、
前記帰還電圧と、前記基準電圧と、に基づいて、駆動信号を出力する信号出力回路と、
前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、
前記交流電圧の実効値の電圧レベルが所定電圧レベルより高いか否かを識別する識別回路と、
を備え、
前記調整回路は、
前記交流電圧の実効値の電圧レベルが前記所定電圧レベルより高いと識別されると、前記出力電圧が前記目的レベルよりも低い所定レベルになるように前記基準電圧を出力し、
前記交流電圧の実効値の電圧レベルが前記所定電圧レベルより低いと識別されると、前記出力電圧が前記目的レベルになるように前記基準電圧を出力する、
集積回路。
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、
前記インダクタに流れるインダクタ電流を制御するトランジスタと、
前記出力電圧の前記目的レベルが低くなるように、前記出力電圧に応じた帰還電圧または前記目的レベルに応じた基準電圧のうちの少なくとも一方を変化させる調整回路と、
前記帰還電圧と、前記基準電圧と、に基づいて、駆動信号を出力する信号出力回路と、
前記駆動信号に基づいて、前記トランジスタを駆動する駆動回路と、
前記交流電圧の実効値の電圧レベルが所定電圧レベルより高いか否かを識別する識別回路と、
を備え、
前記調整回路は、
前記交流電圧の実効値の電圧レベルが所定電圧レベルより高いと識別されると、前記出力電圧が前記目的レベルよりも低い所定レベルになるように前記基準電圧を出力し、
前記交流電圧の実効値の電圧レベルが前記所定電圧レベルより低いと識別されると、前記出力電圧が前記目的レベルになるように前記基準電圧を出力する、
電源回路。