JP7279852B2 - 集積回路、電源装置 - Google Patents

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Description

本発明は、集積回路、および電源装置に関する。
電源回路のトランジスタのスイッチングを制御するスイッチング制御回路がある。（例えば、特許文献１）。
国際公開第２０１５／０５００９３号
ところで、スイッチング制御回路は、外部回路と、専用の端子を用いて通信することで、トランジスタのスイッチングを制御し、協調動作するものがある。
しかしながら、小型化、及び多機能化のために、通信以外の用途に使用される端子が必要とされ、協調動作をするための通信用の専用端子を設けることは困難になった。
本発明は、上記のような従来の問題に鑑みてなされたものであって、他の用途に用いられる端子を、外部回路との通信用の端子として用いることができる集積回路を提供することを目的とする。
前述した課題を解決する本発明の集積回路の態様は、電源回路に目的レベルの出力電圧を生成させるために、前記電源回路のトランジスタをスイッチングする集積回路であって、前記出力電圧に応じた帰還電圧が印加される第１端子と、前記出力電圧に基づいて動作する外部回路から出力される設定信号を、前記第１端子を介して検出する信号検出回路と、前記信号検出回路で検出された前記設定信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。
また、本発明の電源装置の態様は、電源回路に目的レベルの出力電圧を生成させるために、前記電源回路のトランジスタをスイッチングする第１集積回路と、前記出力電圧に基づいて動作する第２集積回路と、を備える電源装置であって、前記第２集積回路は、設定信号を前記第１集積回路に出力する設定信号出力回路を含み、前記第１集積回路は、前記出力電圧に応じた帰還電圧が印加される第１端子と、前記第２集積回路から出力される前記設定信号を、前記第１端子を介して検出する信号検出回路と、前記信号検出回路で検出された前記設定信号に基づいて、前記トランジスタを駆動する駆動回路と、を備える。
本発明によれば、他の用途に用いられる端子を、外部回路との通信用の端子として用いることができる集積回路を提供することができる。
電源装置１０の一例を示す図である。 ＤＣ－ＤＣコンバータ１２の一例を示す図である。 制御ＩＣ４０の一例を示す図である。 ＡＣ－ＤＣコンバータ１１の一例を示す図である。 力率改善ＩＣ７５の一例を示す図である。 信号検出回路９１の一例を示す図である。 設定信号Ｓｉｇ（信号Ｖｓｐ）のパルス幅と、端子ＦＢが短絡した場合の信号Ｖｓｐのパルス幅の一例を示す図である。 設定信号Ｓｉｇのパルス幅と、検出回路１３１内の各ノードの論理レベルと、の対応関係を示す図である。 電源装置１０が起動する場合のＩＣの主要な波形の一例を示す図である。 “連続モード”と、“バーストモード”と、の間で遷移した場合のＩＣの主要な波形の一例を示す図である。 “短絡モード”となる場合のＩＣの主要な波形の一例を示す図である。
関連出願の相互参照
この出願は、２０２０年４月１５日に出願された日本特許出願、特願２０２０－０７２９６４に基づく優先権を主張し、その内容を援用する。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜電源装置１０の概要＞＞＞
図１は、電源装置１０の一例を示す図である。電源装置１０は、ＡＣ－ＤＣコンバータ１１と、ＤＣ－ＤＣコンバータ１２と、負荷１３と、から構成される。ＡＣ－ＤＣコンバータ１１は、ノードＮ１，Ｎ２に印加される交流電圧Ｖａｃから出力電圧Ｖｏｕｔ１を生成する。ＤＣ－ＤＣコンバータ１２は、ノードＮ３，Ｎ４に印加される出力電圧Ｖｏｕｔ１から出力電圧Ｖｏｕｔ２を生成する。負荷１３は、ノードＮ５，Ｎ６に接続され、出力電圧Ｖｏｕｔ２が印加される。負荷１３は、例えば、直流電圧で動作する電子機器である。また、設定信号Ｓｉｇは、ＤＣ－ＤＣコンバータ１２からＡＣ－ＤＣコンバータ１１へ通信される。
＜＜＜ＤＣ－ＤＣコンバータ１２の概要＞＞＞
図２は、本発明の電源装置１０に含まれるＤＣ―ＤＣコンバータ１２の構成を示す図である。ＤＣ－ＤＣコンバータ１２は、所定の入力電圧Ｖｏｕｔ１から、目的レベルの出力電圧Ｖｏｕｔ２を負荷１３に生成するＬＬＣ電流共振型のコンバータである。
ＤＣ－ＤＣコンバータ１２は、コンデンサ２０，２１，３２、ＮＭＯＳトランジスタ２２，２３、トランス２４、制御ブロック２５、ダイオード３０，３１、定電圧回路３３、及び発光ダイオード３４を含んで構成される。
コンデンサ２０は、入力電圧Ｖｏｕｔ１が印加される電源ラインと、接地側のグランドラインとの間の電圧を安定化させ、ノイズ等を除去する。なお、入力電圧Ｖｏｕｔ１は、所定レベルの直流電圧である。
ＮＭＯＳトランジスタ２２は、ハイサイド側のパワートランジスタであり、ＮＭＯＳトランジスタ２３は、ローサイド側のパワートランジスタである。なお、本実施形態では、スイッチング素子としてＮＭＯＳトランジスタ２２，２３が用いられているが、例えば、ＰＭＯＳトランジスタ、バイポーラトランジスタであっても良い。
トランス２４は、１次コイルＬ１、２次コイルＬ２，Ｌ３、補助コイルＬ４を備えており、１次コイルＬ１と、２次コイルＬ２，Ｌ３と、補助コイルＬ３との間は絶縁されている。トランス２４においては、１次側の１次コイルＬ１の両端の電圧の変化に応じて、２次側の２次コイルＬ２，Ｌ３に電圧が発生し、２次コイルＬ２，Ｌ３の電圧の変化に応じて、１次側の補助コイルＬ４の電圧が発生する。
また、１次コイルＬ１は、一端にＮＭＯＳトランジスタ２２のソースと、ＮＭＯＳトランジスタ２３のドレインが接続され、他端にＮＭＯＳトランジスタ２３のソースがコンデンサ２１を介して接続されている。
したがって、ＮＭＯＳトランジスタ２２，２３のスイッチングが開始されると、２次コイルＬ２，Ｌ３と、補助コイルＬ４の夫々の電圧が変化することとなる。なお、１次コイルＬ１と２次コイルＬ２，Ｌ３とは、同極性で電磁結合されており、２次コイルＬ２，Ｌ３と補助コイルＬ４も、同極性で電磁結合されている。
制御ブロック２５は、ＮＭＯＳトランジスタ２２，２３のスイッチングを制御するための回路ブロックであり、詳細は後述する。
ダイオード３０，３１は、２次コイルＬ２，Ｌ３の電圧を整流し、コンデンサ３２は、整流された電圧を平滑化する。この結果、コンデンサ３２には、平滑化された出力電圧Ｖｏｕｔ２が生成される。なお、出力電圧Ｖｏｕｔ２は、目的レベルの直流電圧となる。
定電圧回路３３は、一定の直流電圧を生成する回路であり、例えば、シャントレギュレータを用いて構成される。
発光ダイオード３４は、出力電圧Ｖｏｕｔ２と、定電圧回路３３の出力との差に応じた強度の光を発光する素子であり、後述するフォトトランジスタ５７とともに、フォトカプラを構成する。本実施形態では、出力電圧Ｖｏｕｔ２のレベルが高くなると、発光ダイオード３４からの光の強度は強くなる。
＜＜＜制御ブロック２５＞＞＞
制御ブロック２５は、制御ＩＣ４０、コンデンサ５０～５３、抵抗５４，５５、ダイオード５６、及びフォトトランジスタ５７を含む。
制御ＩＣ４０は、ＮＭＯＳトランジスタ２２，２３のスイッチングを制御する集積回路であり、端子ＶＣＣ，ＧＮＤ，ＳＴＢ，ＦＢ，ＩＳ，ＨＯ，ＬＯ，ＶＨを有する。
端子ＶＣＣは、制御ＩＣ４０を動作させるための電圧Ｖｃｃが印加される端子である。端子ＶＣＣには、一端が接地されたコンデンサ５２と、ダイオード５６のカソードとが接続されている。このため、コンデンサ５２は、ダイオード５６からの電流により充電され、コンデンサ５２の充電電圧が、制御ＩＣ４０を動作させる電圧Ｖｃｃとなる。
端子ＧＮＤは、接地電圧が印加される端子であり、例えば電源装置１０が設けられる装置の筐体等に接続される。
端子ＳＴＢは、ＡＣ－ＤＣコンバータ１１を制御する力率改善ＩＣ７５（後述）と、協調動作するための設定信号Ｓｉｇが出力される端子である。
端子ＦＢは、出力電圧Ｖｏｕｔ２に応じた帰還電圧Ｖｆｂ＿ａが発生する端子であり、コンデンサ５３、及びフォトトランジスタ５７が接続される。コンデンサ５３は、端子ＦＢと、接地との間のノイズを除去するために設けられ、フォトトランジスタ５７は、発光ダイオード３４からの光の強度に応じた大きさのバイアス電流Ｉ１を、端子ＦＢから接地へと流す。このため、フォトトランジスタ５７は、シンク電流を生成するトランジスタとして動作する。
端子ＩＳは、ＤＣ－ＤＣコンバータ１２の共振電流に応じた電圧が印加される端子である。ここで、コンデンサ５０及び抵抗５４が接続されるノードには、１次コイルＬ１の共振電流の電流値に応じた電圧が発生する。そして、抵抗５５及びコンデンサ５１は、低域通過フィルタを構成する。このため、端子ＩＳには、１次コイルＬ１の共振電流の電流値に応じ、ノイズ成分が除去された電圧が印加される。
なお、共振電流の電流値は、ＤＣ－ＤＣコンバータ１２の入力電力に応じて増加し、ＤＣ－ＤＣコンバータ１２の入力電力は、負荷１３で消費される電力に応じて増加する。このため、端子ＩＳに印加される電圧は、負荷１３の消費電力に応じた電圧を示すことになる。
端子ＶＨは、整流電圧が印加される端子である。なお、電源装置１０は、詳細は後述するが、交流電圧Ｖａｃを、整流する２つの整流回路を含む。１つ目は、出力電圧Ｖｏｕｔ１を生成するための、ＡＣ－ＤＣコンバータ１１内の全波整流回路７０（後述）であり、全波整流回路７０は、整流電圧Ｖｒｅｃ１を出力する。２つ目は、電源装置１０の起動時に電圧Ｖｃｃを生成するための、ダイオード７７，７８（後述）で構成される整流回路であり、ダイオード７７，７８は、整流電圧Ｖｒｅｃ２を出力する。
端子ＶＨには、整流電圧Ｖｒｅｃ２が印加される。なお、制御ＩＣ４０は、端子ＶＨを介して整流電圧Ｖｒｅｃ２が印加されると、電圧Ｖｃｃを充電して制御ＩＣ４０を起動する起動回路６１を含み、起動された後は、電圧Ｖｃｃに基づいて動作する。
端子ＨＯは、ＮＭＯＳトランジスタ２２を駆動する駆動信号Ｖｄｒ１が出力される端子であり、ＮＭＯＳトランジスタ２２のゲートが接続される。
端子ＬＯは、ＮＭＯＳトランジスタ２３を駆動する駆動信号Ｖｄｒ２が出力される端子であり、ＮＭＯＳトランジスタ２３のゲートが接続される。
＜＜＜制御ＩＣ４０の詳細＞＞＞
図３は、制御ＩＣ４０の構成を示す図である。制御ＩＣ４０は、起動回路６１、負荷検出回路６２、設定信号出力回路６３、発振回路６４、駆動回路６５を含む。なお、ここでは、端子ＧＮＤは省略されている。
起動回路６１は、ＤＣ－ＤＣコンバータ１２の起動時、端子ＶＣＣの電圧Ｖｃｃに基づいて、端子ＶＨを介して印加される整流電圧Ｖｒｅｃ２で制御ＩＣ４０の外部にあるコンデンサ５２を充電し、電圧Ｖｃｃを生成する回路である。起動回路６１は、起動時、交流電圧Ｖａｃが電源装置１０に印加されると、オンし、電圧Ｖｃｃが所定レベルとなるとオフし、所定レベルから一定のレベル分電圧Ｖｃｃが低下すると再びオンする。また、ＤＣ－ＤＣコンバータ１２の起動が完了し、補助コイルＬ４からの電流でコンデンサ５２が十分に充電されるようになると、起動回路６１はオフする。
ここで、「起動」とは、交流電圧Ｖａｃが電源装置１０に印加されてから、電源装置１０が所定レベルの出力電圧Ｖｏｕｔ２を負荷１３に印加できるようになるまでの電源装置１０の動作をいう。ＤＣ－ＤＣコンバータ１２の場合の「起動」には、以下のステップ（１）および（２）で示す動作が考えられる。ステップ（１）、交流電圧Ｖａｃが電源装置１０に印加されると、起動回路６１が、端子ＶＨからの整流電圧Ｖｒｅｃ２でコンデンサ５２を充電する。ステップ（２）、電圧Ｖｃｃ（すなわち、コンデンサ５２の電圧）が上昇し、制御ＩＣ４０の内部回路が動作可能となり、制御ＩＣ４０はＮＭＯＳトランジスタ２２，２３の駆動を開始し、ＤＣ－ＤＣコンバータ１２が出力電圧Ｖｏｕｔ２を出力する。
負荷検出回路６２は、端子ＩＳに印加され、負荷１３の消費電力に応じた電圧に基づいて、負荷１３の状態が軽負荷であるか重負荷であるかを検出する。負荷検出回路６２は、設定信号出力回路６３及び発振回路６４に、負荷１３の状態を示す信号を出力する。
ここで、負荷１３の消費電力は、負荷１３の状態が重負荷である場合、軽負荷である場合より大きい。したがって、端子ＩＳに印加される電圧は、負荷１３の消費電力に応じた電圧を示すため、端子ＩＳの電圧が所定値より低い場合、負荷１３の状態は軽負荷であり、端子ＩＳの電圧が所定値より高い場合、負荷１３の状態は重負荷である。
設定信号出力回路６３は、電源装置１０の起動時、電圧Ｖｃｃが上昇し制御ＩＣ４０の状態設定回路（不図示）が動作し、制御ＩＣ４０の状態設定が完了すると、“パルス幅Ｔ１”の連続パルスを出力する。“パルス幅Ｔ１”の連続パルスは、力率改善ＩＣ７５（後述）の駆動信号Ｖｄｒが出力されることによる電圧Ｖｃｃの低下を防ぐため、駆動信号Ｖｄｒを停止させるための設定信号である。また、設定信号出力回路６３は、電源が異常状態(例えば、負荷１３が短絡）となる場合にも、力率改善ＩＣ７５がＮＭＯＳトランジスタ７６をスイッチングすることを停止させるため、“パルス幅Ｔ１”の連続パルスを出力する。
また、設定信号出力回路６３は、負荷検出回路６２からの信号が負荷１３の状態が重負荷であることを示す場合、力率改善ＩＣ７５に、“連続モード（後述）”の動作をさせるための、“パルス幅Ｔ２”のパルスを出力する。また、設定信号出力回路６３は、負荷検出回路６２からの信号が負荷１３の状態が軽負荷であることを示す場合、力率改善ＩＣ７５に、“バーストモード（後述）”の動作をさせるための、“パルス幅Ｔ３”のパルスを出力する。
なお、本実施形態において、“連続モード”とは、例えば、連続的にスイッチング動作が行われ、間欠的にスイッチング動作が停止されないモードであり、“バーストモード”とは、例えば、間欠的にスイッチング動作が停止されるモードである。また、ＤＣ－ＤＣコンバータ１２が“連続モード”で動作している際は、ＤＣ－ＤＣコンバータ１２が“バーストモード”で動作していない状態であるため、“連続モード”動作時は、“バーストモード”非動作時である。なお、ＡＣ－ＤＣコンバータ１１においても、“連続モード”及び“バーストモード”は同様である。
発振回路６４は、入力される帰還電圧Ｖｆｂ＿ａに基づいて、ＮＭＯＳトランジスタ２２，２３のスイッチングするための発振信号Ｖｏｓｃを出力する電圧制御発振回路である。また、発振回路６４は、電圧Ｖｃｃが所定値以上になると、負荷検出回路６２からの信号に基づいて、制御ＩＣ４０を“連続モード”または“バーストモード”で動作させる発信信号Ｖｏｓｃを出力する。なお、発振回路６４は、電圧Ｖｆｂ＿ａのレベルが低くなると、高い周波数の発振信号Ｖｏｓｃを出力する。
ここで、負荷１３の状態が軽負荷となると、出力電圧Ｖｏｕｔ２は目的レベルより上昇する。すると、例えば、シャントレギュレータで構成される定電圧回路３３への内部入力が上昇し、出力を一定にさせるため、図示しないシャントレギュレータ内部のトランジスタに電流を多く流すようになる。
この結果、発光ダイオード３４にも電流が多く流れる。そして、フォトトランジスタ５７が、発光ダイオード３４からの光の増幅度に応じた大きさのバイアス電流Ｉ１を、端子ＦＢから接地へと流すことで、帰還電圧Ｖｆｂ＿ａが低下する。
駆動回路６５は、発振信号Ｖｏｓｃの周波数で、ＮＭＯＳトランジスタ２２，２３をスイッチングする。具体的には、駆動回路６５は、発振信号Ｖｏｓｃの周波数を有し、デューティ比が原則として一定（例えば、５０％）のパルス状の駆動信号Ｖｄｒ１，Ｖｄｒ２をＮＭＯＳトランジスタ２２，２３の夫々に出力する。なお、駆動回路６５は、ＮＭＯＳトランジスタ２２，２３が同時にオンしないよう、デッドタイムを設けつつ、駆動信号Ｖｄｒ1と、駆動信号Ｖｄｒ２とを、相補的に変化させる。
ここで、“連続モード”の動作時において、出力電圧Ｖｏｕｔ２のレベルが目的レベルより上昇すると、帰還電圧Ｖｆｂ＿ａは低下するため、発振信号Ｖｏｓｃの周波数は高くなる。この結果、ＬＬＣ電流共振型のコンバータであるＤＣ－ＤＣコンバータ１２の出力電圧Ｖｏｕｔ２は低下する。一方、出力電圧Ｖｏｕｔ２のレベルが目的レベルより低下すると、帰還電圧Ｖｆｂ＿ａは上昇するため、発振信号Ｖｏｓｃの周波数は低くなる。この結果、ＤＣ－ＤＣコンバータ１２の出力電圧Ｖｏｕｔ２は上昇する。したがって、“連続モード”の動作時においては、ＤＣ－ＤＣコンバータ１２は、目的レベルの出力電圧Ｖｏｕｔ２を生成することができる。
なお、制御ＩＣ４０が「外部回路」または「第２集積回路」に相当する。
＜＜＜ＡＣ－ＤＣコンバータ１１の概要＞＞＞
図４は、ＡＣ－ＤＣコンバータ１１の構成を示す図である。ＡＣ－ＤＣコンバータ１１は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔ１を生成する昇圧チョッパー型の電源回路である。
ＡＣ－ＤＣコンバータ１１は、全波整流回路７０、コンデンサ７１，７４，８３，８４、トランス７２、ダイオード７３、力率改善ＩＣ７５、ＮＭＯＳトランジスタ７６，８５、及び抵抗８０～８２を含んで構成される。
全波整流回路７０は、印加される所定の交流電圧Ｖａｃを全波整流した整流電圧Ｖｒｅｃ１を、コンデンサ７１と、トランス７２の主コイルＬ５とに印加する。ここで、交流電圧Ｖａｃは、例えば、１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。
コンデンサ７１は、整流電圧Ｖｒｅｃ１を平滑化する素子であり、トランス７２は、主コイルＬ５と、主コイルＬ５に磁気的に結合された補助コイルＬ６とを有する。ここで、本実施形態では、補助コイルＬ６に生じる電圧が、主コイルＬ５に生じる電圧とは極性が逆になるよう、補助コイルＬ６は巻かれている。そして、端子ＺＣＤには、補助コイルＬ６で発生する電圧Ｖｚｃｄが印加される。
整流電圧Ｖｒｅｃ１は、主コイルＬ５に直接印加されているが、例えば、抵抗（不図示）等の素子を解して主コイルＬ５に印加されても良い。
また、主コイルＬ５は、ダイオード７３、コンデンサ７４、及びＮＭＯＳトランジスタ７６とともに昇圧チョッパー回路を構成する。このため、コンデンサ７４の充電電圧が直流の出力電圧Ｖｏｕｔ１となる。なお、出力電圧Ｖｏｕｔ１は、例えば、４００Ｖである。
力率改善ＩＣ７５は、ＡＣ－ＤＣコンバータ１１の力率を改善しつつ、出力電圧Ｖｏｕｔ１のレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ７６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ７５は、主コイルＬ５に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔ１に基づいて、ＮＭＯＳトランジスタ７６を駆動する。
力率改善ＩＣ７５の詳細については後述するが、力率改善ＩＣ７５には、端子ＶＨ，ＶＣＣ，ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴが設けられている。なお、力率改善ＩＣ７５には、上述した５つの端子ＶＨ，ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴ以外にも端子が設けられているが、ここでは便宜上省略されている。
ＮＭＯＳトランジスタ７６は、ＡＣ－ＤＣコンバータ１１のＤＣ－ＤＣコンバータ１２への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ７６は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ７６は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタであっても良い。また、ＮＭＯＳトランジスタ７６のゲート電極は、端子ＯＵＴからの信号により駆動されるように接続されている。
抵抗８０，８１は、出力電圧Ｖｏｕｔ１を分圧する分圧回路を構成し、ＮＭＯＳトランジスタ７６をスイッチングする際に用いられる帰還電圧Ｖｆｂ＿ｂを生成する。なお、抵抗８０，８１が接続されるノードに生成される帰還電圧Ｖｆｂ＿ｂは、端子ＦＢに印加される。
抵抗８２及びコンデンサ８３，８４は、詳細は後述するが、フィードバック制御される力率改善ＩＣ２５の位相補償用の素子である。端子ＣＯＭＰと、接地との間に、抵抗８２及びコンデンサ８３が直列に設けられ、これらに対し並列にコンデンサ８４が設けられている。
ＮＭＯＳトランジスタ８５は、端子ＦＢと、接地と、の間に設けられ、設定信号Ｓｉｇのパルス幅の期間に端子ＦＢの電圧を接地電圧に変化させる。なお、ＮＭＯＳトランジスタ８５が「スイッチ」に相当し、ＡＣ－ＤＣコンバータ１１は、「電源回路」に相当する。
＜＜＜力率改善ＩＣ７５の構成＞＞＞
図５は、力率改善ＩＣ７５の構成の一例を示す図である。力率改善ＩＣ７５は、駆動回路９０、信号検出回路９１、及び起動回路９２を含んで構成される。なお、図５において、便宜上、図４と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図４及び図５で同じである。
＜＜駆動回路９０＞＞
駆動回路９０は、出力電圧Ｖｏｕｔ１に応じた帰還電圧Ｖｆｂ＿ｂに基づいて、ＮＭＯＳトランジスタ７６をオンオフする駆動信号Ｖｄｒを生成する回路である。駆動回路９０は、ゼロ電流検出回路１００、遅延回路１０１、パルス回路１０２、ターンオンタイマ回路１０３、ＯＲ回路１０４，１１３、誤差増幅回路１１０、発振回路１１１、コンパレータ１１２、ＳＲフリップフロップ１２０，及びバッファ回路１２１を含んで構成される。
ゼロ電流検出回路１００は、端子ＺＣＤの電圧Ｖｚｃｄに基づいて、インダクタ電流ＩＬの電流値が、ほぼゼロを示す“電流値Ｉａ”（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）であるかを検出する回路である。なお、本実施形態のゼロ電流検出回路１００は、インダクタ電流ＩＬの電流値が、“ゼロ”である“電流値Ｉａ”であることを検出すると、ハイレベル（以下、“Ｈ”レベル）の信号Ｖｚを出力する。また、ゼロ電流検出回路１００は、インダクタ電流ＩＬが“電流値Ｉａ”となる際の補助コイルＬ６の所定電圧と、電圧Ｖｚｃｄとを比較するコンパレータ（不図示）を含んで構成される。
遅延回路１０１は、ゼロ電流検出回路１００から“Ｈ”レベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。
パルス回路１０２は、遅延回路１０１から“Ｈ”レベルの信号Ｖｚが出力されると、Ｈレベルのパルス信号Ｖｐ１を出力する。
ターンオンタイマ回路１０３は、力率改善ＩＣ７５の起動時や、交流電圧Ｖａｃが遮断され、パルス信号Ｖｐ１が出力されない場合に、ＮＭＯＳトランジスタ７６をオンするためのパルス信号Ｖｐ２を出力する。具体的には、パルス信号Ｖｐ１が所定期間出力されない場合、“Ｈ”レベルのパルス信号Ｖｐ２を所定周期毎に出力する。
ＯＲ回路１０４は、パルス信号Ｖｐ１，Ｖｐ２の論理和を演算して出力する。このため、本実施形態では、ＯＲ回路１０４からは、パルス信号Ｖｐ１または、パルス信号Ｖｐ２が、信号Ｖｐ３として出力される。
誤差増幅回路１１０は、端子ＦＢに印加される帰還電圧Ｖｆｂ＿ｂと、所定の基準電圧ＶＲＥＦ０との誤差を増幅する回路である。なお、基準電圧ＶＲＥＦ０を基に、出力電圧Ｖｏｕｔ１を所望の電圧となるように、抵抗８０と８１の比を調整する。また、誤差増幅回路１１０の出力と接地との間には、端子ＣＯＭＰを介して、位相補償用の抵抗８２及びコンデンサ８３，８４が接続されている。ここで、誤差増幅回路１１０の出力と端子ＣＯＭＰとが接続されたノードの電圧を、電圧Ｖｅとする。
発振回路１１１は、ＳＲフリップフロップ１２０からの“Ｈ”レベルの信号Ｖｐ１が入力する毎に、振幅が徐々に大きくなるランプ波Ｖｒを出力する。
コンパレータ１１２は、電圧Ｖｅとランプ波Ｖｒとの大小を比較して、比較結果として信号Ｖｃ１を出力する。ここでは、電圧Ｖｅがコンパレータ１１２の反転入力端子に印加され、ランプ波Ｖｒがコンパレータ１１２の非反転入力端子に印加されている。このため、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより低い場合、信号Ｖｃ１はローレベル（以下、“Ｌ”レベルとする。）となり、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより高くなると信号Ｖｃ１は“Ｈ”レベルとなる。
ＯＲ回路１１３は、信号Ｖｃ１と、信号検出回路９１からの信号Ｖｓｂとの論理和を演算して出力する。このため、信号Ｖｃ１または信号Ｖｓｂが“Ｈ”レベルとなると、ＯＲ回路１１３からは“Ｈ”レベルの信号Ｖｐ４が出力される。
ＳＲフリップフロップ１２０のＳ入力には、信号Ｖｐ３が入力され、Ｒ入力には、信号Ｖｐ４が入力される。このため、ＳＲフリップフロップ１２０のＱ出力である駆動信号Ｖｑ１は、信号Ｖｐ３が“Ｈ”レベルになると“Ｈ”レベルとなる。一方、信号Ｖｐ４が“Ｈ”レベルになると、駆動信号Ｖｑ１は、“Ｌ”レベルになる。なお、ＳＲフリップフロップ１２０は、リセット優先で動作し、信号Ｖｐ４が“Ｈ”レベルである場合、信号Ｖｐ３にかかわらず、常に“Ｌ”レベルの信号Ｖｑ１を出力する。
バッファ回路１２１は、駆動信号Ｖｑ１に基づいてＮＭＯＳトランジスタ７６を駆動する。具体的には、バッファ回路１２１は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいＮＭＯＳトランジスタ７６を駆動する。また、バッファ回路１２１は、“Ｈ”レベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ７６をオンし、“Ｌ”レベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ７６をオフする。
＜＜信号検出回路９１＞＞
図６は、信号検出回路９１の一例を示す図である。信号検出回路９１は、コンパレータ１３０、検出回路１３１、ＯＲ回路１３２，１３５、ヒステリシスコンパレータ１３３、ＡＮＤ回路１３４を含み、設定信号Ｓｉｇが入力される端子ＦＢの電圧Ｖｆｂ＿ｂを検出し、設定信号Ｓｉｇのパルス幅に基づいて、設定信号Ｓｉｇを検出する。
コンパレータ１３０は、端子ＦＢの電圧Ｖｆｂ＿ｂが接地電圧であるか否かを判定する。具体的には、コンパレータ１３０は、電圧Ｖｆｂ＿ｂが基準電圧ＶＲＥＦ１より低いと判定されると、“Ｈ”レベルの信号Ｖｓｐを出力する。一方、コンパレータ１３０は、設定信号Ｓｉｇが入力されていない、又は端子ＦＢが短絡していない場合、電圧Ｖｆｂ＿ｂが基準電圧ＶＲＥＦ１より高いと判定し、“Ｌ”レベルの信号Ｖｓｐを出力する。
ここで、基準電圧ＶＲＥＦ１は電圧Ｖｆｂ＿ｂが接地電圧であるか否かを示す基準電圧である。電圧Ｖｆｂ＿ｂは設定信号Ｓｉｇが入力されると接地電圧となるので、信号Ｖｓｐのパルス幅は、設定信号Ｓｉｇのパルス幅と同様となる。
信号Ｖｓｐが“Ｈ”レベルとなると、ＯＲ回路１３２は、“Ｈ”レベルの信号を出力し、したがって、ＯＲ回路１３５は、“Ｈ”レベルの信号Ｖｓｂを出力する。そして、“Ｈ”レベルの信号Ｖｓｂが出力されると、駆動回路９０は、“Ｌ”レベルの信号Ｖｄｒを出力し、結果、ＮＭＯＳトランジスタ７６のスイッチングは停止される。したがって、駆動回路９０は、電圧Ｖｆｂ＿ｂが接地電圧であると判定されると、ＮＭＯＳトランジスタ７６のスイッチングを停止する。
検出回路１３１は、信号Ｖｓｐが“Ｈ”レベルとなる期間（例えば、電圧Ｖｆｂ＿ｂが接地電圧であると判定される期間）に応じて設定信号Ｓｉｇを検出する。具体的には、検出回路１３１は、カウンタ１４１～１４３、ＳＲフリップフロップ１４４～１４６、ＡＮＤ回路１４７，１４８を含み、カウント回数がそれぞれ異なるカウンタ１４１～１４３のカウント結果Ｃ１～Ｃ３に基づいて、設定信号Ｓｉｇのパルス幅を検出し、駆動回路９０が動作するモードを検出する。なお、端子ＦＢが「第１端子」に相当し、コンパレータ１３０が「判定回路」に相当する。
図７は、設定信号Ｓｉｇ、すなわち信号Ｖｓｐのパルス幅と、端子ＦＢが短絡した場合の信号Ｖｓｐのパルス幅の一例を示す図である。ケース（ａ）～（ｃ）は、それぞれ“停止モード”、“連続モード”、“バーストモード”を駆動回路９０に設定する設定信号Ｓｉｇを示す。ケース（ｄ）は、端子ＦＢが短絡した場合（ここでは、“短絡モード”とする）の信号Ｖｓｐを示す。
図６に示す通り、ケース（ａ）において、駆動回路９０を停止させる“停止モード”のための設定信号Ｓｉｇは、“パルス幅Ｔ１”を有する。そして、ケース（ｂ）において、駆動回路９０を“連続モード”で動作させるための設定信号Ｓｉｇは、“パルス幅Ｔ２”を有し、ケース（ｃ）において、駆動回路９０を“バーストモード”で動作させるための設定信号Ｓｉｇは、“パルス幅Ｔ３”を有する。
ケース（ｄ）において、信号Ｖｓｐのパルス幅が“Ｔ１”、“Ｔ２”、“Ｔ３”よりも長い“パルス幅Ｔ４”となると、検出回路１３１は、端子ＦＢの短絡（すなわち、“短絡モード”）を検出する。したがって、設定信号Ｓｉｇは駆動回路９０が動作するモードに応じて異なるパルス幅を有する信号であり、端子ＦＢの短絡状態は、設定信号Ｓｉｇが取り得る“パルス幅Ｔ１～Ｔ３”より長くなる。
なお、パルス幅“Ｔ１”～“Ｔ４”を検出するために、カウンタ１４１は、“Ｔ１”より長く“Ｔ２”より短い時間をカウントする“カウント回数Ｃｏｕｎｔ０”分カウントする。同様に、カウンタ１４２は、“Ｔ２”より長く、“Ｔ３”より短い時間をカウントする“カウント回数Ｃｏｕｎｔ１”分カウントする。そして、カウンタ１４３は、“Ｔ３”より長く、“Ｔ４”より短い時間をカウントする“カウント回数Ｃｏｕｎｔ２”分カウントする。カウンタ１４１～１４３は、各カウント回数分カウントすると、“Ｈ”レベルの信号Ｃ１～Ｃ３を出力する。
図８は、設定信号Ｓｉｇのパルス幅と、検出回路１３１内の各ノードの論理レベルと、の対応関係を示す図である。以下で、設定信号Ｓｉｇのパルス幅が、“Ｔ１”～“Ｔ４”であるケース（ａ）～（ｄ）について、図６も参照しながら説明する。
＜ケース（ａ）＞
“パルス幅Ｔ１”の設定信号Ｓｉｇが入力されると、コンパレータ１３０は“Ｈ”レベルの信号Ｖｓｐを出力し、カウンタ１４１～１４３はカウントを開始し、ＳＲフリップフロップ１４４～１４６はリセットされ“Ｌ”レベルの信号Ｑ１～Ｑ３を出力する。
設定信号が入力されてから“パルス幅Ｔ１”の期間が経過すると、カウンタ１４１は“Ｌ”レベルの信号Ｃ１を出力し、カウンタ１４２は“Ｌ”レベルの信号Ｃ２を出力し、カウンタ１４３は“Ｌ”レベルの信号Ｃ３を出力する。このとき、ＳＲフリップフロップ１４４～１４６のリセットは解除され、ＳＲフリップフロップ１４４～１４６は信号Ｃ１～Ｃ３と同じ論理レベルとなる信号Ｑ１～Ｑ３を出力する。したがって、この場合、信号Ｑ１～Ｑ３は“Ｌ”レベルとなる。結果、ＡＮＤ回路１４７は“Ｈ”レベルの信号Ｓ１を出力し、ＡＮＤ回路１４８は“Ｌ”レベルの信号Ｓ２を出力する。信号Ｓ１，Ｓ２に基づいて、ＯＲ回路１３５は“Ｈ”レベルの信号Ｖｓｂを出力する。
設定信号Ｓｉｇのパルス幅に基づいて、信号Ｖｓｂが“Ｈ”レベルとなると、駆動回路９０は“Ｌ”レベルの信号Ｖｄｒを出力し、ＮＭＯＳトランジスタ７６を停止させる。すなわち、駆動回路９０は、設定信号Ｓｉｇのパルス幅に基づいて、“停止モード”で動作する。
＜ケース（ｂ）＞
“パルス幅Ｔ２”の設定信号Ｓｉｇが入力される場合、信号Ｑ１は“Ｈ”レベルとなり、信号Ｑ２，Ｑ３は“Ｌ”レベルとなり、信号Ｓ１は“Ｌ”レベルとなり、信号Ｓ２は“Ｌ”レベルとなり、信号Ｖｓｂは“Ｌ”レベルとなる。
信号Ｖｓｂが“Ｌ”レベルとなると、駆動回路９０はＮＭＯＳトランジスタ７６を駆動する駆動信号Ｖｄｒを出力し、ＮＭＯＳトランジスタ７６を連続的にスイッチングする。すなわち、駆動回路９０は、設定信号Ｓｉｇのパルス幅に基づいて、“連続モード”で動作する。
＜ケース（ｃ）＞
“パルス幅Ｔ３”の設定信号Ｓｉｇが入力される場合、信号Ｑ１，Ｑ２は“Ｈ”レベルとなり、信号Ｑ３は“Ｌ”レベルとなる。信号Ｓ１は“Ｌ”レベルとなり、信号Ｓ２は“Ｈ”レベルとなる。信号Ｖｓｂはヒステリシスコンパレータ１３３が出力する信号Ｖｃ２の論理レベルと同じ論理レベルとなる。
ここで、ヒステリシスコンパレータ１３３は電圧Ｖｆｂ＿ｂが高い基準電圧ＶＲＥＦ２より高くなると、“Ｈ”レベルのＶｃ２を出力し、駆動回路９０にＮＭＯＳトランジスタ７６を停止させる。その後、出力電圧Ｖｏｕｔ１が低下することにより、電圧Ｖｆｂ＿ｂが低下し、基準電圧ＶＲＥＦ２より低い基準電圧ＶＲＥＦ３より低くなると、ヒステリシスコンパレータ１３３は“Ｌ”レベルの信号Ｖｃ２を出力し、駆動回路９０にＮＭＯＳトランジスタ７６をスイッチングさせる。
電圧Ｖｆｂ＿ｂが変化することで信号Ｖｓｂが変化すると、駆動回路９０は信号Ｖｓｂに従ってＮＭＯＳトランジスタを間欠的にスイッチングする。すなわち、駆動回路９０は、設定信号Ｓｉｇのパルス幅に基づいて、“バーストモード”で動作する。
＜ケース（ｄ）＞
“パルス幅Ｔ４”の期間、端子ＦＢの短絡状態が発生すると、信号Ｖｓｐは“パルス幅Ｔ４”の間、“Ｈ”レベルとなる。この場合、信号Ｑ１～Ｑ３は“Ｈ”レベルとなり、信号Ｓ１，Ｓ２は“Ｌ”レベルとなり、結果、信号Ｖｓｂは“Ｌ”レベルとなる。また、信号Ｖｓｐが“Ｈ”レベルである間は、駆動回路９０はＮＭＯＳトランジスタ７６のスイッチングを停止する。信号Ｖｓｐが“Ｌ”レベルとなり、“短絡モード”から復帰すると、駆動回路９０は、“短絡モード”以前のモードにかかわりなく、“連続モード”で動作する。
以上から、信号検出回路９１は設定信号のパルス幅“Ｔ１～Ｔ３”に基づいて、設定信号Ｓｉｇを検出し、駆動回路９０は信号検出回路９１で検出された設定信号Ｓｉｇに基づいて、ＮＭＯＳトランジスタ７６を駆動する。
なお、“連続モード”が「第１モード」に相当し、“バーストモード”が「第２モード」に相当し、“停止モード”が「第３モード」に相当する。また、“パルス幅Ｔ２”が「第１期間」に相当し、“パルス幅Ｔ３”が「第２期間」に相当し、“パルス幅Ｔ１”が「第３期間」に相当する。そして、検出回路１３１の出力信号Ｖｓｂは「検出結果」に相当する。さらに、端子ＦＢの短絡状態が「第１状態」に相当する。
なお、停止モード、バーストモード、連続モードは制御ＩＣ４０からの指示によるものであるが、短絡モードは力率改善ＩＣ７５内での故障により発生するものである。よって力率改善ＩＣ７５内では、停止モードと短絡モードを分けて検知する必要がある。停止モードに短絡モードよりも短いパルス幅で切り替わることで、短時間での連続モードへの復帰が可能となる。さらに力率改善ＩＣ７５とセットで用いられるＤＣ－ＤＣコンバータに、制御ＩＣ４０のような通信機能が無い場合でも短絡モードがあることで安全にスイッチングを停止できる。
＜＜起動回路９２＞＞
図５に戻り、起動回路９２は、整流電圧Ｖｒｅｃ２が印加される端子ＶＨの電圧でコンデンサ７９を充電して電圧Ｖｃｃを生成する。起動回路９２は、起動時、交流電圧Ｖａｃが電源装置１０に印加されると、オンし、電圧Ｖｃｃが所定レベルとなるとオフし、所定レベルから一定のレベル分電圧Ｖｃｃが低下すると再びオンする。また、ＤＣ－ＤＣコンバータ１２の起動が完了し、補助コイルＬ４からの電流でコンデンサ５２が十分に充電されるようになると、起動回路９２はオフする。
端子ＶＣＣは、力率改善ＩＣ７５を動作させるための電圧Ｖｃｃが印加される端子であり、端子ＶＣＣには、一端が接地されたコンデンサ７９が接続されている。このため、コンデンサ７９は、起動回路９２又はＤＣ－ＤＣコンバータ１２からの電流により充電され、コンデンサ７９の充電電圧が、力率改善ＩＣ７５を動作させる電圧Ｖｃｃとなる。
なお、端子ＶＨは「第２端子」に相当し、電圧Ｖｃｃは「電源電圧」に相当する。また、コンデンサ７９は「外部コンデンサ」に相当し、力率改善ＩＣ７５は「第１集積回路」に相当する。
＜＜＜電源装置１０の起動時の動作＞＞＞
図９は、電源装置１０が起動する場合のＩＣの主要な波形の一例を示す図である。
時刻ｔ０より前においては、交流電圧Ｖａｃが電源装置１０に印加されていないものとする。そのため、制御ＩＣ４０および力率改善ＩＣ７５は、ともに動作しておらず、ＡＣ－ＤＣコンバータ１１の出力電圧Ｖｏｕｔ１およびＤＣ－ＤＣコンバータ１２の出力電圧Ｖｏｕｔ２は、接地電圧となっている。
時刻ｔ０において、交流電圧Ｖａｃが電源装置１０に印加されると、制御ＩＣ４０の起動回路６１及び力率改善ＩＣ７５の起動回路９２がオンする。結果、コンデンサ５２，７９がそれぞれ充電され、コンデンサ５２，７９の充電電圧である電圧Ｖｃｃは上昇する。
時刻ｔ１において、制御ＩＣ４０側の電圧Ｖｃｃが“所定レベルＶ１”となると、起動回路６１はオフし、制御ＩＣ４０の内部回路が制御ＩＣ４０を動作可能にするために動作する。内部回路が動作するため、制御ＩＣ４０側の電圧Ｖｃｃは低下する。
時刻ｔ２において、力率改善ＩＣ７５側の電圧Ｖｃｃが、力率改善ＩＣ７５が動作可能となる“所定レベルＶ２”となると、起動回路９２はオフし、力率改善ＩＣ７５は端子ＯＵＴから駆動信号Ｖｄｒを出力する。駆動信号ＶｄｒによりＮＭＯＳトランジスタ７６がスイッチングすると、出力電圧Ｖｏｕｔ１は上昇する。これに伴い、端子ＦＢの電圧Ｖｆｂ＿ｂも上昇する。
時刻ｔ３において、制御ＩＣ４０側の電圧Ｖｃｃが“所定レベルＶ３”まで低下すると、起動回路６１がオンし、コンデンサ５２を充電する。
時刻ｔ４において、制御ＩＣ４０側の電圧Ｖｃｃが“所定レベルＶ１”まで上昇すると、起動回路６１はオフする。一方、力率改善ＩＣ７５の電圧Ｖｃｃが“所定レベルＶ４”まで低下すると、起動回路９２はオンし、コンデンサ７９を充電する。
時刻ｔ５からｔ６まで、同様の動作が繰り返される。
時刻ｔ６において、内部回路による制御ＩＣ４０の状態設定が完了し、ＮＭＯＳトランジスタ２２，２３のスイッチング前に電圧Ｖｃｃを上昇させるため、起動回路６１がオンし、制御ＩＣ４０側の電圧Ｖｃｃが上昇する。このとき、制御ＩＣ４０は、力率改善ＩＣ７５の駆動信号Ｖｄｒが出力されることによる電圧Ｖｃｃの低下を防ぐため、駆動信号Ｖｄｒを停止させるための“パルス幅Ｔ１”の連続パルスの設定信号Ｓｉｇを端子ＳＴＢから出力する。なお、この時、力率改善ＩＣ７５側の電圧Ｖｃｃは、制御ＩＣ４０側の電圧Ｖｃｃの上昇に連動して上昇する。
力率改善ＩＣ７５は、“パルス幅Ｔ１”の連続パルスの設定信号を端子ＦＢから受信すると、端子ＯＵＴからの駆動信号Ｖｄｒの出力を停止する。これにより、起動回路６１がオンし電圧Ｖｃｃを上昇させる間に、力率改善ＩＣ７５が動作することによる電圧Ｖｃｃの低下を抑制し、起動回路６１が再度オンすることを抑制する。
時刻ｔ７において、制御ＩＣ４０側の電圧Ｖｃｃの充電が完了すると、制御ＩＣ４０は端子ＨＯから駆動信号Ｖｄｒ１を出力する。図示していないが、制御ＩＣ４０は端子ＬＯから駆動信号Ｖｄｒ２も出力する。これにより、ＮＭＯＳトランジスタ２２，２３がスイッチングを開始し、結果出力電圧Ｖｏｕｔ２は上昇する。なお、この時、制御ＩＣ４０側の電圧Ｖｃｃの充電が完了するのに連動して、力率改善ＩＣ７５側の電圧Ｖｃｃの充電も完了する。
時刻ｔ８において、ＤＣ－ＤＣコンバータ１２の出力電圧Ｖｏｕｔ２の上昇が完了すると、制御ＩＣ４０は、力率改善ＩＣ７５を“連続モード”で動作させるための“パルス幅Ｔ２”の設定信号Ｓｉｇを端子ＳＴＢから出力する。設定信号Ｓｉｇが出力されると、力率改善ＩＣ７５の端子ＦＢは接地電圧となる。
時刻ｔ８から“パルス幅Ｔ２”分経過した時刻ｔ９において、設定信号Ｓｉｇの出力が終了すると、力率改善ＩＣ７５の端子ＦＢの電圧Ｖｆｂ＿ｂは、出力電圧Ｖｏｕｔ１に応じた帰還電圧となる。そして、力率改善ＩＣ７５は端子ＯＵＴから駆動信号Ｖｄｒを出力し、ＮＭＯＳトランジスタ７６をスイッチングする。
＜＜＜“連続モード”と、“バーストモード”と、の間で遷移する際の動作＞＞＞
図１０は、“連続モード”と、“バーストモード”と、の間で遷移した場合のＩＣの主要な波形の一例を示す図である。図９は、“連続モード”から“バーストモード”へ遷移し、“バーストモード”から“連続モード”へ遷移する際に、ＮＭＯＳトランジスタ７６を駆動する、力率改善ＩＣ７５の端子ＯＵＴの出力の変化を示す。
時刻ｔ２０以前において、電源装置１０は起動されており、負荷１３の状態は重負荷となり、制御ＩＣ４０及び力率改善ＩＣ７５は、“連続モード”で動作するものとする。
時刻ｔ２０において、負荷１３の状態が軽負荷となると、制御ＩＣ４０は“バーストモード”で動作し始め、制御ＩＣ４０は“パルス幅Ｔ３”の設定信号Ｓｉｇを端子ＳＴＢから出力する。設定信号Ｓｉｇが出力されると、力率改善ＩＣ７５の端子ＦＢは接地電圧となり、力率改善ＩＣ７５は端子ＯＵＴを“Ｌ”レベルとし、ＮＭＯＳトランジスタ７６のスイッチングを停止する。
時刻ｔ２０から“パルス幅Ｔ３”が経過した時刻ｔ２１において、制御ＩＣ４０は設定信号Ｓｉｇの出力を終了する。設定信号Ｓｉｇの出力が終了すると、力率改善ＩＣ７５の端子ＦＢの電圧Ｖｆｂ＿ｂは、出力電圧Ｖｏｕｔ１に応じた帰還電圧となり、力率改善ＩＣ７５は、“バーストモード”で動作する。
時刻ｔ２２において、出力電圧Ｖｏｕｔ１の電圧レベルが低下し、電圧Ｖｆｂ＿ｂがヒステリシスコンパレータ１３３の基準電圧ＶＲＥＦ３より低下すると、力率改善ＩＣ７５はＮＭＯＳトランジスタ７６をスイッチングするために、端子ＯＵＴから駆動信号Ｖｄｒを出力する。
時刻ｔ２３において、ＮＭＯＳトランジスタ７６のスイッチングにより出力電圧Ｖｏｕｔ１が上昇し、これに伴い、帰還電圧Ｖｆｂ＿ｂがヒステリシスコンパレータ１３３の基準電圧ＶＲＥＦ２より上昇すると、力率改善ＩＣ７５はＮＭＯＳトランジスタ７６のスイッチングを停止するため、端子ＯＵＴを“Ｌ”レベルにする。
時刻ｔ２３から時刻ｔ２４において、力率改善ＩＣは同様の動作を繰り返し、“バーストモード”で動作する。
時刻ｔ２４において、負荷１３の状態が重負荷となると、制御ＩＣ４０は、“連続モード”で動作し始め、制御ＩＣ４０は“パルス幅Ｔ２”の設定信号Ｓｉｇを端子ＳＴＢから出力する。設定信号Ｓｉｇが出力されると、力率改善ＩＣ７５の端子ＦＢは接地電圧となり、力率改善ＩＣ７５は端子ＯＵＴを“Ｌ”レベルとし、ＮＭＯＳトランジスタのスイッチングを停止する。
時刻ｔ２４から“パルス幅Ｔ２”が経過した時刻ｔ２５において、制御ＩＣ４０は設定信号Ｓｉｇの出力を終了する。設定信号Ｓｉｇの出力が終了すると、端子ＦＢの電圧は帰還電圧Ｖｆｂ＿ｂとなり、力率改善ＩＣ７５は、“連続モード”で動作する。
＜＜＜“短絡モード”発生時の動作＞＞＞
図１１は、“短絡モード”となる場合のＩＣの主要な波形の一例を示す図である。
時刻ｔ３０において、出力電圧Ｖｏｕｔ１の電圧レベルが低下し、電圧Ｖｆｂ＿ｂがヒステリシスコンパレータ１３３の基準電圧ＶＲＥＦ３より低下すると、力率改善ＩＣ７５はＮＭＯＳトランジスタ７６をスイッチングするために、端子ＯＵＴから駆動信号Ｖｄｒを出力する。
時刻ｔ３１において、ＮＭＯＳトランジスタ７６のスイッチングにより出力電圧Ｖｏｕｔ１が上昇し、これに伴い、帰還電圧Ｖｆｂ＿ｂがヒステリシスコンパレータ１３３の基準電圧ＶＲＥＦ２より上昇すると、力率改善ＩＣ７５はＮＭＯＳトランジスタ７６のスイッチングを停止するため、端子ＯＵＴを“Ｌ”レベルにする。
時刻ｔ３２から時刻ｔ３５まで、力率改善ＩＣ７５は、時刻ｔ３０から時刻ｔ３２までと同様の動作を繰り返す。
時刻ｔ３５において、力率改善ＩＣ７５が端子ＦＢの短絡状態を検出すると、力率改善ＩＣ７５は“短絡モード”となる。
時刻ｔ３６において、力率改善ＩＣ７５が端子ＦＢの短絡状態から復帰すると、力率改善ＩＣ７５は“短絡モード”より前のモードにかかわりなく“連続モード”で動作する。
＝＝＝まとめ＝＝＝
（１）以上、本実施形態の電源装置１０について説明した。力率改善ＩＣ７５の信号検出回路９１は、出力電圧Ｖｏｕｔ１に基づいて動作する制御ＩＣ４０から出力される設定信号Ｓｉｇを端子ＦＢを介して検出する。また、端子ＦＢは、出力電圧Ｖｏｕｔ１に応じた帰還電圧が印加される端子である。帰還電圧が印加される端子ＦＢを介して、設定信号Ｓｉｇを検出することで、通信専用の端子を用いずに設定信号Ｓｉｇを検出することができる。つまり、他の用途に用いられる端子を、外部回路との通信用の端子として用いることができる集積回路を提供することができる。
（２）また、設定信号Ｓｉｇは、駆動回路９０が動作するモードに応じて異なるパルス幅“Ｔ１”～“Ｔ３”を有する信号であるため、信号検出回路９１は、カウンタ１４１等を用いて、パルス幅に基づいて、設定信号Ｓｉｇを検出することができる。そのため、信号検出回路９１は、様々な動作モードを実現することができる。
（３）また、力率改善ＩＣ７５が“連続モード”と、“バーストモード”と、を実現することにより、負荷１３の状態に応じた設定信号Ｓｉｇに基づくモードで、力率改善ＩＣ７５は動作する。
（４）また、電源装置１０の起動時、制御ＩＣ４０が力率改善ＩＣ７５を“停止モード”で動作させることにより、電源装置１０の動作が最適化される。なお、制御ＩＣ４０が負荷１３の短絡による出力電圧Ｖｏｕｔ２の低下を検出する回路を有する場合、制御ＩＣ４０は、負荷１３の短絡の発生時に力率改善ＩＣ７５を“停止モード”で動作させることもできる。
（５）また、力率改善ＩＣ７５の端子ＦＢの外部にＮＭＯＳトランジスタ８５を接続することにより、簡単な回路で端子ＦＢの電圧の変化に基づいて、設定信号Ｓｉｇを検出することができる。
（６）また、ＮＭＯＳトランジスタ８５がオンされると、端子ＦＢの電圧Ｖｆｂ＿ｂが接地電圧となるように変化することにより、簡単に設定信号Ｓｉｇを検出することができる。
（７）また、信号検出回路９１は、コンパレータ１３０と、検出回路１３１と、その他の回路を有する。これにより、端子ＦＢが接地電圧となったか否か及び接地電圧となっている期間に基づいて、設定信号Ｓｉｇを容易に検出することができる。駆動回路９０は、設定信号Ｓｉｇを検出すると、ＮＭＯＳトランジスタ７６のスイッチングを停止する。これにより、電圧Ｖｆｂ＿ｂが変化することによるＮＭＯＳトランジスタ７６のスイッチングへの影響を抑制できる。その後、端子ＦＢが接地電圧でなくなると、設定信号Ｓｉｇに基づいて、動作することで、制御ＩＣ４０と、力率改善ＩＣ７５と、の間の協調動作を実現できる。
（８）また、検出回路１３１は、端子ＦＢが接地電圧となる期間が設定信号Ｓｉｇが取り得るパルス幅“Ｔ１”～“Ｔ３”よりも長い場合、端子ＦＢが短絡したことを検出し、短絡状態が解消されると、力率改善ＩＣ７５は“連続モード”で動作し、通常動作で復帰する。これにより、端子ＦＢの短絡から復帰すると、電源装置１０は所定の動作をすることができる。
（９）また、力率改善ＩＣ７５に端子ＶＨを設けたため、通信専用の端子を確保することができなかったとしても、端子ＦＢを通信用の端子として使用することで、力率改善ＩＣ７５の小型化、多機能化に対応しつつ、制御ＩＣ４０との協調動作を実現することができる。
（１０）また、信号検出回路９１は、電源装置１０において、制御ＩＣ４０と、力率改善ＩＣ７５と、を協調動作させるために用いるために好適である。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０ 電源装置
１１ ＡＣ－ＤＣコンバータ
１２ ＤＣ－ＤＣコンバータ
１３ 負荷
２０，２１，３２，５０，５１，５２，５３，７１，７４，７９，８３，８４ コンデンサ
２２，２３，７６，８５ ＮＭＯＳトランジスタ
２４ トランス
２５ 制御ブロック
３０，３１，５６，７３，７７，７８ ダイオード
３３ 定電圧回路
３４ 発光ダイオード
５４，５５，８０，８１，８２ 抵抗
５７ フォトトランジスタ
６１，９２ 起動回路
６２ 負荷検出回路
６３ 設定信号出力回路
６４ 発振回路
６５ 駆動回路
７０ 全波整流回路
７２ トランス
９０ 駆動回路
９１ 信号検出回路
１００ ゼロ電流検出回路
１０１ 遅延回路
１０２ パルス回路
１０３ ターンオンタイマ回路
１０４，１１３，１３２，１３５ ＯＲ回路
１１０ 誤差増幅回路
１１１ 発振回路
１１２，１３０ コンパレータ
１２０，１４４，１４５，１４６ ＳＲフリップフロップ
１２１ バッファ回路
１３１ 検出回路
１３３ ヒステリシスコンパレータ
１３４，１４７，１４８ ＡＮＤ回路
１４１，１４２，１４３ カウンタ

Claims (21)

  1. 電源回路に目的レベルの出力電圧を生成させるために、前記電源回路のトランジスタをスイッチングする集積回路であって、
    前記出力電圧に応じた帰還電圧が印加される第１端子と、
    前記出力電圧に基づいて動作する外部回路から出力される設定信号を、前記第１端子を介して検出する信号検出回路と、
    前記信号検出回路で検出された前記設定信号に基づいて、前記トランジスタを駆動する駆動回路と、
    を備え、
    前記設定信号は、前記駆動回路が動作するモードに応じて異なるパルス幅を有する信号であり、
    前記信号検出回路は、
    前記設定信号の前記パルス幅に基づいて、前記設定信号を検出する、
    集積回路。
  2. 請求項１に記載の集積回路であって、
    前記駆動回路は、
    第１期間の前記パルス幅の前記設定信号に基づいて、前記トランジスタを連続的にスイッチングする第１モードで動作し、第２期間の前記パルス幅の前記設定信号に基づいて、前記トランジスタを間欠的にスイッチングする第２モードで動作する、
    集積回路。
  3. 請求項２に記載の集積回路であって、
    前記駆動回路は、
    第３期間の前記パルス幅の前記設定信号に基づいて、前記トランジスタのスイッチングを停止する第３モードで動作する、
    集積回路。
  4. 請求項２又は請求項３に記載の集積回路であって、
    前記第１端子には、
    前記設定信号に基づいて、前記パルス幅の期間に前記第１端子の電圧を変化させるスイッチが接続され、
    前記信号検出回路は、
    前記パルス幅の期間における前記第１端子の電圧の変化に基づいて、前記設定信号を検出する、
    集積回路。
  5. 請求項４に記載の集積回路であって、
    前記スイッチは、
    前記パルス幅の期間に前記第１端子の電圧が接地電圧となるよう、前記第１端子の電圧を変化させる、
    集積回路。
  6. 請求項５に記載の集積回路であって、
    前記信号検出回路は、
    前記第１端子の電圧が前記接地電圧であるか否かを判定する判定回路と、
    前記第１端子の電圧が前記接地電圧であると判定される期間に応じて前記設定信号を検出する検出回路と、
    を含み、
    前記駆動回路は、
    前記判定回路が前記第１端子の電圧が前記接地電圧であると判定すると、前記トランジスタのスイッチングを停止し、前記判定回路が前記第１端子の電圧が前記接地電圧でないと判定すると、前記検出回路の検出結果に応じたモードで動作する、
    集積回路。
  7. 請求項６に記載の集積回路であって、
    前記検出回路は、
    前記第１端子の電圧が前記接地電圧であると判定される期間が、前記設定信号が取り得る前記パルス幅の期間より長くなる第１状態を検出し、
    前記駆動回路は、
    前記検出回路が前記第１状態を検出した後、前記判定回路が前記第１端子の電圧が前記接地電圧でないと判定すると、前記第１モードで動作する、
    集積回路。
  8. 請求項１から７のいずれか一項に記載の集積回路であって、
    前記電源回路において交流電圧を整流する整流回路からの電圧が印加される第２端子と、
    前記第２端子の電圧に基づいて、前記集積回路の外部コンデンサを充電して前記集積回路の電源電圧を生成する起動回路と、
    を更に備える、集積回路。
  9. 電源回路に目的レベルの出力電圧を生成させるために、前記電源回路のトランジスタをスイッチングする第１集積回路と、前記出力電圧に基づいて動作する第２集積回路と、を備える電源装置であって、
    前記第２集積回路は、
    設定信号を前記第１集積回路に出力する設定信号出力回路を含み、
    前記第１集積回路は、
    前記出力電圧に応じた帰還電圧が印加される第１端子と、
    前記第２集積回路から出力される前記設定信号を、前記第１端子を介して検出する信号検出回路と、
    前記信号検出回路で検出された前記設定信号に基づいて、前記トランジスタを駆動する駆動回路と、
    を備え、
    前記設定信号は、前記駆動回路が動作するモードに応じて異なるパルス幅を有する信号であり、
    前記信号検出回路は、
    前記設定信号の前記パルス幅に基づいて、前記設定信号を検出する、
    電源装置。
  10. 電源回路に目的レベルの出力電圧を生成させるために、前記電源回路のトランジスタをスイッチングする集積回路であって、
    前記出力電圧に応じた帰還電圧が印加される第１端子と、
    前記出力電圧に基づいて動作する外部回路から出力されるとともに、前記帰還電圧とは異なる設定信号を、前記第１端子を介して検出する信号検出回路と、
    前記信号検出回路で検出された前記設定信号に基づいて、前記トランジスタを連続的にスイッチングする第１モードで動作し、前記トランジスタを間欠的にスイッチングする第２モードで動作する駆動回路と、
    を備える集積回路。
  11. 請求項１０に記載の集積回路であって、
    前記外部回路は、通信機能を有し、
    前記駆動回路は、
    前記設定信号に基づいて、負荷が重負荷の場合に前記第１モードで動作し、前記負荷が軽負荷の場合に前記第２モードで動作する、
    集積回路。
  12. 請求項１０又は請求項１１に記載の集積回路であって、
    前記設定信号は、前記駆動回路が動作するモードに応じて異なるパルス幅を有する信号であり、
    前記信号検出回路は、
    前記設定信号の前記パルス幅に基づいて、前記設定信号を検出する、
    集積回路。
  13. 請求項１２に記載の集積回路であって、
    前記駆動回路は、
    第１期間の前記パルス幅の前記設定信号に基づいて、前記トランジスタを連続的にスイッチングする前記第１モードで動作し、第２期間の前記パルス幅の前記設定信号に基づいて、前記トランジスタを間欠的にスイッチングする前記第２モードで動作する、
    集積回路。
  14. 請求項１３に記載の集積回路であって、
    前記駆動回路は、
    第３期間の前記パルス幅の前記設定信号に基づいて、前記トランジスタのスイッチングを停止する第３モードで動作する、
    集積回路。
  15. 請求項１３又は請求項１４に記載の集積回路であって、
    前記第１端子には、
    前記設定信号に基づいて、前記パルス幅の期間に前記第１端子の電圧を変化させるスイッチが接続され、
    前記信号検出回路は、
    前記パルス幅の期間における前記第１端子の電圧の変化に基づいて、前記設定信号を検出する、
    集積回路。
  16. 請求項１５に記載の集積回路であって、
    前記スイッチは、
    前記パルス幅の期間に前記第１端子の電圧が接地電圧となるよう、前記第１端子の電圧を変化させる、
    集積回路。
  17. 請求項１６に記載の集積回路であって、
    前記信号検出回路は、
    前記第１端子の電圧が前記接地電圧であるか否かを判定する判定回路と、
    前記第１端子の電圧が前記接地電圧であると判定される期間に応じて前記設定信号を検出する検出回路と、
    を含み、
    前記駆動回路は、
    前記判定回路が前記第１端子の電圧が前記接地電圧であると判定すると、前記トランジスタのスイッチングを停止し、前記判定回路が前記第１端子の電圧が前記接地電圧でないと判定すると、前記検出回路の検出結果に応じたモードで動作する、
    集積回路。
  18. 請求項１７に記載の集積回路であって、
    前記検出回路は、
    前記第１端子の電圧が前記接地電圧であると判定される期間が、前記設定信号が取り得る前記パルス幅の期間より長くなる第１状態を検出し、
    前記駆動回路は、
    前記検出回路が前記第１状態を検出した後、前記判定回路が前記第１端子の電圧が前記接地電圧でないと判定すると、前記第１モードで動作する、
    集積回路。
  19. 請求項１０から１８のいずれか一項に記載の集積回路であって、
    前記電源回路において交流電圧を整流する整流回路からの電圧が印加される第２端子と、
    前記第２端子の電圧に基づいて、前記集積回路の外部コンデンサを充電して前記集積回路の電源電圧を生成する起動回路と、
    を更に備える、集積回路。
  20. 電源回路に目的レベルの出力電圧を生成させるために、前記電源回路のトランジスタをスイッチングする第１集積回路と、前記出力電圧に基づいて動作する第２集積回路と、を備える電源装置であって、
    前記第２集積回路は、
    設定信号を前記第１集積回路に出力する設定信号出力回路を含み、
    前記第１集積回路は、
    前記出力電圧に応じた帰還電圧が印加される第１端子と、
    前記第２集積回路から出力されるとともに、前記帰還電圧とは異なる前記設定信号を、前記第１端子を介して検出する信号検出回路と、
    前記信号検出回路で検出された前記設定信号に基づいて、前記トランジスタを連続的にスイッチングする第１モードで動作し、前記トランジスタを間欠的にスイッチングする第２モードで動作する駆動回路と、
    を備える電源装置。
  21. 請求項２０に記載の電源装置であって、
    前記第２集積回路は、通信機能を有し、
    前記駆動回路は、
    前記設定信号に基づいて、負荷が重負荷の場合に前記第１モードで動作し、前記負荷が軽負荷の場合に前記第２モードで動作する、
    電源装置。
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