JP2024052021A - 集積回路、電源回路 - Google Patents

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【課題】出力電圧が低下する期間を短縮するようスイッチング素子の駆動モードを速やかに変更する集積回路を提供する。【解決手段】１次コイルＬ１と２次コイルＬ２を含むトランス２６及び１次コイルと第１コンデンサ２１を含む共振回路を備え、出力電圧を２次側に生成するスイッチング電源回路において、１次コイルの電流を制御するトランジスタ２４、２５のスイッチングを制御する制御ＩＣは、第２コンデンサ５４が接続される端子ＣＡ、共振電流Ｉｃｒに応じた第１電流Ｉｃａを第２コンデンサに供給し、負荷電流Ｉｏｕｔに応じた第１電圧Ｖｃａを生成する電圧生成回路、出力電圧に応じた帰還電圧Ｖｆｂと第１電圧とに基づいて、トランジスタの駆動信号を出力する駆動信号出力回路及び出力電圧Ｖｏｕｔが低下し、帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、第１電流が大きくなった後に小さくなるよう電圧生成回路を制御する制御回路を備える。【選択図】図１

Description

本発明は、集積回路、及び電源回路に関する。
ＬＬＣ電流共振型のコンバータを制御する集積回路は、共振電流に基づいて負荷の状態を検出する負荷検出回路を含むことがある（例えば、特許文献１，２）。
特開２０２１－０６５０７９号公報 特開２０１７－１２７１０８号公報
ところで、上述した負荷検出回路は、コンバータの出力電圧を目的レベルとするため、例えば、負荷に流れる負荷電流に応じた電圧（ここでは、“負荷検出電圧”とする。）を生成する。そして、集積回路は、負荷検出電圧に基づいてコンバータのスイッチング素子の駆動モードを変更し、出力電圧を目的レベルに維持する。
具体的には、集積回路は、負荷の状態が軽負荷状態である場合には、例えば、間欠的にスイッチング素子をスイッチングする駆動モードでスイッチング素子をスイッチングし、出力電圧の上昇を抑制する。そして、負荷の状態が軽負荷状態から通常負荷状態へと変化すると、集積回路は、例えば、連続的にスイッチング素子をスイッチングする駆動モードでスイッチング素子をスイッチングし、出力電圧の低下を抑制する。
したがって、負荷の状態の変化に負荷検出電圧の変化が追従できている場合には、集積回路は、負荷の状態の変化に応じて出力電圧を目的レベルに維持できる。一方、負荷の状態が急変する場合、負荷の状態の変化に負荷検出電圧の変化が追従できなくなることがある。
この場合、例えば、負荷の状態が軽負荷状態から通常負荷状態へと急変した場合、スイッチング素子を連続的にスイッチングすべきレベルに負荷検出電圧が到達しない期間が生じる。そのため、集積回路は、その間スイッチング素子を間欠的にスイッチングし続ける。これにより、出力電圧は、その間目的レベルから低下した状態となる。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、出力電圧が低下する期間を短縮するよう、スイッチング素子の駆動モードを速やかに変更する集積回路を提供することにある。
前述した課題を解決する本発明にかかる第１の集積回路は、１次コイル及び２次コイルを含むトランスと、前記１次コイルの電流を制御する第１及び第２トランジスタと、前記１次コイル及び第１コンデンサを含む共振回路と、を備え目的レベルの出力電圧を２次側に生成する電源回路の前記第１及び第２トランジスタのスイッチングを制御する集積回路であって、第２コンデンサが接続される端子と、前記共振回路の共振電流に応じた第１電流を前記第２コンデンサに供給し、前記電源回路の負荷に流れる負荷電流に応じた第１電圧を前記第２コンデンサに生成する電圧生成回路と、前記出力電圧に応じた帰還電圧と、前記第１電圧とに基づいて、前記第１及び第２トランジスタを駆動するための駆動信号を出力する駆動信号出力回路と、前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記第１電流が大きくなった後に小さくなるよう前記電圧生成回路を制御する制御回路と、を備える。
前述した課題を解決する本発明にかかる第１の電源回路は、目的レベルの出力電圧を２次側に生成する電源回路であって、１次コイル及び２次コイルを含むトランスと、前記１次コイルの電流を制御する第１及び第２トランジスタと、前記１次コイル及び第１コンデンサを含む共振回路と、前記第１及び第２トランジスタのスイッチングを制御する集積回路と、を備え、前記集積回路は、第２コンデンサが接続される端子と、前記共振回路の共振電流に応じた第１電流を前記第２コンデンサに供給し、前記電源回路の負荷に流れる負荷電流に応じた第１電圧を前記第２コンデンサに生成する電圧生成回路と、前記出力電圧に応じた帰還電圧と、前記第１電圧とに基づいて、前記第１及び第２トランジスタを駆動するための駆動信号を出力する駆動信号出力回路と、前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記第１電流が大きくなった後に小さくなるよう前記電圧生成回路を制御する制御回路と、を含む。
前述した課題を解決する本発明にかかる第２の集積回路は、１次コイル及び２次コイルを含むトランスと、前記１次コイルの電流を制御する第１及び第２トランジスタと、前記１次コイル及び第１コンデンサを含む共振回路と、を備え目的レベルの出力電圧を２次側に生成する電源回路の前記第１及び第２トランジスタのスイッチングを制御する集積回路であって、前記共振回路の共振電流を受けて電流検出電圧を生成する外部電流検出回路から、前記電流検出電圧を受けて平均化することで負荷電流指示電圧を生成する平均化回路と、前記出力電圧に応じた帰還電圧と、前記負荷電流指示電圧とに基づいて、前記第１及び第２トランジスタを駆動するための駆動信号を出力する駆動信号出力回路と、前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記負荷電流指示電圧の時間当たりの変化量が大きくなった後に小さくなるよう前記平均化回路を制御する制御回路と、を備える。
前述した課題を解決する本発明にかかる第２の電源回路は、目的レベルの出力電圧を２次側に生成する電源回路であって、１次コイル及び２次コイルを含むトランスと、前記１次コイルの電流を制御する第１及び第２トランジスタと、前記１次コイル及び第１コンデンサを含む共振回路と、前記第１及び第２トランジスタのスイッチングを制御する集積回路と、を備え、前記集積回路は、前記共振回路の共振電流を受けて電流検出電圧を生成する外部電流検出回路から、前記電流検出電圧を受けて平均化することで負荷電流指示電圧を生成する平均化回路と、前記出力電圧に応じた帰還電圧と、前記負荷電流指示電圧とに基づいて、前記第１及び第２トランジスタを駆動するための駆動信号を出力する駆動信号出力回路と、前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記負荷電流指示電圧の時間当たりの変化量が大きくなった後に小さくなるよう前記平均化回路を制御する制御回路と、を含む。
本発明によれば、出力電圧が低下する期間を短縮するよう、スイッチング素子の駆動モードを速やかに変更する集積回路を提供することができる。
スイッチング電源回路１０の一例を示す図である。 制御ＩＣ４０ａの一例を示す図である。 平均化回路６６の一例を示す図である。 負荷１１の状態が通常負荷状態時の駆動信号Ｖｄｒ１，Ｖｄｒ２の一例を示す図である。 負荷１１の状態が軽負荷状態時の駆動信号Ｖｄｒ１，Ｖｄｒ２の一例を示す図である。 制御ＩＣ４０ａの動作を示す主要な波形の一例を示す図である。 制御ＩＣ４０ａの動作の一例を示す図である。 制御ＩＣ４０ｂの一例を示す図である。 制御ＩＣ４０ｂの動作の一例を示す図である。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜スイッチング電源回路１０の概要＞＞＞
図１は、本発明の一実施形態であるスイッチング電源回路１０の構成の一例を示す図である。スイッチング電源回路１０は、所定の入力電圧Ｖｉｎから、目的レベルの出力電圧Ｖｏｕｔを負荷１１に生成するＬＬＣ電流共振型の電源回路である。
スイッチング電源回路１０は、コンデンサ２０，２１，２２，３２、抵抗２３、ＮＭＯＳトランジスタ２４，２５、トランス２６、制御ブロック２７、ダイオード３０，３１、定電圧回路３３、及び発光ダイオード３４を含んで構成される。
コンデンサ２０は、入力電圧Ｖｉｎが印加される電源ラインと、接地側のグランドラインとの間の電圧を安定化させ、ノイズ等を除去する。なお、入力電圧Ｖｉｎは、所定レベルの直流電圧である。コンデンサ２１は、１次コイルＬ１、２次コイルＬ２，Ｌ３との間にある漏れインダクタンス（リーケージインダクタンス）と共振回路を構成する、いわゆる共振コンデンサである。なお、コンデンサ２１は、「第１コンデンサ」に相当する。
コンデンサ２２及び抵抗２３は、コンデンサ２１に流れる共振電流Ｉｃｒを分流して検出する検出回路を構成し、直列接続されたコンデンサ２２及び抵抗２３は、コンデンサ２１に並列に接続される。
また、抵抗２３は、共振電流Ｉｃｒを分流した電流に基づいて電圧Ｖｉｓを生成する。したがって、電圧Ｖｉｓは、共振電流Ｉｃｒに応じた電圧となる。なお、共振電流Ｉｃｒが図１に示す矢印の方向に流れる場合の共振電流Ｉｃｒを正の共振電流Ｉｃｒと称し、この場合の電圧Ｖｉｓは正の電圧であるものとする。また、共振電流Ｉｃｒが矢印の方向に流れる、すなわち共振電流Ｉｃｒが１次コイルＬ１、コンデンサ２２、抵抗２３の順に流れる場合、共振電流Ｉｃｒの方向は、正である。また、共振電流Ｉｃｒが矢印の方向と逆の方向に流れる、すなわち共振電流Ｉｃｒが抵抗２３、コンデンサ２２、１次コイルＬ１の順に流れる場合、共振電流Ｉｃｒの方向は、負である。なお、コンデンサ２２及び抵抗２３を含む検出回路は、「外部電流検出回路」に相当し、電圧Ｖｉｓは、「電流検出電圧」に相当する。
ＮＭＯＳトランジスタ２４は、ハイサイド側のパワートランジスタであり、ＮＭＯＳトランジスタ２５は、ローサイド側のパワートランジスタである。具体的には、ＮＭＯＳトランジスタ２４，２５は、入力電圧Ｖｉｎが印加されるノードと接地電圧が印加されるノードとの間に直列に接続される。なお、本実施形態では、スイッチング素子としてＮＭＯＳトランジスタ２４，２５が用いられているが、例えば、ＰＭＯＳトランジスタ、バイポーラトランジスタであっても良い。また、ＮＭＯＳトランジスタ２４は、「第１トランジスタ」に相当し、ＮＭＯＳトランジスタ２５は、「第２トランジスタ」に相当する。
トランス２６は、１次コイルＬ１、２次コイルＬ２，Ｌ３、補助コイルＬａを備えており、１次コイルＬ１と、２次コイルＬ２，Ｌ３と、補助コイルＬａとの間は絶縁されている。トランス２６においては、１次側の１次コイルＬ１の両端の電圧の変化に応じて、２次側の２次コイルＬ２，Ｌ３と、補助コイルＬａとに電圧が発生する。
また、１次コイルＬ１は、一端にＮＭＯＳトランジスタ２４のソースと、ＮＭＯＳトランジスタ２５のドレインが接続され、他端にＮＭＯＳトランジスタ２５のソースがコンデンサ２１を介して接続されている。
したがって、ＮＭＯＳトランジスタ２４，２５のスイッチングが開始されると、２次コイルＬ２，Ｌ３及び補助コイルＬａの夫々の電圧が変化することになる。なお、１次コイルＬ１と、２次コイルＬ２，Ｌ３とは、異極性で電磁結合され、１次コイルＬ１と、補助コイルＬａとは、同極性で電磁結合されている。
制御ブロック２７は、ＮＭＯＳトランジスタ２４，２５のスイッチングを制御するための回路ブロックであり、詳細は後述する。
ダイオード３０，３１は、２次コイルＬ２，Ｌ３の電圧を整流し、コンデンサ３２は、整流された電圧を平滑化する。この結果、コンデンサ３２には、平滑化された出力電圧Ｖｏｕｔが生成される。なお、出力電圧Ｖｏｕｔは、目的レベルの直流電圧となる。
定電圧回路３３は、一定の直流電圧を生成する回路であり、例えば、シャントレギュレータを用いて構成される。
発光ダイオード３４は、出力電圧Ｖｏｕｔと、定電圧回路３３の出力との差に応じた強度の光を発光する素子であり、後述するフォトトランジスタ５２とともに、フォトカプラを構成する。本実施形態では、出力電圧Ｖｏｕｔのレベルが高くなると、発光ダイオード３４からの光の強度は強くなる。
＜＜＜制御ブロック２７＞＞＞
制御ブロック２７は、制御ＩＣ４０ａ、ダイオード５０、コンデンサ５１，５３，５４、及びフォトトランジスタ５２を含む。
制御ＩＣ４０ａは、ＮＭＯＳトランジスタ２４，２５のスイッチングを制御する集積回路であり、端子ＶＣＣ，ＧＮＤ，ＦＢ，ＩＳ，ＣＡ，ＨＯ，ＬＯ，ＶＳを有する。
端子ＶＣＣは、制御ＩＣ４０ａを動作させるための電源電圧Ｖｃｃが印加される端子である。端子ＶＣＣには、ダイオード５０のカソードと、一端が接地されたコンデンサ５１とが接続される。そして、トランス２６の補助コイルＬａからの電圧でコンデンサ５１が充電され、電圧Ｖｃｃとなる。なお、制御ＩＣ４０ａは、図示しない端子を介して交流入力を整流した入力電圧Ｖｉｎの分圧電圧が印加されて起動され、起動された後は、電源電圧Ｖｃｃに基づいて動作する。
端子ＧＮＤは、接地電圧が印加される端子であり、例えばスイッチング電源回路１０が設けられる装置の筐体等に接続される。
端子ＦＢは、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが発生する端子であり、フォトトランジスタ５２、及びコンデンサ５３が接続される。フォトトランジスタ５２は、発光ダイオード３４からの光の強度に応じた大きさのバイアス電流Ｉ１を、端子ＦＢから接地へと流し、コンデンサ５３は、端子ＦＢと、接地との間のノイズを除去するために設けられる。このため、フォトトランジスタ５２は、シンク電流を生成するトランジスタとして動作する。
端子ＩＳは、１次コイルＬ１の共振電流の電流値を検出するための端子である。ここで、コンデンサ２２、及び抵抗２３が接続されるノードには、１次コイルＬ１の共振電流の電流値に応じた電圧が発生する。このため、端子ＩＳには、１次コイルＬ１の共振電流の電流値に応じた電圧Ｖｉｓが印加される。
端子ＣＡは、１次コイルＬ１の共振電流に基づく電流Ｉｃａを、端子ＣＡに接続されるコンデンサ５４に供給する端子である。そして、端子ＣＡには、スイッチング電源回路１０の入力電力に応じた電圧Ｖｃａが印加される。また、電圧Ｖｃａは、電流Ｉｃａにより生成されると共に、コンデンサ５４に生成される電圧である。なお、電圧Ｖｃａは、「第１電圧」及び「負荷電流指示電圧」に相当し、コンデンサ５４は、「第２コンデンサ」に相当する。
端子ＨＯは、ＮＭＯＳトランジスタ２４を駆動する駆動信号Ｖｄｒ１が出力される端子であり、ＮＭＯＳトランジスタ２４のゲートが接続される。
端子ＬＯは、ＮＭＯＳトランジスタ２５を駆動する駆動信号Ｖｄｒ２が出力される端子であり、ＮＭＯＳトランジスタ２５のゲートが接続される。
端子ＶＳは、ＮＭＯＳトランジスタ２４のソース端子と、ＮＭＯＳトランジスタ２５のドレイン端子とが接続される接続ノードの電圧が印加される端子であり、ＮＭＯＳトランジスタ２４がオンすると、入力電圧Ｖｉｎが印加され、ＮＭＯＳトランジスタ２５がオンすると、接地電圧が印加される。
また、端子ＶＳの電圧Ｖｓの電位は、端子ＶＳに入力電圧Ｖｉｎが印加されている際に、ＮＭＯＳトランジスタ２４をオンするためのブートストラップ回路（不図示）の出力電圧の基準の電位となる。
＜＜＜制御ＩＣ４０ａの詳細＞＞＞
図２は、制御ＩＣ４０ａの一例を示す図である。制御ＩＣ４０ａは、共振電流Ｉｃｒと、帰還電圧Ｖｆｂとに基づいてＮＭＯＳトランジスタ２４，２５をスイッチングする集積回路である。そして、制御ＩＣ４０ａは、抵抗６０，６４，６５、駆動信号出力回路６１、微分回路６２、制御回路６３、平均化回路６６を含んで構成される。なお、ここでは、端子ＶＣＣは便宜上省略されている。
＝＝抵抗６０＝＝
抵抗６０は、フォトトランジスタ５２からのバイアス電流Ｉ１に基づいて、帰還電圧Ｖｆｂを生成する。なお、抵抗６０の一端には、所定の電圧Ｖｄｄが印加され、他端は、端子ＦＢに接続されている。このため、抵抗６０の抵抗値を“Ｒ”とすると、端子ＦＢに生じる帰還電圧Ｖｆｂは、式（１）で表される。
Ｖｆｂ＝Ｖｄｄ－Ｒ×Ｉ１・・・（１）
上述したように、本実施形態では、出力電圧Ｖｏｕｔの上昇に応じて、バイアス電流Ｉ１の電流値は増加する。このため、出力電圧Ｖｏｕｔが上昇すると、帰還電圧Ｖｆｂは低下することになる。
＝＝駆動信号出力回路６１＝＝
駆動信号出力回路６１は、ＮＭＯＳトランジスタ２４，２５を駆動するための駆動信号Ｖｄｒ１，Ｖｄｒ２を出力する。具体的には、駆動信号出力回路６１は、帰還電圧Ｖｆｂと、電圧Ｖｃａとに基づいて、駆動信号Ｖｄｒ１，Ｖｄｒ２を出力する。駆動信号出力回路６１は、発振回路７０、駆動回路７１を含んで構成される。
＝＝＝発振回路７０＝＝＝
発振回路７０は、入力される帰還電圧Ｖｆｂに基づいて、発振信号Ｖｏｓｃを駆動回路７１に出力する電圧制御発振回路である。発信信号Ｖｏｓｃは、ＮＭＯＳトランジスタ２４，２５をスイッチングするために用いられる信号であり、例えば、ハイレベル（以下、“Ｈ”レベルと称する。）のデューティ比が、５０％となる信号である。なお、発振回路７０は、電圧Ｖｆｂのレベルが低くなると、高い周波数の発振信号Ｖｏｓｃを出力する。一方、発振回路７０は、電圧Ｖｆｂのレベルが高くなると、低い周波数の発振信号Ｖｏｓｃを出力する。
＝＝＝駆動回路７１＝＝＝
駆動回路７１は、発信信号Ｖｏｓｃと、平均化回路６６（後述）からの電圧Ｖｃａとに基づいて、ＮＭＯＳトランジスタ２４，２５を駆動する。なお、駆動回路７１の詳細は後述する。
＝＝微分回路６２＝＝
微分回路６２は、電圧Ｖｆｂを微分する。そして、微分回路６２は、出力電圧Ｖｏｕｔが低下することにより帰還電圧Ｖｆｂが急激に上昇すると、パルス状の信号Ｖｔｒｉｇを出力する。具体的には、微分回路６２は、電圧Ｖｆｂを微分した電圧ｄＶｆｂ／ｄｔが基準電圧Ｖｒｅｆ０（不図示）を超える間、パルス状の信号Ｖｔｒｉｇを出力する。言い換えると、出力電圧Ｖｏｕｔが低下する際に、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きい場合、パルス状の信号Ｖｔｒｉｇを出力する。なお、電圧Ｖｆｂを微分した電圧は、「帰還電圧の時間当たりの変化量」に相当し、基準電圧Ｖｒｅｆ０が、「所定」に相当する。
＝＝制御回路６３＝＝
制御回路６３は、信号Ｖｔｒｉｇに基づいて、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなったことを検出する。そして、制御回路６３は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、端子ＣＡから供給する電流Ｉｃａが大きくなった後に小さくなるよう、平均化回路６６を制御する。言い換えると、制御回路６３は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定より大きくなった場合、電圧Ｖｃａの時間当たりの変化量が大きくなった後に小さくなるよう、平均化回路６６を制御する。
具体的には、制御回路６３は、パルス状の信号Ｖｔｒｉｇが出力されると、所定期間Ｐだけ“Ｈ”レベルの信号ｒｓｅｌを出力する。その後、制御回路６３は、ローレベル（以下、“Ｌ”レベルと称する。）の信号ｒｓｅｌを出力する。
詳細は後述するが、これにより、制御回路６３は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電流Ｉｃａが所定期間Ｐだけ大きくなるよう平均化回路６６を制御する。言い換えると、これにより、制御回路６３は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定より大きくなった場合、電圧Ｖｃａの時間当たりの変化量が所定期間Ｐだけ大きくなるよう、平均化回路６６を制御する。
＝＝抵抗６４，６５＝＝
抵抗６４，６５は、電圧Ｖｓを分圧し、接続点に電圧Ｖｓ＿ｄｉｖを生成する。なお、ＮＭＯＳトランジスタ２４がオンし、ＮＭＯＳトランジスタ２５がオフすると、電圧Ｖｓは、入力電圧Ｖｉｎとなり、ＮＭＯＳトランジスタ２４がオフし、ＮＭＯＳトランジスタ２５がオンすると、電圧Ｖｓは、接地電圧となる。つまり、ＮＭＯＳトランジスタ２４，２５のオンオフにより、電圧Ｖｓは、入力電圧Ｖｉｎと、接地電圧との何れかの電圧となる。これに伴い、ＮＭＯＳトランジスタ２４，２５のオンオフにより、電圧Ｖｓ＿ｄｉｖは、入力電圧Ｖｉｎに応じた電圧と、接地電圧との間で変化することになる。
＝＝平均化回路６６＝＝
図３は、平均化回路６６の一例を示す図である。平均化回路６６は、共振電流Ｉｃｒ及び信号ｒｓｅｌに応じた電流Ｉｃａをコンデンサ５４に供給し、負荷１１に流れる負荷電流Ｉｏｕｔに応じた電圧Ｖｃａをコンデンサ５４に生成する。言い換えると、平均化回路６６は、正の共振電流Ｉｃｒに基づく正の電圧Ｖｉｓを平均化することで電圧Ｖｃａを生成する。なお、電流Ｉｃａは、「第１電流」に相当する。
具体的には、平均化回路６６は、信号ｒｓｅｌに応じて抵抗値が変化する可変抵抗回路８２（後述）を用いて、共振電流Ｉｃｒが正の方向に流れることで生じる正の電圧Ｖｉｓと、接地電圧とを電圧Ｖｓ＿ｄｉｖに応じて平均化する。なお、平均化回路６６は、「電圧生成回路」に相当する。
平均化回路６６は、図３に示すように、コンパレータ８０、電圧出力回路８１、可変抵抗回路８２を含んで構成される。
＝＝＝コンパレータ８０＝＝＝
コンパレータ８０は、入力電圧Ｖｉｎと、接地電圧との間で変化する電圧Ｖｓと同様に論理レベルが変化する信号ｓｗ_ｃｔｒｌを出力する回路である。具体的には、ＮＭＯＳトランジスタ２４がオンし、電圧Ｖｓ＿ｄｉｖが、基準電圧Ｖｒｅｆ１より高い場合、コンパレータ８０は、“Ｈ”レベルの信号ｓｗ＿ｃｔｒｌを出力する。一方、ＮＭＯＳトランジスタ２５がオンし、電圧Ｖｓ＿ｄｉｖが、基準電圧Ｖｒｅｆ１より低い場合、コンパレータ８０は、“Ｌ”レベルの信号ｓｗ＿ｃｔｒｌを出力する。
また、上述のように、ＮＭＯＳトランジスタ２４がオンすると、共振電流Ｉｃｒは正の方向に流れ、ＮＭＯＳトランジスタ２５がオンすると、共振電流Ｉｃｒは負の方向に流れる。したがって、共振電流Ｉｃｒが正の方向に流れる場合、信号ｓｗ＿ｃｔｒｌは、“Ｈ”レベルとなり、共振電流Ｉｃｒが負の方向に流れる場合、信号ｓｗ＿ｃｔｒｌは、“Ｌ”レベルとなる。なお、コンパレータ８０は、「制御信号出力回路」に相当し、信号ｓｗ＿ｃｔｒｌは、「制御信号」に相当する。
＝＝＝電圧出力回路８１＝＝＝
電圧出力回路８１は、端子ＩＳで検出された、１次コイルＬ１の共振電流Ｉｃｒに応じた電圧Ｖｉｓ、又は接地電圧を可変抵抗回路８２（後述）に出力する。具体的には、電圧出力回路８１は、信号ｓｗ＿ｃｔｒｌの論理レベルが“Ｈ”レベルの際に、電圧ＶｉｓをノードＡに出力し、信号ｓｗ＿ｃｔｒｌの論理レベルが“Ｌ”レベルの際に、接地電圧をノードＡに出力する。なお、接地電圧は、「所定電圧」に相当し、“Ｈ”レベルは、「第１レベル」に相当し、“Ｌ”レベルは、「第２レベル」に相当する。
また、電圧出力回路８１は、可変抵抗回路８２（後述）を介して電流Ｉｃａを端子ＣＡに供給し、端子ＣＡに接続されるコンデンサ５４に電圧Ｖｃａを生成する。
なお、１次コイルＬ１の共振電流Ｉｃｒの電流値は、スイッチング電源回路１０の入力電力に応じて増加する。また、スイッチング電源回路１０の入力電力は、負荷１１で消費される電力に応じて増加する。このため、電圧Ｖｃａは、負荷１１の状態が重負荷になるほど（つまり、負荷１１の負荷電流Ｉｏｕｔが増加するほど）高くなる。
電圧出力回路８１は、スイッチ９０，９２、インバータ９１を含んで構成される。
スイッチ９０は、コンパレータ８０が“Ｈ”レベルの信号ｓｗ＿ｃｔｒｌを出力するとオンされる素子である。スイッチ９０がオンすると、スイッチ９０，９２が接続されるノードＡの電圧Ｖａは、端子ＩＳの電圧Ｖｉｓとなる。
スイッチ９２は、コンパレータ８０が“Ｌ”レベルの信号ｓｗ＿ｃｔｒｌを出力し、インバータ９１が“Ｈ”レベルの信号を出力するとオンされる素子である。そして、スイッチ９２がオンすると、ノードＡの電圧Ｖａは、接地電圧となる。
そして、ノードＡと端子ＣＡとの間には可変抵抗回路８２が設けられ、可変抵抗回路８２は、端子ＣＡに接続されるコンデンサ５４と共に、ＲＣ積分回路を構成する。なお、ＲＣ積分回路の“時定数τ”は、ＮＭＯＳトランジスタ２４，２５を駆動する駆動信号Ｖｄｒ１，Ｖｄｒ２の周期よりも十分に長いものとする。
したがって、コンパレータ８０が“Ｈ”レベルの信号ｓｗ＿ｃｔｒｌを出力すると、電圧出力回路８１は、負荷１１の消費電力に応じた正の共振電流Ｉｃｒに基づく電圧Ｖｉｓで可変抵抗回路８２を介してコンデンサ５４を充電する。
一方、コンパレータ８０が“Ｌ”レベルの信号ｓｗ＿ｃｔｒｌを出力すると、電圧出力回路８１は、可変抵抗回路８２を介してコンデンサ５４を放電する。
これにより、平均化回路６６は、電圧Ｖｉｓを平均化し、負荷電流Ｉｏｕｔを示す電圧Ｖｃａを出力することができる。
＝＝＝可変抵抗回路８２＝＝＝
可変抵抗回路８２は、制御回路６３からの信号ｒｓｅｌに基づいて、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、抵抗値を小さくする。具体的には、可変抵抗回路８２の抵抗値は、制御回路６３が、所定期間Ｐだけ“Ｈ”レベルの信号ｒｓｅｌを出力すると、抵抗値Ｒａとなる。その後、制御回路６３が“Ｌ”レベルの信号ｒｓｅｌを出力すると、可変抵抗回路８２の抵抗値は抵抗値Ｒｂとなる。なお、抵抗値Ｒｂは、抵抗値Ｒａより大きい。
すなわち、可変抵抗回路８２と、コンデンサ５４とで構成されるＲＣ積分回路の“時定数τ”は、制御回路６３からの信号ｒｓｅｌに基づいて変化する。なお、コンデンサ５４の容量値をＣ１とすると、信号ｒｓｅｌが“Ｌ”レベルである場合、“時定数τ”＝Ｒｂ×Ｃ１となり、この場合の“時定数τ”を時定数τ１とする。一方、信号ｒｓｅｌが“Ｈ”レベルである場合、“時定数τ”＝Ｒａ×Ｃ１となり、この場合の“時定数τ”を時定数τ２とする。なお、この場合、抵抗値Ｒｂは、抵抗値Ｒａより大きいため、時定数τ１は、時定数τ２より大きい。また、抵抗値Ｒａは、「第１抵抗値」に相当し、抵抗値Ｒｂは、「第２抵抗値」に相当する。
＝＝＝駆動回路７１＝＝＝
図２の駆動回路７１は、発信信号Ｖｏｓｃと、電圧Ｖｃａとに基づいて、図１のＮＭＯＳトランジスタ２４，２５を駆動する。具体的には、駆動回路７１は、電圧Ｖｃａが基準電圧Ｖｒｅｆ２（不図示）より高く、負荷１１の状態が通常負荷状態を示すことに基づいて、発信信号Ｖｏｓｃに応じて、図４に示すように駆動信号Ｖｄｒ１，Ｖｄｒ２が交互に“Ｈ”レベルになるような連続的なスイッチング動作でＮＭＯＳトランジスタ２４，２５をスイッチングする。
また、駆動回路７１は、電圧Ｖｃａが基準電圧Ｖｒｅｆ２より低く、負荷１１の状態が軽負荷状態を示すことに基づいて、発信信号Ｖｏｓｃに応じて、図５に示すように連続的なスイッチング動作と、間欠的にスイッチング動作が停止される停止動作とが繰り返されるようＮＭＯＳトランジスタ２４，２５をスイッチングする。
また、図４，５においては、駆動回路７１が、発信信号Ｖｏｓｃに応じた５０％のデューティ比で生成され、交互に“Ｈ”レベルとなる駆動信号Ｖｄｒ１，Ｖｄｒ２を出力するように描かれている。しかしながら、実際は、駆動回路７１は、デッドタイムを有し、発信信号Ｖｏｓｃに応じた約５０％のデューティ比で生成され、交互に“Ｈ”レベルとなる駆動信号Ｖｄｒ１，Ｖｄｒ２を出力する。なお、図５において、スイッチング動作時、駆動信号Ｖｄｒｖ１，Ｖｄｒｖ２のパルス数が同じに書いてあるが、これは単なる例示であり、パルス数が異なっていてもよい。
ここで、「デッドタイム」とは、例えば、“Ｈ”レベルの駆動信号Ｖｄｒ１が“Ｌ”レベルとなってから、駆動信号Ｖｄｒ２が“Ｈ”レベルとなるまでの期間を指し、駆動信号Ｖｄｒ１，Ｖｄｒ２の双方が“Ｌ”レベルとなる期間である。
なお、「負荷１１の状態が重負荷状態」とは、例えば、負荷１１に流れる負荷電流Ｉｏｕｔの電流値が第1所定値（例えば、５Ａ）以上の場合を指す。また、「負荷１１の状態が通常負荷状態」とは、例えば、負荷１１に流れる負荷電流Ｉｏｕｔの電流値が第１所定値と、第２所定値との間（例えば、１Ａ～５Ａ）の場合を指す。また、「負荷１１の状態が軽負荷状態」とは、例えば、負荷１１に流れる負荷電流Ｉｏｕｔの電流値が第２所定値（例えば、１Ａ）より小さい場合を指す。また、負荷１１の状態が通常負荷状態か軽負荷状態かを判定するための負荷電流Ｉｏｕｔの電流値は、例えば、１Ａであると説明したが、この電流値は、様々に設定され得る。この設定は電圧Ｖｃａを受ける駆動回路７１が、基準電圧Ｖｒｅｆ２を設定することで様々に変化させられる。通常負荷状態か軽負荷状態かの判別は、駆動回路７１が電圧Ｖｃａを用いて判別する。
＜＜＜電圧Ｖｃａと電圧Ｖｉｓとの関係＞＞＞
図６は、制御ＩＣ４０ａの動作を示す主要な波形の一例を示す図である。なお、可変抵抗回路８２の抵抗値は、例えば、抵抗値Ｒｂであるものとする。
時刻ｔ０において、制御ＩＣ４０ａの駆動回路７１が“Ｌ”レベルの駆動信号Ｖｄｒ２を出力し、ＮＭＯＳトランジスタ２５はオフする。
その後、負の共振電流ＩｃｒがダイオードＤ１を介して電圧Ｖｉｎが印加されるノードに流れるよう、端子ＶＳの電圧Ｖｓは、上昇する。そして、時刻ｔ１において、電圧Ｖｓは入力電圧Ｖｉｎの半分の電圧となる。これに伴い、図２の抵抗６４，６５は、電圧Ｖｓに応じた電圧Ｖｓ＿ｄｉｖを生成し、図３のコンパレータ８０は、“Ｈ”レベルの信号ｓｗ＿ｃｔｒｌを出力する。
この時、図３のスイッチ９０は、“Ｈ”レベルの信号ｓｗ＿ｃｔｒｌに基づいてオンされ、電圧出力回路８１は、ノードＡに電圧Ｖｉｓを出力する。これにより、電圧出力回路８１は、可変抵抗回路８２を介してコンデンサ５４を充電する。この際、電流Ｉｃａは、平均化回路６６によりコンデンサ５４に供給される。
時刻ｔ０からデッドタイムが経過した時刻ｔ２において、駆動回路７１が“Ｈ”レベルの駆動信号Ｖｄｒ１を出力し、ＮＭＯＳトランジスタ２４はオンする。そして、正の方向に流れる共振電流Ｉｃｒに応じた電圧Ｖｉｓは正となる。
駆動回路７１が“Ｌ”レベルの駆動信号Ｖｄｒ１を出力した後、正の共振電流ＩｃｒがダイオードＤ２を介して流れるよう、端子ＶＳの電圧Ｖｓは、低下する。そして、時刻ｔ３において、電圧Ｖｓは入力電圧Ｖｉｎの半分の電圧となる。これに伴い、図２の抵抗６４，６５は、電圧Ｖｓに応じた電圧Ｖｓ＿ｄｉｖを生成し、図３のコンパレータ８０は、“Ｌ”レベルの信号ｓｗ＿ｃｔｒｌを出力する。
この時、図３のスイッチ９２は、“Ｌ”レベルの信号ｓｗ＿ｃｔｒｌに基づいてオンされ、電圧出力回路８１は、ノードＡに接地電圧を出力する。これにより、電圧出力回路８１は、可変抵抗回路８２を介してコンデンサ５４を放電する。この際、電流Ｉｃａは、平均化回路６６によりコンデンサ５４に供給される。そして、時刻ｔ４以降、同様の動作が繰り返される。
なお、詳細は後述するが、電流Ｉｃａは、同じ電圧Ｖｉｓに対して、可変抵抗回路８２の抵抗値が抵抗値Ｒｂである場合、抵抗値Ｒａである場合よりも小さくなる。したがって、平均化回路６６は、可変抵抗回路８２の抵抗値が抵抗値Ｒｂである場合、抵抗値Ｒａである場合よりも同じ電圧Ｖｉｓに対して小さい電圧Ｖｃａを生成する。
＜＜＜制御ＩＣ４０ａの動作＞＞＞
図７は、制御ＩＣ４０ａの動作の一例を示す図である。なお、時刻ｔ１０以前において、負荷１１の状態は軽負荷状態であるものとする。そして、この場合、制御ＩＣ４０ａは、連続的なスイッチング動作と、間欠的にスイッチング動作が停止される停止動作とが繰り返されるようＮＭＯＳトランジスタ２４，２５をスイッチングしているものとする。
時刻ｔ１０において、負荷１１の状態が通常負荷状態に急変すると、出力電圧Ｖｏｕｔは低下する。出力電圧Ｖｏｕｔが低下すると、フォトトランジスタ５２が流す電流Ｉ１が減少するため、帰還電圧Ｖｆｂは上昇する。
負荷１１の状態が通常負荷状態に急変したため、帰還電圧Ｖｆｂを微分した電圧（すなわち、電圧Ｖｆｂの時間当たりの変化量）ｄＶｆｂ／ｄｔが基準電圧Ｖｒｅｆ０を超える時刻ｔ１１において、微分回路６２は、“Ｈ”レベルの信号Ｖｔｒｉｇを出力する。微分回路６２が“Ｈ”レベルの信号Ｖｔｒｉｇを出力すると、制御回路６３は、“Ｈ”レベルの信号ｒｓｅｌを出力する。これに伴い、可変抵抗回路８２の抵抗値は、小さい抵抗値Ｒａとなる。結果として、“時定数τ”は、時定数τ１より短い時定数τ２となる。
また、可変抵抗回路８２の抵抗値が抵抗値Ｒａである場合、コンデンサ５４に流れる電流Ｉｃａは、共振電流Ｉｃｒの大きさが同じであるため、電圧Ｖｉｓが同じであるとしても、可変抵抗回路８２の抵抗値が抵抗値Ｒｂである場合に比べ増加する。
そのため、可変抵抗回路８２に“Ｈ”レベルの信号ｒｓｅｌが入力される場合、増加した電流Ｉｃａがコンデンサ５４に供給されるため、電圧Ｖｃａが上昇する傾き（つまり、電圧Ｖｃａの時間当たりの変化量）は大きくなる。なお、図７の電圧Ｖｃａの箇所に示す破線は、可変抵抗回路８２の抵抗値が抵抗値Ｒｂである場合（つまり、“時定数τ”が時定数τ１である場合）に電圧Ｖｃａが上昇する傾きを示す。
帰還電圧Ｖｆｂを微分した電圧ｄＶｆｂ／ｄｔが基準電圧Ｖｒｅｆ０を下回る時刻ｔ１２において、微分回路６２は、“Ｌ”レベルの信号Ｖｔｒｉｇを出力する。そして、負荷１１の状態が通常負荷状態に急変したことによる帰還電圧Ｖｆｂの急激な上昇後、電圧Ｖｃａが基準電圧Ｖｒｅｆ２に到達するまで、時刻ｔ１０以前と同様にＮＭＯＳトランジスタ２４，２５はスイッチングされるため、出力電圧Ｖｏｕｔは低下し続ける。また、出力電圧Ｖｏｕｔが目的レベルを大きく下回るため、帰還電圧Ｖｆｂはほぼ横ばいとなる。
電圧Ｖｃａが基準電圧Ｖｒｅｆ２を超える時刻ｔ１３において、制御ＩＣ４０ａは、連続的なスイッチング動作でＮＭＯＳトランジスタ２４，２５をスイッチングする。
このように、電流Ｉｃａが増加し、電圧Ｖｃａが上昇する傾きが大きくなると、可変抵抗回路８２の抵抗値が抵抗値Ｒｂである場合と比較して、制御ＩＣ４０ａは、速やかに連続的なスイッチング動作でＮＭＯＳトランジスタ２４，２５をスイッチングするようになる。これにより、制御ＩＣ４０ａは、負荷１１の状態が通常負荷状態へと急変しても、速やかにＮＭＯＳトランジスタ２４，２５の駆動モードを変化させ、出力電圧Ｖｏｕｔの低下を抑制できる。また、制御ＩＣ４０ａは、連続的なスイッチング動作でＮＭＯＳトランジスタ２４，２５を駆動するため、出力電圧Ｖｏｕｔは上昇し始め、それに伴い帰還電圧Ｖｆｂは低下し始める。
微分回路６２が“Ｈ”レベルの信号Ｖｔｒｉｇを出力してから所定期間Ｐ経過した時刻ｔ１４において、制御回路６３は“Ｌ”レベルの信号ｒｓｅｌを出力する。“Ｌ”レベルの信号ｒｓｅｌに基づいて、可変抵抗回路８２の抵抗値は、大きい抵抗値Ｒｂとなる。これにより、電流Ｉｃａは抵抗値Ｒａである場合より制限され、電圧Ｖｃａが上昇する傾きは小さくなる。
負荷１１の状態が軽負荷状態となる時刻ｔ１５において、出力電圧Ｖｏｕｔは上昇し、帰還電圧Ｖｆｂは低下する。帰還電圧Ｖｆｂを微分した電圧ｄＶｆｂ／ｄｔは低下し、基準電圧Ｖｒｅｆ０を超えない。したがって、微分回路６２は“Ｈ”レベルの信号Ｖｔｒｉｇを出力しない。そのため、出力電圧Ｖｏｕｔが上昇する場合、制御回路６３は、“Ｈ”レベルの信号ｒｓｅｌを出力しない。また、可変抵抗回路８２の抵抗値は、抵抗値Ｒｂのままであり、“時定数τ”は時定数τ１のままである。
電圧Ｖｃａが基準電圧Ｖｒｅｆ２を下回る時刻ｔ１６において、制御ＩＣ４０ａは、連続的なスイッチング動作と、間欠的にスイッチング動作が停止される停止動作とが繰り返されるようＮＭＯＳトランジスタ２４，２５をスイッチングする。
＝＝＝＝＝その他の実施形態＝＝＝＝＝
＜＜＜制御ＩＣ４０ｂの詳細＞＞＞
図８は、制御ＩＣ４０ｂの一例を示す図である。図８においては、図２と同一の対象については同一の参照符号を付している。そして、同一の対象については改めて説明しない。
制御回路６７は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電圧Ｖｃａが基準電圧Ｖｒｅｆ２となるまで、電流Ｉｃａが大きくなるよう平均化回路６６を制御する。具体的には、制御回路６７は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなると、“Ｈ”レベルの信号ｒｓｅｌを出力する。その後、制御回路６７は、電圧Ｖｃａが基準電圧Ｖｒｅｆ２を超えると、“Ｌ”レベルの信号ｒｓｅｌを出力する。なお、基準電圧Ｖｒｅｆ２は、「所定レベル」に相当する。
＜＜＜制御ＩＣ４０ｂの動作＞＞＞
図９は、制御ＩＣ４０ｂの動作の一例を示す図である。なお、図９の時刻ｔ２０～時刻ｔ２２の動作は、図７の時刻ｔ１０～時刻ｔ１２の動作と同様であるため、説明を省略する。同様に、図９の時刻ｔ２４から時刻ｔ２５の動作は、図７の時刻ｔ１５～時刻ｔ１６の動作と同様であるため、説明を省略する。
電圧Ｖｃａが基準電圧Ｖｒｅｆ２を超える時刻ｔ２３において、図８の制御回路６７は、“Ｌ”レベルの信号ｒｓｅｌを出力する。これにより、図３の可変抵抗回路８２の抵抗値は、抵抗値Ｒｂとなる。また、“時定数τ”は時定数τ１となる。
＝＝＝まとめ＝＝＝
以上、本実施形態のスイッチング電源回路１０について説明した。制御ＩＣ４０ａは、端子ＣＡ、平均化回路６６、駆動信号出力回路６１、及び制御回路６３を備える。制御回路６３は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電流Ｉｃａが大きくなった後に小さくなるよう平均化回路６６を制御する。これにより、出力電圧が低下する期間を短縮するよう、スイッチング素子の駆動モードを速やかに変更する集積回路を提供することができる。
制御回路６３は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電流Ｉｃａが所定期間Ｐだけ大きくなるよう平均化回路６６を制御する。これにより、制御ＩＣ４０ａは、負荷１１の状態が軽負荷状態から通常負荷状態へと急変しても、速やかにＮＭＯＳトランジスタ２４，２５の駆動モードを変化させ、出力電圧Ｖｏｕｔの低下を抑制できる。
制御回路６７は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電圧Ｖｃａが基準電圧Ｖｒｅｆ２となるまで電流Ｉｃａが大きくなるよう平均化回路６６を制御する。これにより、電圧Ｖｃａが上昇する傾きが大きくなる期間を短くすることができ、速やかにＮＭＯＳトランジスタ２４，２５の駆動モードを変化させた後、電圧Ｖｃａの上昇を抑制することができる。
平均化回路６６は、コンパレータ８０、電圧出力回路８１、及び可変抵抗回路８２を含む。可変抵抗回路８２の抵抗値は、制御回路６３が電流Ｉｃａを大きくすると、抵抗値Ｒａとなり、制御回路６３が電流Ｉｃａを小さくすると、抵抗値Ｒａより大きい抵抗値Ｒｂとなる。これにより、電流Ｉｃａを制限する抵抗値が小さくなることで、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電流Ｉｃａを大きくし、電圧Ｖｃａが上昇する傾きを大きくすることができる。そして、制御ＩＣ４０ａは、速やかにＮＭＯＳトランジスタ２４，２５の駆動モードを変化させ、出力電圧Ｖｏｕｔの低下を抑制できる。
制御ＩＣ４０ａは、微分回路６２を含む。制御回路６３は、信号Ｖｔｒｉｇに基づいて、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなったことを検出する。これにより、制御ＩＣ４０ａは、負荷１１の状態が通常負荷状態に急変し、出力電圧Ｖｏｕｔが低下したことを簡易に検出することができる。
制御ＩＣ４０ａは、平均化回路６６、駆動信号出力回路６１、及び制御回路６３を備える。制御回路６３は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電圧Ｖｃａの時間当たりの変化量が大きくなった後に小さくなるよう平均化回路６６を制御する。これにより、出力電圧が低下する期間を短縮するよう、スイッチング素子の駆動モードを速やかに変更する集積回路を提供することができる。
制御回路６３は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電圧Ｖｃａの時間当たりの変化量が所定期間Ｐだけ大きくなるよう平均化回路６６を制御する。これにより、制御ＩＣ４０ａは、負荷１１の状態が軽負荷状態から通常負荷状態へと急変しても、速やかにＮＭＯＳトランジスタ２４，２５の駆動モードを変化させ、出力電圧Ｖｏｕｔの低下を抑制できる。
制御回路６７は、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電圧Ｖｃａが基準電圧Ｖｒｅｆ２となるまで電圧Ｖｃａの時間当たりの変化量が大きくなるよう平均化回路６６を制御する。これにより、電圧Ｖｃａの時間当たりの変化量が大きくなる期間を短くすることができ、速やかにＮＭＯＳトランジスタ２４，２５の駆動モードを変化させた後、電圧Ｖｃａの上昇を抑制することができる。
平均化回路６６は、コンパレータ８０、電圧出力回路８１、及び可変抵抗回路８２を含む。可変抵抗回路８２の抵抗値は、制御回路６３が電圧Ｖｃａの時間当たりの変化量を大きくすると、抵抗値Ｒａとなる。一方、可変抵抗回路８２の抵抗値は、制御回路６３が電圧Ｖｃａの時間当たりの変化量を小さくすると、抵抗値Ｒａより大きい抵抗値Ｒｂとなる。これにより、電流Ｉｃａを制限する抵抗値が小さくなることで、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなった場合、電流Ｉｃａを大きくし、電圧Ｖｃａの時間当たりの変化量を大きくすることができる。そして、制御ＩＣ４０ａは、速やかにＮＭＯＳトランジスタ２４，２５の駆動モードを変化させ、出力電圧Ｖｏｕｔの低下を抑制できる。
制御ＩＣ４０ａは、微分回路６２を含む。制御回路６３は、信号Ｖｔｒｉｇに基づいて、出力電圧Ｖｏｕｔが低下し、電圧Ｖｆｂの時間当たりの変化量ｄＶｆｂ／ｄｔが所定よりも大きくなったことを検出する。これにより、制御ＩＣ４０ａは、負荷１１の状態が軽負荷状態から通常負荷状態に急変し、出力電圧Ｖｏｕｔが低下したことを簡易に検出することができる。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０ スイッチング電源回路
１１ 負荷
２０，２１，２２，３２，５１，５３，５４ コンデンサ
２３，５５～５７，６０，６４，６５ 抵抗
２４，２５ ＮＭＯＳトランジスタ
２６ トランス
２７ 制御ブロック
３０，３１，５０ ダイオード
３３ 定電圧回路
３４ 発光ダイオード
４０ａ，４０ｂ 制御ＩＣ
５２ フォトトランジスタ
６１ 駆動信号出力回路
６２ 微分回路
６３，６７ 制御回路
６６ 平均化回路
７０ 発振回路
７１ 駆動回路
８０ コンパレータ
８１ 電圧出力回路
８２ 可変抵抗回路
９０，９２ スイッチ
９１ インバータ

Claims (12)

  1. １次コイル及び２次コイルを含むトランスと、前記１次コイルの電流を制御する第１及び第２トランジスタと、前記１次コイル及び第１コンデンサを含む共振回路と、を備え目的レベルの出力電圧を２次側に生成する電源回路の前記第１及び第２トランジスタのスイッチングを制御する集積回路であって、
    第２コンデンサが接続される端子と、
    前記共振回路の共振電流に応じた第１電流を前記第２コンデンサに供給し、前記電源回路の負荷に流れる負荷電流に応じた第１電圧を前記第２コンデンサに生成する電圧生成回路と、
    前記出力電圧に応じた帰還電圧と、前記第１電圧とに基づいて、前記第１及び第２トランジスタを駆動するための駆動信号を出力する駆動信号出力回路と、
    前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記第１電流が大きくなった後に小さくなるよう前記電圧生成回路を制御する制御回路と、
    を備える集積回路。
  2. 請求項１に記載の集積回路であって、
    前記制御回路は、
    前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記第１電流が所定期間大きくなるよう前記電圧生成回路を制御する、
    集積回路。
  3. 請求項１に記載の集積回路であって、
    前記制御回路は、
    前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記第１電圧が所定レベルとなるまで前記第１電流が大きくなるよう前記電圧生成回路を制御する、
    集積回路。
  4. 請求項１～３の何れか一項に記載の集積回路であって、
    前記電圧生成回路は、
    論理レベルが変化する制御信号を出力する制御信号出力回路と、
    前記制御信号の論理レベルが第１レベルの際に、前記共振電流に応じた電圧を出力し、前記制御信号の論理レベルが第２レベルの際に、所定電圧を出力する電圧出力回路と、
    前記電圧出力回路と、前記端子との間に設けられる可変抵抗回路と、
    を含み、
    前記可変抵抗回路の抵抗値は、
    前記制御回路が前記第１電流を大きくすると、第１抵抗値となり、前記制御回路が前記第１電流を小さくすると、前記第１抵抗値より大きい第２抵抗値となる、
    集積回路。
  5. 請求項４に記載の集積回路であって、
    前記帰還電圧を微分する微分回路を含み、
    前記制御回路は、
    前記微分回路の出力に基づいて、前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなったことを検出する、
    集積回路。
  6. 目的レベルの出力電圧を２次側に生成する電源回路であって、
    １次コイル及び２次コイルを含むトランスと、
    前記１次コイルの電流を制御する第１及び第２トランジスタと、
    前記１次コイル及び第１コンデンサを含む共振回路と、
    前記第１及び第２トランジスタのスイッチングを制御する集積回路と、
    を備え、
    前記集積回路は、
    第２コンデンサが接続される端子と、
    前記共振回路の共振電流に応じた第１電流を前記第２コンデンサに供給し、前記電源回路の負荷に流れる負荷電流に応じた第１電圧を前記第２コンデンサに生成する電圧生成回路と、
    前記出力電圧に応じた帰還電圧と、前記第１電圧とに基づいて、前記第１及び第２トランジスタを駆動するための駆動信号を出力する駆動信号出力回路と、
    前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記第１電流が大きくなった後に小さくなるよう前記電圧生成回路を制御する制御回路と、
    を含む電源回路。
  7. １次コイル及び２次コイルを含むトランスと、前記１次コイルの電流を制御する第１及び第２トランジスタと、前記１次コイル及び第１コンデンサを含む共振回路と、を備え目的レベルの出力電圧を２次側に生成する電源回路の前記第１及び第２トランジスタのスイッチングを制御する集積回路であって、
    前記共振回路の共振電流を受けて電流検出電圧を生成する外部電流検出回路から、前記電流検出電圧を受けて平均化することで負荷電流指示電圧を生成する平均化回路と、
    前記出力電圧に応じた帰還電圧と、前記負荷電流指示電圧とに基づいて、前記第１及び第２トランジスタを駆動するための駆動信号を出力する駆動信号出力回路と、
    前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記負荷電流指示電圧の時間当たりの変化量が大きくなった後に小さくなるよう前記平均化回路を制御する制御回路と、
    を備える集積回路。
  8. 請求項７に記載の集積回路であって、
    前記制御回路は、
    前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記負荷電流指示電圧の時間当たりの変化量が所定期間大きくなるよう前記平均化回路を制御する、
    集積回路。
  9. 請求項７に記載の集積回路であって、
    前記制御回路は、
    前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記負荷電流指示電圧が所定レベルとなるまで前記負荷電流指示電圧の時間当たりの変化量が大きくなるよう前記平均化回路を制御する、
    集積回路。
  10. 請求項７～９の何れか一項に記載の集積回路であって、
    第２コンデンサが接続される端子を含み、
    前記平均化回路は、
    論理レベルが変化する制御信号を出力する制御信号出力回路と、
    前記制御信号の論理レベルが第１レベルの際に、前記共振電流に応じた電圧を出力し、前記制御信号の論理レベルが第２レベルの際に、所定電圧を出力する電圧出力回路と、
    前記電圧出力回路と、前記端子との間に設けられる可変抵抗回路と、
    を含み、
    前記可変抵抗回路の抵抗値は、
    前記制御回路が前記負荷電流指示電圧の時間当たりの変化量を大きくすると、第１抵抗値となり、前記制御回路が前記負荷電流指示電圧の時間当たりの変化量を小さくすると、前記第１抵抗値より大きい第２抵抗値となる、
    集積回路。
  11. 請求項１０に記載の集積回路であって、
    前記帰還電圧を微分する微分回路を含み、
    前記制御回路は、
    前記微分回路の出力に基づいて、前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなったことを検出する、
    集積回路。
  12. 目的レベルの出力電圧を２次側に生成する電源回路であって、
    １次コイル及び２次コイルを含むトランスと、
    前記１次コイルの電流を制御する第１及び第２トランジスタと、
    前記１次コイル及び第１コンデンサを含む共振回路と、
    前記第１及び第２トランジスタのスイッチングを制御する集積回路と、
    を備え、
    前記集積回路は、
    前記共振回路の共振電流を受けて電流検出電圧を生成する外部電流検出回路から、前記電流検出電圧を受けて平均化することで負荷電流指示電圧を生成する平均化回路と、
    前記出力電圧に応じた帰還電圧と、前記負荷電流指示電圧とに基づいて、前記第１及び第２トランジスタを駆動するための駆動信号を出力する駆動信号出力回路と、
    前記出力電圧が低下し、前記帰還電圧の時間当たりの変化量が所定よりも大きくなった場合、前記負荷電流指示電圧の時間当たりの変化量が大きくなった後に小さくなるよう前記平均化回路を制御する制御回路と、
    を含む電源回路。
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