JP2014143791A - スイッチング電源装置および照明装置 - Google Patents

Abstract

【課題】負荷に供給される電力の誤差を低減することが可能なスイッチング電源装置を提供することである。
【解決手段】一実施の形態にかかるスイッチング電源装置１は、インダクタＬ１と直列に接続されたスイッチング素子ＳＷと、スイッチング素子ＳＷを制御する制御回路１０とを備える。制御回路１０は、ピークホールド回路１２、アンプＡＭＰ１、および比較回路ＣＭＰ１を含むリセット信号生成回路１１を備える。ピークホールド回路１２は、電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを保持する。アンプＡＭＰ１は、非反転入力端子に基準電圧Ｖｒｅｆを入力し、反転入力端子に電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを入力し、出力端子から基準電圧Ｖｒｅｆ'を出力する。比較回路ＣＭＰ１は、電圧信号Ｖｃｓと基準電圧Ｖｒｅｆ'との比較結果に応じてリセット信号ＲＳＴを出力する。
【選択図】図１

Description

本発明はスイッチング電源装置およびこれを用いた照明装置に関する。

近年、周期的にオン・オフを繰り返すスイッチング素子を用いたスイッチング電源装置が広く用いられている。特許文献１には、負荷変動時における出力電流の追従性がよく、電圧変換効率の向上を図ることができるスイッチング電源装置が開示されている。特許文献２には、負荷電流が急激に減少する場合であっても、トランスの飽和を抑えることが可能なトランス飽和抑止回路が開示されている。特許文献３には、小型化が可能な電源アダプタに関する技術が開示されている。

特開２０１１−９１８８８号公報 特開２００９−２０７３０３号公報 特開２００９−１５９６５６号公報

スイッチング電源装置では、スイッチング素子のオン・オフを切り替えることで、負荷に供給される電力を調整することができる。このスイッチング素子は、制御回路から出力される駆動信号を用いて駆動される。

しかしながら、駆動信号を用いてスイッチング素子を駆動する際、スイッチング素子が実際に動作するまでに遅延が生じる。また、駆動信号を生成する制御回路自体にも遅延が生じる場合がある。このように、制御回路やスイッチング素子の駆動に遅延が生じると、負荷に供給される電力に誤差が生じるという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態にかかるスイッチング電源装置は、インダクタと直列に接続されたスイッチング素子を制御する制御回路を備え、当該制御回路は、第１の基準電圧を生成する第１の基準電圧生成回路と、スイッチング素子がオン状態の時に前記インダクタに流れる電流に対応した第１の電圧信号のピーク値を保持する第１のピークホールド回路と、非反転入力端子に前記第１の基準電圧が供給され、反転入力端子に前記第１のピークホールド回路から出力された前記第１の電圧信号のピーク値が供給され、出力端子から第２の基準電圧が出力される第１のアンプと、前記第１の電圧信号と前記第２の基準電圧との比較結果に応じて前記リセット信号を出力する第１の比較回路と、を備える。

前記一実施の形態によれば、負荷に供給される電力の誤差を低減することが可能なスイッチング電源装置およびこれを用いた照明装置を提供することができる。

実施の形態１にかかるスイッチング電源装置を示す回路図である。 実施の形態１にかかるスイッチング電源装置の動作を説明するためのタイミングチャートである。 比較例にかかるスイッチング電源装置を示す回路図である。 比較例にかかるスイッチング電源装置の動作を説明するためのタイミングチャートである（理想的な動作）。 比較例にかかるスイッチング電源装置の動作を説明するためのタイミングチャートである（遅延が生じる場合）。 実施の形態２にかかるスイッチング電源装置を示す回路図である。 ピークホールド回路の一例を示す回路図である。 実施の形態２にかかるスイッチング電源装置の動作を説明するためのタイミングチャートである。 実施の形態３にかかるスイッチング電源装置が備えるピークホールド回路の一例を示す回路図である。 実施の形態３にかかるスイッチング電源装置の動作を説明するためのタイミングチャートである。 実施の形態４にかかるスイッチング電源装置を示す回路図である。 実施の形態４にかかるスイッチング電源装置の動作を説明するためのタイミングチャートである。 実施の形態５にかかるスイッチング電源装置を示す回路図である。 実施の形態５にかかるスイッチング電源装置の動作を説明するためのタイミングチャートである。 実施の形態６にかかるスイッチング電源装置が備えるリセット信号生成回路を示すブロック図である。 実施の形態７にかかるスイッチング電源装置（照明装置）を示す回路図である。 実施の形態７にかかるスイッチング電源装置（照明装置）の動作を説明するためのタイミングチャートである。

＜実施の形態１＞
以下、図面を参照して実施の形態１について説明する。
図１は、実施の形態１にかかるスイッチング電源装置を示す回路図である。図１に示すように、本実施の形態にかかるスイッチング電源装置１は、整流回路８、インダクタＬ１、平滑用コンデンサＣ１、ダイオード（整流素子）Ｄ１、スイッチング素子ＳＷ、抵抗素子Ｒｃｓ、および制御回路１０を備える。

整流回路８は、交流入力電圧ＡＣ_ＩＮを整流（例えば、全波整流）して入力電圧Ｖｉｎを生成する。インダクタＬ１の一端は整流回路８および出力端子９_１と接続されており、他端はスイッチング素子ＳＷおよびダイオードＤ１のアノードと接続されている。平滑用コンデンサＣ１の一端は整流回路８および出力端子９_１と接続されており、他端はダイオードＤ１のカソードおよび出力端子９_２と接続されている。負荷ＬＤは、出力端子９_１、９_２に接続されている。つまり、平滑用コンデンサＣ１は負荷ＬＤと並列に接続されている。負荷ＬＤには出力端子９_１、９_２から直流電源が供給される。なお、図１に示すスイッチング電源装置１では、負荷ＬＤの正極が出力端子９_２に接続され、負極が出力端子９_１に接続される。

スイッチング素子ＳＷは、インダクタＬ１と直列に接続されている。例えば、スイッチング素子ＳＷは、ＭＯＳトランジスタを用いて構成することができる。図１に示すスイッチング電源装置１では、スイッチング素子ＳＷとしてＮ型ＭＯＳトランジスタを用いている。スイッチング素子ＳＷ（Ｎ型ＭＯＳトランジスタ）のゲートには制御回路１０から駆動信号ＤＲＶが供給される。スイッチング素子ＳＷとしてＮ型ＭＯＳトランジスタを用いた場合、駆動信号ＤＲＶがハイレベルである場合にスイッチング素子ＳＷがオン状態となり、ロウレベルである場合にスイッチング素子ＳＷがオフ状態となる。

なお、本実施の形態にかかるスイッチング電源装置では、スイッチング素子ＳＷとしてＰ型ＭＯＳトランジスタを用いてもよい。Ｐ型ＭＯＳトランジスタを用いる場合は、例えば駆動信号ＤＲＶを反転するインバータをバッファＢＵＦとスイッチング素子ＳＷのゲートとの間に設ける。

スイッチング素子ＳＷと接地電位との間には抵抗素子Ｒｃｓが設けられている。抵抗素子Ｒｃｓは、スイッチング素子ＳＷがオン状態の時にインダクタＬ１に流れる電流に対応した電圧信号Ｖｃｓ（第１の電圧信号）を生成する。つまり、スイッチング素子ＳＷがオン状態になると、インダクタＬ１、スイッチング素子ＳＷ、抵抗素子Ｒｃｓに電流が流れる。ここで、インダクタＬ１に流れる電流量は抵抗素子Ｒｃｓに流れる電流量と略同一であるため、抵抗素子Ｒｃｓの上流側（つまり、スイッチ素子ＳＷ側）の電位は、インダクタＬ１に流れる電流量に対応している。

ダイオードＤ１は、スイッチング素子ＳＷがオフ状態の際、インダクタＬ１に蓄積されたエネルギーを負荷ＬＤに供給する。つまり、スイッチング素子ＳＷがオン状態の際、インダクタＬ１には電流が流れる。このとき、インダクタＬ１にはエネルギーが蓄積される。そして、スイッチング素子がオン状態からオフ状態に変化した際、インダクタＬ１は電流を整流回路８側からスイッチ素子ＳＷ側に流し続けようとする。ダイオードＤ１は、インダクタＬ１が流し続けようとする電流（つまり、インダクタＬ１に蓄積されたエネルギー）を、出力端子９_２を経由して負荷ＬＤに供給する。

制御回路１０は、スイッチング素子ＳＷを駆動するための駆動信号ＤＲＶを生成する。制御回路１０は、ＳＲ型フリップフロップＦＦ１、バッファＢＵＦ、クロック生成回路ＣＬＫ、およびリセット信号生成回路１１を備える。

クロック生成回路ＣＬＫはクロック信号を生成し、当該クロック信号をセット信号としてフリップフロップＦＦ１のセット入力Ｓに供給する。リセット信号生成回路１１はリセット信号ＲＳＴを生成し、当該リセット信号ＲＳＴをフリップフロップＦＦ１のリセット入力Ｒに供給する。フリップフロップＦＦ１は、セット入力Ｓにアクティブ状態（例えば、ハイレベル）のセット信号ＳＥＴが供給されると、非反転出力Ｑからハイレベルの信号を出力する。その後、リセット入力Ｒにハイレベルのリセット信号ＲＳＴが供給されると、非反転出力Ｑから出力されているハイレベルの信号をロウレベルに遷移させる。

バッファＢＵＦは、フリップフロップＦＦ１の非反転出力Ｑから出力された信号を増幅し、スイッチング素子ＳＷを駆動するための駆動信号ＤＲＶを生成する。換言すると、バッファＢＵＦは、非反転出力Ｑから出力された信号を、Ｎ型ＭＯＳトランジスタを駆動することができるレベルまで増幅する。

このように、制御回路１０は、セット信号ＳＥＴがハイレベルとなった際にスイッチング素子ＳＷをオン状態とし、リセット信号ＲＳＴがハイレベルとなった際にスイッチング素子をオフ状態とする。

リセット信号生成回路１１は、基準電圧生成回路Ｖｒｅｆ（第１の基準電圧生成回路）、ピークホールド回路１２（第１のピークホールド回路）、アンプＡＭＰ１（第１のアンプ）、および比較回路ＣＭＰ１（第１の比較回路）を備える。基準電圧生成回路Ｖｒｅｆは、所定の基準電圧Ｖｒｅｆ（第１の基準電圧）を生成し、生成した基準電圧ＶｒｅｆをアンプＡＭＰ１の非反転入力に供給する。

ピークホールド回路１２は、電圧信号Ｖｃｓを入力し、この電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを保持する。また、ピークホールド回路１２は、保持しているピーク値ＣＳ_ＰＨをアンプＡＭＰ１の反転入力に供給する。アンプＡＭＰ１は、非反転入力に基準電圧Ｖｒｅｆを入力し、反転入力に電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを入力し、出力端子から基準電圧Ｖｒｅｆ'（第２の基準電圧）を出力する。アンプＡＭＰ１から出力された基準電圧Ｖｒｅｆ'は比較回路ＣＭＰ１の反転入力に供給される。

比較回路ＣＭＰ１は、非反転入力に電圧信号Ｖｃｓを入力し、反転入力に基準電圧Ｖｒｅｆ'を入力し、電圧信号Ｖｃｓおよび基準電圧Ｖｒｅｆ'の比較結果に応じてリセット信号ＲＳＴを出力する。すなわち、比較回路ＣＭＰ１は、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆ'よりも小さい場合はロウレベルのリセット信号ＲＳＴを出力し、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆ'よりも大きくなるとハイレベルのリセット信号ＲＳＴを出力する。

ピークホールド回路１２は、電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを保持し、このピーク値ＣＳ_ＰＨをアンプＡＭＰ１の反転入力に供給している。また、アンプＡＭＰ１の非反転入力には基準電圧Ｖｒｅｆが供給されている。このとき、アンプＡＭＰ１は、基準電圧Ｖｒｅｆとピーク値ＣＳ_ＰＨとが一致するような基準電圧Ｖｒｅｆ'を比較器ＣＭＰ１に出力する。

つまり、アンプＡＭＰ１は、ピーク値ＣＳ_ＰＨが基準電圧Ｖｒｅｆよりも大きい場合は、ピーク値ＣＳ_ＰＨを低くするような基準電圧Ｖｒｅｆ'、つまり、現在供給している基準電圧Ｖｒｅｆ'よりも小さい基準電圧Ｖｒｅｆ'を比較回路ＣＭＰ１の反転入力に出力する。これにより、比較回路ＣＭＰ１がリセット信号ＲＳＴを出力するタイミングが早くなり、スイッチング素子ＳＷが前回よりも早くオフ状態となるため、電圧信号Ｖｃｓの値が小さくなる。よって、ピークホールド回路１２に保持されるピーク値ＣＳ_ＰＨも小さくなる。

一方、アンプＡＭＰ１は、ピーク値ＣＳ_ＰＨが基準電圧Ｖｒｅｆよりも小さい場合は、ピーク値ＣＳ_ＰＨが大きくなるような基準電圧Ｖｒｅｆ'、つまり、現在供給している基準電圧Ｖｒｅｆ'よりも大きな基準電圧Ｖｒｅｆ'を比較回路ＣＭＰ１の反転入力に出力する。これにより、比較回路ＣＭＰ１がリセット信号ＲＳＴを出力するタイミングが遅くなり、スイッチング素子ＳＷが前回よりも遅くオフ状態となるため、電圧信号Ｖｃｓの値が大きくなる。よって、ピークホールド回路１２に保持されるピーク値ＣＳ_ＰＨも大きくなる。

このような動作を繰り返すことで、ピーク値ＣＳ_ＰＨが基準電圧Ｖｒｅｆと一致するようになる。換言すると、ピーク値ＣＳ_ＰＨが基準電圧Ｖｒｅｆに収束する。

例えば、制御回路１０がロウレベルの駆動信号ＤＲＶを出力してからスイッチ素子ＳＷがオフ状態となるまでにはタイムラグが生じる。このため、スイッチ素子ＳＷは想定している時間よりも長い時間オン状態となるため、ピークホールド回路１２に保持される電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨは想定している値よりも大きい値となる。

しかし、本実施の形態にかかるスイッチング電源装置１では、アンプＡＭＰ１を用いて、基準電圧Ｖｒｅｆとピーク値ＣＳ_ＰＨとが一致するような基準電圧Ｖｒｅｆ'を生成している。換言すると、制御回路１０やスイッチング素子ＳＷの遅延時間に応じて、基準電圧Ｖｒｅｆよりも低い基準電圧Ｖｒｅｆ'を生成している。これにより、制御回路１０やスイッチング素子ＳＷの遅延時間に対応した時間だけ早めてリセット信号ＲＳＴをハイレベルにすることができる。よって、ピーク値ＣＳ_ＰＨを基準電圧Ｖｒｅｆと一致させることができる。

次に、本実施の形態にかかるスイッチング電源装置１の動作について、図２に示すタイミングチャートを用いて説明する。なお、以下で説明する動作では、既に基準電圧Ｖｒｅｆとピーク値ＣＳ_ＰＨとが一致するような基準電圧Ｖｒｅｆ'が生成されているものとする。また、上記で説明した理由から、基準電圧Ｖｒｅｆ'の値は基準電圧Ｖｒｅｆの値よりも小さい値に設定される。

図２に示すように、タイミングｔ１において、クロック信号生成回路ＣＬＫからハイレベルのセット信号ＳＥＴが供給されると、フリップフロップＦＦ１は非反転出力Ｑからハイレベルの信号を出力する。バッファＢＵＦは、フリップフロップＦＦ１から出力されたハイレベルの信号を増幅して、ハイレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給する。これにより、スイッチング素子ＳＷはオン状態となり、インダクタＬ１に電流が流れ始める。インダクタＬ１に流れる電流量は徐々に増加するため、電圧信号Ｖｃｓも徐々に増加する。なお、スイッチング素子ＳＷがオン状態の場合は、ダイオードＤ１には電流は流れない（ダイオードＤ１に流れる電流を電流Ｉ_Ｄと記載している）。

そして、タイミングｔ２において、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆ'よりも大きくなると、比較回路ＣＭＰ１はハイレベルのリセット信号ＲＳＴをフリップフロップＦＦ１のリセット入力Ｒに供給する。フリップフロップＦＦ１は、リセット入力Ｒにハイレベルのリセット信号ＲＳＴが供給されると、非反転出力Ｑから出力されているハイレベルの信号をロウレベルに遷移させる。バッファＢＵＦは、ロウレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給する。これによりスイッチング素子ＳＷがオフ状態となり、電圧信号Ｖｃｓは降下する。

このとき、インダクタＬ１は電流を流し続けようとするので、インダクタＬ１から負荷ＬＤにダイオードＤ１を介して電流Ｉ_Ｄが供給される。換言すると、インダクタＬ１に蓄積されたエネルギーがダイオードＤ１を介して負荷ＬＤに供給される。この電流ＩＤは徐々に減少してタイミングｔ３においてゼロになる。その後、スイッチング電源装置１はタイミングｔ１〜ｔ３の動作と同様の動作を繰り返す。

図３は、比較例にかかるスイッチング電源装置１０１を示す回路図である。図３に示すスイッチング電源装置１０１は、図１に示したスイッチング電源装置１と比べてリセット信号生成回路１１を備えていない点が異なる。すなわち、図３に示すスイッチング電源装置１０１において、比較回路ＣＭＰ１は、非反転入力に電圧信号Ｖｃｓを入力し、反転入力に基準電圧Ｖｒｅｆを入力し、電圧信号Ｖｃｓおよび基準電圧Ｖｒｅｆの比較結果に応じてリセット信号ＲＳＴを出力する。これ以外は図１に示したスイッチング電源装置１と同様であるので重複した説明は省略する。

図４は、比較例にかかるスイッチング電源装置１０１の動作を説明するためのタイミングチャートである。図４に示すタイミングチャートでは、制御回路１１０やスイッチング素子ＳＷの遅延時間を考慮していない理想的な動作を示している。

図４に示すように、タイミングｔ１０１において、クロック信号生成回路ＣＬＫからハイレベルのセット信号ＳＥＴが供給されると、フリップフロップＦＦ１は非反転出力Ｑからハイレベルの信号を出力する。バッファＢＵＦは、フリップフロップＦＦ１から出力されたハイレベルの信号を増幅して、ハイレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給する。これにより、スイッチング素子ＳＷはオン状態となり、インダクタＬ１に電流が流れ始める。インダクタＬ１に流れる電流量は徐々に増加するため、電圧信号Ｖｃｓも徐々に増加する。

そして、タイミングｔ１０２において、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆよりも大きくなると、比較回路ＣＭＰ１はハイレベルのリセット信号ＲＳＴをフリップフロップＦＦ１のリセット入力Ｒに供給する。フリップフロップＦＦ１は、リセット入力Ｒにハイレベルのリセット信号ＲＳＴが供給されると、非反転出力Ｑから出力されているハイレベルの信号をロウレベルに遷移させる。バッファＢＵＦは、ロウレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給する。これによりスイッチング素子ＳＷがオフ状態となり、電圧信号Ｖｃｓは降下する。

このとき、インダクタＬ１は電流を流し続けようとするので、インダクタＬ１から負荷ＬＤにダイオードＤ１を介して電流Ｉ_Ｄが供給される。この電流Ｉ_Ｄは徐々に減少してタイミングｔ１０３においてゼロになる。その後、スイッチング電源装置１０１はタイミングｔ１０１〜ｔ１０３の動作と同様の動作を繰り返す。

図３に示すスイッチング電源装置１０１では、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆよりも大きくなるタイミングでロウレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給している。しかし、制御回路１１０がロウレベルの駆動信号ＤＲＶを出力してからスイッチ素子ＳＷがオフ状態となるまでにはタイムラグが生じる。このため、スイッチ素子ＳＷは想定している時間よりも長い時間オン状態となるため、電圧信号Ｖｃｓのピーク値（負荷ＬＤに供給される電流量に対応している）は想定している値よりも大きい値となる。以下で詳細に説明する。

図５は、スイッチング電源装置１０１の動作を説明するためのタイミングチャートであり、制御回路１１０やスイッチング素子ＳＷの遅延時間を考慮した場合を示している。タイミングｔ１１１において、クロック信号生成回路ＣＬＫからハイレベルのセット信号ＳＥＴが供給されると、フリップフロップＦＦ１は非反転出力Ｑからハイレベルの信号を出力する。これにより、駆動信号ＤＲＶがハイレベルとなり、タイミングｔ１１２においてスイッチング素子ＳＷがオン状態となる。

その後、タイミングｔ１１３において、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆよりも大きくなると、比較回路ＣＭＰ１はハイレベルのリセット信号ＲＳＴをフリップフロップＦＦ１のリセット入力Ｒに供給する。フリップフロップＦＦ１は、リセット入力Ｒにハイレベルのリセット信号ＲＳＴが供給されると、非反転出力Ｑから出力されているハイレベルの信号をロウレベルに遷移させる。これにより、駆動信号ＤＲＶがロウレベルとなり、タイミングｔ１１４においてスイッチング素子ＳＷがオフ状態となる。

ここで、スイッチング素子ＳＷがオン状態となっている時間をｔ_ｏｎ'、スイッチング素子ＳＷがオン状態となってから比較回路ＣＭＰ１の基準電圧Ｖｒｅｆと等しくなる時間をｔ_ｏｎ、その後、実際にスイッチング素子ＳＷがオフ状態となるまでの時間をｔ_ｄとしている。このように、スイッチング素子ＳＷがオフ状態となるまでの遅延時間ｔ_ｄの分だけインダクタＬ１には多くの電流が流れることになる。

また、タイミングｔ１１５〜ｔ１１８では、タイミングｔ１１１〜ｔ１１４の場合と比べて入力電圧Ｖｉｎの値Ｖ_ｉｎが大きい（Ｖａ＜Ｖｂ）。このように、入力電圧Ｖｉｎの値が大きくなると、遅延時間ｔ_ｄにおいてインダクタＬ１に流れる電流量が多くなり、負荷に供給される電力の誤差が大きくなる。なお、遅延時間ｔ_ｄはｔ１１３〜ｔ１１４とｔ１１７〜ｔ１１８とで略同一である。

ここで、スイッチング電源装置のインダクタＬ１のインダクタンスをＬ、インダクタＬ１のピーク電流をＩ_{Ｌ（ｐｅａｋ）}、スイッチング周波数をｆ_ｓｗ、スイッチング電源装置の効率をη、出力電力をＰ_ｏｕｔ、入力電力をＰ_ｉｎとすると、次の式が成り立つ。

また、ηの個体差は小さいのでこのばらつきは無視できる。よって、Ｉ_{Ｌ（ｐｅａｋ）}とｆ_ｓｗを一定にすれば一定電力の出力を得ることができる。このとき、スイッチング電源装置は、Ｉ_{Ｌ（ｐｅａｋ）}・Ｒｃｓ＝Ｖｒｅｆの関係を用いて制御される。

また、遅延時間ｔ_ｄを考慮すると、インダクタＬ１のピーク電流Ｉ_{Ｌ（ｐｅａｋ）}は次の式で表すことができる。ここで、抵抗素子Ｒｃｓは非常に小さいので電圧降下は無視するものとする。

この場合、Ｉ_{Ｌ（ｐｅａｋ）}・Ｒｃｓ＝Ｖｒｅｆは成り立たず、Ｉ_{Ｌ（ｔ＝ｔｏｎ）}・Ｒｃｓ＝Ｖｒｅｆが成立するように制御される。ｔ_ｄには比較回路ＣＭＰ１の遅延時間も含まれるが、スイッチング素子ＳＷの遅延時間の方が影響は大きい。スイッチング素子ＳＷの遅延時間は、例えば５００ｎｓ程度になることもある。ＤＣＤＣコンバータでは、スイッチング周波数は可聴帯域外にするのが一般的である。また、式（１）、式（２）の関係を用いた制御の場合、スイッチング周波数は可聴帯域以上になる必要があるので、５０ｋＨｚ程度とするのが一般的である。

ｔ_ｏｎは、１／ｆ_ｓｗの３０％程度、例えば６μｓ程度とすることができる。一方、ｔ_ｄ＝５００ｎｓとすると、Ｉ_{Ｌ（ｐｅａｋ）}／Ｉ_{Ｌ（ｔ＝ｔｏｎ）}＝ｔ_ｄ／ｔ_ｏｎ＝８．３％となる。出力電力は入力電流の２乗に比例するので、設定した値よりも出力電力が１７．２％大きくなることになる。更に、式（２）にはＶ_ｉｎが含まれているため、入力電圧が変動すれば出力電流がずれてしまう。

つまり、インダクタＬ１のインダクタンスＬは定数であるので、Ｉ_{Ｌ（ｔ＝ｔｏｎ）}が一定になるように制御される。したがって、次の式が成り立つ。

ｔ_ｏｎは、Ｖ_ｉｎに反比例するがｔ_ｄは入力電圧Ｖｉｎにはほとんど依存しない。このため、ｔ_ｄ／ｔ_ｏｎは次の式に示すとおり、Ｖ_ｉｎの関数となる。

商用電源の電圧が９１Ｖ〜１０７Ｖである場合は、Ｉ_{Ｌ（ｐｅａｋ）}／Ｉ_{Ｌ（ｔ＝ｔｏｎ）}＝ｔ_ｄ／ｔ_ｏｎとして−１．４％〜＋１５．９％（電力では−２．８％〜＋３４．３％）となり、大きな変動となる。前もって電流設定値を８．３％小さくすることも可能ではあるが、その場合でも中心値が変わるだけでばらつきは同様（−９．５％〜＋７．６％）となり、ばらつきの範囲は小さくならない。

また、商用電源の電圧が２３０Ｖである場合は、ｔ_ｏｎ＝２．６μｓ程度、Ｉ_{Ｌ（ｐｅａｋ）}／Ｉ_{Ｌ（ｔ＝ｔｏｎ）}＝ｔ_ｄ／ｔ_ｏｎ＝１９．２％（電力換算で４２％）にもなり、実用することが困難となる。このため、商用電源の電圧に応じてスイッチング電源装置を個別に設計する必要がある。

このように、制御回路１１０やスイッチング素子ＳＷの駆動に遅延が生じると、負荷ＬＤに供給される電力（電流）に誤差が生じる。また、入力電圧Ｖｉｎの値が大きくなるとこの誤差が大きくなるという問題があった。このため、入力電圧Ｖｉｎに応じてスイッチング電源装置を個別に設計する必要があった。

これに対して本実施の形態にかかるスイッチング電源装置１では、アンプＡＭＰ１を用いて、基準電圧Ｖｒｅｆと電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨとが一致するような基準電圧Ｖｒｅｆ'を生成している。換言すると、制御回路１０やスイッチング素子ＳＷの遅延時間に応じて、基準電圧Ｖｒｅｆよりも低い基準電圧Ｖｒｅｆ'を生成している。これにより、制御回路１０やスイッチング素子ＳＷの遅延時間に対応した時間だけ早めてリセット信号ＲＳＴをハイレベルにすることができる。よって、ピーク値ＣＳ_ＰＨを基準電圧Ｖｒｅｆと一致させることができ、負荷ＬＤに供給される電力（電流）の誤差を低減することができる。また、入力電圧Ｖｉｎの値が変動したとしても、負荷ＬＤに供給される電流の変動を抑えることができる。このため、商用電源の電圧（入力電圧）に応じてスイッチング電源装置を個別に設計する必要がなくなる。つまり、幅広い入力電圧に対して、一つのスイッチング電源装置で対応することができる。

＜実施の形態２＞
次に、実施の形態２について説明する。図６は、実施の形態２にかかるスイッチング電源装置を示す回路図である。図６に示す本実施の形態にかかるスイッチング電源装置２では、図１に示した実施の形態１にかかるスイッチング電源装置１と比べてリセット信号生成回路２１の構成が異なる。これ以外は実施の形態１で説明したスイッチング電源装置１と同様であるので、同一の構成要素には同一の符号を付し重複した説明は省略する。

図６に示すように、スイッチング電源装置２の制御回路２０は、リセット信号生成回路２１を備える。リセット信号生成回路２１は、基準電圧生成回路Ｖｒｅｆ、ピークホールド回路２２（第１のピークホールド回路）、ピークホールド回路２３（第２のピークホールド回路）、アンプＡＭＰ２、ＡＭＰ３、および比較回路ＣＭＰ１を備える。基準電圧生成回路Ｖｒｅｆは、所定の基準電圧Ｖｒｅｆを生成し、生成した基準電圧Ｖｒｅｆをピークホールド回路２３およびアンプＡＭＰ３の非反転入力に供給する。

ピークホールド回路２２は、電圧信号Ｖｃｓを入力し、この電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを保持する。また、ピークホールド回路２２は、保持しているピーク値ＣＳ_ＰＨをアンプＡＭＰ２の反転入力に供給する。ピークホールド回路２３は、基準電圧Ｖｒｅｆを入力し、この基準電圧Ｖｒｅｆのピーク値Ｖｒｅｆ_ＰＨを保持する。また、ピークホールド回路２３は、保持しているピーク値Ｖｒｅｆ_ＰＨをアンプＡＭＰ２の非反転入力に供給する。

このように、本実施の形態にかかるスイッチング電源装置２では、電圧信号Ｖｃｓ側に加えて基準電圧Ｖｒｅｆ側にもピークホールド回路２３を設けている。電圧信号Ｖｃｓは高速な鋸状の波形であり、この様な波形を対象としたピークホールド回路はバイポーラトランジスタのベース・エミッタ間または、ダイオードを利用する。しかし、この場合はオフセット電圧が発生する。このオフセット電圧は温度に大きく依存したり、製造ばらつきに依存したりする。よって、図６に示すスイッチング電源装置２では、このオフセット電圧を除去するために、電圧信号Ｖｃｓ側と同様に、基準電圧Ｖｒｅｆ側にもピークホールド回路２３を設けて、同じオフセット電圧を持たせている。電圧信号Ｖｃｓ側に発生するオフセット電圧および基準電圧Ｖｒｅｆ側に発生するオフセット電圧は、後段のアンプＡＭＰ２で除去することができる。

アンプＡＭＰ２は、非反転入力に基準電圧Ｖｒｅｆのピーク値Ｖｒｅｆ_ＰＨを入力し、反転入力に電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを入力し、出力端子から基準電圧Ｖｒｅｆ'を出力する。アンプＡＭＰ２から出力された基準電圧Ｖｒｅｆ'は比較回路ＣＭＰ１の反転入力に供給される。ここで、アンプＡＭＰ２にはトランスコンダクタンスアンプ（つまり、ｇｍアンプ）を用いることができる。

アンプＡＭＰ３の非反転入力端子には基準電圧Ｖｒｅｆが供給され、出力端子と反転入力端子はボルテージフォロワ接続されている。アンプＡＭＰ２の出力端子とアンプＡＭＰ３の出力端子は抵抗素子Ｒ１（第１の抵抗素子）を介して接続されている。ここで、アンプＡＭＰ３の出力端子からは常に基準電圧Ｖｒｅｆが出力される。また、アンプＡＭＰ２の出力は、トランスコンダクタンス（ｇｍ）と抵抗Ｒ１の積で決定される。アンプＡＭＰ２の出力電流の最大値をＩ（ｍａｘ＋）、最小値をＩ（ｍａｘ−）とすると、比較回路ＣＯＭ１に供給される基準電圧Ｖｒｅｆ'は、Ｖｒｅｆ＋Ｉ（ｍａｘ−）×Ｒ１からＶｒｅｆ＋Ｉ（ｍａｘ＋）×Ｒ１の範囲に制限することができる。これにより、インダクタＬ１に過大な電流が流れることを抑制することができ、スイッチ素子ＳＷを保護することができる。なお、通常はＩ（ｍａｘ−）＝−Ｉ（ｍａｘ＋）の関係となるが、Ｉ（ｍａｘ＋）＝０とすることもできる。これにより、比較回路ＣＯＭ１に供給される基準電圧Ｖｒｅｆ'の最大値をＶｒｅｆとすることができる。

比較回路ＣＭＰ１は、非反転入力に電圧信号Ｖｃｓを入力し、反転入力に基準電圧Ｖｒｅｆ'を入力し、電圧信号Ｖｃｓおよび基準電圧Ｖｒｅｆ'の比較結果に応じてリセット信号ＲＳＴを出力する。すなわち、比較回路ＣＭＰ１は、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆ'よりも小さい場合はロウレベルのリセット信号ＲＳＴを出力し、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆ'よりも大きくなるとハイレベルのリセット信号ＲＳＴを出力する。

また、本実施の形態にかかるスイッチング電源装置２では、ピークホールド回路２２、２３にローパスフィルタを設けてもよい。図６に示すように、リセット信号生成回路２１は負帰還回路で構成しているが、ピークホールド回路２２、２３にローパスフィルタを設けて周波数特性を調整することで、リセット信号生成回路２１の動作を安定させることができる。

また、本実施の形態にかかるスイッチング電源装置２では、整流回路８を用いて交流入力電圧ＡＣ_ＩＮを整流（例えば、全波整流）して入力電圧Ｖｉｎを生成している。よって、入力電圧Ｖｉｎが周期的に変動するため、ピークホールド回路２２、２３はスイッチング電源装置のスイッチング周波数でホールドした電圧をリセットする必要がある。しかし、ホールドした電圧をリセットしてしまうと、データの連続性が途切れてしまう。このことを防ぐ為に、ピークホールド回路２２、２３に設けるローパスフィルタを、スイッチドキャパシタの構成とし（詳細は後述する）、適切なタイミングで制御することで後段のアンプに影響がないようにすることができる。例えば、ローパスフィルタとして一次のローパスフィルタを用いることができる。

図７は、ピークホールド回路２２、２３の具体例を示す回路図である。図７に示すように、ピークホールド回路２２、２３は、トランジスタ（ＭＯＳトランジスタ）Ｍ１〜Ｍ１２、トランジスタ（バイポーラトランジスタ）Ｑ１〜Ｑ４、定電流源Ｉ１〜Ｉ６、容量素子Ｃｐｈ１、Ｃｐｈ２、Ｃ１_１、Ｃ１_１'、Ｃ２_１、Ｃ１_２、Ｃ１_２'、Ｃ２_２、スイッチφ１、φ２、φ１Ｒ、φ２Ｒで構成されている。ここで、スイッチφ１、φ２、容量素子Ｃ１_１、Ｃ１_１'、Ｃ２_１で構成される回路は、ピークホールド回路（Ｖｃｓ）２２に含まれるローパスフィルタを構成する。また、スイッチφ１Ｒ、φ２Ｒ、容量素子Ｃ１_２、Ｃ１_２'、Ｃ２_２で構成される回路は、ピークホールド回路（Ｖｒｅｆ）２３に含まれるローパスフィルタを構成する。なお、Ｇ_ＰＨ信号はピークホールド回路（Ｖｃｓ）２２の制御信号であり、Ｇ_ＰＨ_Ｒ信号はピークホールド回路（Ｖｒｅｆ）２３の制御信号である。ＯＳＣ信号は、制御回路２０の内部クロックであり、クロック生成回路ＣＬＫで生成されるセット信号ＳＥＴと同期している。

トランジスタＭ１はピークホールド回路（Ｖｃｓ）２２の入力バッファを構成している。トランジスタＭ１のゲートには電圧信号Ｖｃｓが供給され、ソースはノードＮ１に接続され、ドレインは接地電位に接続されている。トランジスタＭ９のゲートには制御信号Ｇ_ＰＨが供給され、ドレインはノードＮ１に接続され、ソースは接地電位に接続されている。

トランジスタＱ１および容量素子Ｃｐｈ１（第１の容量素子）は、ピークホールド回路（Ｖｃｓ）２２のメイン部分を構成している。トランジスタＱ１のベースはノードＮ１に接続され、コレクタはトランジスタＭ５のゲートおよびドレインに接続され、エミッタはノードＰＨ_１に接続されている。容量素子Ｃｐｈ１の一端はノードＰＨ_１に接続され、他端は接地電位に接続されている。トランジスタＭ１１のゲートには内部クロックＯＳＣ信号が供給され、ドレインはノードＰＨ_１に接続され、ソースは接地電位に接続されている。

トランジスタＭ３、Ｑ３はピークホールド回路（Ｖｃｓ）２２の出力バッファを構成している。トランジスタＭ３のゲートはノードＰＨ_１に接続され、ソースは定電流源Ｉ３に接続され、ドレインは接地電位に接続されている。トランジスタＱ３のベースは定電流源Ｉ３に接続され、コレクタは高電位側の電源と接続され、エミッタは定電流源Ｉ５と接続されている。

トランジスタＭ２はピークホールド回路（Ｖｒｅｆ）２３の入力バッファを構成している。トランジスタＭ２のゲートには基準電圧Ｖｒｅｆが供給され、ソースはノードＮ２に接続され、ドレインは接地電位に接続されている。トランジスタＭ１０のゲートには制御信号Ｇ_ＰＨ_Ｒが供給され、ドレインはノードＮ２に接続され、ソースは接地電位に接続されている。

トランジスタＱ２および容量素子Ｃｐｈ２は、ピークホールド回路（Ｖｒｅｆ）２３のメイン部分を構成している。トランジスタＱ２のベースはノードＮ２に接続され、コレクタは高電位側の電源に接続され、エミッタはトランジスタＭ８のドレインおよびノードＰＨ_２に接続されている。容量素子Ｃｐｈ２の一端はノードＰＨ_２に接続され、他端は接地電位に接続されている。トランジスタＭ１２のゲートには内部クロックＯＳＣ信号が供給され、ドレインはノードＰＨ_２に接続され、ソースは接地電位に接続されている。

トランジスタＭ４、Ｑ４はピークホールド回路（Ｖｒｅｆ）２３の出力バッファを構成している。トランジスタＭ４のゲートはノードＰＨ_２に接続され、ソースは定電流源Ｉ４に接続され、ドレインは接地電位に接続されている。トランジスタＱ４のベースは定電流源Ｉ４に接続され、コレクタは高電位側の電源と接続され、エミッタは定電流源Ｉ６と接続されている。

また、トランジスタＭ５、Ｍ６はカレントミラー回路を構成しており、トランジスタＭ７、Ｍ８もカレントミラー回路を構成している。これにより、トランジスタＱ１（第１のトランジスタ）に流れる電流（つまり、コレクタ電流ＩＣ（Ｑ１））とトランジスタＱ２（第２のトランジスタ）に流れる電流（つまり、エミッタ電流ＩＥ（Ｑ２））とを略同一にすることができる。ここで、ベース電流ＩＢ＜＜コレクタ電流ＩＣの関係であるので、トランジスタＱ１のエミッタ電流ＩＥ（Ｑ１）とトランジスタＱ２のエミッタ電流ＩＥ（Ｑ２）とが等しいとみなすことができる。よって、トランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ（Ｑ１）とトランジスタＱ２のベース・エミッタ間電圧Ｖｂｅ（Ｑ２）とを等しくすることができるので（Ｖｂｅ（Ｑ１）＝Ｖｂｅ（Ｑ２））、ピークホールド回路（Ｖｃｓ）２２のオフセットとピークホールド回路（Ｖｒｅｆ）２３のオフセットを等しくすることができる。

ローパスフィルタを構成している各容量素子の容量値は、Ｃ１_１＝Ｃ１_１'＝Ｃ１_２＝Ｃ１_２'＝Ｃ１、Ｃ２_１＝Ｃ２_２＝Ｃ２の関係にある。また、同一の符号を付しているスイッチは、互いに同期して動作する。つまり、スイッチφ１が閉じており（オン状態）、スイッチφ２が開いている（オフ状態）場合は、容量素子Ｃ１_１'と容量素子Ｃ２_１が接続され、容量素子Ｃ１_１とトランジスタＱ３のエミッタが接続される。逆に、スイッチφ１が開いており、スイッチφ２が閉じている場合は、容量素子Ｃ１_１と容量素子Ｃ２_１が接続され、容量素子Ｃ１_１'とトランジスタＱ３のエミッタが接続される。

すなわち、容量素子Ｃ１_１（第３の容量素子）は、スイッチφ１がオン状態であるタイミング（第１のタイミング）において容量素子Ｃｐｈ１に蓄積された電荷に応じた電荷を蓄積し、スイッチφ２がオン状態であるタイミング（第２のタイミング）において当該蓄積された電荷を出力する。また、容量素子Ｃ１_１'（第４の容量素子）は、スイッチφ２がオン状態であるタイミング（第２のタイミング）において容量素子Ｃｐｈ１に蓄積された電荷に応じた電荷を蓄積し、スイッチφ１がオン状態であるタイミング（第１のタイミング）において当該蓄積された電荷を出力する。

また、容量素子Ｃ１_２（第５の容量素子）は、スイッチφ１Ｒがオン状態であるタイミング（第３のタイミング）において容量素子Ｃｐｈ２に蓄積された電荷に応じた電荷を蓄積し、スイッチφ２Ｒがオン状態であるタイミング（第４のタイミング）において当該蓄積された電荷を出力する。また、容量素子Ｃ１_２'（第６の容量素子）は、スイッチφ２Ｒがオン状態であるタイミング（第４のタイミング）において容量素子Ｃｐｈ２に蓄積された電荷に応じた電荷を蓄積し、スイッチφ１Ｒがオン状態であるタイミング（第３のタイミング）において当該蓄積された電荷を出力する。

次に、図７に示すピークホールド回路２２、２３の動作について、図８に示すタイミングチャートを用いて説明する。図８に示すタイミングチャートにおいて、ＯＳＣ信号は、制御回路２０の内部クロックであり、クロック生成回路ＣＬＫで生成されるセット信号ＳＥＴと同期している。ＯＳＣ分周信号は、ＯＳＣ信号を１バイナリカウンタでカウントした信号である。つまり、ＯＳＣ分周信号は、ＯＳＣ信号が立ち上がるタイミングｔ１０で立ち上がり、次にＯＳＣ信号が立ち上がるタイミングｔ１５で立ち下がるという動作を繰り返す。

制御信号Ｇ_ＰＨは、ピークホールド回路（Ｖｃｓ）２２の制御信号であり、信号Ｑを論理反転し、且つ信号Ｑの立ち下がりエッジに遅延（ｔ_ｄｍ）を加えた信号である。ｔ_ｄｍは、制御回路２０およびスイッチング素子ＳＷの最大遅延時間を超える値を設定する。つまり、ｔ_ｄｍ＞ｔ_ｄとなるように設定する。例えば、ｔ_ｄｍは１μｓに設定することができる。制御信号Ｇ_ＰＨがロウレベルの時にトランジスタＭ９はオフとなり、容量素子Ｃｐｈ１が充電されてその電圧が保持される。

制御信号Ｇ_ＰＨ_Ｒは、ピークホールド回路（Ｖｒｅｆ）２３の制御信号であり、信号Ｑの論理反転信号である。制御信号Ｇ_ＰＨ_Ｒがロウレベルの時にトランジスタＭ１０はオフとなり、容量素子Ｃｐｈ２が充電されてその電圧が保持される。

信号φ１、φ２は、ピークホールド回路（Ｖｃｓ）２２側のローパスフィルタの制御信号であり、信号φ１Ｒ、φ２Ｒは、ピークホールド回路（Ｖｒｅｆ）２３側のローパスフィルタの制御信号である。信号φ１、φ２、φ１Ｒ、φ２Ｒは、ＯＳＣ分周信号、制御信号Ｇ_ＰＨ、Ｇ_ＰＨ_Ｒを用いて生成している。ここで、信号φ１、φ２と信号φ１Ｒ、φ２Ｒのパルス幅が異なる理由は、ピークホールド回路（Ｖｃｓ）２２側のローパスフィルタのホールド制御およびピークホールド回路（Ｖｒｅｆ）２３側のローパスフィルタのホールド制御に合わせて、充電完了と同時にローパスフィルタの入力容量に充電するためである。

まず、ピークホールド回路（Ｖｃｓ）２２側の動作について説明する。図８に示すように、タイミングｔ１０において、ＯＣＳ信号（ＳＥＴ信号に対応）が立ち上がると、トランジスタＭ１１がオン状態となり、ノードＰＨ_１が接地電位に接続される。これにより、容量素子Ｃｐｈ１の電荷が放電される（つまり、リセットされる）。また、ＯＣＳ信号（ＳＥＴ信号に対応）が立ち上がると、フリップフロップＦＦ１の信号Ｑが立ち上がるので、電圧信号Ｖｃｓが上昇し始める（タイミングｔ１１）。

電圧信号Ｖｃｓが上昇し始めると、トランジスタＭ１のゲート電位が上昇し、定電流源Ｉ１から供給される電流は徐々にトランジスタＱ１のゲート側に流れるようになる。ここで、トランジスタＭ９のゲートに供給される制御信号Ｇ_ＰＨはロウレベルであるので、トランジスタＭ９はオフ状態となっている。よって、電圧信号Ｖｃｓが上昇し始めると、トランジスタＱ１のゲート電位が徐々に上昇し始める。また、ＯＣＳ信号がロウレベルであるので、トランジスタＭ１１はオフ状態である。よって、トランジスタＱ１のゲート電位が上昇すると、ノードＰＨ_１の電位が上昇し、容量素子Ｃｐｈ１に電荷が蓄積される。つまり、トランジスタＱ１（第１のトランジスタ）は、電圧信号Ｖｃｓに応じて容量素子Ｃｐｈ１に電流を供給する。容量素子Ｃｐｈ１には電圧信号Ｖｃｓに応じた電荷が蓄積される。

容量素子Ｃｐｈ１への電荷の蓄積（つまり、ノードＰＨ_１の電位の上昇）は、タイミングｔ１３においてスイッチング素子ＳＷがオフ状態となり、電圧信号Ｖｃｓが立ち下がるまで継続される。つまり、容量素子Ｃｐｈ１に蓄積された電荷量（つまり、ノードＰＨ_１の電位）は、タイミングｔ１３における電圧信号Ｖｃｓの電位に対応している。容量素子Ｃｐｈ１に蓄積された電荷は、タイミングｔ１５においてＯＳＣ信号がハイレベルとなりトランジスタＭ１１がオン状態となるまで保持される。

また、ノードＰＨ_１の電位が上昇すると、トランジスタＭ３はオフ状態となり、トランジスタＱ３のゲート電位が上昇する。よって、トランジスタＱ３がオン状態となりトランジスタＱ３のエミッタ電流が増加する。タイミングｔ１１〜ｔ１４において、信号φ１はハイレベル、信号φ２はロウレベルであるので、スイッチφ１はオン状態、スイッチφ２はオフ状態となっている。よって、トランジスタＱ３のエミッタ電流によって容量素子Ｃ１_１が充電される。容量素子Ｃ１_１への充電が完了した後、タイミングｔ１４において信号φ１がロウレベルとなりスイッチφ１がオフ状態となる。

その後、タイミングｔ１６において信号φ２がハイレベルになるとスイッチφ２がオン状態となり、容量素子Ｃ１_１に蓄積された電荷が放電される。これにより、ピークホールド回路（Ｖｃｓ）２２は、電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを出力する。なお、容量素子Ｃｐｈ１が充電された際のノードＰＨ_１の電位Ｖ１と、ピーク値ＣＳ_ＰＨの電位Ｖ１は同一である。また、容量素子Ｃ１_１、Ｃ１_１'は交互に充放電を繰り返すため、容量素子Ｃ２_１の充電電圧はＣｐｈ１の放電の影響を受けない。よって、ピークホールド回路（Ｖｃｓ）２２は、一定の値のピーク値Ｖｃｓ_ＰＨを出力することができる。

次に、ピークホールド回路（Ｖｒｅｆ）２３側の動作について説明する。図８に示すように、タイミングｔ１０において、ＯＣＳ信号（ＳＥＴ信号に対応）が立ち上がると、トランジスタＭ１２がオン状態となり、ノードＰＨ_２が接地電位に接続される。これにより、容量素子Ｃｐｈ２の電荷が放電される（つまり、リセットされる）。また、ＯＣＳ信号（ＳＥＴ信号に対応）が立ち上がると、フリップフロップＦＦ１の信号Ｑが立ち上がるので、電圧信号Ｖｃｓが上昇し始める（タイミングｔ１１）。

トランジスタＭ２のゲートには常に基準電圧Ｖｒｅｆが供給されている。よって、トランジスタＱ２のゲートには、定電流源Ｉ２から基準電圧Ｖｒｅｆの大きさに応じた電流が供給される。このため、トランジスタＱ２のゲートは基準電圧Ｖｒｅｆの大きさに応じた電位となり、ノードＰＨ_２の電位が上昇し、容量素子Ｃｐｈ２に電荷が蓄積される。つまり、トランジスタＱ２（第２のトランジスタ）は、基準信号Ｖｒｅｆに応じて容量素子Ｃｐｈ２に電流を供給する。容量素子Ｃｐｈ２には基準信号Ｖｒｅｆに応じた電荷が蓄積される。容量素子Ｃｐｈ２に蓄積された電荷は、タイミングｔ１５においてＯＳＣ信号がハイレベルとなりトランジスタＭ１２がオン状態となるまで保持される。

なお、電圧信号Ｖｃｓは時間に対して直線的に増加するため容量素子Ｃｐｈ１の充電電流は充電中一定であるが、電圧信号Ｖｃｓがピークを過ぎた瞬間にトランジスタＱ１のベース電流が減少する。この充電電流は、前述したようにトランジスタＭ５、Ｍ６で構成されるカレントミラー回路およびトランジスタＭ７、Ｍ８で構成されるカレントミラー回路を用いて、トランジスタＱ２のエミッタ電流と同一となるようにしている。よって、この電流が続く間であればピークホールド回路（Ｖｒｅｆ）２３に保持される電位（つまり、ノードＰＨ_２の電位）は同一となる。このため、ピークホールド回路（Ｖｃｓ）２２における充電が完了した瞬間の充電電流の変動の影響を防ぐ為に、ピークホールド回路（Ｖｒｅｆ）２３における充電をピークホールド回路（Ｖｃｓ）２２における充電よりも早く停止している。

つまり、ピークホールド回路（Ｖｃｓ）２２の制御信号Ｇ_ＰＨが立ち上がるタイミングｔ１４よりも早いタイミングｔ１２において、ピークホールド回路（Ｖｒｅｆ）２３の制御信号Ｇ_ＰＨ_Ｒをハイレベルにすることで、ピークホールド回路（Ｖｒｅｆ）２３における充電をピークホールド回路（Ｖｃｓ）２２における充電よりも早く停止している。

ノードＰＨ_２の電位が上昇すると、トランジスタＭ４はオフ状態となり、トランジスタＱ４のゲート電位が上昇する。よって、トランジスタＱ４がオン状態となりトランジスタＱ４のエミッタ電流が増加する。タイミングｔ１１〜ｔ１２において、信号φ１Ｒはハイレベル、信号φ２Ｒはロウレベルであるので、スイッチφ１Ｒはオン状態、スイッチφ２Ｒはオフ状態となっている。よって、トランジスタＱ４のエミッタ電流によって容量素子Ｃ１_２が充電される。容量素子Ｃ１_２への充電が完了した後、タイミングｔ１２において信号φ１Ｒがロウレベルとなりスイッチφ１Ｒがオフ状態となる。

その後、タイミングｔ１６において信号φ２Ｒがハイレベルになるとスイッチφ２Ｒがオン状態となり、容量素子Ｃ１_２に蓄積された電荷が放電される。これにより、ピークホールド回路（Ｖｒｅｆ）２３は、電圧信号Ｖｒｅｆのピーク値Ｖｒｅｆ_ＰＨを出力する。なお、容量素子Ｃｐｈ２が充電された際のノードＰＨ_１の電位Ｖ２と、ピーク値ＣＳ_ＰＨの電位Ｖ２は同一である。また、容量素子Ｃ１_２、Ｃ１_２'は交互に充放電を繰り返すため、容量素子Ｃ２_２の充電電圧はＣｐｈ２の放電の影響を受けない。よって、ピークホールド回路（Ｖｒｅｆ）２３は、一定の値のピーク値Ｖｒｅｆ_ＰＨを出力することができる。

以上で説明した本実施の形態にかかるスイッチング電源装置２においても、制御回路２０やスイッチング素子ＳＷの遅延時間に応じて、基準電圧Ｖｒｅｆよりも低い基準電圧Ｖｒｅｆ'を生成している。これにより、制御回路２０やスイッチング素子ＳＷの遅延時間に対応した時間だけ早めてリセット信号ＲＳＴをハイレベルにすることができる。よって、ピーク値ＣＳ_ＰＨを基準電圧Ｖｒｅｆと一致させることができ、負荷ＬＤに供給される電力の誤差を低減することができる。

また、本実施の形態にかかるスイッチング電源装置２では、電圧信号Ｖｃｓ側に加えて基準電圧Ｖｒｅｆ側にもピークホールド回路２３を設けている。よって、各々のピークホールド回路２２、２３に発生するオフセット電圧の影響を低減することができる。

＜実施の形態３＞
次に、実施の形態３について説明する。図９は、実施の形態３にかかるスイッチング電源装置が備えるピークホールド回路を示す回路図である。本実施の形態にかかるスイッチング電源装置では、実施の形態２にかかるスイッチング電源装置と比べて、ピークホールド回路の構成を簡略化している点が異なる。これ以外は実施の形態２で説明したスイッチング電源装置と同様であるので、同一の構成要素には同一の符号を付し重複した説明は省略する。

図９は、本実施の形態にかかるスイッチング電源装置が備えるピークホールド回路２２、２３の具体例を示す回路図である。図９に示すように、ピークホールド回路２２、２３は、トランジスタ（ＭＯＳトランジスタ）Ｍ２１〜Ｍ３２、トランジスタ（バイポーラトランジスタ）Ｑ２１、Ｑ２２、定電流源Ｉ７、Ｉ８、容量素子Ｃ１_１、Ｃ１_１'、Ｃ２_１、Ｃ１_２、Ｃ１_２'、Ｃ２_２、スイッチφ１、φ２、φ１Ｒ、φ２Ｒで構成されている。ここで、スイッチφ１、φ２、容量素子Ｃ１_１、Ｃ１_１'、Ｃ２_１で構成される回路は、ピークホールド回路（Ｖｃｓ）２２に含まれるローパスフィルタを構成する。また、スイッチφ１Ｒ、φ２Ｒ、容量素子Ｃ１_２、Ｃ１_２'、Ｃ２_２で構成される回路は、ピークホールド回路（Ｖｒｅｆ）２３に含まれるローパスフィルタを構成する。なお、Ｇ_ＰＨ信号はピークホールド回路（Ｖｃｓ）２２の制御信号であり、Ｇ_ＰＨ_Ｒ信号はピークホールド回路（Ｖｒｅｆ）２３の制御信号である。ＯＳＣ信号は、制御回路２０の内部クロックであり、クロック生成回路ＣＬＫで生成されるセット信号ＳＥＴと同期している。

トランジスタＭ２１はピークホールド回路２２の入力バッファを構成している。トランジスタＭ２１のゲートには電圧信号Ｖｃｓが供給され、ソースはノードＮ２１に接続され、ドレインは接地電位に接続されている。トランジスタＭ２７のゲートには制御信号Ｇ_ＰＨが供給され、ドレインはノードＮ２１に接続され、ソースは接地電位に接続されている。

トランジスタＱ２１のベースはノードＮ２１に接続され、コレクタはトランジスタＭ２３のゲートおよびドレインに接続され、エミッタはノードＰＨ_１に接続されている。トランジスタＭ２９のゲートには信号ＲＳＴ_φ１が供給され、ドレインはスイッチφ１を介してノードＰＨ_１に接続され、ソースは接地電位に接続される。容量素子Ｃ１_１の一端はスイッチφ１を介してノードＰＨ_１に接続され、他端は接地電位に接続される。

トランジスタＭ３０のゲートには信号ＲＳＴ_φ２が供給され、ドレインはスイッチφ２を介してノードＰＨ_１に接続され、ソースは接地電位に接続される。容量素子Ｃ１_１'の一端はスイッチφ２を介してノードＰＨ_１に接続され、他端は接地電位に接続される。

トランジスタＭ２２はピークホールド回路２３の入力バッファを構成している。トランジスタＭ２２のゲートには電圧信号Ｖｒｅｆが供給され、ソースはノードＮ２２に接続され、ドレインは接地電位に接続されている。トランジスタＭ２８のゲートには制御信号Ｇ_ＰＨ_Ｒが供給され、ドレインはノードＮ２２に接続され、ソースは接地電位に接続されている。

トランジスタＱ２２のベースはノードＮ２２に接続され、コレクタは高電位側の電源に接続され、エミッタはトランジスタＭ２６のドレインおよびノードＰＨ_２に接続されている。トランジスタＭ３１のゲートには信号ＲＳＴ_φ１が供給され、ドレインはスイッチφ１Ｒを介してノードＰＨ_２に接続され、ソースは接地電位に接続される。容量素子Ｃ１_２の一端はスイッチφ１Ｒを介してノードＰＨ_２に接続され、他端は接地電位に接続される。

トランジスタＭ３２のゲートには信号ＲＳＴ_φ２が供給され、ドレインはスイッチφ２Ｒを介してノードＰＨ_２に接続され、ソースは接地電位に接続される。容量素子Ｃ１_２'の一端はスイッチφ２Ｒを介してノードＰＨ_２に接続され、他端は接地電位に接続される。

また、トランジスタＭ２３、Ｍ２４はカレントミラー回路を構成しており、トランジスタＭ２５、Ｍ２６もカレントミラー回路を構成している。これにより、トランジスタＱ２１に流れる電流（つまり、コレクタ電流ＩＣ（Ｑ１））とトランジスタＱ２２に流れる電流（つまり、エミッタ電流ＩＥ（Ｑ２））とを略同一にすることができる。ここで、ベース電流ＩＢ＜＜コレクタ電流ＩＣの関係であるので、トランジスタＱ２１のエミッタ電流ＩＥ（Ｑ２１）とトランジスタＱ２２のエミッタ電流ＩＥ（Ｑ２２）とが等しいとみなすことができる。よって、トランジスタＱ２１のベース・エミッタ間電圧Ｖｂｅ（Ｑ２１）とトランジスタＱ２２のベース・エミッタ間電圧Ｖｂｅ（Ｑ２２）とを等しくすることができるので（Ｖｂｅ（Ｑ２１）＝Ｖｂｅ（Ｑ２２））、ピークホールド回路（Ｖｃｓ）２２のオフセットとピークホールド回路（Ｖｒｅｆ）２３のオフセットを等しくすることができる。

ローパスフィルタを構成している各容量素子の容量値は、Ｃ１_１＝Ｃ１_１'＝Ｃ１_２＝Ｃ１_２'＝Ｃ１、Ｃ２_１＝Ｃ２_２＝Ｃ２の関係にある。また、同一の符号を付しているスイッチは、互いに同期して動作する。

次に、図９に示すピークホールド回路の動作について、図１０に示すタイミングチャートを用いて説明する。図１０に示すタイミングチャートにおいて、ＯＳＣ信号は、制御回路２０の内部クロックであり、クロック生成回路ＣＬＫで生成されるセット信号ＳＥＴと同期している。ＯＳＣ分周信号は、ＯＳＣ信号を１バイナリカウンタでカウントした信号である。つまり、ＯＳＣ分周信号は、ＯＳＣ信号が立ち上がるタイミングｔ２０で立ち上がり、次にＯＳＣ信号が立ち上がるタイミングｔ２５で立ち下がるという動作を繰り返す。

信号ＲＳＴ_φ１、ＲＳＴ_φ２は、ＯＳＣ分周信号を用いて生成した信号である。つまり、信号ＲＳＴ_φ１はＯＳＣ分周信号が立ち上がるタイミングで立ち上がるパルス信号であり、信号ＲＳＴ_φ２はＯＳＣ分周信号が立ち下がるタイミングで立ち上がるパルス信号である。

制御信号Ｇ_ＰＨは、ピークホールド回路（Ｖｃｓ）２２の制御信号であり、信号Ｑを論理反転し、且つ信号Ｑの立ち下がりエッジに遅延（ｔ_ｄｍ）を加えた信号である。ｔ_ｄｍは、制御回路２０およびスイッチング素子ＳＷの最大遅延時間を超える値を設定する。つまり、ｔ_ｄｍ＞ｔ_ｄとなるように設定する。例えば、ｔ_ｄｍは１μｓに設定することができる。制御信号Ｇ_ＰＨがロウレベルの時にトランジスタＭ２７はオフとなり、容量素子Ｃ１_１またはＣ１_１'が充電されてその電圧が保持される。

制御信号Ｇ_ＰＨ_Ｒは、ピークホールド回路（Ｖｒｅｆ）２３の制御信号であり、信号Ｑの論理反転信号である。制御信号Ｇ_ＰＨ_Ｒがロウレベルの時にトランジスタＭ２８はオフとなり、容量素子Ｃ１_２またはＣ１_２'が充電されてその電圧が保持される。

信号φ１、φ２は、ピークホールド回路（Ｖｃｓ）２２側のローパスフィルタの制御信号であり、信号φ１Ｒ、φ２Ｒは、ピークホールド回路（Ｖｒｅｆ）２３側のローパスフィルタの制御信号である。信号φ１、φ２、φ１Ｒ、φ２Ｒは、ＯＳＣ分周信号、制御信号Ｇ_ＰＨ、Ｇ_ＰＨ_Ｒを用いて生成している。

まず、ピークホールド回路（Ｖｃｓ）２２側の動作について説明する。図１０に示すように、タイミングｔ２０において、ＯＣＳ信号（ＳＥＴ信号に対応）が立ち上がると、信号ＲＳＴ_φ１が立ち上がりトランジスタＭ２９がオン状態となる。これにより、容量素子Ｃ１_１が接地電位に接続されて電荷が放電される（つまり、リセットされる）。また、ＯＣＳ信号（ＳＥＴ信号に対応）が立ち上がると、フリップフロップＦＦ１の信号Ｑが立ち上がるので、電圧信号Ｖｃｓが上昇し始める（タイミングｔ２１）。

電圧信号Ｖｃｓが上昇し始めると、トランジスタＭ２１のゲート電位が上昇し、定電流源Ｉ７から供給される電流は徐々にトランジスタＱ２１のゲート側に流れるようになる。このとき、トランジスタＭ２７のゲートに供給される制御信号Ｇ_ＰＨはロウレベルであるので、トランジスタＭ２７はオフ状態となっている。よって、電圧信号Ｖｃｓが上昇し始めると、トランジスタＱ２１のゲート電位が徐々に上昇し始める。

また、タイミングｔ２１において信号φ１がハイレベルとなるので、スイッチφ１はオン状態となり、ノードＰＨ_１と容量素子Ｃ１_１とが接続される。よって、トランジスタＱ２１のゲート電位が上昇すると、ノードＰＨ_１の電位が上昇し、容量素子Ｃ１_１に電荷が蓄積される。つまり、容量素子Ｃ１_１には電圧信号Ｖｃｓに応じた電荷が蓄積される。

容量素子Ｃ１_１への電荷の蓄積（つまり、ノードＰＨ_１の電位の上昇）は、タイミングｔ２３においてスイッチング素子ＳＷがオフ状態となり、電圧信号Ｖｃｓが立ち下がるまで継続される。つまり、容量素子Ｃ１_１に蓄積された電荷量（つまり、ノードＰＨ_１の電位）は、タイミングｔ２３における電圧信号Ｖｃｓの電位に対応している。

その後、タイミングｔ２４において信号φ１がロウレベルになると、スイッチφ１がオフ状態となりノードＰＨ_１と容量素子Ｃ１_１とが非接続状態となる。また、タイミングｔ２４において制御信号Ｇ_ＰＨがハイレベルになると、トランジスタＭ２７がオン状態となる。これにより、トランジスタＱ２１のゲートがロウレベルとなり、トランジスタＱ２１がオフ状態となるのでノードＰＨ_１の電位が低下する。

そして、タイミングｔ２６において信号φ２がハイレベルになると、スイッチφ２がオン状態となり、容量素子Ｃ１_１に蓄積された電荷が放電される。これにより、ピークホールド回路（Ｖｃｓ）２２は、電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨを出力する。

また、タイミングｔ２６において信号φ２がハイレベルになると、ノードＰＨ_１と容量素子Ｃ１_１'とが接続される。また、タイミングｔ２６において制御信号Ｇ_ＰＨがロウレベルになると、トランジスタＭ２７がオフ状態になる。これにより、電圧信号Ｖｃｓに対応した電荷が容量素子Ｃ１_１'に充電される。なお、容量素子Ｃ１_１'を充電する動作については上記で説明した容量素子Ｃ１_１を充電する動作と同様であるので重複した説明は省略する。このように、容量素子Ｃ１_１、Ｃ１_１'は交互に充放電を繰り返すため、ピークホールド回路（Ｖｃｓ）２２は、一定の値のピーク値Ｖｃｓ_ＰＨを出力することができる。

つまり、ピークホールド回路（Ｖｃｓ）２２が備える容量素子Ｃ１_１（第７の容量素子）は、スイッチφ１がオン状態であるタイミング（第５のタイミング）において電圧信号Ｖｃｓに応じた電荷を蓄積し、スイッチφ２がオン状態であるタイミング（第６のタイミング）において当該蓄積された電荷を出力する。また、容量素子Ｃ１_１'（第８の容量素子）は、スイッチφ２がオン状態であるタイミング（第６のタイミング）において電圧信号Ｖｃｓに応じた電荷を蓄積し、スイッチφ１がオン状態であるタイミング（第５のタイミング）において当該蓄積された電荷を出力する。このとき、トランジスタＱ２１（第３のトランジスタ）は、電圧信号Ｖｃｓに応じて容量素子Ｃ１_１、Ｃ１_１'に電流を供給する。

次に、ピークホールド回路（Ｖｒｅｆ）２３側の動作について説明する。図１０に示すように、タイミングｔ２０において、ＯＣＳ信号（ＳＥＴ信号に対応）が立ち上がると、信号ＲＳＴ_φ１が立ち上がりトランジスタＭ３１がオン状態となる。これにより、容量素子Ｃ１_２が接地電位に接続されて電荷が放電される（つまり、リセットされる）。また、ＯＣＳ信号（ＳＥＴ信号に対応）が立ち上がると、フリップフロップＦＦ１の信号Ｑが立ち上がるので、電圧信号Ｖｃｓが上昇し始める（タイミングｔ２１）。

トランジスタＭ２２のゲートには常に基準電圧Ｖｒｅｆが供給されている。また、トランジスタＭ２８のゲートに供給される制御信号Ｇ_ＰＨはロウレベルであるので、トランジスタＭ２８はオフ状態となっている。よって、トランジスタＱ２２のゲートには、定電流源Ｉ８から基準電圧Ｖｒｅｆの大きさに応じた電流が供給される。このため、トランジスタＱ２２のゲートは基準電圧Ｖｒｅｆの大きさに応じた電位となる。

また、タイミングｔ２１において信号φ１Ｒがハイレベルとなるので、スイッチφ１Ｒはオン状態となり、ノードＰＨ_２と容量素子Ｃ１_２とが接続される。よって、トランジスタＱ２２のゲート電位が上昇すると、ノードＰＨ_２の電位が上昇し、容量素子Ｃ１_２に電荷が蓄積される。つまり、容量素子Ｃ１_２には基準電圧Ｖｒｅｆに応じた電荷が蓄積される。

その後、タイミングｔ２２において信号φ１Ｒがロウレベルになると、スイッチφ１Ｒがオフ状態となりノードＰＨ_２と容量素子Ｃ１_２とが非接続状態となる。また、タイミングｔ２２において制御信号Ｇ_ＰＨ_Ｒがハイレベルになると、トランジスタＭ２８がオン状態となる。これにより、トランジスタＱ２２のゲートがロウレベルとなり、トランジスタＱ２２がオフ状態となるのでノードＰＨ_２の電位が低下する。

そして、タイミングｔ２６において信号φ２Ｒがハイレベルになると、スイッチφ２Ｒがオン状態となり、容量素子Ｃ１_２に蓄積された電荷が放電される。これにより、ピークホールド回路（Ｖｒｅｆ）２３は、電圧信号Ｖｒｅｆのピーク値Ｖｒｅｆ_ＰＨを出力する。

また、タイミングｔ２６において信号φ２Ｒがハイレベルになると、ノードＰＨ_２と容量素子Ｃ１_２'とが接続される。また、タイミングｔ２６において制御信号Ｇ_ＰＨ_Ｒがロウレベルになると、トランジスタＭ２８がオフ状態になる。これにより、電圧信号Ｖｒｅｆに対応した電荷が容量素子Ｃ１_２'に充電される。なお、容量素子Ｃ１_２'を充電する動作については上記で説明した容量素子Ｃ１_２を充電する動作と同様であるので重複した説明は省略する。このように、容量素子Ｃ１_２、Ｃ１_２'は交互に充放電を繰り返すため、ピークホールド回路（Ｖｒｅｆ）２３は、一定の値のピーク値Ｖｒｅｆ_ＰＨを出力することができる。

つまり、ピークホールド回路（Ｖｒｅｆ）２３が備える容量素子Ｃ１_２（第９の容量素子）は、スイッチφ１Ｒがオン状態であるタイミング（第７のタイミング）において基準電圧Ｖｒｅｆ（第１の基準電圧）に応じた電荷が蓄積され、スイッチφ２Ｒがオン状態であるタイミング（第８のタイミング）において当該蓄積された電荷を出力する。また、容量素子Ｃ１_２'（第１０の容量素子）は、スイッチφ２Ｒがオン状態であるタイミングにおいて基準電圧Ｖｒｅｆに応じた電荷が蓄積され、スイッチφ１Ｒがオン状態であるタイミングにおいて当該蓄積された電荷を出力する。トランジスタＱ２２（第４のトランジスタ）は、基準電圧Ｖｒｅｆに応じて容量素子Ｃ１_２、Ｃ１_２'に電流を供給する。

以上で説明したように、本実施の形態にかかるスイッチング電源装置では、実施の形態２にかかるスイッチング電源装置と比べて、ピークホールド回路の回路構成を簡単にすることができる。つまり、容量素子Ｃｐｈ１、Ｃｐｈ２の機能を、ローパスフィルタが備える容量素子Ｃ１_１、Ｃ１_１'、Ｃ１_２、Ｃ１_２'を用いて代替することができる。

＜実施の形態４＞
次に、実施の形態４について説明する。図１１は、実施の形態４にかかるスイッチング電源装置を示す回路図である。図１１に示すように、本実施の形態にかかるスイッチング電源装置３は、整流回路８、インダクタＬ２、平滑用コンデンサＣ２、ダイオード（整流素子）Ｄ２、スイッチング素子ＳＷ、抵抗素子Ｒｃｓ、補助巻線３５、および制御回路３０を備える。

整流回路８は、交流入力電圧ＡＣ_ＩＮを整流（例えば、全波整流）して入力電圧Ｖｉｎを生成する。ダイオードＤ２のカソードは整流回路８および出力端子９_１と接続されており、アノードはインダクタＬ２の一端およびスイッチング素子ＳＷの一端と接続されている。平滑用コンデンサＣ２の一端は整流回路８および出力端子９_１と接続されており、他端はインダクタＬ２の他端および出力端子９_２と接続されている。負荷ＬＤは、出力端子９_１、９_２に接続されている。つまり、平滑用コンデンサＣ２は負荷ＬＤと並列に接続されている。負荷ＬＤには出力端子９_１、９_２から直流電源が供給される。なお、図１１に示すスイッチング電源装置３では、負荷ＬＤの正極が出力端子９_１に接続され、負極が出力端子９_２に接続される。

スイッチング素子ＳＷは、インダクタＬ２と直列に接続されている。例えば、スイッチング素子ＳＷは、ＭＯＳトランジスタを用いて構成することができる。図１１に示すスイッチング電源装置３では、スイッチング素子ＳＷとしてＮ型ＭＯＳトランジスタを用いている。スイッチング素子ＳＷ（Ｎ型ＭＯＳトランジスタ）のゲートには制御回路３０から駆動信号ＤＲＶが供給される。スイッチング素子ＳＷとしてＮ型ＭＯＳトランジスタを用いた場合、駆動信号ＤＲＶがハイレベルである場合にスイッチング素子ＳＷがオン状態となり、ロウレベルである場合にスイッチング素子ＳＷがオフ状態となる。

なお、本実施の形態にかかるスイッチング電源装置では、スイッチング素子ＳＷとしてＰ型ＭＯＳトランジスタを用いてもよい。Ｐ型ＭＯＳトランジスタを用いる場合は、例えば駆動信号ＤＲＶを反転するインバータをバッファＢＵＦとスイッチング素子ＳＷのゲートとの間に設ける。

スイッチング素子ＳＷと接地電位との間には抵抗素子Ｒｃｓが設けられている。抵抗素子Ｒｃｓは、スイッチング素子ＳＷがオン状態の時にインダクタＬ２に流れる電流に対応した電圧信号Ｖｃｓを生成する。つまり、スイッチング素子ＳＷがオン状態になると、負荷ＬＤ、インダクタＬ２、スイッチング素子ＳＷ、抵抗素子Ｒｃｓに電流が流れる。ここで、インダクタＬ２に流れる電流量は抵抗素子Ｒｃｓに流れる電流量と略同一であるため、抵抗素子Ｒｃｓの上流側（つまり、スイッチ素子ＳＷ側）の電位は、インダクタＬ２に流れる電流量に対応している。

ダイオードＤ２は、スイッチング素子ＳＷがオフ状態の際、インダクタＬ２に蓄積されたエネルギーを負荷ＬＤに供給する。つまり、スイッチング素子ＳＷがオン状態の際、インダクタＬ２には電流が流れる。このとき、インダクタＬ２にはエネルギーが蓄積される。そして、スイッチング素子がオン状態からオフ状態に変化した際、インダクタＬ２は電流を流し続けようとする。ダイオードＤ２は、インダクタＬ２が流し続けようとする電流（つまり、インダクタＬ２に蓄積されたエネルギー）を、出力端子９_１を経由して負荷ＬＤに供給する。

補助巻線３５は、インダクタＬ２に流れる電流を検出するために設けられている。つまり、補助巻線３５にはインダクタＬ２に流れる電流に対応した電流が流れる。

制御回路３０は、スイッチング素子ＳＷを駆動するための駆動信号ＤＲＶを生成する。制御回路３０は、ＳＲ型フリップフロップＦＦ１、バッファＢＵＦ、セット信号生成回路３２、およびリセット信号生成回路１１を備える。なお、ＳＲ型フリップフロップＦＦ１、バッファＢＵＦ、およびリセット信号生成回路１１の構成については実施の形態１にかかるスイッチング電源装置と同様である。つまり、本実施の形態では、制御回路３０がセット信号生成回路３２を用いてセット信号ＳＥＴを生成している点が、実施の形態１にかかるスイッチング電源装置が備える制御回路１０と異なる。これ以外は実施の形態１にかかるスイッチング電源装置が備える制御回路１０と同様であるので、重複した説明は省略する。

セット信号生成回路３２は、インダクタＬ２に流れる電流を検出し、当該検出された電流に応じてセット信号ＳＥＴを生成する。つまり、補助巻線３５にはインダクタＬ２に流れる電流に対応した電流が流れる。よって、セット信号生成回路３２は補助巻線３５に流れる電流を用いてインダクタＬ２に流れる電流（ゼロ電流）を検出することができる。セット信号生成回路３２は、インダクタＬ２に流れる電流がゼロになるタイミングでセット信号ＳＥＴをアクティブ状態（ハイレベル）にする。換言すると、セット信号生成回路３２はＺＣＤ（Zero Current Detect）検出を行う。例えば、セット信号生成回路３２は、補助巻線３５に流れる電流をモニタする回路とワンショット回路を用いて構成することができる。

次に、本実施の形態にかかるスイッチング電源装置３の動作について、図１２に示すタイミングチャートを用いて説明する。なお、以下で説明する動作では、既に基準電圧Ｖｒｅｆとピーク値ＣＳ_ＰＨとが一致するような基準電圧Ｖｒｅｆ'が生成されているものとする。また、実施の形態１で説明した理由から、基準電圧Ｖｒｅｆ'の値は基準電圧Ｖｒｅｆの値よりも小さい値に設定される。

図１２に示すように、タイミングｔ３１においてインダクタＬ２に流れる電流Ｉ_Ｌがゼロになるので、セット信号生成回路３２はハイレベルのセット信号ＳＥＴをフリップフロップＦＦ１のセット入力Ｓに出力する。セット信号生成回路３２からハイレベルのセット信号ＳＥＴが供給されると、フリップフロップＦＦ１は非反転出力Ｑからハイレベルの信号を出力する。バッファＢＵＦは、フリップフロップＦＦ１から出力されたハイレベルの信号を増幅して、ハイレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給する。これにより、スイッチング素子ＳＷがオン状態となり、負荷ＬＤ、インダクタＬ２、スイッチング素子ＳＷ、抵抗素子Ｒｃｓに電流が流れ始める。インダクタＬ２に流れる電流Ｉ_Ｌは徐々に増加するため、電圧信号Ｖｃｓも徐々に増加する。

そして、タイミングｔ３２において、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆ'よりも大きくなると、比較回路ＣＭＰ１はハイレベルのリセット信号ＲＳＴをフリップフロップＦＦ１のリセット入力Ｒに供給する。フリップフロップＦＦ１は、リセット入力Ｒにハイレベルのリセット信号ＲＳＴが供給されると、非反転出力Ｑから出力されているハイレベルの信号をロウレベルに遷移させる。バッファＢＵＦは、ロウレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給する。これによりスイッチング素子ＳＷがオフ状態となり、電圧信号Ｖｃｓは降下する。

このとき、インダクタＬ２は電流を流し続けようとするので、インダクタＬ２から負荷ＬＤにダイオードＤ２を介して電流Ｉ_Ｌが供給される。換言すると、インダクタＬ２に蓄積されたエネルギーがダイオードＤ２を介して負荷ＬＤに供給される。この電流Ｉ_Ｌは徐々に減少してタイミングｔ３３においてゼロになる。セット信号生成回路３２は、インダクタＬ２に流れる電流Ｉ_Ｌがゼロになったことを検出すると、再びフリップフロップＦＦ１のセット入力Ｓにハイレベルのセット信号ＳＥＴを出力する。その後、スイッチング電源装置３はタイミングｔ３１〜ｔ３３の動作と同様の動作を繰り返す。

なお、本実施の形態にかかるスイッチング電源装置３において、インダクタＬ２のピーク電流をＩ_{Ｌ（ｐｅａｋ）}、出力電流の平均値をＩ_ｏｕｔとすると、次の式が成り立つ。このとき、Ｉ_{Ｌ（ｐｅａｋ）}が一定であれば出力電流Ｉ_ｏｕｔも一定に制御される。

本実施の形態にかかるスイッチング電源装置３においても実施の形態１にかかるスイッチング電源装置と同様に、アンプＡＭＰ１を用いて、基準電圧Ｖｒｅｆと電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨとが一致するような基準電圧Ｖｒｅｆ'を生成している。換言すると、制御回路３０やスイッチング素子ＳＷの遅延時間に応じて、基準電圧Ｖｒｅｆよりも低い基準電圧Ｖｒｅｆ'を生成している。これにより、制御回路３０やスイッチング素子ＳＷの遅延時間に対応した時間だけ早めてリセット信号ＲＳＴをハイレベルにすることができる。よって、ピーク値ＣＳ_ＰＨを基準電圧Ｖｒｅｆと一致させることができ、負荷ＬＤに供給される電流の誤差を低減することができる。また、入力電圧Ｖｉｎの値が変動したとしても、負荷ＬＤに供給される電流の変動を抑えることができる。このため、商用電源の電圧（入力電圧）に応じてスイッチング電源装置を個別に設計する必要がなくなる。つまり、幅広い入力電圧に対して、一つのスイッチング電源装置で対応することができる。

＜実施の形態５＞
次に、実施の形態５について説明する。図１３は、実施の形態５にかかるスイッチング電源装置を示す回路図である。図１３に示すように、本実施の形態にかかるスイッチング電源装置４は、整流回路８、スイッチング素子ＳＷ、抵抗素子Ｒｃｓ、インダクタＬ３、平滑用コンデンサＣ３、ダイオード（整流素子）Ｄ３、および制御回路４０を備える。

整流回路８は、交流入力電圧ＡＣ_ＩＮを整流（例えば、全波整流）して入力電圧Ｖｉｎを生成する。スイッチング素子ＳＷは、入力端子Ｖｉｎとノード４５（第１のノード）との間に接続されている。ノード４５とノード４６（第２のノード）との間には、抵抗素子Ｒｃｓ（第２の抵抗素子）が接続されている。ノード４６と出力端子９_１（第１の出力端子）との間にはインダクタＬ３が接続されている。出力端子９_１と出力端子９_２（第２の出力端子）との間には負荷ＬＤが接続されている。また、整流素子Ｄ３のアノードは出力端子９_２に接続され、カソードはノード４５に接続されている。出力端子９_２は接地電位に接続されている。また、ノード４６は、制御回路４０を構成するＩＣ（Integrated Circuit）の接地電位に接続されている。

スイッチング素子ＳＷは、インダクタＬ３と直列に接続されている。例えば、スイッチング素子ＳＷは、ＭＯＳトランジスタを用いて構成することができる。図１３に示すスイッチング電源装置４では、スイッチング素子ＳＷとしてＮ型ＭＯＳトランジスタを用いている。スイッチング素子ＳＷ（Ｎ型ＭＯＳトランジスタ）のゲートには制御回路４０から駆動信号ＤＲＶが供給される。スイッチング素子ＳＷとしてＮ型ＭＯＳトランジスタを用いた場合、駆動信号ＤＲＶがハイレベルである場合にスイッチング素子ＳＷがオン状態となり、ロウレベルである場合にスイッチング素子ＳＷがオフ状態となる。

なお、本実施の形態にかかるスイッチング電源装置では、スイッチング素子ＳＷとしてＰ型ＭＯＳトランジスタを用いてもよい。Ｐ型ＭＯＳトランジスタを用いる場合は、例えば駆動信号ＤＲＶを反転するインバータをバッファＢＵＦとスイッチング素子ＳＷのゲートとの間に設ける。

抵抗素子Ｒｃｓは、スイッチング素子ＳＷがオン状態の時にインダクタＬ３に流れる電流に対応した電圧信号Ｖｃｓを生成する。つまり、スイッチング素子ＳＷがオン状態になると、スイッチング素子ＳＷ、抵抗素子Ｒｃｓ、インダクタＬ３、負荷ＬＤに電流が流れる。ここで、インダクタＬ３に流れる電流量は抵抗素子Ｒｃｓに流れる電流量と略同一であるため、抵抗素子Ｒｃｓの上流側（つまり、ノード４５）の電位は、インダクタＬ３に流れる電流量に対応している。このとき、ノード４６の電位は入力電圧Ｖｉｎよりも抵抗素子Ｒｃｓによる電圧降下分だけ低い電位となる。

ダイオードＤ３は、スイッチング素子ＳＷがオフ状態の際、インダクタＬ３に蓄積されたエネルギーを負荷ＬＤに供給する。つまり、スイッチング素子ＳＷがオン状態の際、インダクタＬ３には電流が流れる。このとき、インダクタＬ３にはエネルギーが蓄積される。そして、スイッチング素子がオン状態からオフ状態に変化した際、インダクタＬ３は電流を流し続けようとする。ダイオードＤ３は、インダクタＬ３が流し続けようとする電流（つまり、インダクタＬ３に蓄積されたエネルギー）を、ノード４５に供給する。このとき、ノード４６の電位は出力端子９_２と略同一の電位となる。

制御回路４０は、スイッチング素子ＳＷを駆動するための駆動信号ＤＲＶを生成する。制御回路４０は、ＳＲ型フリップフロップＦＦ１、バッファＢＵＦ、リセット信号生成回路４１、およびセット信号生成回路４２を備える。リセット信号生成回路４１は、基準電圧Ｖｒｅｆと電圧信号Ｖｃｓとを用いてリセット信号ＲＳＴを生成する。なお、リセット信号生成回路４１の構成および動作については、実施の形態１乃至３で説明したリセット信号生成回路１１、２１と同様であるので重複した説明は省略する。また、フリップフロップＦＦ１およびバッファＢＵＦについても、実施の形態１乃至３で説明したフリップフロップＦＦ１およびバッファＢＵＦと同様であるので重複した説明は省略する。

セット信号生成回路４２は、電圧信号Ｖｃｓ（つまり、ノード４５の電圧）に基づきセット信号ＳＥＴを生成する。電圧信号Ｖｃｓは、スイッチング素子ＳＷがオン状態になるとインダクタＬ３に流れる電流が大きくなるので増加する。一方、スイッチング素子ＳＷがオフ状態になるとインダクタＬ３に流れる電流が減少するので小さくなる（図１４参照）。このため、電圧信号Ｖｃｓが略ゼロになるタイミングは、インダクタＬ３に流れる電流が略ゼロになるタイミングに対応している。よって、セット信号生成回路４２は、電圧信号Ｖｃｓをモニタして電圧信号Ｖｃｓが略ゼロになるタイミングを検出することで、セット信号ＳＥＴを生成することができる。

換言すると、セット信号生成回路４２はＺＣＤ（Zero Current Detect）検出を行うことができる。例えば、セット信号生成回路４２は、電圧信号Ｖｃｓをモニタする回路とワンショット回路を用いて構成することができる。このような構成とすることで、本実施の形態にかかるスイッチング電源装置４では、実施の形態３にかかるスイッチング電源装置３で用いていた補助巻線３５を省略することができる。

次に、本実施の形態にかかるスイッチング電源装置４の動作について、図１４に示すタイミングチャートを用いて説明する。なお、以下で説明する動作では、既に基準電圧Ｖｒｅｆとピーク値ＣＳ_ＰＨとが一致するような基準電圧Ｖｒｅｆ'が生成されているものとする。また、実施の形態１で説明した理由から、基準電圧Ｖｒｅｆ'の値は基準電圧Ｖｒｅｆの値よりも小さい値に設定される。

図１４に示すように、タイミングｔ４１においてインダクタＬ３に流れる電流Ｉ_Ｌがゼロになり、電圧信号Ｖｃｓも略ゼロ（換言すると、極小値）になるので、セット信号生成回路４２はハイレベルのセット信号ＳＥＴをフリップフロップＦＦ１のセット入力Ｓに出力する。セット信号生成回路４２からハイレベルのセット信号ＳＥＴが供給されると、フリップフロップＦＦ１は非反転出力Ｑからハイレベルの信号を出力する。バッファＢＵＦは、フリップフロップＦＦ１から出力されたハイレベルの信号を増幅して、ハイレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給する。これにより、スイッチング素子ＳＷがオン状態となり、スイッチング素子ＳＷ、抵抗素子Ｒｃｓ、インダクタＬ３、負荷ＬＤに電流が流れ始める。インダクタＬ３に流れる電流Ｉ_Ｌは徐々に増加するため、電圧信号Ｖｃｓも徐々に増加する。

そして、タイミングｔ４２において、電圧信号Ｖｃｓが基準電圧Ｖｒｅｆ'よりも大きくなると、リセット信号生成回路４１はハイレベルのリセット信号ＲＳＴをフリップフロップＦＦ１のリセット入力Ｒに供給する。フリップフロップＦＦ１は、リセット入力Ｒにハイレベルのリセット信号ＲＳＴが供給されると、非反転出力Ｑから出力されているハイレベルの信号をロウレベルに遷移させる。バッファＢＵＦは、ロウレベルの駆動信号ＤＲＶをスイッチング素子ＳＷに供給する。これによりスイッチング素子ＳＷがオフ状態となる。

このとき、インダクタＬ３は電流を流し続けようとするので、インダクタＬ３から負荷ＬＤに電流Ｉ_Ｌが供給される。換言すると、インダクタＬ３に蓄積されたエネルギーが負荷ＬＤに供給される。この電流Ｉ_Ｌは徐々に減少してタイミングｔ４３においてゼロになる。このとき、電圧信号Ｖｃｓも徐々に減少してタイミングｔ４３においてゼロになる。セット信号生成回路４２は、電圧信号Ｖｃｓがゼロになったことを検出すると、再びフリップフロップＦＦ１のセット入力Ｓにハイレベルのセット信号ＳＥＴを出力する。その後、スイッチング電源装置４はタイミングｔ４１〜ｔ４３の動作と同様の動作を繰り返す。

本実施の形態にかかるスイッチング電源装置４においても実施の形態１にかかるスイッチング電源装置と同様に、アンプＡＭＰ１を用いて、基準電圧Ｖｒｅｆと電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨとが一致するような基準電圧Ｖｒｅｆ'を生成している。換言すると、制御回路４０やスイッチング素子ＳＷの遅延時間に応じて、基準電圧Ｖｒｅｆよりも低い基準電圧Ｖｒｅｆ'を生成している。これにより、制御回路４０やスイッチング素子ＳＷの遅延時間に対応した時間だけ早めてリセット信号ＲＳＴをハイレベルにすることができる。よって、ピーク値ＣＳ_ＰＨを基準電圧Ｖｒｅｆと一致させることができ、負荷ＬＤに供給される電流の誤差を低減することができる。また、入力電圧Ｖｉｎの値が変動したとしても、負荷ＬＤに供給される電流の変動を抑えることができる。このため、商用電源の電圧（入力電圧）に応じてスイッチング電源装置を個別に設計する必要がなくなる。つまり、幅広い入力電圧に対して、一つのスイッチング電源装置で対応することができる。

また、本実施の形態にかかるスイッチング電源装置４では、セット信号生成回路４２が電圧信号Ｖｃｓを用いてセット信号ＳＥＴを生成している。よって、実施の形態３にかかるスイッチング電源装置３で用いていた補助巻線３５を省略することができる。

＜実施の形態６＞
次に、実施の形態６について説明する。本実施の形態にかかるスイッチング電源装置では、実施の形態１乃至５にかかるスイッチング電源装置と比べて、リセット信号生成回路がデジタル信号処理回路５４を備えている点が異なる。これ以外は実施の形態１乃至５で説明したスイッチング電源装置と同様であるので重複した説明は省略する。

図１５は、実施の形態６にかかるスイッチング電源装置が備えるリセット信号生成回路５１を示す回路図である。図１５に示すリセット信号生成回路５１は、ピークホールド回路（Ｖｃｓ）５２、ピークホールド回路（Ｖｒｅｆ）５３、デジタル信号処理回路５４、および比較回路ＣＭＰ１を備える。なお、ピークホールド回路（Ｖｃｓ）５２、ピークホールド回路（Ｖｒｅｆ）５３、および比較回路ＣＭＰ１については、実施の形態１乃至５で説明した場合と同様であるので重複した説明は省略する。

デジタル信号処理回路５４は、ＡＤコンバータ５５、演算部５６、ウインドリミッタ５７、およびＤＡコンバータ５８を備える。ＡＤコンバータ５５は、ピークホールド回路（Ｖｃｓ）５２から出力された電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨおよびピークホールド回路（Ｖｒｅｆ）５３から出力された基準電圧Ｖｒｅｆのピーク値Ｖｒｅｆ_ＰＨをそれぞれアナログ信号からデジタル信号に変換する。

演算部５６は、デジタル信号に変換された電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨおよび基準電圧Ｖｒｅｆのピーク値Ｖｒｅｆ_ＰＨに応じて基準電圧Ｖｒｅｆ'の値を算出する。つまり、演算部５６は、電圧信号Ｖｃｓのピーク値ＣＳ_ＰＨおよび基準電圧Ｖｒｅｆのピーク値Ｖｒｅｆ_ＰＨが互いに一致するような基準電圧Ｖｒｅｆ'の値を算出する。

例えば、演算部５６は、ピーク値ＣＳ_ＰＨとピーク値Ｖｒｅｆ_ＰＨの差の値ｘを求め、所定の関数にこの値ｘを代入することで、基準電圧Ｖｒｅｆ'に対応する値ｙを算出することができる。例えば関数には、ｙ＝Ａｘ［ｋ］＋Ｂｘ［ｋ−１］を用いることができる。ここで、ｘ［ｋ］はｋ番目のｘの値を、ｘ［ｋ−１］はｋ−１番目のｘの値を示している。また、Ａ、Ｂは任意の係数である。

ウインドリミッタ５７は、算出された基準電圧Ｖｒｅｆ'の範囲を制限する。例えば、ウインドリミッタ５７は、算出された基準電圧Ｖｒｅｆ'が所定の上限値よりも大きい場合は、基準電圧Ｖｒｅｆ'を所定の上限値とすることで、基準電圧Ｖｒｅｆ'が所定の上限値を超えることを防止することができる。また、ウインドリミッタ５７は、算出された基準電圧Ｖｒｅｆ'が所定の下限値よりも小さい場合は、基準電圧Ｖｒｅｆ'を所定の下限値とすることで、基準電圧Ｖｒｅｆ'が所定の下限値よりも小さくなることを防止することができる。

ＤＡコンバータ５８は、ウインドリミッタ５７から出力された基準電圧Ｖｒｅｆ'をデジタル信号からアナログ信号に変換する。ＤＡコンバータ５８から出力された基準電圧Ｖｒｅｆ'は、比較回路ＣＭＰ１の反転入力に供給される。また、比較回路ＣＭＰ１の非反転入力には電圧信号Ｖｃｓが供給される。比較回路ＣＭＰ１は、電圧信号Ｖｃｓおよび基準電圧Ｖｒｅｆ'の比較結果に応じてリセット信号ＲＳＴを出力する。

このように、本実施の形態では、伝達関数はデジタル信号処理回路５４で決定される。よって、例えば図７、９で示したピークホールド回路は単にデータを保持する機能のみが要求される。このためローパスフィルタを構成する容量素子Ｃ２_１、Ｃ２_２はデータ保持に必要な容量値とすることができ、容量素子Ｃ２_１、Ｃ２_２の容量値を大幅に削減することができる。

＜実施の形態７＞
次に、実施の形態７について説明する。本実施の形態では、実施の形態１で説明したスイッチング電源装置を照明装置に用い、更に調光機能を付加した場合を示している。なお、以下では、照明装置に実施の形態１にかかるスイッチング電源装置を用いた場合について説明するが、本実施の形態にかかる照明装置では、実施の形態２乃至６にかかるスイッチング電源装置を用いてもよい。

図１６は、本実施の形態にかかる照明装置を示す回路図である。図１６に示すように、本実施の形態にかかる照明装置６は、整流回路８、インダクタＬ１、平滑用コンデンサＣ１、ダイオードＤ１、スイッチング素子ＳＷ、抵抗素子Ｒｃｓ、および制御回路６０を備える。また、出力端子９_１、９_２には負荷として発光素子６２が接続されている。発光素子６２のアノードは出力端子９_２に接続され、カソードは出力端子９_２に接続されている。ここで発光素子は、例えばＬＥＤ（Light Emitting Diode）や有機ＥＬ（Electro Luminescence）である。なお、整流回路８、インダクタＬ１、平滑用コンデンサＣ１、ダイオードＤ１、スイッチング素子ＳＷ、抵抗素子Ｒｃｓの構成および動作については実施の形態１で説明した場合と同様であるので、重複した説明は省略する。

制御回路６０は、リセット信号生成回路１１、基準電圧生成回路６１（第３の基準電圧生成回路）、比較回路ＣＭＰ２（第２の比較回路）、ＯＲ論理回路ＯＲ１、ＳＲ型フリップフロップＦＦ１、バッファＢＵＦ、クロック生成回路ＣＬＫを備える。なお、リセット信号生成回路１１については実施の形態１で説明したリセット信号生成回路１１と同様であるので、重複した説明は省略する。

基準電圧生成回路６１は、抵抗素子Ｒ２、ツェナーダイオードＺＤ、比較回路ＣＭＰ３、抵抗素子Ｒ３、容量素子Ｃ４を備える。本実施の形態にかかる照明装置６は、調光機能を備える。調光は、交流入力電圧ＡＣ_ＩＮの導通角を制限することで実施される。つまり、図１７に示すように、照明装置６に入力される交流入力電圧ＡＣ_ＩＮの導通角を調整することで、発光素子６２の明るさを調整することができる。換言すると、本実施の形態にかかる照明装置６は、交流入力電圧ＡＣ_ＩＮの導通角に応じて発光素子６２の明るさを変更する機能を備える。なお、交流入力電圧ＡＣ_ＩＮの導通角の調整は、トライアック等を用いた調光器（不図示）により行われる。

整流回路８は、交流入力電圧ＡＣ_ＩＮを整流（例えば、全波整流）して図１７に示すような入力電圧Ｖｉｎを生成する。入力電圧Ｖｉｎと接地電位との間には、抵抗素子Ｒ２およびツェナーダイオードＺＤ（降伏電圧４Ｖとする）が直列に接続されている。よって、抵抗素子Ｒ２およびツェナーダイオードＺＤが接続されているノードからは、図１７に示すようなＰＷＭ（pulse width modulation）信号が出力される。つまり、ＰＷＭ信号として、導通角に依存したオンデューティーのパルス波形が生成される。

ＰＷＭ信号は比較回路ＣＭＰ３に供給される。図１７に示すように、比較回路ＣＭＰ３は、ＰＷＭ信号と同期したパルス信号を出力する。例えば、比較回路ＣＭＰ３はヒステリシスコンパレータを用いて構成することができる。この比較回路ＣＭＰ３の出力電圧は、抵抗素子Ｒ３を介して容量素子Ｃ４に断続的に供給され、これにより容量素子Ｃ４が充電される。このとき、容量素子Ｃ４の電圧は、導通角に応じた基準電圧Ｖ_ｄｉｍとなる。このように、基準電圧生成回路６１は、導通角に応じた基準電圧Ｖ_ｄｉｍ（第３の基準電圧）を生成する。

比較回路ＣＭＰ２は、電圧信号Ｖｃｓに対応した電圧（つまり、Ｖｃｓにオフセット電圧Ｖ_ｏｆｓを付加した電圧）と基準電圧Ｖ_ｄｉｍとの比較結果に応じてリセット信号Ｒ_ｄｉｍを出力する。すなわち、比較回路ＣＭＰ２は、電圧信号（Ｖｃｓ＋Ｖ_ｏｆｓ）が基準電圧Ｖ_ｄｉｍよりも小さい場合はロウレベルのリセット信号Ｒ_ｄｉｍを出力し、電圧信号（Ｖｃｓ＋Ｖ_ｏｆｓ）が基準電圧Ｖ_ｄｉｍよりも大きくなるとハイレベルのリセット信号Ｒ_ｄｉｍを出力する。

ＯＲ論理回路ＯＲ１は、比較回路ＣＭＰ１から出力されるリセット信号ＲＳＴおよび比較回路ＣＭＰ２から出力されるリセット信号Ｒ_ｄｉｍを入力し、リセット信号ＲＳＴ'を出力する。つまり、ＯＲ論理回路ＯＲ１は、比較回路ＣＭＰ１および比較回路ＣＭＰ２のいずれか一方がハイレベルのリセット信号（ＲＳＴまたはＲ_ｄｉｍ）を出力したタイミングで、リセット信号ＲＳＴ'をフリップフロップＦＦ１に出力する。これにより、スイッチング素子ＳＷがオフ状態となる。

すなわち、基準電圧Ｖ_ｄｉｍが基準電圧Ｖｒｅｆ'よりも小さい場合、比較回路ＣＭＰ２は比較回路ＣＭＰ１よりも早くリセット信号Ｒ_ｄｉｍを出力するので、比較回路ＣＭＰ２の出力が優先となる。このとき、導通角が大きいほど基準電圧Ｖ_ｄｉｍが小さくなるので、発光素子６２の明るさは暗くなる。

例えば、導通角をθとし、比較回路ＣＭＰ３の出力オンデューティーをＤ、比較回路ＣＭＰ３のハイレベルの出力電圧をＶ_ＯＨ、ロウレベルをＧＮＤ（０Ｖ）とすると、リップル分を無視すれば、Ｖ_ｄｉｍは次の式で表すことができる。リップル分を小さくするには容量素子Ｃ４の容量を大きくする。

Ｖ_ｄｉｍ＜Ｖｒｅｆの場合、比較回路ＣＭＰ２は比較回路ＣＭＰ１よりも早くリセット信号を発生させるので、制御回路６０から出力される駆動信号ＤＲＶはＶ_ｄｉｍに依存した値となる。換言すると、比較回路ＣＭＰ３の出力オンデューティーＤまたは導通角θに依存した値になるため、導通角を用いて調光することができる。

なお、調光用途では、消灯および導通角θに対して滑らかな出力が要求される。本実施の形態では、消灯を実現するために、オフセット電圧Ｖ_ｏｆｓを導入し、ＳＲ型フリップフロップＦＦ１においてＳ＝Ｒ＝１を許容し、また出力はリセット入力Ｒを優先としている。

また、比較回路ＣＭＰ２の出力Ｒ_ｄｉｍがリセット信号ＲＳＴ'として出力される状態から、比較回路ＣＭＰ１の出力ＲＳＴがリセット信号ＲＳＴ'として出力される状態への切り替わりが、導通角８０％未満となるようにすることで、調光動作が滑らかになる。また、最大値は電源電圧に依存することなく、比較回路ＣＭＰ１の出力ＲＳＴとなる。

本実施の形態では、例えばＤ_ｍｉｎ＝１０％（θ＝１８度）以下を消灯、Ｄ_ｍａｘ＝８０％以上で飽和出力としている。ここで、Ｄ_ｍｉｎは比較回路ＣＭＰ３の出力オンデューティーＤの最小値、Ｄ_ｍａｘは比較回路ＣＭＰ３の出力オンデューティーＤの最大値である。このとき、Ｄ_ｍｉｎ、Ｄ_ｍａｘ、Ｖ_ＯＨ、Ｖ_ｏｆｓ、Ｖ_ｄｉｍの関係は、次の様になる。

ここで、Ｖ_ＯＨ＝０．８６Ｖ、Ｖ_ｏｆｓ＝１２３ｍＶとしている。なお、本実施の形態では、調光時はインダクタ電流のピーク電流閾値を用いた制御（つまり、基準電圧Ｖｒｅｆ'を用いた制御）は機能しないので、出力電流（電力）は、スイッチング素子ＳＷの遅延時間の影響を受ける。しかし、調光時に問題となるのは出力の絶対値ではなく相対値である。つまり、出力の絶対値が求められるのは最大輝度時のみであるので遅延時間の影響は問題とならない。

例えば、一つの調光機で複数の電球を調光する場合、各々の電球の明るさのばらつきは気になるが、絶対値は最大値以下が確定しているので特に問題にはならない。最大値がばらつくと、場合によっては調光機の能力や配電設備の容量を超えることになり問題となる。本実施の形態の場合、スイッチング素子ＳＷの遅延時間の個体差は少ないため、調光時の明るさはばらつくことはなく、また最大輝度時はピーク電流制御により正確に輝度をそろえることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ スイッチング電源装置
６ 照明装置
８ 整流回路
９_１、９_２ 出力端子
１０、２０、３０、４０、６０ 制御回路
１１、２１、４１、５１ リセット信号生成回路
１２、２２、５２ ピークホールド回路（Ｖｃｓ）
２３、５３ ピークホールド回路（Ｖｒｅｆ）
３２、４２ セット信号生成回路
３５ 補助巻線
５４ デジタル信号処理回路
５５ ＡＤコンバータ
５６ 演算部
５７ ウインドリミッタ
５８ ＤＡコンバータ
６１ 基準電圧生成回路
６２ 発光素子

Claims (18)

1. インダクタと、
   前記インダクタと直列に接続されたスイッチング素子と、
   前記スイッチング素子がオフ状態の際、前記スイッチング素子がオン状態の際に前記インダクタに蓄積されたエネルギーを負荷に供給する整流素子と、
   セット信号がアクティブ状態となった際に前記スイッチング素子をオン状態とし、リセット信号がアクティブ状態となった際に前記スイッチング素子をオフ状態とする制御回路と、を備え、
   前記制御回路は、
   第１の基準電圧を生成する第１の基準電圧生成回路と、
   スイッチング素子がオン状態の時に前記インダクタに流れる電流に対応した第１の電圧信号のピーク値を保持する第１のピークホールド回路と、
   非反転入力端子に前記第１の基準電圧が供給され、反転入力端子に前記第１のピークホールド回路から出力された前記第１の電圧信号のピーク値が供給され、出力端子から第２の基準電圧が出力される第１のアンプと、
   前記第１の電圧信号と前記第２の基準電圧との比較結果に応じて前記リセット信号を出力する第１の比較回路と、を備える、
   スイッチング電源装置。
2. 前記第１の基準電圧のピーク値を保持する第２のピークホールド回路を更に備え、
   前記第１のアンプの非反転入力端子には前記第１の基準電圧のピーク値が供給される、
   請求項１に記載のスイッチング電源装置。
3. 前記第１のアンプはトランスコンダクタンスアンプであり、
   前記制御回路は更に、
   非反転入力端子に前記第１の基準電圧が供給され、出力端子と反転入力端子とがボルテージフォロワ接続された第２のアンプと、
   一端が前記第１のアンプの出力端子と接続され、他端が前記第２のアンプの出力端子と接続された第１の抵抗素子と、を備える、
   請求項２に記載のスイッチング電源装置。
4. 前記第１のピークホールド回路は、
   前記第１の電圧信号に応じた電荷が蓄積される第１の容量素子と、
   前記第１の電圧信号に応じて前記第１の容量素子に電流を供給する第１のトランジスタと、を備え、
   前記第２のピークホールド回路は、
   前記第１の基準電圧に応じた電荷が蓄積される第２の容量素子と、
   前記第１の基準電圧に応じて前記第２の容量素子に電流を供給する第２のトランジスタと、を備える、
   請求項２に記載のスイッチング電源装置。
5. 前記第１および第２のピークホールド回路は、前記第１のトランジスタに流れる電流と前記第２のトランジスタに流れる電流とを略同一とするカレントミラー回路を備える、請求項４に記載のスイッチング電源装置。
6. 前記第１のピークホールド回路は第１のローパスフィルタを含み、
   前記第１のローパスフィルタは、
   第１のタイミングにおいて前記第１の容量素子に蓄積された電荷に応じた電荷を蓄積し、第２のタイミングにおいて当該蓄積された電荷を出力する第３の容量素子と、
   前記第２のタイミングにおいて前記第１の容量素子に蓄積された電荷に応じた電荷を蓄積し、前記第１のタイミングにおいて当該蓄積された電荷を出力する第４の容量素子と、を備える、
   請求項４に記載のスイッチング電源装置。
7. 前記第２のピークホールド回路は第２のローパスフィルタを含み、
   前記第２のローパスフィルタは、
   第３のタイミングにおいて前記第２の容量素子に蓄積された電荷に応じた電荷を蓄積し、第４のタイミングにおいて当該蓄積された電荷を出力する第５の容量素子と、
   前記第４のタイミングにおいて前記第２の容量素子に蓄積された電荷に応じた電荷を蓄積し、前記第３のタイミングにおいて当該蓄積された電荷を出力する第６の容量素子と、を備える、
   請求項４に記載のスイッチング電源装置。
8. 前記第１のピークホールド回路は、
   第５のタイミングにおいて前記第１の電圧信号に応じた電荷が蓄積され、第６のタイミングにおいて当該蓄積された電荷を出力する第７の容量素子と、
   前記第６のタイミングにおいて前記第１の電圧信号に応じた電荷が蓄積され、前記第５のタイミングにおいて当該蓄積された電荷を出力する第８の容量素子と、
   前記第１の電圧信号に応じて前記第７および第８の容量素子に電流を供給する第３のトランジスタと、を備える、
   請求項２に記載のスイッチング電源装置。
9. 前記第２のピークホールド回路は、
   第７のタイミングにおいて前記第１の基準電圧に応じた電荷が蓄積され、第８のタイミングにおいて当該蓄積された電荷を出力する第９の容量素子と、
   前記第８のタイミングにおいて前記第１の基準電圧に応じた電荷が蓄積され、前記第７のタイミングにおいて当該蓄積された電荷を出力する第１０の容量素子と、
   前記第１の基準電圧に応じて前記第９および第１０の容量素子に電流を供給する第４のトランジスタと、を備える、
   請求項２に記載のスイッチング電源装置。
10. 前記セット信号はクロック生成回路を用いて生成される、請求項１に記載のスイッチング電源装置。
11. 前記インダクタに流れる電流を検出し、当該検出された電流に応じて前記セット信号を生成するセット信号生成回路を備え、
    前記セット信号は、前記インダクタに流れる電流がゼロになるタイミングでアクティブ状態となる、
    請求項１に記載のスイッチング電源装置。
12. 入力端子と第１のノードとの間に前記スイッチング素子が接続されており、
    前記第１のノードと第２のノードとの間に第２の抵抗素子が接続されており、
    前記第２のノードと第１の出力端子との間に前記インダクタが接続されており、
    前記第１の出力端子と第２の出力端子との間に前記負荷が接続されており、
    前記整流素子のアノードが前記第２の出力端子に接続され、カソードが前記第１のノードと接続されており、
    前記第１のノードの電圧に基づき前記セット信号が生成される、
    請求項１に記載のスイッチング電源装置。
13. 前記第１のピークホールド回路から出力された前記第１の電圧信号のピーク値および前記第２のピークホールド回路から出力された前記第１の基準電圧のピーク値をそれぞれアナログ信号からデジタル信号に変換するＡＤコンバータと、
    デジタル信号に変換された前記第１の電圧信号のピーク値および前記第１の基準電圧のピーク値に応じて前記第２の基準電圧を算出する演算部と、
    前記算出された第２の基準電圧の範囲を制限するウインドリミッタと、
    前記ウインドリミッタから出力された第２の基準電圧をデジタル信号からアナログ信号に変換するＤＡコンバータと、を備える、
    請求項２に記載のスイッチング電源装置。
14. 交流電圧を整流する整流回路と、
    前記負荷と並列に接続され、前記負荷に供給される電圧を平滑化する平滑用コンデンサと、を備える、
    請求項１に記載のスイッチング電源装置。
15. 前記交流電圧の導通角に応じた第３の基準電圧を生成する第３の基準電圧生成回路と、
    前記第１の電圧信号に対応した電圧と前記第３の基準電圧との比較結果に応じて前記リセット信号を出力する第２の比較回路と、を備える、
    請求項１４に記載のスイッチング電源装置。
16. 前記第３の基準電圧が前記第２の基準電圧よりも小さい場合、前記第２の比較回路は前記第１の比較回路よりも早く前記リセット信号を出力する、請求項１５に記載のスイッチング電源装置。
17. 前記第１の電圧信号に対応した電圧は、前記第１の電圧信号に所定のオフセット電圧を付加することで生成される、請求項１５に記載のスイッチング電源装置。
18. 請求項１５に記載のスイッチング電源装置と、
    前記負荷として発光素子を備える、照明装置。

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